CN107808860B - 扇出晶片级封装型半导体封装及包含其的叠层封装型半导体封装 - Google Patents

扇出晶片级封装型半导体封装及包含其的叠层封装型半导体封装 Download PDF

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Abstract

本发明提供一种叠层封装型的半导体封装，其包含：下部封装，所述下部封装包含：印刷电路板(printed circuit board，PCB)衬底，所述PCB衬底包含多个基底层以及穿透多个基底层的腔室；第一半导体芯片，其在所述腔室中；重布线结构，其在PCB衬底的第一表面上并且在第一半导体芯片的有源表面上；第一覆盖层，其覆盖重布线结构；以及第二覆盖层，其覆盖PCB衬底的第二表面和第一半导体芯片的无源表面；以及上部封装，其在下部封装的第二覆盖层上并且包含第二半导体芯片。

Description

扇出晶片级封装型半导体封装及包含其的叠层封装型半导体 封装
相关申请的交叉参考
本申请主张在对2016年9月9日在韩国知识产权局递交的第10-2016-0116579号韩国专利申请的优先权，所述申请的揭示内容以全文引用的方式并入本文中。
技术领域
本发明的实例实施例涉及半导体封装，更确切地说，涉及扇出晶片级封装型半导体封装以及包含所述扇出晶片级封装型半导体封装的叠层封装型半导体封装。
背景技术
随着电子产业的发展，半导体装置已经迅速地缩小尺寸并且制造的更加轻盈。此外，根据移动装置的发展，需要小型且多功能的半导体装置。
因而，为了提供多功能半导体封装，已经研究出叠层封装(package on package，POP)型半导体封装，其中上部半导体封装堆叠在具有与上部半导体封装不同功能的下部封装上。另外，在POP类型半导体封装的上部封装大于POP类型半导体封装的下部封装的情况下，已经提出扇出晶片级封装(fan out wafer level package，FOWLP)作为POP类型半导体封装的下部封装。
发明内容
本发明的实例实施例提供一种FOWLP类型半导体封装以及包含FOWLP类型半导体封装的POP类型半导体封装，所述半导体封装可以引起下部封装与上部封装之间的电连接的更大的可靠性。
根据本发明的实例实施例，叠层封装型半导体封装可以包含：第一封装，其中第一封装可以包含：印刷电路板(printed circuit board，PCB)衬底，其具有第一表面和与第一表面相对的第二表面，其中PCB衬底可以包含多个基底层以及穿透多个基底层的腔室；第一半导体芯片，其在所述腔室中，其中第一半导体芯片可具有有源表面以及与有源表面相对的无源表面；重布线结构，其在PCB衬底的第一表面上并且在第一半导体芯片的有源表面上；第一覆盖层，其覆盖重布线结构；以及第二覆盖层，其覆盖PCB衬底的第二表面和第一半导体芯片的无源表面；以及第二封装，其在第一封装上，其中所述第二封装可以放置在第一封装的第二覆盖层上并且可以包含第二半导体芯片。重布线结构可以包含：第一子绝缘夹层，其在第一半导体芯片的有源表面上并且在PCB衬底的第一表面上；第一通孔层，其穿透第一子绝缘夹层；第一布线层，其在第一子绝缘夹层上；至少一第二子绝缘夹层，其在第一子绝缘夹层上覆盖第一布线层的至少一部分；第二通孔层，其穿透第二子绝缘夹层；以及第二布线层，其在第二子绝缘夹层上。第一覆盖层、第二覆盖层和第一子绝缘夹层可以由相同材料形成。
根据本发明的实例实施例，扇出晶片级封装型半导体封装可以包含：衬底，其具有第一表面和与第一表面相对的第二表面，其中衬底可以包含：多个基底层；在第一表面上的第一连接垫以及在第二表面上的第二连接垫；多个导电通孔，其穿透多个基底层的相应者以将第一连接垫电连接到第二连接垫；以及腔室，其穿透多个基底层并且与多个导电通孔、第一连接垫和第二连接垫间隔开；半导体芯片，其在所述腔室中并且与腔室的内部侧壁间隔开，其中半导体芯片可以包含在半导体芯片的有源表面上的第一衬垫；重布线结构，其在衬底的第一表面和半导体芯片的有源表面上；第一覆盖层，其覆盖重布线结构；以及第二覆盖层，其覆盖半导体芯片的无源表面和衬底的第二表面。重布线结构可以包含：第一子绝缘夹层，其在衬底的第一表面上并且在半导体芯片的有源表面上；至少一个第二子绝缘夹层，其在第一子绝缘夹层上；第一通孔层，其穿透第一子绝缘夹层；第二通孔层，其穿透第二子绝缘夹层中的每一个。第一覆盖层、第二覆盖层和第一子绝缘夹层可以由相同材料形成。
根据一些实施例，半导体封装包含重布线结构。所述重布线结构包含多个绝缘夹层、第一表面以及与第一表面相对的第二表面。在第一表面处第一衬垫连接到外部封装连接端子，并且每一绝缘夹层包含穿过其的多个导电通孔，每一导电通孔连接到另一个绝缘夹层的相应的导电通孔并且连接到相应的第一衬垫。半导体封装进一步包含第一半导体芯片和衬底，其安置在重布线结构的第二表面上，其中第一半导体芯片形成于衬底的腔室中并且具有面向重布线结构的第一表面以及与第一表面相对的第二表面。半导体封装进一步包含：第一覆盖层，其覆盖重布线结构的第一表面；第二覆盖层，其覆盖第一半导体芯片的第二表面；第一子绝缘层，其覆盖半导体芯片的第一表面，所述第一子绝缘层是重布线结构的绝缘夹层中的一个；以及第二半导体芯片，其形成于第一半导体芯片上方并且在所述衬底上。第一覆盖层、第二覆盖层和第一子绝缘层各自具有相同的热膨胀系数。
附图说明
图1是说明根据实例实施例的半导体封装的截面图。
图2是说明根据实例实施例的半导体封装的截面图。
图3是说明根据实例实施例的半导体封装的截面图。
图4是说明根据实例实施例的半导体封装的截面图。
图5A和图5B是相应地说明根据实例实施例的半导体封装的印刷电路板衬底的截面图和平面图。
图6A到图6P是说明根据实例实施例的制造半导体封装的方法的阶段的截面图。
图7A到图7F是说明根据实例实施例的制造半导体封装的方法的部分的放大视图。
图8是说明根据实例实施例的制造半导体封装的方法的截面图。
图9A到图9C是说明根据实例实施例的制造半导体封装的方法的阶段的部分的截面图和放大视图。
图10是说明根据实例实施例的半导体封装的配置的框图。
具体实施方式
现在将参考附图更全面地描述各种实例实施例，在附图中示出了一些实例实施例。然而，本发明概念可以许多替代形式体现并且不应被解释为仅限于本文中所阐述的实例实施例。
图1是说明根据实例实施例的半导体封装的截面图。
参考图1，半导体封装1可以包含下部封装100和上部封装200。举例来说，半导体封装1可以是叠层封装(package on a package，POP)型半导体封装，其中上部封装200安置于下部封装100上。下部封装100可以是例如扇出晶片级封装(fan out wafer levelpackage，FOWLP)型半导体封装。半导体封装可以更一般而言被描述为半导体装置。如本文所使用，举例来说，半导体装置可以指代例如半导体芯片(例如，形成于管芯上的存储器芯片和/或逻辑芯片)、半导体芯片的堆叠、包含堆叠在封装衬底上的一或多个半导体芯片的半导体封装或包含多个封装的叠层封装装置的装置。这些装置可以使用球形网格阵列、线接合、穿衬底通孔或其它电连接元件形成，并且可以包含例如易失性或非易失性存储器装置的存储器装置。
下部封装100可以包含印刷电路板(printed circuit board，PCB)衬底300和埋入在PCB衬底300中的第一半导体芯片110(例如，形成于PCB衬底300中的凹部或开口中，所述凹部或开口也被描述为腔室)。
第一半导体芯片110可以包含半导体衬底，例如，硅衬底。在一些实施例中，半导体衬底可以包含例如锗(Ge)的半导体材料，或例如碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)和磷化铟(InP)的半导体化合物。在其它实施例中，半导体衬底可以是绝缘体上硅(silicon on insulator，SOI)衬底。举例来说，半导体衬底可以包含内埋氧化物层。半导体衬底可以包含导电区域，例如，掺杂有杂质的阱。第一半导体芯片110可以包含多种隔离结构，例如，半导体衬底中的浅沟槽隔离(shallow trench isolation，STI)结构。第一半导体芯片110可以是由晶片形成的管芯，并且可以包含集成电路。
第一半导体芯片110可具有有源表面112以及与有源表面112相对的无源表面114。
第一半导体芯片110可以包含邻近于有源表面112形成或在有源表面112上的各种类型的多个个体装置。所述多个个体装置可以包含各种微电子装置，例如，金属氧化物半导体场效应晶体管(metal-oxide-semiconductor field effect transistor，MOSFET)，例如，互补型金属氧化物半导体(complementary metal-oxide semiconductor，CMOS)晶体管、系统大规模集成(system large scale integration，ISI)、例如CMOS成像传感器的图像传感器、微机电系统(micro-electro-mechanical system，MEMS)、有源装置或无源装置。在一些实施例中，个体装置可以电连接到第一半导体芯片110的半导体衬底的导电区域。第一半导体芯片110可以包含导电线和/或导电插塞，所述导电线和/或导电插塞将半导体衬底中的导电区域连接到个体装置或连接个体装置中的至少两个。个体装置可以各自通过至少一个绝缘层与相邻的其它个体电分离。
第一半导体芯片110可以包含有源表面112上的第一衬垫120。第一衬垫120可以是安置于有源表面112上的多个衬垫120中的一个。第一衬垫120可以电连接到个体装置。本文中将以单数形式描述各种元件，但是如从图中可见，在各种实施例中包含复数(例如，衬垫、通孔、连接端子等)。第一衬垫120可以具有平坦的外表面，并且可以连接到第一半导体芯片110内的集成电路以将信号传输到第一半导体芯片110的集成电路以及从第一半导体芯片110的集成电路传输信号。本文中描述的其它衬垫也可以具有平坦的外表面，并且可以将信号传输到它们所连接的芯片或衬底或者从所述芯片或衬底传输信号。
在一些实施例中，第一半导体芯片110可以包含中央处理器单元(centralprocessor unit，CPU)、微处理器单元(microprocessor unit，MPU)、图形处理器单元(graphic processor unit，GPU)或应用程序处理器(application processor，AP)。在其它实施例中，第一半导体芯片110可以是控制器以控制稍后描述的第二半导体芯片210。
PCB衬底300可以是多层PCB衬底，其中多个基底层310堆叠在彼此上。在一些实施例中，多个基底层310可以包含酚醛树脂、环氧树脂和/或聚酰亚胺。举例来说，多个基底层310可以包含阻燃剂4(FR4)、四官能环氧树脂、聚苯醚、环氧树脂/聚苯醚、双马来酰亚胺三嗪(BT)、
Figure BDA0001328131250000041
氰酸酯、聚酰亚胺和液晶聚合物中的至少一个。
PCB衬底300可具有第一表面312(例如，多个基底层310的第一表面)以及与第一表面312相对的第二表面314(例如，多个基底层310的第二表面)。PCB衬底300可以包含在第一表面312上的第一连接垫322以及在第二表面314上的第二连接垫324。第一连接垫322和第二连接垫324可以各自是多个连接垫322和324中的一个。PCB衬底300可以包含在多个基底层310与多个导电通孔328之间的内部布线326，所述多个导电通孔各自穿透多个基底层310中的每一个。内部布线326和多个导电通孔328可以将第一连接垫322电连接到第二连接垫324。在一些实施例中，将第一连接垫322和/或第二连接垫324连接到多个导电通孔328中的一些的布线图案可以进一步安置于第一表面312和/或第二表面314上。
第一连接垫322、第二连接垫324、内部布线326和/或布线图案可以包含例如电解沉积铜箔、不锈钢箔、铝箔、超薄铜箔、溅镀铜和/或铜合金。导电通孔328可以包含，例如，铜、镍、不锈钢和/或铍铜。
PCB衬底300可以包含通过多个基底层310的腔室350。腔室350可以与第一连接垫322、第二连接垫324、内部布线326和多个导电通孔328间隔开。腔室350可以放置在PCB衬底300的中心区域处。第一半导体芯片110可以安置在腔室350中。腔室350的截面区域可以大于第一半导体芯片110的截面区域。在一些实施例中，第一半导体芯片110可以与腔室350的内部侧壁间隔开。在一些实施例中，腔室350的深度和多个基底层310的总厚度可以等于或大于第一半导体芯片110的厚度。
第一半导体芯片110的有源表面112可以与PCB衬底300的第一表面312共平面。第一半导体芯片110的第一衬垫120可以放置在与PCB衬底300的第一连接垫322相同的层级处。
重布线结构130和重布线结构140可以安置于第一半导体芯片110的有源表面112和PCB衬底300的第一表面312上。重布线结构130和重布线结构140可以包含绝缘夹层130和重布线图案140。重布线结构也可以被描述为重布线衬底。绝缘夹层130可以包含依序堆叠的多个子绝缘夹层132、134和136。重布线图案140可以包含多层结构，其中多个子重布线图案142、144和146是依序堆叠的。多个子重布线图案142、144和146可以各自包含通孔层142V、144V和146V中的对应一者以及布线层142P、144P和146P中的对应一者(参考图6A到图6P)，其中通孔层是垂直地穿过绝缘层延伸以连接以特定距离垂直地分离的两个导电组件的导电图案，并且布线层是在绝缘层内水平地延伸以在封装内水平地重布线信号或电压的导电图案。
如图1中所示，绝缘夹层130可以包含第一子绝缘夹层到第三子绝缘夹层132、134和136并且重布线图案140可以包含第一到第三子重布线图案142、144和146，但是本发明的实例实施例并不限于此。在一些实施例中，绝缘夹层130可以包含两个或四个或大于四个子绝缘夹层并且重布线图案140可以包含两个或四个或大于四个子重布线图案。第一子绝缘夹层132可以接触PCB衬底300的第一表面312和第一半导体芯片110的有源表面112。
也被描述为钝化层的第一覆盖层150可以形成于重布线结构130和重布线结构140上。第一覆盖层150可以暴露重布线图案140的一部分。举例来说，如图6N中所示，第一覆盖层150可以暴露第三布线层146p的一部分，所述一部分是在重布线图案140的子重布线图案142、144和146之中距离PCB衬底300最远的第三子重布线图案146的一部分。通过第一覆盖层150暴露的第三布线层146p的一部分可以限定半导体封装1的外部连接垫或被称作半导体封装1的外部连接垫，因为它用于在半导体封装1与半导体封装1外部的装置或组件之间进行连接(例如，通过例如稍后更详细地描述的外部连接端子600)。
重布线图案140可以将PCB衬底300的第一连接垫322和第一半导体芯片110的第一衬垫120电连接到对应于第一半导体封装1的外部连接垫的第三布线层146p。在一些实施例中，重布线图案140中的一些可以将PCB衬底300的第一连接垫322电连接到第一半导体芯片110的第一衬垫120。
第二覆盖层160可以形成于第一半导体芯片110的无源表面114和PCB衬底300的第二表面314上。第二覆盖层160可以暴露第二连接垫324的一部分。第二覆盖层160可以填充腔室350中的空间，在所述空间中未安置第一半导体芯片110。举例来说，第二覆盖层160可以填充腔室350的内部侧壁与第一半导体芯片110的侧壁之间的间隙。
在一个实施例中，第一覆盖层150和第二覆盖层160可以由相同材料形成。第一覆盖层150和第二覆盖层160可以由例如包含填充物的烃环化合物形成(参考图7E的150F或图7F的160F)。在一些实施例中，第一覆盖层150和第二覆盖层160可以由包含10wt％到70wt％的填充物的烃环化合物形成。填充物可以是SiO2填充物。在一些实施例中，填充物可以包含SiO2填充物和有机缓冲填充物。所述填充物可具有小于5μm的平均大小(例如，高于它在上面形成的表面的平均高度，或在垂直于它在上面形成的表面的方向上的平均厚度)，然而所述大小与在第一半导体芯片110的有源表面112和PCB衬底300的第一表面312以及第一半导体芯片110的无源表面114和PCB衬底300的第二表面314上相比在腔室350的内部侧壁上可以较小。在一些实施例中，填充物可以由具有大约1μm的平均大小的SiO2填充物以及具有大约0.5μm的平均大小的有机缓冲填充物形成。在其它实施例中，第一覆盖层150和第二覆盖层160可以由味之素累积膜(ajinomoto build-up film，ABF)形成。
第一子绝缘夹层到第三子绝缘夹层132、134和136中的至少一者可以由与其它的不同的材料形成。在一些实施例中，第一子绝缘夹层132可以由与第二子绝缘夹层134和第三子绝缘夹层136不同的材料形成。举例来说，第一子绝缘夹层132可具有与第二子绝缘夹层134和第三子绝缘夹层136不同的组合物(例如，包含一或多个不同材料、化合物或其组合)。出于讨论的目的，尤其是在第二子绝缘夹层134和第三子绝缘夹层136具有相同的组合物的情况下，第二子绝缘夹层134和第三子绝缘夹层136中的每一个可被称为第二子绝缘层(例如，使得存在多个第二子绝缘层)。
第一子绝缘夹层132可以由例如包含填充物的烃环化合物形成(参考图7A和图7B的132F)。在一些实施例中，第一子绝缘夹层132可以由与第一覆盖层150和第二覆盖层160相同的材料形成(例如，可具有相同的组合物)。第一子绝缘夹层132可以由例如ABF形成。
第二子绝缘夹层134和第三子绝缘夹层136可以由不含填充物的树脂形成。举例来说，第二子绝缘夹层134和第三子绝缘夹层136可以由可光成像的介电(PID)材料形成。在一些实施例中，第二子绝缘夹层134和第三子绝缘夹层136可以由环氧树脂或聚酰亚胺形成。第二子绝缘夹层134和第三子绝缘夹层136可以例如通过涂布过程和固化过程形成。
第一子重布线图案到第三子重布线图案142、144和146可以包含例如铜、镍、不锈钢或铜合金，例如，铍铜。如图6A到图7F中所示，构成第一子重布线图案142的第一通孔层142V和第一布线层142P可以整体地耦合到彼此，构成第二子重布线图案144的第二通孔层144V和第二布线层144P可以整体地耦合到彼此，并且构成第三子重布线图案146的第三通孔层146V和第三布线层146P可以整体地耦合到彼此。然而，第一通孔142V和第一布线层142P可能无法整体地耦合到第二通孔144V和第二布线层144P，第二通孔144V和第二布线层144P可能无法整体地耦合到第三通孔146V和第三布线层146P。出于讨论的目的，尤其是在通过子绝缘夹层134和子绝缘夹层136的第二通孔层144V和第三通孔层146V具有相同的组合物的情况下，第二通孔层144V和第三通孔层146V中的每一个可被称为第二通孔层(例如，使得存在多个第二通孔层)。
在一些实施例中，第一通孔层142V可具有不同于第二通孔层144V和和第三通孔层146V的垂直轮廓的垂直轮廓。举例来说，第一通孔层142V的每一导电通孔可具有与连接到其上的第二通孔层144V和第三通孔层146V的相应的导电通孔不同的垂直轮廓。举例来说，第一通孔层142V的第一导电通孔的侧壁倾斜角(例如，相对于水平面)可以大于第二通孔层144V和第三通孔层146V中的每一个的相应的导电通孔的侧壁倾斜角。在一些实施例中，第一通孔层142V的通孔可具有从上到下基本上恒定的宽度，并且第二通孔层144V和第三通孔层146V的通孔可以各自具有在远离相应的第二布线层144P和第三布线层146P的方向上的逐渐变细的形状(或第二通孔层144V和第三通孔层146V的通孔可以相应地具有远离相应的第二布线层144P和第三布线层146P减小的宽度)。第一通孔层142V可具有更加均匀的垂直轮廓，并且与第二通孔层144V和第三通孔层146V相比更加接近于垂直于水平面。在下文中，将参考图7A到图7F详细描述这些层。
封装连接端子260(其可以是多个封装连接端子260中的一个)可以附接在PCB衬底300的第二连接垫324上。也被描述为内部连接端子或内部封装连接端子的封装连接端子260可以包含导电端子，例如，焊料球或凸块。封装连接端子260可以将下部封装100电连接到上部封装200。
上部封装200可以通过其间的封装连接端子260附接在下部封装100上。上部封装200可以包含第二半导体芯片210。第二半导体芯片210可以包含在第二半导体芯片210的底部表面(例如，有源表面)212上的第二衬垫220。第二衬垫220可以是多个衬垫220中的一个。
第二半导体芯片210可以例如是存储器芯片。第二半导体芯片210可以例如是易失性存储器装置(例如，动态随机存取存储器(dynamic random access memory,DRAM)或静态随机存取存储器(static random access memory,SRAM))或非易失性存储器装置(例如，相变随机存取存储器、磁阻随机存取存储器、铁电随机存取存储器或电阻性随机存取存储器。第二半导体芯片210可以是单个半导体芯片，但是替代于单个第二半导体芯片210还可以包含芯片的堆叠，所述芯片的堆叠包含第二半导体芯片210。在一些实施例中，上部封装200可进一步包含控制器芯片以控制第二半导体芯片210或第二半导体芯片的堆叠。
上部封装200可以包含暴露第二衬垫220且覆盖第二半导体芯片210的至少一部分的模制层250，并且可以包含封装连接端子260。模制层250可以例如由环氧模制化合物(epoxy molding compound，EMC)形成。封装连接端子260可以将第二连接垫324电连接到第二衬垫220。在一些实施例中，间隙可以在第二半导体芯片210的底部处形成于第二覆盖层160与模制层250之间。半导体封装1可以是POP类型半导体封装，其中上部封装200安置于待通过封装连接端子260电连接的FOWLP类型下部封装100上。上部封装200可以第二半导体芯片210的底部表面212面向下部封装100的方式安置于下部封装100上。模制层250可以覆盖图1中所示的第二半导体芯片210的顶部表面(或无源表面)214，但不限于此。在一些实施例中，除了第二衬垫220之外模制层250可以覆盖第二半导体芯片210的侧壁以及第二半导体芯片210的底部表面212的一部分并且可以暴露或覆盖第二半导体芯片210的无源表面214。尽管给出第二半导体芯片210作为一个实例，但是在其它实例中，包含封装衬底和一或多个芯片的封装可以连接到PCB衬底300，其方式为例如示出用于图1中的第一半导体芯片210的。
也被描述为外部封装连接端子的外部连接端子600可以附接在第三子重布线图案146(例如，第三布线层146P(参考图6O))上。外部连接端子600可以包含导电材料，例如，焊料球或凸块。外部连接端子600可以将半导体封装1电连接到外部装置。
根据实例实施例的半导体封装1可具有基本上均匀的热膨胀系数(coefficientof thermal expansion，CTE)，这是因为相应地形成于PCB衬底300的第一表面312和第二表面314上的第一覆盖层150和第二覆盖层160由相同材料形成(例如，具有相同的材料组合物)并且因此具有相同CTE。因此，可以减小下部封装100的顶部部分与底部部分之间的CTE不匹配。此外，由于第一子绝缘夹层132(其也可以由与第一覆盖层150和第二覆盖层160相同的材料或材料组合物制成)形成于下部封装100中，所以可以进一步减小下部封装100的顶部部分和底部部分与下部封装100的内部之间的CTE不匹配。因而，可以减小或防止下部封装100的弯曲。因此，可以防止或减小由于弯曲的下部封装100与上部封装200之间的电连接的可靠性降低或故障。
另外，由于PCB衬底300的第一连接垫322和第二连接垫324通过多个导电通孔328和内部布线326电连接到彼此，并且改进了形成于第一连接垫322和第一衬垫120上的第一通孔层142V的垂直轮廓，所以FOWLP类型下部封装100可以包含更加精细节距图案。因此，可以实现半导体封装1的改进的可靠性和小型化。
图2是说明根据实例实施例的半导体封装的截面图。在下文中，将省略或简要地提及与在图1的实例实施例中所描述的相同的元件的描述。
参考图2，根据实例实施例的半导体封装2可以包含下部封装100a和上部封装200。举例来说，半导体封装2可以是POP类型半导体封装，其中上部封装200安置于下部封装100a上。下部封装100a可以例如是FOWLP类型半导体封装。
下部封装100a可以包含：PCB衬底300，在其中具有腔室350；以及在PCB衬底300的腔室350中的第一半导体芯片110。腔室350的深度(即，PCB衬底的多个基底层310的总厚度)可为例如大于第一半导体芯片110的厚度。
管芯贴合层180可以安置在第一半导体芯片110的无源表面114与第二覆盖层160之间。管芯贴合层180可以增强第一半导体芯片110与第二覆盖层160之间的附着力。管芯贴合层180可以例如通过固化b阶段(b-stageable)管芯贴合膜来形成。管芯贴合层180可以包含粘合组分和固化组分。粘合组分可以包含例如环氧树脂或环氧树脂与丙烯酸聚合物树脂的混合物。固化组分可以包含例如环氧树脂、酚类固化树脂或苯氧基树脂。在一些实施例中，管芯贴合层180的水平区域可以与第一半导体芯片110的水平区域相同或相似。
第一覆盖层150和第一子绝缘夹层132可具有相应地通过外部连接端子600和重布线图案140到其下的层的增大的附着力。第二覆盖层160可以包含上面安置有第一半导体芯片110的第一部分以及上面安置有封装连接端子260的第二部分。所述第一部分的附着力与所述第二部分的附着力相比相对较低。因而，管芯贴合层180可以增强在具有较低附着力的第二部分处到第一半导体芯片110的附着力。
图3是说明根据实例实施例的半导体封装的截面图。在下文中，将省略或简要地提及与在图1的实例实施例中所描述的相同的元件的描述。
参考图3，根据实例实施例的半导体封装3可以包含下部封装100b和上部封装200。半导体封装3可以是例如POP类型半导体封装，其中上部封装200安置于下部封装100b上。下部封装100b可以例如是FOWLP类型半导体封装。
重布线结构130a和重布线结构140a可以安置于第一半导体芯片110的有源表面112以及下部封装100b的PCB衬底300的第一表面312上。重布线结构130a和重布线结构140a可以包含绝缘夹层130a和重布线图案140a。绝缘夹层130a可以包含依序堆叠的多个子绝缘夹层132、134a和136a。重布线图案140a可以包含多层结构，其中多个子重布线图案142、144a和146a是依序堆叠的。如图3中所示，绝缘夹层130a可以包含第一到第三子绝缘夹层132、134a和136a并且重布线图案140a可以包含第一到第三子重布线图案142、144a和146a，但是本发明的实例实施例并不限于此。在一些实施例中，绝缘夹层130a可以包含两个或四个或大于四个子绝缘夹层并且重布线图案140a可以包含两个或四个或大于四个子重布线图案。
第二子绝缘夹层134a和第三子绝缘夹层136a可以由与第一子绝缘夹层132相同的材料形成。第一子绝缘夹层到第三子绝缘夹层132、134a和136a可以由与第一覆盖层150和第二覆盖层160相同的材料形成。第一子绝缘夹层到第三子绝缘夹层132、134a和136a可以由例如ABF形成。
第一子重布线图案142可以包含第一通孔层142V和第一布线层142P，第二子重布线图案144a可以包含第二通孔层144aV和第二布线层144aP，并且第三子重布线图案146a可以包含第三通孔层146aV和第三布线层146aP(参考图9A到图9C)。第一通孔层142V和第一布线层142P可以整体地耦合到彼此，第二通孔层144aV和第二布线层144aP可以整体地耦合到彼此，并且第三通孔层146aV和第三布线层146aP可以整体地耦合到彼此。
第一通孔层到第三通孔层142V、144aV和146aV的通孔的垂直轮廓可以彼此相似或相同。举例来说，第一通孔层到第三通孔层142V、144aV和146aV的通孔的侧壁倾斜角可以彼此相似或相同。在一些实施例中，第一通孔层到第三通孔层142V、144aV和146aV的通孔可具有从其相应的顶部到相应的底部的基本上恒定的宽度。在一些实施例中，第一通孔层到第三通孔层142V、144aV和146aV的通孔可具有相对于PCB衬底300的第一表面312的80度到90度的侧壁倾斜角。在下文中，将参考图9A到图9C详细描述实例。
根据实例实施例的半导体封装3可具有相对地恒定的热膨胀系数(coefficientof thermal expansion，CTE)，这是因为安置于PCB衬底300的第一表面312和第二表面314上的绝缘夹层130a、第一覆盖层150和第二覆盖层160由相同材料或材料组合物形成。因此，可以减小下部封装100b的顶部部分与底部部分之间的CTE不匹配，使得可以减小或防止下部封装100b的弯曲。因此，可以防止或减小由于弯曲的下部封装100b与上部封装200之间的电连接的可靠性降低或故障。另外，由于改进了第一通孔层到第三通孔层142V、144aV和146aV的通孔的垂直轮廓，所以FOWLP类型下部封装100b可以包括更加精细节距图案。
图4是说明根据实例实施例的半导体封装的截面图。在下文中，将省略或简要地提及与在图1到图3的实例实施例中所描述的相同的元件的描述。
参考图4，根据实例实施例的半导体封装4可以包含下部封装100c和上部封装200。半导体封装4可以是例如POP类型半导体封装，其中上部封装200安置于下部封装100c上。下部封装100c可以例如是FOWLP类型半导体封装。
管芯贴合层180可以安置在第一半导体芯片110的无源表面114与第二覆盖层160之间。举例来说，半导体封装4的下部封装100c可以与图3的半导体封装3的下部封装100b相同，不同之处在于第一半导体芯片110的无源表面114与第二覆盖层160之间的管芯贴合层180。
图5A和图5B是相应地说明根据实例实施例的半导体封装的PCB衬底的截面图和平面图。
参考图5A和图5B，PCB衬底300可以是多层PCB衬底，其中多个基底层310堆叠在彼此上。PCB衬底300可具有第一表面312(例如，多个基底层310的第一表面)以及与第一表面312相对的第二表面314(例如，多个基底层310的第二表面)。PCB衬底300可以包含在第一表面312上的第一连接垫322以及在第二表面314上的第二连接垫324。PCB衬底300可以包含在多个基底层310(例如，在PCB衬底300中或在PCB衬底300上水平地延伸)与多个导电通孔328之间的内部布线326，所述导电通孔各自穿透多个基底层310中的每一个。多个导电通孔328可以各自电连接内部布线326、第一连接垫322和第二连接垫324中的至少两个。第一连接垫322和第二连接垫324可以通过多个导电通孔328电连接，并且内部布线326放置在不同层级处。
PCB衬底300可以包含从第一表面312到第二表面314穿透多个基底层310的中心部分的腔室350。腔室350可以与第一连接垫322、第二连接垫324、多个导电通孔328和内部布线326间隔开。在一些实施例中，腔室350可具有在平面图中的四边形形状。腔室350的截面区域和/或水平区域可以大于图1到图4中所示的第一半导体芯片110的截面区域和/或水平区域。腔室350的容积可以大于图1到图4中所示的第一半导体芯片110的容积。
图6A到图6P是说明根据实例实施例的制造半导体封装的方法的阶段的截面图。具体地说，图6A到图6P是说明根据图1的实例实施例的制造半导体封装1的方法的阶段的截面图。
参考图6A，如图5A和图5B中所描述的PCB衬底300可以附接在第一子绝缘夹层132上。PCB衬底300可以附接在第一子绝缘夹层132上，其方式为使得PCB衬底300的第一表面312面向第一子绝缘夹层132。根据实施例第一子绝缘夹层132可以覆盖PCB衬底300的整个第一表面312。根据实施例第一连接垫322可以由第一子绝缘夹层132完全覆盖。举例来说，在第一连接垫322的顶部表面和侧壁暴露在PCB衬底300上的情况下，第一子绝缘夹层132可以完全覆盖第一连接垫322的顶部表面和侧壁。在一些实施例中，在第一连接垫322的顶部表面在PCB衬底300(例如，嵌入型迹线结构(embedded-trace structure，ETS))上暴露的情况下，第一子绝缘夹层132可以完全覆盖第一连接垫322的顶部表面。
第一子绝缘夹层132可以由例如包含填充物的烃环化合物形成(参考图7A和图7B的132F)。在一些实施例中，第一子绝缘夹层132可以由包含10wt％到70wt％的填充物的烃环化合物形成。填充物可以是SiO2填充物。在一些实施例中，填充物可以包含SiO2填充物和有机缓冲填充物。填充物可具有小于5μm的平均大小，例如，如先前所论述。在一些实施例中，填充物可以由具有大约1μm的平均大小的SiO2填充物以及具有大约0.5μm的平均大小的有机缓冲填充物形成。
第一子绝缘夹层132可以由ABF形成并且可以充当支撑膜以支撑图6B中所示的PCB衬底300和第一半导体芯片110。
参考图6B，第一半导体芯片110可以安置在PCB衬底300的腔室350中并且可以附接在通过腔室350暴露的第一子绝缘夹层132上。第一半导体芯片110可以穿过腔室350附接在第一子绝缘夹层132上，其方式为使得第一半导体芯片110的有源表面112面向第一子绝缘夹层132。腔室350中的第一半导体芯片110可以与腔室350的内部侧壁间隔开。因此，间隙可以形成于腔室350的内部侧壁与第一半导体芯片110的侧壁之间。
第一子绝缘夹层132完全覆盖第一半导体芯片110的有源表面112。形成于有源表面112上的第一半导体芯片110的第一衬垫120可以完全由第一子绝缘夹层132覆盖。在第一衬垫120的顶部表面和侧壁暴露的情况下，第一子绝缘夹层132可以覆盖第一衬垫120的顶部表面和侧壁。在一些实施例中，在第一衬垫120的侧壁由保护层覆盖且其顶部表面暴露的情况下，第一子绝缘夹层132可以覆盖第一衬垫120的顶部表面。
PCB衬底300的第一表面312可以与第一半导体芯片110的有源表面112共平面。PCB衬底300的第一表面312和第一半导体芯片110的有源表面112可以接触第一子绝缘夹层132的顶部表面，使得第一子绝缘夹层132的顶部表面、第一半导体芯片110的有源表面112和PCB衬底300的第一表面312可以放置在相同层级处。
第一半导体芯片110的无源表面114可以与图6B中所示的PCB衬底300的第二表面314共平面，但不限于此。在一些实施例中，第一半导体芯片110的无源表面114可以低于PCB衬底300的第二表面314，并且因此可以放置在腔室350中。
参考图6C，第二覆盖层160可以附接在PCB衬底300的第二表面314以及第一半导体芯片110的无源表面114上。第二覆盖层160可以与第一子绝缘夹层132相对。第二覆盖层160可以由包含填充物的烃环化合物形成(参考图7F的160F)。第二覆盖层160可以由与第一子绝缘夹层132相同的材料形成(例如，可具有相同的材料组合物)。第二覆盖层160可以包含例如ABF，并且可以充当支撑膜以在以下过程期间支撑PCB衬底300和第一半导体芯片110。
第二覆盖层160可以填充未安置第一半导体芯片110的腔室350的剩余部分。第二覆盖层160可以填充在腔室350的内部侧壁与第一半导体芯片110的侧壁之间的间隙并且可以接触第一子绝缘夹层132。
第二覆盖层160可以完全覆盖并且接触PCB衬底300的第二表面314和第一半导体芯片110的无源表面114。PCB衬底300的第二表面314上的第二连接垫324可以由第二覆盖层160完全覆盖(例如，直接地覆盖)。举例来说，在第二连接垫324的顶部表面和侧壁在PCB衬底300上暴露的情况下，第二覆盖层160可以完全覆盖且接触第二连接垫324的顶部表面和侧壁。在一些实施例中，在第二连接垫324的顶部表面在PCB衬底300(例如，嵌入型迹线结构(embedded-trace structure，ETS))上暴露的情况下，第二覆盖层160可以完全覆盖并且接触第二连接垫324的顶部表面。
参考图6D，其中第一子绝缘夹层132附接在PCB衬底300的第一表面312上并且第一半导体芯片110的有源表面112和第二覆盖层160附接在PCB衬底300的第二表面314和第一半导体芯片110的无源表面114上的所产生的结构可以发生翻转倒置，使得第二覆盖层160放置在PCB衬底300之下并且第一子绝缘夹层132放置在PCB衬底300之上。
接下来，可以移除第一子绝缘夹层132的一部分以形成暴露PCB衬底300的第一连接垫322和第一半导体芯片110的第一衬垫120的第一开口132H。
第一开口132H可以例如通过激光钻孔过程形成。在一些实施例中，第一开口132H可以使用紫外激光或准分子激光通过激光钻孔过程形成。在一些实施例中，第一开口132H可以各自具有从其顶部到底部的基本上恒定的宽度，或者如果宽度略微地变化，那么它可以恒定的线性方式改变。在一些实施例中，每一第一开口132H可具有80度到90度的侧壁倾斜角。将参考图7A详细地描述第一开口132H的形状。
充当支撑膜的第一子绝缘夹层132可用作绝缘夹层的一部分(参考图1的130)而无需在以下过程中被移除。因此，可以防止产生第一子绝缘夹层132的残留物，例如，当典型的支撑膜被移除时出现的典型支撑膜的残留物。因此，由于残留物造成第一衬垫120和第一连接垫322的污染以及第一连接垫322与第一子重布线图案(参考图6G的142)之间的接触电阻的增大可以得到防止或减小。
参考图6E，包含第一掩蔽开口510H的第一掩模图案510可以形成于第一子绝缘夹层132上。第一掩模图案510可以由例如光阻剂形成。第一掩模开口510H的宽度(例如，在水平方向上)可以大于第一开口132H的宽度。第一掩模开口510H可以暴露第一开口132H和围绕第一开口132H的第一子绝缘夹层132的一部分。
在一些实施例中，在形成第一掩模图案510之前，晶种层可以形成为覆盖第一子绝缘夹层132和PCB衬底300的第一连接垫322以及通过第一开口132H暴露的第一半导体芯片110的第一衬垫120。
参考图6F，第一子重布线图案142可以形成为填充第一掩模开口510H和第一开口132H的至少一部分。第一子重布线图案142可以包含：第一通孔层142V，其填充第一开口132H并且连接到PCB衬底300的第一连接垫322和第一半导体芯片110的第一衬垫120；以及第一布线层142P，其填充第一掩模开口510H的一部分并且耦合到第一通孔层142V。通孔层可以包含穿过绝缘层垂直地延伸的导电图案/通孔以连接通过特定距离垂直地分离的两个导电组件，并且布线层可以包含在绝缘层内水平地延伸的导电图案/布线以在封装内水平地重布线信号或电压。
第一子重布线图案142可以通过例如镀覆过程形成。举例来说，第一子重布线图案142可以由铜形成。在一些实施例中，第一子重布线图案142可以使用如图6E中描述为晶种的晶种层通过镀覆过程形成。举例来说，第一子重布线图案142可以通过浸没镀覆、无电极镀覆、电镀或其组合形成。
参考图6G，在形成第一子重布线图案142之后，可以移除图6F的第一掩模图案510。举例来说，第一掩模图案510可以通过灰化过程或溶离过程移除。在一些实施例中，在移除第一掩模图案510之后，可以部分地移除在图6E和图6F中所描述的晶种层。晶种层可以通过化学蚀刻过程移除。
因为第一掩模图案510被移除，所以第一子重布线图案142的第一通孔层142V可以安置在第一开口132H中并且第一子重布线图案142的第一布线层142P可以安置于第一子绝缘夹层132上。由于第一通孔层142V和第一布线层142P通过镀覆过程一起形成，所以第一通孔层142V和第一布线层142P可以整体地形成。
因为第一通孔层142V形成于第一开口132H中，所以第一通孔层142V的通孔的形状可以与第一开口132H的形状相似。在一些实施例中，第一通孔层142V的通孔可具有从其顶部到底部的基本上恒定的宽度。在一些实施例中，第一通孔层142V的通孔可具有80度到90度的侧壁倾斜角。将参考图7B详细地描述第一通孔层142V的形状。
参考图6H，第二子绝缘夹层134可以形成于具有第一子重布线图案142的第一子绝缘夹层132上。举例来说，第二子绝缘夹层134可以通过不含填充物的树脂涂层的固化形成。
第二子绝缘夹层134可以由例如可光成像的介电材料形成。在一些实施例中，第二子绝缘夹层134可以由环氧树脂或聚酰亚胺形成。
第二子绝缘夹层134可以完全覆盖第一子绝缘夹层132和第一子重布线图案142。第二子绝缘夹层134可以完全覆盖第一布线层142P的侧壁和顶部表面。如本文所使用，某些层被描述为完全覆盖某些组件或其它层。如从各种图中可见，这些描述可指代组件的直接的完全的覆盖(例如，接触和覆盖)。
参考图6I，包含第二掩模开口520H的第二掩模图案520可以形成于第二子绝缘夹层134上。第二掩模图案520可以由例如光阻剂形成。第二掩模开口520H可以与第一布线层142P的一部分垂直地重叠。
参考图6J，在用光暴露通过第二掩模开口520H暴露的第二子绝缘夹层134的一部分之后，可以移除第二子绝缘夹层134的暴露部分以形成暴露第一布线层142P的一部分的第二开口134H。
在一些实施例中，通过第二掩模开口520H暴露的第二子绝缘夹层134的一部分可以暴露于紫外光。在一些实施例中，可以使用溶剂移除第二子绝缘夹层134的暴露部分。
参考图6K，在形成第二开口134H之后，可以移除图6J的第二掩模图案520。举例来说，第二掩模图案520可以通过灰化过程或溶离过程移除。
在一些实施例中，第二开口134H可具有向下逐渐变细的形状。在一些实施例中，第二开口134H可具有小于70度的侧壁倾斜角(例如，相对于水平表面)。将参考图7C详细地描述第二开口134H的形状。
参考图6L，第二子重布线图案144可以通过如参考图6E到图6G所描述的相似方法形成。
第二子重布线图案144可以包含：第二通孔层144V，其填充第二开口134H并且连接到第一布线层142P(参考图6K)；以及第二布线层144P，其安置于第二子绝缘夹层134上并且耦合到第二通孔层144V。第二通孔层144V和第二布线层144P可以通过镀覆过程一起形成，并且因此第二通孔层144V和第二布线层144P可以整体地形成。
因为第二通孔层144V形成于第二开口134H中，所以第二通孔层144V的通孔的形状可以与每一第二开口134H的形状相似。第二通孔层144V的通孔可具有向下逐渐变细的形状。在一些实施例中，第二通孔层144V的通孔可具有小于70度的侧壁倾斜角(例如，相对于水平表面)。可参考图7C详细地描述第二通孔层144V的形状。
参考图6M，可以通过如参考图6H到图6K所描述的相似的方法形成第三子绝缘夹层136，并且可以通过如参考图6E到图6G所描述的相似的方法形成第三重布线图案146。因此可以形成包含绝缘夹层130和重布线图案140的重布线结构130和重布线结构140，所述绝缘夹层130包含第一子绝缘夹层到第三子绝缘夹层132、134和136，所述重布线图案140包含第一子重布线图案到第三子重布线图案142、144和146。
第三子重布线图案146可以包含：第三通孔层146V，其在第三子绝缘夹层136中并且连接到第二子重布线图案144；以及第三布线层146P，其在第三子绝缘夹层136上并且耦合到第三通孔层146V。第三通孔层146V和第三布线层146P可以通过镀覆过程一起形成，并且因此第三通孔层146V和第三布线层146P可以整体地形成。第三通孔层146V的形状可以与第二通孔层144V的形状相似，并且因此可以省略它的详细描述。
第一覆盖层150可以附接在重布线结构130和重布线结构140上。第一覆盖层150可以由例如包含填充物的烃环化合物形成(参考图7E的150F)。第一覆盖层150可以由与第二覆盖层160相同的材料形成(例如，可具有相同的组合物)。第一覆盖层150可以由与第一子绝缘夹层132相同的材料形成(例如，可具有相同的组合物)。第一覆盖层150可以由ABF形成。第一覆盖层150可以完全覆盖重布线结构130和重布线结构140。举例来说，第一覆盖层150可以完全覆盖第三子重布线图案146的第三布线层146P的顶部表面和侧壁。
参考图6N，可以移除第一覆盖层150的一部分以形成暴露第三布线层146P的一部分的第三开口150H。
第三开口150H可以例如通过激光钻孔过程形成。在一些实施例中，第三开口150H可以使用紫外激光或准分子激光通过激光钻孔过程形成。在一些实施例中，第三开口150H可具有从其顶部到底部基本上恒定的宽度。在一些实施例中，第三开口150H可具有80度到90度的侧壁倾斜角。将参考图7E详细地描述第三开口150H的形状。
参考图6O，外部连接端子600可以附接在通过第三开口150H暴露的第三布线层146P的一部分上。外部连接端子600可以包含例如焊料球或凸块。外部连接端子600可以用于电连接到外部装置。
参考图6P，可以上下倒置其中形成第一覆盖层150和外部连接端子600的所产生的结构，使得第一覆盖层150可以放置在PCB衬底300之下，并且第二覆盖层160可以放置在PCB衬底300之上。
接下来，可以移除第二覆盖层160的一部分以形成暴露PCB衬底300的第二连接垫324的第四开口160H。因此，可以形成下部封装100。
第四开口160H可以例如通过激光钻孔过程形成。在一些实施例中，第四开口160H可以使用紫外激光或准分子激光通过激光钻孔过程形成。在一些实施例中，第四开口160H可具有从其顶部到底部基本上恒定的宽度。在一些实施例中，第四开口160H可具有80度到90度的侧壁倾斜角。将参考图7F详细地描述第四开口160H的形状。
接下来，如图1中所示，上部封装200(例如，上部半导体芯片和模制层)可以通过封装连接端子260附接到下部封装100，使得可以形成半导体封装1。在一些实施例中，在封装连接端子260附接到上部封装200的第二衬垫220上之后，封装连接端子260可经配置以耦合到第四开口160H中的下部封装100的第二连接垫324。在其它实施例中，在封装连接端子260穿过第四开口160H附接在下部封装100的第二连接垫324上之后，上部封装200可以附接到封装连接端子260使得封装连接端子260耦合到上部封装200的第二衬垫220。
如图6N到图6P中所示，在形成第三开口150H以及附接外部连接端子600之后，可以执行第四开口160H的形成过程与上部封装200的附接过程，但是本发明的实例实施例并不限于此。在一些实施例中，第四开口160H的形成以及上部封装200的附接可以先于第三开口150H的形成。在其它实施例中，在形成第三开口150H之后，可以执行第四开口160H的形成过程与上部封装200的附接过程，且随后可以执行外部连接端子600的附接过程。
图7A到图7F是说明根据实例实施例的制造半导体封装的方法的部分的放大视图。具体地说，图7A到图7F相应地是图6D、图6F、图6K、图6L、图6N和图6P的部分A、B、C、D、E和F的放大视图。
参考图6D和图7A，第一开口132H在靠近第一衬垫120或第一连接垫322的其一部分处的宽度可为等于或略微小于在远离第一衬垫120或第一连接垫322处的其另一部分处的宽度。因此，第一开口132H可具有基本上恒定的宽度，并且因此可具有相对地良好的垂直轮廓。在一些实施例中，第一开口132H可具有80度到90度的第一侧壁倾斜角θ1(例如，相对于水平表面，例如，第一衬垫120的水平表面)。第一侧壁斜度从靠近第一衬垫120或第一连接垫322的第一开口132H的一部分到远离第一衬垫120或第一连接垫322的第一开口132H的另一部分可以是基本上恒定的。第一子绝缘夹层132可以由例如包含填充物132F的烃环化合物形成。
参考图6F和图7B，因为第一子重布线图案142的第一通孔层142V形成于第一开口132H中，所以形成第一导电通孔的第一通孔层142V的形状可以与第一开口132H的形状相似。第一通孔层142V的通孔在靠近第一衬垫120或第一连接垫322的其一部分处的宽度可为等于或略微小于在远离第一衬垫120或第一连接垫322处的其另一部分处的宽度。举例来说，通过第一子绝缘夹层132的第一通孔的顶部与底部之间的水平宽度的差异的量可以为小于第一子绝缘夹层132的高度的35％，并且在一些情况下小于第一子绝缘夹层132的高度的10％或甚至5％。根据一些实施例，第一通孔层142V的通孔可具有基本上恒定的宽度，并且因此可具有相对地良好的垂直轮廓。在下文的一些描述中，当描述子绝缘层的单个开口中的单个情形时“通孔层”是指穿过其的单个导电通孔。然而，在其它论述中的通孔层也可以指通过单个过程形成于特定层处的通孔的整个集合。
在一些实施例中，第一通孔层142V可具有80度到90度的第一侧壁倾斜角θ1(例如，相对于水平表面)。第一侧壁斜度从靠近第一衬垫120或第一连接垫322的第一通孔层142V的一部分到远离第一衬垫120或第一连接垫322的第一通孔层142V的另一部分可以是基本上恒定的。举例来说，这可以是由于用于形成由第一通孔层142V填充的第一开口132H的激光方法。
参考图6K和图7C，第二开口134H在靠近第一子重布线图案142的第一布线层142P的其一部分处的宽度可为小于在远离第一布线层142P处的其另一部分处的宽度。因此，第二开口134H可具有可变宽度，并且因此可具有可变垂直轮廓。在一些实施例中，第二开口134H可具有小于第一开口132H的侧壁倾斜角θ1的第二侧壁倾斜角θ2(例如，它可以小于70度)。第二侧壁斜度可以从靠近第一布线层142P的第二开口134H的一部分到远离第一布线层142P的第二开口134H的另一部分逐渐减小。第二子绝缘夹层134可以由例如不含填充物的树脂形成。
参考图6L和图7D，因为第二子重布线图案144的第二通孔层144V形成于第二开口134H中，所以第二通孔层144V的形状可以与第二开口134H的形状相似。第二通孔层144V在靠近第一布线层142P的其一部分处的宽度可为小于在远离第一布线层142P处的其另一部分处的宽度。举例来说，第二通孔层144V可具有在远离第一布线层142P的方向上逐渐变细的形状。因此，第二通孔层144V可具有可变宽度，并且因此可具有可变垂直轮廓。
在一些实施例中，第二通孔层144V可具有小于第一通孔层142V的倾斜角的第二侧壁倾斜角θ2(例如，小于70度)。第二侧壁斜度可以从靠近第一布线层142P的第二通孔层144V的一部分到远离第一布线层142P的第二通孔层144V的另一部分逐渐减小。相对于水平表面，第二通孔层144V的第二侧壁斜度可以从靠近第二布线层144P的第二通孔层144V的一部分到远离第二布线层144P的第二通孔层144V的另一部分逐渐增大。在一些实施例中，通过第二子绝缘夹层134的第二通孔的顶部与底部之间的水平宽度的差异的量可以为大于第二子绝缘夹层134的高度的70％(例如，它可以在高度的70％和150％之间)。因而，通过第二子绝缘夹层134的第二通孔的顶部与底部之间的水平宽度的差异与第二子绝缘夹层134的高度的比率与通过第一子绝缘夹层132的第一通孔的顶部与底部之间的水平宽度的差异与第一子绝缘夹层132的高度的比率相比可以较大(例如，以在2和10之间的因数或甚至更大的因数)。
第二开口134H的宽度在远离第一布线层142P的方向上增大。在一些实施例中，第二布线层144P可以与第二通孔层144V一起形成，并且凹坑144D可以形成于与第二通孔层144V垂直地重叠的第二布线层144P的一部分的顶部表面上。在其它实施例中，凹坑无法形成于与图7B中所示的第一通孔层142V重叠的第二布线层144P的一部分的顶部表面上。
参考图6N和图7E，第三开口150H在靠近第三子重布线图案146的第三布线层146P的其一部分处的宽度可为等于或略微小于在远离第三布线层146P的其另一部分处的宽度。举例来说，通过覆盖层150的第三开口150H的顶部与底部之间的水平宽度的差异可以为小于覆盖层150的高度的35％或甚至是覆盖层150的高度的10％或5％的量。在一些实施例中，第三开口150H可具有基本上恒定的宽度，并且因此可具有相对地良好的垂直轮廓。在一些实施例中，第三开口150H可具有80度到90度的第三侧壁倾斜角θ3。第三侧壁斜度从靠近第三布线层146P的第三开口150H的一部分到远离第三布线层146P的第三开口150H的另一部分可以是基本上恒定的。第一覆盖层150可以由例如包含填充物150F的烃环化合物形成。
参考图6P和图7F，第四开口160H在靠近第二连接垫324的其一部分处的宽度可为等于或略微小于在远离第二连接垫324的其另一部分处的宽度。因此，第四开口160H可具有基本上恒定的宽度，并且因此可具有相对地良好的垂直轮廓。在一些实施例中，第四开口160H可具有80度到90度的第四侧壁倾斜角θ4。举例来说，通过第二覆盖层160的第四开口160H的顶部与底部之间的水平宽度的差异可以是小于第二覆盖层160的高度的35％或甚至10％或5％的量。第四侧壁斜度从靠近第二连接垫324的第四开口160H的一部分直到远离第二连接垫324的第四开口160H的另一部分可以是基本上恒定的。第二覆盖层160可以由例如包含填充物160F的烃环化合物形成。
参考图7A到图7F，第一开口132H、第三开口150H和第四开口160H可具有大体上相同或相似的侧壁倾斜角，所述倾斜角可以相对地接近90度。第二开口134H可具有与第一开口132H、第三开口150H和第四开口160H相比相对地较小的侧壁倾斜角，例如，可以是70度或更小。
图8是说明根据实例实施例的制造半导体封装的方法的截面图。具体地说，图8是说明制造图2的半导体封装2的方法的截面图并且说明在图6A中说明的阶段与在图6C中说明的阶段之间的阶段。
参考图8，在管芯贴合层180附接在第一半导体芯片110的无源表面114上之后，第一半导体芯片110可以安置在PCB衬底300的腔室350中并且可以附接在通过腔室350暴露的第一子绝缘夹层132上。第一子绝缘夹层132可以充当支撑膜以支撑第一半导体芯片110，使得第一半导体芯片110放置在穿透PCB衬底300的腔室350中。
腔室350中的第一半导体芯片110可以与腔室350的内部侧壁间隔开。因此，间隙可以形成于腔室350的内部侧壁与第一半导体芯片110的侧壁之间。
第一半导体芯片110可以穿过腔室350附接在第一子绝缘夹层132上，其方式为使得第一半导体芯片110的有源表面112面向第一子绝缘夹层132。
第一子绝缘夹层132完全覆盖第一半导体芯片110的有源表面112。形成于有源表面112上的第一半导体芯片110的第一衬垫120可以完全由第一子绝缘夹层132覆盖。在第一衬垫120的顶部表面和侧壁暴露的情况下，第一子绝缘夹层132可以覆盖第一衬垫120的顶部表面和侧壁。在一些实施例中，在第一衬垫120的侧壁由保护层覆盖且其顶部表面暴露的情况下，第一子绝缘夹层132可以覆盖第一衬垫120的顶部表面。
PCB衬底300的第一表面312可以与第一半导体芯片110的有源表面112共平面。PCB衬底300的第一表面312和第一半导体芯片110的有源表面112可以接触第一子绝缘夹层132的顶部表面，使得第一子绝缘夹层132的顶部表面、第一半导体芯片110的有源表面112和PCB衬底300的第一表面312可以放置在相同层级处。
管芯贴合层180的顶部表面可以与图8中所示的PCB衬底300的第二表面314共平面，但不限于此。在一些实施例中，管芯贴合层180的顶部表面可以低于PCB衬底300的第二表面314，并且因此可以放置在腔室350中。接下来，图2的半导体封装2可以通过如参考图6C到图6P所描述的过程形成。
图9A到图9C是说明根据实例实施例的制造半导体封装的方法的阶段的部分的截面图和放大视图。具体地说，图9C是图9B的部分G的放大视图，并且图9A到图9C说明根据实例实施例的制造图3的半导体封装3的方法并且说明在图6G中说明的阶段之后的阶段。
参考图9A，第二子绝缘夹层134a可以形成于第一子绝缘夹层132上，在所述第一子绝缘夹层中形成第一子重布线图案142。第二子绝缘夹层134a可以由与第一子绝缘夹层132相同的材料形成。第二子绝缘夹层134a可以由例如包含填充物的烃环化合物形成。第二子绝缘夹层134a可以由例如ABF形成。
参考图9B，第二子分布图案144a可以通过与如图6D到图6G中所描述的相似过程形成、第三子绝缘夹层136a可以通过与如图9A中所描述的相似过程形成，并且第三子重布线图案146a也可以通过与如图6D到图6G中所描述的相似过程形成，使得可以形成重布线结构130a和重布线结构140a。随后，第一覆盖层150可以通过与如图6M中所描述的相似过程形成。
接下来，图3的半导体封装3可以通过如参考图6N到图6P所描述的过程形成。
参考图9C，因为第二子重布线图案144a的第二通孔层144aV形成于第二开口134aH中，所以第二通孔层144aV的形状可以与第二开口134aH的形状相似。第二开口134aH可以与如图6D和图7A中所描述的第一开口132H相似地形成，并且因此第二开口134aH的形状和第二通孔层144aV的形状可以相应地与如图6D和图7A中所描述的第一开口132H的形状以及如图6F和图7B中所描述的第一通孔层142V的形状相似。
第二开口134aH和第二通孔层144aV可以各自具有在靠近第一布线层142P的其一部分处的宽度，所述宽度等于或略微小于在远离第一布线层142P的其另一部分处的宽度。因此，第二开口134aH和第二通孔层144aV可各自具有基本上恒定的宽度，并且因此可具有相对地良好的垂直轮廓。
在一些实施例中，第二开口134aH和第二通孔层144aV可各自具有80度到90度的第二侧壁倾斜角θ2a。第二侧壁斜度从靠近第一布线层142P的第二开口134aH和第二通孔层144aV中的每一个的一部分到远离第一布线层142P的第二开口134aH和第二通孔层144aV中的每一个的另一部分可以是基本上恒定的。
图9B中所示的第三开口136aH的形状和第三通孔层146aV的形状可以相应地与第二开口134aH的形状和第二通孔层144aV的形状相似。
在一些实施例中，图4中所示的半导体封装4可以通过在图8和图9A到图9C中所描述的过程形成。
在根据本发明的实例实施例的半导体封装1、2、3及其制造方法中，下部封装的顶部部分、底部部分和/或内部之间的热膨胀系数(CTE)可以得到最小化，并且因此可以防止或减小下部封装的弯曲。因而，可减小下部封装与上部封装之间的电连接的可靠性降级。
另外，在制造过程中，可以形成精细节距图案，并且由于未使用单独的支撑膜，所以可以防止由于在单独的支撑膜的移除之后的单独的支撑膜的残留物的污染，并且因此可以防止由于污染造成的接触电阻的增大。
图10是说明根据实例实施例的半导体封装的配置的框图。
参考图10，半导体封装1100可以包含微处理单元1110、存储器1120、界面1130、图形处理单元1140、功能块1150和连接在其间的总线1160。半导体封装1100可以包含微处理单元1110和图形处理单元1140中的全部或其中的任何一个。
微处理单元1110可以包含核心和L2高速缓冲存储器(L2cache)。举例来说，微处理单元1110可以包含多核。多核在性能方面可以彼此相同或不同。多核可以是同时或单独地激活的。存储器1120可以通过微处理单元1110的控制在功能块1150中存储处理的结果。举例来说，存储在微处理单元1110的L2高速缓冲存储器中的内容被清空，并且因此可以存储在存储器1120中。界面1130可以用于与外部装置接口。举例来说，界面1130可以与相机、LCP显示器、扬声器等接口。
图形处理单元1140可以执行图形功能。举例来说，图形处理单元1140可以执行视频或3-D图形。
功能块1150可以执行各种功能。举例来说，在半导体封装1100包含用于移动装置的应用程序处理器的情况下，功能块1150中的一些可以执行通信功能。
半导体封装1100可以包含在图1到图4中所示的半导体封装1、2、3和4中的至少一者。微处理单元1110和/或图形处理单元1140可以相应地是图1到图4中所示的下部封装100、100a、100b和100c中的至少一者。存储器1120可以是图1到图4中所示的上部封装200。
界面1130和功能块1150可以对应于相应的下部封装100、100a、100b和100c的部分。
虽然已经具体地参考本发明的实例实施例而示出和描述了本发明，但所属领域的一般技术人员应理解，在不脱离本发明的精神和范围的情况下，可在其中进行形式和细节的各种改变。

Claims (23)

1.一种叠层封装型半导体封装，其包括：
第一封装，其中所述第一封装包括：
印刷电路板衬底，其具有第一表面以及与所述第一表面相对的第二表面，其中所述印刷电路板衬底包含多个基底层以及穿透所述多个基底层的腔室；
第一半导体芯片，其在所述腔室中，其中所述第一半导体芯片具有有源表面以及与所述有源表面相对的无源表面；
重布线结构，其在所述印刷电路板衬底的所述第一表面上并且在所述第一半导体芯片的所述有源表面上；
第一覆盖层，其覆盖所述重布线结构；以及
第二覆盖层，其覆盖所述印刷电路板衬底的所述第二表面以及所述第一半导体芯片的所述无源表面并直接接触所述印刷电路板衬底的所述第二表面以及所述第一半导体芯片的所述无源表面；
以及
第二封装，其在所述第一封装上，其中所述第二封装放置在所述第一封装的所述第二覆盖层上并且包含第二半导体芯片，
其中所述重布线结构包括：
第一子绝缘夹层，其在所述第一半导体芯片的所述有源表面上并且在所述印刷电路板衬底的所述第一表面上；
第一通孔层，其穿透所述第一子绝缘夹层；
第一布线层，其在所述第一子绝缘夹层上；
至少一第二子绝缘夹层，其在所述第一子绝缘夹层上，所述第二子绝缘夹层覆盖所述第一布线层的至少一部分；
第二通孔层，其穿透所述第二子绝缘夹层；
第二布线层，其在所述第二子绝缘夹层上，并且
其中所述第一覆盖层、所述第二覆盖层以及所述第一子绝缘夹层由相同材料形成，并且
其中所述第一覆盖层、所述第二覆盖层以及所述第一子绝缘夹层由包含填充物的烃环化合物形成。
2.根据权利要求1所述的叠层封装型半导体封装，其特征在于，所述第二子绝缘夹层由不含填充物的树脂形成。
3.根据权利要求1所述的叠层封装型半导体封装，其特征在于，所述第一通孔层包含垂直地穿过所述第一子绝缘夹层的第一通孔，并且所述第二通孔层包含垂直地穿过所述第二子绝缘夹层的第二通孔，并且所述第一通孔与第二通孔具有不同的垂直轮廓。
4.根据权利要求1所述的叠层封装型半导体封装，其特征在于，所述第一通孔层包含垂直地穿过所述第一子绝缘夹层的第一通孔，并且所述第二通孔层包含垂直地穿过所述第二子绝缘夹层的第二通孔，并且所述第一通孔相对于水平面的侧壁倾斜角大于所述第二通孔相对于所述水平面的侧壁倾斜角。
5.根据权利要求1所述的叠层封装型半导体封装，其特征在于，所述第一通孔层包含垂直地穿过所述第一子绝缘夹层的第一通孔，并且所述第二通孔层包含垂直地穿过所述第二子绝缘夹层的第二通孔，并且从所述第一通孔的底部到顶部的所述第一通孔的宽度是恒定的，并且
所述第二通孔连接到所述第一布线层并且靠近所述第一布线层的所述第二通孔的一部分的宽度小于远离所述第一布线层的所述第二通孔的另一部分的宽度。
6.根据权利要求1所述的叠层封装型半导体封装，其特征在于，所述第一通孔层整体地耦合到所述第一布线层，
所述第二子绝缘夹层是形成于所述第一子绝缘夹层上的多个子绝缘夹层的部分，并且相应的通孔层穿透所述多个子绝缘夹层中的每一个，并且相应的布线层在所述多个第二子绝缘夹层中的每一个上，并且
所述相应的通孔层整体地耦合到其相应的布线层。
7.根据权利要求6所述的叠层封装型半导体封装，其特征在于，用于每一第二子绝缘夹层的所述通孔层包含垂直通孔，所述垂直通孔各自具有在远离其相应的布线层的方向上逐渐增大的侧壁倾斜角。
8.根据权利要求7所述的叠层封装型半导体封装，其特征在于，所述第二布线层进一步包括在与所述垂直通孔重叠的所述第二布线层的部分的顶部表面上的凹坑。
9.根据权利要求1所述的叠层封装型半导体封装，其特征在于，所述印刷电路板衬底进一步包括：
第一连接垫，其在所述第一表面上并且通过所述第一子绝缘夹层暴露；
第二连接垫，其在所述第二表面上并且通过所述第二覆盖层暴露；
多个导电通孔，其各自穿透所述多个基底层中的每一个；以及
内部布线层，其在所述多个基底层之间，
其中所述第一连接垫与所述第二连接垫通过所述多个导电通孔以及所述内部布线层电连接。
10.根据权利要求9所述的叠层封装型半导体封装，其特征在于，所述第一半导体芯片进一步包括在所述有源表面上的第一衬垫，并且
所述第一衬垫以及所述第一连接垫连接到所述第一通孔层的垂直通孔。
11.根据权利要求1所述的叠层封装型半导体封装，其特征在于，所述第一半导体芯片与所述腔室的内部侧壁间隔开，使得在所述第一半导体芯片的侧壁与所述腔室的所述内部侧壁之间存在间隙。
12.根据权利要求11所述的叠层封装型半导体封装，其特征在于，所述间隙由所述第二覆盖层填充。
13.根据权利要求1所述的叠层封装型半导体封装，其特征在于，所述第一覆盖层、所述第二覆盖层以及所述第一子绝缘夹层由味之素累积膜形成，并且所述第二子绝缘夹层由可光成像的介电材料形成。
14.根据权利要求1所述的叠层封装型半导体封装，其特征在于，所述第二子绝缘夹层由烃环化合物形成。
15.一种扇出晶片级封装型半导体封装，其包括：
衬底，其具有第一表面以及与所述第一表面相对的第二表面，其中所述衬底包括：
多个基底层：
在所述第一表面上的第一连接垫以及在所述第二表面上的第二连接垫；
多个导电通孔，其穿透所述多个基底层的相应者以将各第一连接垫电连接到相应的第二连接垫；以及
腔室，其穿透所述多个基底层并且与所述多个导电通孔、所述第一连接垫以及所述第二连接垫间隔开；
半导体芯片，其在所述腔室中并且与所述腔室的内部侧壁间隔开，其中所述半导体芯片包含多个衬垫，所述衬垫包含在所述半导体芯片的有源表面上的第一衬垫；
重布线结构，其在所述衬底的所述第一表面以及所述半导体芯片的所述有源表面上；
第一覆盖层，其覆盖所述重布线结构；以及
第二覆盖层，其覆盖所述半导体芯片的无源表面以及所述衬底的所述第二表面并直接接触所述半导体芯片的无源表面以及所述衬底的所述第二表面，
其中所述重布线结构包括：
第一子绝缘夹层，其在所述衬底的所述第一表面上并且在所述半导体芯片的所述有源表面上；
至少一个第二子绝缘夹层，其在所述第一子绝缘夹层上；
第一通孔层，其穿透所述第一子绝缘夹层；
第二通孔层，其相应地穿透所述第二子绝缘夹层中的每一个，并且
其中所述第一覆盖层、所述第二覆盖层以及所述第一子绝缘夹层由相同材料形成，并且
其中所述第一覆盖层、所述第二覆盖层以及所述第一子绝缘夹层由包含填充物的烃环化合物形成。
16.根据权利要求15所述的扇出晶片级封装型半导体封装，其特征在于，所述第二子绝缘夹层由不含填充物的树脂形成。
17.根据权利要求15所述的扇出晶片级封装型半导体封装，其特征在于，所述第一通孔层的第一通孔的宽度从所述第一通孔层的顶部到底部是恒定的，并且所述第二通孔层的第二通孔的侧壁倾斜角小于第一通孔层的所述第一通孔的侧壁倾斜角。
18.根据权利要求15所述的扇出晶片级封装型半导体封装，其特征在于，所述重布线结构进一步包括：
第一布线层，其在所述第一子绝缘夹层上；以及
第二布线层，其在所述第二子绝缘夹层中的每一个上，并且
其中所述第一通孔层整体地耦合到所述第一布线层，并且所述第二通孔层整体地耦合到所述第一布线层。
19.根据权利要求18所述的扇出晶片级封装型半导体封装，其特征在于，所述第二布线层的一部分是通过所述第一覆盖层暴露的外部连接垫，并且所述第二连接垫通过所述第二覆盖层暴露。
20.根据权利要求15所述的扇出晶片级封装型半导体封装，其特征在于，还包括在所述第二覆盖层与所述半导体芯片的所述无源表面之间的管芯贴合层。
21.一种半导体封装，其包括：
重布线结构，其包含多个绝缘夹层、第一表面以及与所述第一表面相对的第二表面，其中：
在所述第一表面处的第一衬垫连接到外部封装连接端子，并且
每一绝缘夹层包含穿过其的多个导电通孔，每一导电通孔连接到另一个绝缘夹层的相应的导电通孔并且连接到相应的第一衬垫；
第一半导体芯片以及衬底，其安置在所述重布线结构的所述第二表面上，其中所述第一半导体芯片安置在所述衬底的腔室中并且具有面向所述重布线结构的第一表面以及与所述第一表面相对的第二表面；
第一覆盖层，其覆盖所述重布线结构的所述第一表面；
第二覆盖层，其覆盖所述第一半导体芯片的所述第二表面并直接接触所述第一半导体芯片的所述第二表面；
第一子绝缘层，其是所述重布线结构的所述绝缘夹层中的一个，覆盖所述半导体芯片的所述第一表面；以及
第二半导体芯片，其形成于所述第一半导体芯片上方并且在所述衬底上，其中
所述第一覆盖层、第二覆盖层以及第一子绝缘层具有相同的热膨胀系数，并且
所述第一覆盖层、所述第二覆盖层以及所述第一子绝缘层由包含填充物的烃环化合物形成。
22.根据权利要求21所述的半导体封装，其特征在于：
所述重布线结构的所述第一子绝缘层接触所述半导体芯片的所述第一表面并且包含穿过其的多个第一导电通孔，并且进一步包括：
第二子绝缘层，其是所述重布线结构的所述绝缘夹层中的一个，形成于所述第一子绝缘层上，并且包含穿过其且相应地连接到所述多个第一导电通孔的多个第二导电通孔，其中：
所述第一导电通孔中的每一个垂直地穿过所述第一子绝缘层并且具有第一侧壁，并且
相应地连接到所述第一导电通孔的所述第二导电通孔中的每一个垂直地穿过所述第二子绝缘层并且具有第二侧壁。
23.根据权利要求22所述的半导体封装，其特征在于，所述第一导电通孔的所述第一侧壁具有与所述第二导电通孔的所述第二侧壁不同的轮廓和/或斜度。
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