TW201813018A - 扇出晶圓級封裝型半導體封裝以及包含其的疊層封裝型半導體封裝 - Google Patents

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李來寅
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Abstract

本發明提供一種疊層封裝型的半導體封裝，其包含：下部封裝，所述下部封裝包含：印刷電路板（printed circuit board，PCB）基底，所述PCB基底包含多個基底層以及穿透多個基底層的腔室；第一半導體晶片，其在所述腔室中；重佈線結構，其在PCB基底的第一表面上並且在第一半導體晶片的主動表面上；第一覆蓋層，其覆蓋重佈線結構；以及第二覆蓋層，其覆蓋PCB基底的第二表面和第一半導體晶片的非主動表面；以及上部封裝，其在下部封裝的第二覆蓋層上並且包含第二半導體晶片。

Description

扇出晶圓級封裝型半導體封裝以及包含其的疊層封裝型半導體封裝
本發明的實例實施例涉及半導體封裝，更確切地說，涉及扇出晶圓級封裝型半導體封裝以及包含所述扇出晶圓級封裝型半導體封裝的疊層封裝型半導體封裝。 [相關申請案的交叉參考] 本專利申請案在對2016年9月9日在韓國智慧財產權局遞交的第10-2016-0116579號韓國專利申請的優先權，所述申請的揭示內容以全文引用的方式併入本文中。
隨著電子產業的發展，半導體裝置已經迅速地縮小尺寸並且製造的更加輕盈。此外，隨著移動裝置的發展，需要小型且多功能的半導體裝置。
因而，為了提供多功能半導體封裝，已經研究出疊層封裝（package on package，POP）型半導體封裝，其中上部半導體封裝堆疊在具有與上部半導體封裝不同功能的下部封裝上。另外，在POP類型半導體封裝的上部封裝大於POP類型半導體封裝的下部封裝的情況下，已經提出扇出晶圓級封裝（fan out wafer level package，FOWLP）作為POP類型半導體封裝的下部封裝。
本發明的實例實施例提供一種FOWLP類型半導體封裝以及包含FOWLP類型半導體封裝的POP類型半導體封裝，所述半導體封裝可以引起下部封裝與上部封裝之間的電性連接的更大的可靠性。
根據本發明的實例實施例，疊層封裝型半導體封裝可以包含：第一封裝，其中第一封裝可以包含：印刷電路板（printed circuit board，PCB）基底，其具有第一表面和與第一表面相對的第二表面，其中PCB基底可以包含多個基底層（base layers）以及穿透多個基底層的腔室（cavity）；第一半導體晶片，其在所述腔室中，其中第一半導體晶片可具有主動表面以及與主動表面相對的非主動表面；重佈線結構，其在PCB基底的第一表面上並且在第一半導體晶片的主動表面上；第一覆蓋層，其覆蓋重佈線結構；以及第二覆蓋層，其覆蓋PCB基底的第二表面和第一半導體晶片的非主動表面；以及第二封裝，其在第一封裝上，其中所述第二封裝可以放置在第一封裝的第二覆蓋層上並且可以包含第二半導體晶片。重佈線結構可以包含：第一子絕緣夾層，其在第一半導體晶片的主動表面上並且在PCB基底的第一表面上；第一通孔層，其穿透第一子絕緣夾層；第一佈線層，其在第一子絕緣夾層上；至少一第二子絕緣夾層，其在第一子絕緣夾層上覆蓋第一佈線層的至少一部分；第二通孔層，其穿透第二子絕緣夾層；以及第二佈線層，其在第二子絕緣夾層上。第一覆蓋層、第二覆蓋層和第一子絕緣夾層可以由相同材料形成。
根據本發明的實例實施例，扇出晶圓級封裝型半導體封裝可以包含：基底，其具有第一表面和與第一表面相對的第二表面，其中基底可以包含：多個基底層；在第一表面上的第一連接墊（connection pad）以及在第二表面上的第二連接墊；多個導電通孔，其穿透多個基底層的相應者以將第一連接墊電性連接到第二連接墊；以及腔室，其穿透多個基底層並且與多個導電通孔、第一連接墊和第二連接墊間隔開；半導體晶片，其在所述腔室中並且與腔室的內部側壁間隔開，其中半導體晶片可以包含在半導體晶片的主動表面上的第一襯墊（pad）；重佈線結構，其在基底的第一表面和半導體晶片的主動表面上；第一覆蓋層，其覆蓋重佈線結構；以及第二覆蓋層，其覆蓋半導體晶片的非主動表面和基底的第二表面。重佈線結構可以包含：第一子絕緣夾層，其在基底的第一表面上並且在半導體晶片的主動表面上；至少一個第二子絕緣夾層，其在第一子絕緣夾層上；第一通孔層，其穿透第一子絕緣夾層；第二通孔層，其穿透第二子絕緣夾層中的每一個。第一覆蓋層、第二覆蓋層和第一子絕緣夾層可以由相同材料形成。
根據一些實施例，半導體封裝包含重佈線結構。所述重佈線結構包含多個絕緣夾層、第一表面以及與第一表面相對的第二表面。在第一表面處第一襯墊連接到外部封裝連接端子，並且每一絕緣夾層包含穿過其的多個導電通孔，每一導電通孔連接到另一個絕緣夾層的相應的導電通孔並且連接到相應的第一襯墊。半導體封裝進一步包含第一半導體晶片和基底，其安置在重佈線結構的第二表面上，其中第一半導體晶片形成於基底的腔室中並且具有面向重佈線結構的第一表面以及與第一表面相對的第二表面。半導體封裝進一步包含：第一覆蓋層，其覆蓋重佈線結構的第一表面；第二覆蓋層，其覆蓋第一半導體晶片的第二表面；第一子絕緣層，其覆蓋半導體晶片的第一表面，所述第一子絕緣層是重佈線結構的絕緣夾層中的一個；以及第二半導體晶片，其形成於第一半導體晶片上方並且在所述基底上。第一覆蓋層、第二覆蓋層和第一子絕緣層各自具有相同的熱膨脹係數。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
現在將參考附圖更全面地描述各種實例實施例，在附圖中示出了一些實例實施例。然而，本發明概念可以許多替代形式體現並且不應被解釋為僅限於本文中所闡述的實例實施例。
圖1是說明根據實例實施例的半導體封裝的剖面圖。
參考圖1，半導體封裝1可以包含下部封裝100和上部封裝200。舉例來說，半導體封裝1可以是疊層封裝（package on a package，POP）型半導體封裝，其中上部封裝200安置於下部封裝100上。下部封裝100可以是例如扇出晶圓級封裝（fan out wafer level package，FOWLP）型半導體封裝。半導體封裝可以更一般而言被描述為半導體裝置。如本文所使用，舉例來說，半導體裝置可以指代例如半導體晶片（例如，形成於晶粒上的記憶體晶片和/或邏輯晶片）、半導體晶片的堆疊、包含堆疊在封裝基底上的一或多個半導體晶片的半導體封裝或包含多個封裝的疊層封裝裝置的裝置。這些裝置可以使用球柵陣列（ball grid arrays）、線接合（wire bonding）、穿基底通孔或其他電性連接元件形成，並且可以包含例如揮發性或非揮發性記憶體裝置的記憶體裝置。
下部封裝100可以包含印刷電路板（printed circuit board，PCB）基底300和埋入在PCB基底300中的第一半導體晶片110（例如，形成於PCB基底300中的凹部或開口中，所述凹部或開口也被描述為腔室）。
第一半導體晶片110可以包含半導體基底，例如，矽基底。在一些實施例中，半導體基底可以包含例如鍺（Ge）的半導體材料，或例如碳化矽（SiC）、砷化鎵（GaAs）、砷化銦（InAs）和磷化銦（InP）的半導體化合物。在其他實施例中，半導體基底可以是絕緣體上矽（silicon on insulator，SOI）基底。舉例來說，半導體基底可以包含內埋氧化物層。半導體基底可以包含導電區域，例如，摻雜有雜質的阱。第一半導體晶片110可以包含多種隔離結構，例如，半導體基底中的淺溝槽隔離（shallow trench isolation，STI）結構。第一半導體晶片110可以是由晶片形成的晶粒，並且可以包含積體電路。
第一半導體晶片110可具有主動表面112以及與主動表面112相對的非主動表面114。
第一半導體晶片110可以包含鄰近於主動表面112形成或在主動表面112上的各種類型的多個個別裝置。所述多個個別裝置可以包含各種微電子裝置，例如，金屬氧化物半導體場效應電晶體（metal-oxide-semiconductor field effect transistor，MOSFET），例如，互補型金屬氧化物半導體（complementary metal-oxide semiconductor，CMOS）電晶體、系統大規模集成（system large scale integration，ISI）、例如CMOS成像感測器的圖像感測器、微機電系統（micro-electro-mechanical system，MEMS）、主動裝置或被動裝置。在一些實施例中，個別裝置可以電性連接到第一半導體晶片110的半導體基底的導電區域。第一半導體晶片110可以包含導電線和/或導電插塞，所述導電線和/或導電插塞將半導體基底中的導電區域連接到個別裝置或連接個別裝置中的至少兩個。個別裝置可以各自透過至少一個絕緣層與相鄰的其他個體電性分離。
第一半導體晶片110可以包含主動表面112上的第一襯墊120。第一襯墊120可以是安置於主動表面112上的多個襯墊120中的一個。第一襯墊120可以電性連接到個別裝置。本文中將以單數形式描述各種元件，但是如從圖中可見，在各種實施例中包含複數（例如，襯墊、通孔、連接端子等）。第一襯墊120可以具有平坦的外表面，並且可以連接到第一半導體晶片110內的積體電路以將信號傳輸到第一半導體晶片110的積體電路以及從第一半導體晶片110的積體電路傳輸信號。本文中描述的其他襯墊也可以具有平坦的外表面，並且可以將信號傳輸到它們所連接的晶片或基底或者從所述晶片或基底傳輸信號。
在一些實施例中，第一半導體晶片110可以包含中央處理器單元（central processor unit，CPU）、微處理器單元（microprocessor unit，MPU）、圖形處理器單元（graphic processor unit，GPU）或應用程式處理器（application processor，AP）。在其他實施例中，第一半導體晶片110可以是控制器以控制稍後描述的第二半導體晶片210。
PCB基底300可以是多層PCB基底，其中多個基底層310堆疊在彼此上。在一些實施例中，多個基底層310可以包含酚醛樹脂、環氧樹脂和/或聚醯亞胺。舉例來說，多個基底層310可以包含阻燃劑4 （FR4）、四官能環氧樹脂、聚苯醚、環氧樹脂／聚苯醚、雙馬來醯亞胺三嗪（BT）、THERMOUNT®、氰酸酯、聚醯亞胺和液晶聚合物中的至少一個。
PCB基底300可具有第一表面312（例如，多個基底層310的第一表面）以及與第一表面312相對的第二表面314（例如，多個基底層310的第二表面）。PCB基底300可以包含在第一表面312上的第一連接墊322以及在第二表面314上的第二連接墊324。第一連接墊322和第二連接墊324可以各自是多個連接墊322和324中的一個。PCB基底300可以包含在多個基底層310與多個導電通孔328之間的內部佈線326，所述多個導電通孔各自穿透多個基底層310中的每一個。內部佈線326和多個導電通孔328可以將第一連接墊322電性連接到第二連接墊324。在一些實施例中，將第一連接墊322和/或第二連接墊324連接到多個導電通孔328中的一些的佈線圖案可以進一步安置於第一表面312和/或第二表面314上。
第一連接墊322、第二連接墊324、內部佈線326和/或佈線圖案可以包含例如電解沉積銅箔、不銹鋼箔、鋁箔、超薄銅箔、濺鍍銅和/或銅合金。導電通孔328可以包含，例如，銅、鎳、不銹鋼和/或鈹銅（beryllium copper）。
PCB基底300可以包含通過多個基底層310的腔室350。腔室350可以與第一連接墊322、第二連接墊324、內部佈線326和多個導電通孔328間隔開。腔室350可以放置在PCB基底300的中心區域處。第一半導體晶片110可以安置在腔室350中。腔室350的截面區域可以大於第一半導體晶片110的截面區域。在一些實施例中，第一半導體晶片110可以與腔室350的內部側壁間隔開。在一些實施例中，腔室350的深度和多個基底層310的總厚度可以等於或大於第一半導體晶片110的厚度。
第一半導體晶片110的主動表面112可以與PCB基底300的第一表面312共平面。第一半導體晶片110的第一襯墊120可以放置在與PCB基底300的第一連接墊322相同的層級處。
重佈線結構130和重佈線結構140可以安置於第一半導體晶片110的主動表面112和PCB基底300的第一表面312上。重佈線結構130和重佈線結構140可以包含絕緣夾層130和重佈線圖案140。重佈線結構也可以被描述為重佈線基底。絕緣夾層130可以包含依序堆疊的多個子絕緣夾層132、134和136。重佈線圖案140可以包含多層結構，其中多個子重佈線圖案142、144和146是依序堆疊的。多個子重佈線圖案142、144和146可以各自包含通孔層142V、144V和146V中的對應一者以及佈線層142P、144P和146P中的對應一者（參考圖6A到圖6P），其中通孔層是垂直地穿過絕緣層延伸以連接以特定距離垂直地分離的兩個導電元件的導電圖案，並且佈線層是在絕緣層內水平地延伸以在封裝內水平地重佈線信號或電壓的導電圖案。
如圖1中所示，絕緣夾層130可以包含第一子絕緣夾層到第三子絕緣夾層132、134和136並且重佈線圖案140可以包含第一到第三子重佈線圖案142、144和146，但是本發明的實例實施例並不限於此。在一些實施例中，絕緣夾層130可以包含兩個或四個或大於四個子絕緣夾層並且重佈線圖案140可以包含兩個或四個或大於四個子重佈線圖案。第一子絕緣夾層132可以接觸PCB基底300的第一表面312和第一半導體晶片110的主動表面112。
也被描述為鈍化層的第一覆蓋層150可以形成於重佈線結構130和重佈線結構140上。第一覆蓋層150可以暴露重佈線圖案140的一部分。舉例來說，如圖6N中所示，第一覆蓋層150可以暴露第三佈線層146p的一部分，所述一部分是在重佈線圖案140的子重佈線圖案142、144和146之中距離PCB基底300最遠的第三子重佈線圖案146的一部分。被第一覆蓋層150暴露的第三佈線層146p的一部分可以定義為半導體封裝1的外部連接墊或被稱作半導體封裝1的外部連接墊，因為它用於在半導體封裝1與半導體封裝1外部的裝置或元件之間進行連接（例如，透過例如稍後更詳細地描述的外部連接端子600）。
重佈線圖案140可以將PCB基底300的第一連接墊322和第一半導體晶片110的第一襯墊120電性連接到對應於第一半導體封裝1的外部連接墊的第三佈線層146p。在一些實施例中，重佈線圖案140中的一些可以將PCB基底300的第一連接墊322電性連接到第一半導體晶片110的第一襯墊120。
第二覆蓋層160可以形成於第一半導體晶片110的非主動表面114和PCB基底300的第二表面314上。第二覆蓋層160可以暴露第二連接墊324的一部分。第二覆蓋層160可以填充腔室350中的空間，在所述空間中未安置第一半導體晶片110。舉例來說，第二覆蓋層160可以填充腔室350的內部側壁與第一半導體晶片110的側壁之間的間隙。
在一個實施例中，第一覆蓋層150和第二覆蓋層160可以由相同材料形成。第一覆蓋層150和第二覆蓋層160可以由例如包含填充物（fillers）的烴環化合物（hydrocarbon ring compound）形成（參考圖7E的150F或圖7F的160F）。在一些實施例中，第一覆蓋層150和第二覆蓋層160可以由包含10 wt%到70 wt%的填充物的烴環化合物形成。填充物可以是SiO2 填充物。在一些實施例中，填充物可以包含SiO2 填充物和有機緩衝填充物。所述填充物可具有小於5 ㎛的平均大小（例如，高於它在上面形成的表面的平均高度，或在垂直於它在上面形成的表面的方向上的平均厚度），然而所述大小與在第一半導體晶片110的主動表面112和PCB基底300的第一表面312以及第一半導體晶片110的非主動表面114和PCB基底300的第二表面314上相比在腔室350的內部側壁上可以較小。在一些實施例中，填充物可以由具有大約1 ㎛的平均大小的SiO2 填充物以及具有大約0.5 ㎛的平均大小的有機緩衝填充物形成。在其他實施例中，第一覆蓋層150和第二覆蓋層160可以由味之素累積膜（ajinomoto build-up film，ABF）形成。
第一子絕緣夾層到第三子絕緣夾層132、134和136中的至少一者可以由與其他的不同的材料形成。在一些實施例中，第一子絕緣夾層132可以由與第二子絕緣夾層134和第三子絕緣夾層136不同的材料形成。舉例來說，第一子絕緣夾層132可具有與第二子絕緣夾層134和第三子絕緣夾層136不同的組合物（例如，包含一或多個不同材料、化合物或其組合）。出於討論的目的，尤其是在第二子絕緣夾層134和第三子絕緣夾層136具有相同的組合物的情況下，第二子絕緣夾層134和第三子絕緣夾層136中的每一個可被稱為第二子絕緣層（例如，使得存在多個第二子絕緣層）。
第一子絕緣夾層132可以由例如包含填充物的烴環化合物形成（參考圖7A和圖7B的132F）。在一些實施例中，第一子絕緣夾層132可以由與第一覆蓋層150和第二覆蓋層160相同的材料形成（例如，可具有相同的組合物）。第一子絕緣夾層132可以由例如ABF形成。
第二子絕緣夾層134和第三子絕緣夾層136可以由不含填充物的樹脂形成。舉例來說，第二子絕緣夾層134和第三子絕緣夾層136可以由可光成像的介電（PID）材料形成。在一些實施例中，第二子絕緣夾層134和第三子絕緣夾層136可以由環氧樹脂或聚醯亞胺形成。第二子絕緣夾層134和第三子絕緣夾層136可以例如以塗布過程和固化過程形成。
第一子重佈線圖案到第三子重佈線圖案142、144和146可以包含例如銅、鎳、不銹鋼或銅合金，例如，鈹銅。如圖6A到圖7F中所示，構成第一子重佈線圖案142的第一通孔層142V和第一佈線層142P可以整體地耦合到彼此，構成第二子重佈線圖案144的第二通孔層144V和第二佈線層144P可以整體地耦合到彼此，並且構成第三子重佈線圖案146的第三通孔層146V和第三佈線層146P可以整體地耦合到彼此。然而，第一通孔142V和第一佈線層142P可能無法整體地耦合到第二通孔144V和第二佈線層144P，第二通孔層144V和第二佈線層144P可能無法整體地耦合到第三通孔層146V和第三佈線層146P。出於討論的目的，尤其是在通過子絕緣夾層134和子絕緣夾層136的第二通孔層144V和第三通孔層146V具有相同的組合物的情況下，第二通孔層144V和第三通孔層146V中的每一個可被稱為第二通孔層（例如，使得存在多個第二通孔層）。
在一些實施例中，第一通孔層142V可具有不同於第二通孔層144V和和第三通孔層146V的垂直輪廓的垂直輪廓。舉例來說，第一通孔層142V的每一導電通孔可具有與連接到其上的第二通孔層144V和第三通孔層146V的相應的導電通孔不同的垂直輪廓。舉例來說，第一通孔層142V的第一導電通孔的側壁傾斜角（例如，相對於水平面）可以大於第二通孔層144V和第三通孔層146V中的每一個的相應的導電通孔的側壁傾斜角。在一些實施例中，第一通孔層142V的通孔可具有從上到下基本上恒定的寬度，並且第二通孔層144V和第三通孔層146V的通孔可以各自具有在遠離相應的第二佈線層144P和第三佈線層146P的方向上的逐漸變細的形狀（或第二通孔層144V和第三通孔層146V的通孔可以相應地具有遠離相應的第二佈線層144P和第三佈線層146P減小的寬度）。第一通孔層142V可具有更加均勻的垂直輪廓，並且與第二通孔層144V和第三通孔層146V相比更加接近於垂直於水平面。在下文中，將參考圖7A到圖7F詳細描述這些層。
封裝連接端子260（其可以是多個封裝連接端子260中的一個）可以附接在PCB基底300的第二連接墊324上。也被描述為內部連接端子或內部封裝連接端子的封裝連接端子260可以包含導電端子，例如，焊料球或凸塊。封裝連接端子260可以將下部封裝100電性連接到上部封裝200。
上部封裝200可以透過其間的封裝連接端子260附接在下部封裝100上。上部封裝200可以包含第二半導體晶片210。第二半導體晶片210可以包含在第二半導體晶片210的底部表面（例如，主動表面）212上的第二襯墊220。第二襯墊220可以是多個襯墊220中的一個。
第二半導體晶片210可以例如是記憶體晶片。第二半導體晶片210可以例如是揮發性記憶體裝置（例如，動態隨機存取記憶體(dynamic random access memory, DRAM）或靜態隨機存取記憶體（static random access memory, SRAM））或非揮發性記憶體裝置（例如，相變隨機存取記憶體、磁阻隨機存取記憶體、鐵電隨機存取記憶體或電阻性隨機存取記憶體。第二半導體晶片210可以是單個半導體晶片，但是替代於單個第二半導體晶片210還可以包含晶片的堆疊，所述晶片的堆疊包含第二半導體晶片210。在一些實施例中，上部封裝200可進一步包含控制晶片以控制第二半導體晶片210或第二半導體晶片的堆疊。
上部封裝200可以包含暴露第二襯墊220且覆蓋第二半導體晶片210的至少一部分的模製層250，並且可以包含封裝連接端子260。模製層250可以例如由環氧模製化合物（epoxy molding compound，EMC）形成。封裝連接端子260可以將第二連接墊324電性連接到第二襯墊220。在一些實施例中，間隙可以在第二半導體晶片210的底部處形成於第二覆蓋層160與模製層250之間。半導體封裝1可以是POP類型半導體封裝，其中上部封裝200安置於待透過封裝連接端子260電性連接的FOWLP類型下部封裝100上。上部封裝200可以第二半導體晶片210的底部表面212面向下部封裝100的方式安置於下部封裝100上。模製層250可以覆蓋圖1中所示的第二半導體晶片210的頂部表面（或非主動表面）214，但不限於此。在一些實施例中，除了第二襯墊220之外模製層250可以覆蓋第二半導體晶片210的側壁以及第二半導體晶片210的底部表面212的一部分並且可以暴露或覆蓋第二半導體晶片210的非主動表面214。儘管給出第二半導體晶片210作為一個實例，但是在其他實例中，包含封裝基底和一或多個晶片的封裝可以連接到PCB基底300，其方式為例如示出用於圖1中的第一半導體晶片210的。
也被描述為外部封裝連接端子的外部連接端子600可以附接在第三子重佈線圖案146（例如，第三佈線層146P（參考圖6O））上。外部連接端子600可以包含導電材料，例如，焊料球或凸塊。外部連接端子600可以將半導體封裝1電性連接到外部裝置。
根據實例實施例的半導體封裝1可具有基本上均勻的熱膨脹係數（coefficient of thermal expansion，CTE），這是因為相應地形成於PCB基底300的第一表面312和第二表面314上的第一覆蓋層150和第二覆蓋層160由相同材料形成（例如，具有相同的材料組合物）並且因此具有相同CTE。因此，可以減小下部封裝100的頂部部分與底部部分之間的CTE不匹配。此外，由於第一子絕緣夾層132（其也可以由與第一覆蓋層150和第二覆蓋層160相同的材料或材料組合物製成）形成於下部封裝100中，所以可以進一步減小下部封裝100的頂部部分和底部部分與下部封裝100的內部之間的CTE不匹配。因而，可以減小或防止下部封裝100的彎曲。因此，可以防止或減小由於彎曲的下部封裝100與上部封裝200之間的電性連接的可靠性降低或故障。
另外，由於PCB基底300的第一連接墊322和第二連接墊324透過多個導電通孔328和內部佈線326電性連接到彼此，並且改進了形成於第一連接墊322和第一襯墊120上的第一通孔層142V的垂直輪廓，所以FOWLP類型下部封裝100可以包含更加精細節距圖案。因此，可以實現半導體封裝1的改進的可靠性和小型化。
圖2是說明根據實例實施例的半導體封裝的剖面圖。在下文中，將省略或簡要地提及與在圖1的實例實施例中所描述的相同的元件的描述。
參考圖2，根據實例實施例的半導體封裝2可以包含下部封裝100a和上部封裝200。舉例來說，半導體封裝2可以是POP類型半導體封裝，其中上部封裝200安置於下部封裝100a上。下部封裝100a可以例如是FOWLP類型半導體封裝。
下部封裝100a可以包含：PCB基底300，在其中具有腔室350；以及在PCB基底300的腔室350中的第一半導體晶片110。腔室350的深度（即，PCB基底的多個基底層310的總厚度）可為例如大於第一半導體晶片110的厚度。
晶粒貼合層180可以安置在第一半導體晶片110的非主動表面114與第二覆蓋層160之間。晶粒貼合層180可以增強第一半導體晶片110與第二覆蓋層160之間的附著力。晶粒貼合層180可以例如以固化b階段（b-stageable）晶粒貼合膜來形成。晶粒貼合層180可以包含粘合組分和固化組分。粘合組分可以包含例如環氧樹脂或環氧樹脂與丙烯酸聚合物樹脂的混合物。固化組分可以包含例如環氧樹脂、酚類固化樹脂或苯氧基樹脂。在一些實施例中，晶粒貼合層180的水平區域可以與第一半導體晶片110的水平區域相同或相似。
第一覆蓋層150和第一子絕緣夾層132可具有相應地透過外部連接端子600和重佈線圖案140到其下的層的增大的附著力。第二覆蓋層160可以包含上面安置有第一半導體晶片110的第一部分以及上面安置有封裝連接端子260的第二部分。所述第一部分的附著力與所述第二部分的附著力相比相對較低。因而，晶粒貼合層180可以增強在具有較低附著力的第二部分處到第一半導體晶片110的附著力。
圖3是說明根據實例實施例的半導體封裝的剖面圖。在下文中，將省略或簡要地提及與在圖1的實例實施例中所描述的相同的元件的描述。
參考圖3，根據實例實施例的半導體封裝3可以包含下部封裝100b和上部封裝200。半導體封裝3可以是例如POP類型半導體封裝，其中上部封裝200安置於下部封裝100b上。下部封裝100b可以例如是FOWLP類型半導體封裝。
重佈線結構130a和重佈線結構140a可以安置於第一半導體晶片110的主動表面112以及下部封裝100b的PCB基底300的第一表面312上。重佈線結構130a和重佈線結構140a可以包含絕緣夾層130a和重佈線圖案140a。絕緣夾層130a可以包含依序堆疊的多個子絕緣夾層132、134a和136a。重佈線圖案140a可以包含多層結構，其中多個子重佈線圖案142、144a和146a是依序堆疊的。如圖3中所示，絕緣夾層130a可以包含第一到第三子絕緣夾層132、134a和136a並且重佈線圖案140a可以包含第一到第三子重佈線圖案142、144a和146a，但是本發明的實例實施例並不限於此。在一些實施例中，絕緣夾層130a可以包含兩個或四個或大於四個子絕緣夾層並且重佈線圖案140a可以包含兩個或四個或大於四個子重佈線圖案。
第二子絕緣夾層134a和第三子絕緣夾層136a可以由與第一子絕緣夾層132相同的材料形成。第一子絕緣夾層到第三子絕緣夾層132、134a和136a可以由與第一覆蓋層150和第二覆蓋層160相同的材料形成。第一子絕緣夾層到第三子絕緣夾層132、134a和136a可以由例如ABF形成。
第一子重佈線圖案142可以包含第一通孔層142V和第一佈線層142P，第二子重佈線圖案144a可以包含第二通孔層144aV和第二佈線層144aP，並且第三子重佈線圖案146a可以包含第三通孔層146aV和第三佈線層146aP（參考圖9A到圖9C）。第一通孔層142V和第一佈線層142P可以整體地耦合到彼此，第二通孔層144aV和第二佈線層144aP可以整體地耦合到彼此，並且第三通孔層146aV和第三佈線層146aP可以整體地耦合到彼此。
第一通孔層到第三通孔層142V、144aV和146aV的通孔的垂直輪廓可以彼此相似或相同。舉例來說，第一通孔層到第三通孔層142V、144aV和146aV的通孔的側壁傾斜角可以彼此相似或相同。在一些實施例中，第一通孔層到第三通孔層142V、144aV和146aV的通孔可具有從其相應的頂部到相應的底部的基本上恒定的寬度。在一些實施例中，第一通孔層到第三通孔層142V、144aV和146aV的通孔可具有相對於PCB基底300的第一表面312的80度到90度的側壁傾斜角。在下文中，將參考圖9A到圖9C詳細描述實例。
根據實例實施例的半導體封裝3可具有相對地恒定的熱膨脹係數（coefficient of thermal expansion，CTE），這是因為安置於PCB基底300的第一表面312和第二表面314上的絕緣夾層130a、第一覆蓋層150和第二覆蓋層160由相同材料或材料組合物形成。因此，可以減小下部封裝100b的頂部部分與底部部分之間的CTE不匹配，使得可以減小或防止下部封裝100b的彎曲。因此，可以防止或減小由於彎曲的下部封裝100b與上部封裝200之間的電性連接的可靠性降低或故障。另外，由於改進了第一通孔層到第三通孔層142V、144aV和146aV的通孔的垂直輪廓，所以FOWLP類型下部封裝100b可以包括更加精細節距圖案。
圖4是說明根據實例實施例的半導體封裝的剖面圖。在下文中，將省略或簡要地提及與在圖1到圖3的實例實施例中所描述的相同的元件的描述。
參考圖4，根據實例實施例的半導體封裝4可以包含下部封裝100c和上部封裝200。半導體封裝4可以是例如POP類型半導體封裝，其中上部封裝200安置於下部封裝100c上。下部封裝100c可以例如是FOWLP類型半導體封裝。
晶粒貼合層180可以安置在第一半導體晶片110的非主動表面114與第二覆蓋層160之間。舉例來說，半導體封裝4的下部封裝100c可以與圖3的半導體封裝3的下部封裝100b相同，不同之處在於第一半導體晶片110的非主動表面114與第二覆蓋層160之間的晶粒貼合層180。
圖5A和圖5B是相應地說明根據實例實施例的半導體封裝的PCB基底的剖面圖和平面圖。
參考圖5A和圖5B，PCB基底300可以是多層PCB基底，其中多個基底層310堆疊在彼此上。PCB基底300可具有第一表面312（例如，多個基底層310的第一表面）以及與第一表面312相對的第二表面314（例如，多個基底層310的第二表面）。PCB基底300可以包含在第一表面312上的第一連接墊322以及在第二表面314上的第二連接墊324。PCB基底300可以包含在多個基底層310（例如，在PCB基底300中或在PCB基底300上水平地延伸）與多個導電通孔328之間的內部佈線326，所述導電通孔各自穿透多個基底層310中的每一個。多個導電通孔328可以各自電性連接內部佈線326、第一連接墊322和第二連接墊324中的至少兩個。第一連接墊322和第二連接墊324可以透過多個導電通孔328電性連接，並且內部佈線326放置在不同層級處。
PCB基底300可以包含從第一表面312到第二表面314穿透多個基底層310的中心部分的腔室350。腔室350可以與第一連接墊322、第二連接墊324、多個導電通孔328和內部佈線326間隔開。在一些實施例中，腔室350可具有在平面圖中的四邊形形狀。腔室350的截面區域和/或水平區域可以大於圖1到圖4中所示的第一半導體晶片110的截面區域和/或水平區域。腔室350的容積可以大於圖1到圖4中所示的第一半導體晶片110的容積。
圖6A到圖6P是說明根據實例實施例的製造半導體封裝的方法的階段的剖面圖。具體地說，圖6A到圖6P是說明根據圖1的實例實施例的製造半導體封裝1的方法的階段的剖面圖。
參考圖6A，如圖5A和圖5B中所描述的PCB基底300可以附接在第一子絕緣夾層132上。PCB基底300可以附接在第一子絕緣夾層132上，其方式為使得PCB基底300的第一表面312面向第一子絕緣夾層132。根據實施例第一子絕緣夾層132可以覆蓋PCB基底300的整個第一表面312。根據實施例第一連接墊322可以由第一子絕緣夾層132完全覆蓋。舉例來說，在第一連接墊322的頂部表面和側壁暴露在PCB基底300上的情況下，第一子絕緣夾層132可以完全覆蓋第一連接墊322的頂部表面和側壁。在一些實施例中，在第一連接墊322的頂部表面在PCB基底300（例如，嵌入型跡線結構（embedded-trace structure，ETS））上暴露的情況下，第一子絕緣夾層132可以完全覆蓋第一連接墊322的頂部表面。
第一子絕緣夾層132可以由例如包含填充物的烴環化合物（hydrocarbon ring compound）形成（參考圖7A和圖7B的132F）。在一些實施例中，第一子絕緣夾層132可以由包含10 wt%到70 wt%的填充物的烴環化合物形成。填充物可以是SiO2 填充物。在一些實施例中，填充物可以包含SiO2 填充物和有機緩衝填充物。填充物可具有小於5 ㎛的平均大小，例如，如先前所論述。在一些實施例中，填充物可以由具有大約1 ㎛的平均大小的SiO2 填充物以及具有大約0.5 ㎛的平均大小的有機緩衝填充物形成。
第一子絕緣夾層132可以由ABF形成並且可以充當支撐膜以支撐圖6B中所示的PCB基底300和第一半導體晶片110。
參考圖6B，第一半導體晶片110可以安置在PCB基底300的腔室350中並且可以附接在被腔室350暴露的第一子絕緣夾層132上。第一半導體晶片110可以穿過腔室350附接在第一子絕緣夾層132上，其方式為使得第一半導體晶片110的主動表面112面向第一子絕緣夾層132。腔室350中的第一半導體晶片110可以與腔室350的內部側壁間隔開。因此，間隙可以形成於腔室350的內部側壁與第一半導體晶片110的側壁之間。
第一子絕緣夾層132完全覆蓋第一半導體晶片110的主動表面112。形成於主動表面112上的第一半導體晶片110的第一襯墊120可以完全由第一子絕緣夾層132覆蓋。在第一襯墊120的頂部表面和側壁暴露的情況下，第一子絕緣夾層132可以覆蓋第一襯墊120的頂部表面和側壁。在一些實施例中，在第一襯墊120的側壁由保護層覆蓋且其頂部表面暴露的情況下，第一子絕緣夾層132可以覆蓋第一襯墊120的頂部表面。
PCB基底300的第一表面312可以與第一半導體晶片110的主動表面112共平面。PCB基底300的第一表面312和第一半導體晶片110的主動表面112可以接觸第一子絕緣夾層132的頂部表面，使得第一子絕緣夾層132的頂部表面、第一半導體晶片110的主動表面112和PCB基底300的第一表面312可以放置在相同層級處。
第一半導體晶片110的非主動表面114可以與圖6B中所示的PCB基底300的第二表面314共平面，但不限於此。在一些實施例中，第一半導體晶片110的非主動表面114可以低於PCB基底300的第二表面314，並且因此可以放置在腔室350中。
參考圖6C，第二覆蓋層160可以附接在PCB基底300的第二表面314以及第一半導體晶片110的非主動表面114上。第二覆蓋層160可以與第一子絕緣夾層132相對。第二覆蓋層160可以由包含填充物的烴環化合物形成（參考圖7F的160F）。第二覆蓋層160可以由與第一子絕緣夾層132相同的材料形成（例如，可具有相同的材料組合物）。第二覆蓋層160可以包含例如ABF，並且可以充當支撐膜以在以下過程期間支撐PCB基底300和第一半導體晶片110。
第二覆蓋層160可以填充未安置第一半導體晶片110的腔室350的剩餘部分。第二覆蓋層160可以填充在腔室350的內部側壁與第一半導體晶片110的側壁之間的間隙並且可以接觸第一子絕緣夾層132。
第二覆蓋層160可以完全覆蓋並且接觸PCB基底300的第二表面314和第一半導體晶片110的非主動表面114。PCB基底300的第二表面314上的第二連接墊324可以由第二覆蓋層160完全覆蓋（例如，直接地覆蓋）。舉例來說，在第二連接墊324的頂部表面和側壁在PCB基底300上暴露的情況下，第二覆蓋層160可以完全覆蓋且接觸第二連接墊324的頂部表面和側壁。在一些實施例中，在第二連接墊324的頂部表面在PCB基底300（例如，嵌入型跡線結構（embedded-trace structure，ETS））上暴露的情況下，第二覆蓋層160可以完全覆蓋並且接觸第二連接墊324的頂部表面。
參考圖6D，其中第一子絕緣夾層132附接在PCB基底300的第一表面312上並且第一半導體晶片110的主動表面112和第二覆蓋層160附接在PCB基底300的第二表面314和第一半導體晶片110的非主動表面114上的所產生的結構可以發生翻轉倒置，使得第二覆蓋層160放置在PCB基底300之下並且第一子絕緣夾層132放置在PCB基底300之上。
接下來，可以移除第一子絕緣夾層132的一部分以形成暴露PCB基底300的第一連接墊322和第一半導體晶片110的第一襯墊120的第一開口132H。
第一開口132H可以例如透過雷射鑽孔過程形成。在一些實施例中，第一開口132H可以使用紫外雷射或準分子雷射透過雷射鑽孔過程形成。在一些實施例中，第一開口132H可以各自具有從其頂部到底部的基本上恒定的寬度，或者如果寬度略微地變化，那麼它可以恒定的線性方式改變。在一些實施例中，每一第一開口132H可具有80度到90度的側壁傾斜角。將參考圖7A詳細地描述第一開口132H的形狀。
充當支撐膜的第一子絕緣夾層132可用作絕緣夾層的一部分（參考圖1的130）而無需在以下過程中被移除。因此，可以防止產生第一子絕緣夾層132的殘留物，例如，當典型的支撐膜被移除時出現的典型支撐膜的殘留物。因此，由於殘留物造成第一襯墊120和第一連接墊322的污染以及第一連接墊322與第一子重佈線圖案（參考圖6G的142）之間的接觸電阻的增大可以得到防止或減小。
參考圖6E，包含第一罩幕開口510H的第一罩幕圖案510可以形成於第一子絕緣夾層132上。第一罩幕圖案510可以由例如光阻劑形成。第一罩幕開口510H的寬度（例如，在水平方向上）可以大於第一開口132H的寬度。第一罩幕開口510H可以暴露第一開口132H和圍繞第一開口132H的第一子絕緣夾層132的一部分。
在一些實施例中，在形成第一罩幕圖案510之前，晶種層可以形成為覆蓋第一子絕緣夾層132和PCB基底300的第一連接墊322以及被第一開口132H暴露的第一半導體晶片110的第一襯墊120。
參考圖6F，第一子重佈線圖案142可以形成為填充第一罩幕開口510H和第一開口132H的至少一部分。第一子重佈線圖案142可以包含：第一通孔層142V，其填充第一開口132H並且連接到PCB基底300的第一連接墊322和第一半導體晶片110的第一襯墊120；以及第一佈線層142P，其填充第一罩幕開口510H的一部分並且耦合到第一通孔層142V。通孔層可以包含穿過絕緣層垂直地延伸的導電圖案／通孔以連接以特定距離垂直地分離的兩個導電元件，並且佈線層可以包含在絕緣層內水平地延伸的導電圖案／佈線以在封裝內水平地重佈線信號或電壓。
第一子重佈線圖案142可以透過例如鍍覆過程形成。舉例來說，第一子重佈線圖案142可以由銅形成。在一些實施例中，第一子重佈線圖案142可以使用如圖6E中描述為晶種的晶種層透過鍍覆過程形成。舉例來說，第一子重佈線圖案142可以透過浸沒鍍覆、無電解電鍍、電鍍或其組合形成。
參考圖6G，在形成第一子重佈線圖案142之後，可以移除圖6F的第一罩幕圖案510。舉例來說，第一罩幕圖案510可以透過灰化過程或溶離過程移除。在一些實施例中，在移除第一罩幕圖案510之後，可以部分地移除在圖6E和圖6F中所描述的晶種層。晶種層可以透過化學蝕刻過程移除。
因為第一罩幕圖案510被移除，所以第一子重佈線圖案142的第一通孔層142V可以安置在第一開口132H中並且第一子重佈線圖案142的第一佈線層142P可以安置於第一子絕緣夾層132上。由於第一通孔層142V和第一佈線層142P透過鍍覆過程一起形成，所以第一通孔層142V和第一佈線層142P可以整體地形成。
因為第一通孔層142V形成於第一開口132H中，所以第一通孔層142V的通孔的形狀可以與第一開口132H的形狀相似。在一些實施例中，第一通孔層142V的通孔可具有從其頂部到底部的基本上恒定的寬度。在一些實施例中，第一通孔層142V的通孔可具有80度到90度的側壁傾斜角。將參考圖7B詳細地描述第一通孔層142V的形狀。
參考圖6H，第二子絕緣夾層134可以形成於具有第一子重佈線圖案142的第一子絕緣夾層132上。舉例來說，第二子絕緣夾層134可以透過不含填充物的樹脂塗層的固化形成。
第二子絕緣夾層134可以由例如可光成像的介電材料形成。在一些實施例中，第二子絕緣夾層134可以由環氧樹脂或聚醯亞胺形成。
第二子絕緣夾層134可以完全覆蓋第一子絕緣夾層132和第一子重佈線圖案142。第二子絕緣夾層134可以完全覆蓋第一佈線層142P的側壁和頂部表面。如本文所使用，某些層被描述為完全覆蓋某些元件或其他層。如從各種圖中可見，這些描述可指代元件的直接的完全的覆蓋（例如，接觸和覆蓋）。
參考圖6I，包含第二罩幕開口520H的第二罩幕圖案520可以形成於第二子絕緣夾層134上。第二罩幕圖案520可以由例如光阻劑形成。第二罩幕開口520H可以與第一佈線層142P的一部分垂直地重疊。
參考圖6J，在用光暴露被第二罩幕開口520H暴露的第二子絕緣夾層134的一部分之後，可以移除第二子絕緣夾層134的暴露部分以形成暴露第一佈線層142P的一部分的第二開口134H。
在一些實施例中，被第二罩幕開口520H暴露的第二子絕緣夾層134的一部分可以暴露於紫外光。在一些實施例中，可以使用溶劑移除第二子絕緣夾層134的暴露部分。
參考圖6K，在形成第二開口134H之後，可以移除圖6J的第二罩幕圖案520。舉例來說，第二罩幕圖案520可以透過灰化過程或溶離過程移除。
在一些實施例中，第二開口134H可具有向下逐漸變細的形狀。在一些實施例中，第二開口134H可具有小於70度的側壁傾斜角（例如，相對於水平表面）。將參考圖7C詳細地描述第二開口134H的形狀。
參考圖6L，第二子重佈線圖案144可以透過如參考圖6E到圖6G所描述的相似方法形成。
第二子重佈線圖案144可以包含：第二通孔層144V，其填充第二開口134H並且連接到第一佈線層142P（參考圖6K）；以及第二佈線層144P，其安置於第二子絕緣夾層134上並且耦合到第二通孔層144V。第二通孔層144V和第二佈線層144P可以透過鍍覆過程一起形成，並且因此第二通孔層144V和第二佈線層144P可以整體地形成。
因為第二通孔層144V形成於第二開口134H中，所以第二通孔層144V的通孔的形狀可以與每一第二開口134H的形狀相似。第二通孔層144V的通孔可具有向下逐漸變細的形狀。在一些實施例中，第二通孔層144V的通孔可具有小於70度的側壁傾斜角（例如，相對於水平表面）。可參考圖7C詳細地描述第二通孔層144V的形狀。
參考圖6M，可以透過如參考圖6H到圖6K所描述的相似的方法形成第三子絕緣夾層136，並且可以透過如參考圖6E到圖6G所描述的相似的方法形成第三重佈線圖案146。因此可以形成包含絕緣夾層130和重佈線圖案140的重佈線結構130和重佈線結構140，所述絕緣夾層130包含第一子絕緣夾層到第三子絕緣夾層132、134和136，所述重佈線圖案140包含第一子重佈線圖案到第三子重佈線圖案142、144和146。
第三子重佈線圖案146可以包含：第三通孔層146V，其在第三子絕緣夾層136中並且連接到第二子重佈線圖案144；以及第三佈線層146P，其在第三子絕緣夾層136上並且耦合到第三通孔層146V。第三通孔層146V和第三佈線層146P可以透過鍍覆過程一起形成，並且因此第三通孔層146V和第三佈線層146P可以整體地形成。第三通孔層146V的形狀可以與第二通孔層144V的形狀相似，並且因此可以省略它的詳細描述。
第一覆蓋層150可以附接在重佈線結構130和重佈線結構140上。第一覆蓋層150可以由例如包含填充物的烴環化合物形成（參考圖7E的150F）。第一覆蓋層150可以由與第二覆蓋層160相同的材料形成（例如，可具有相同的組合物）。第一覆蓋層150可以由與第一子絕緣夾層132相同的材料形成（例如，可具有相同的組合物）。第一覆蓋層150可以由ABF形成。第一覆蓋層150可以完全覆蓋重佈線結構130和重佈線結構140。舉例來說，第一覆蓋層150可以完全覆蓋第三子重佈線圖案146的第三佈線層146P的頂部表面和側壁。
參考圖6N，可以移除第一覆蓋層150的一部分以形成暴露第三佈線層146P的一部分的第三開口150H。
第三開口150H可以例如透過雷射鑽孔過程形成。在一些實施例中，第三開口150H可以使用紫外雷射或準分子雷射透過雷射鑽孔過程形成。在一些實施例中，第三開口150H可具有從其頂部到底部基本上恒定的寬度。在一些實施例中，第三開口150H可具有80度到90度的側壁傾斜角。將參考圖7E詳細地描述第三開口150H的形狀。
參考圖6O，外部連接端子600可以附接在被第三開口150H暴露的第三佈線層146P的一部分上。外部連接端子600可以包含例如焊料球或凸塊。外部連接端子600可以用於電性連接到外部裝置。
參考圖6P，可以上下倒置其中形成第一覆蓋層150和外部連接端子600的所產生的結構，使得第一覆蓋層150可以放置在PCB基底300之下，並且第二覆蓋層160可以放置在PCB基底300之上。
接下來，可以移除第二覆蓋層160的一部分以形成暴露PCB基底300的第二連接墊324的第四開口160H。因此，可以形成下部封裝100。
第四開口160H可以例如透過雷射鑽孔過程形成。在一些實施例中，第四開口160H可以使用紫外雷射或準分子雷射透過雷射鑽孔過程形成。在一些實施例中，第四開口160H可具有從其頂部到底部基本上恒定的寬度。在一些實施例中，第四開口160H可具有80度到90度的側壁傾斜角。將參考圖7F詳細地描述第四開口160H的形狀。
接下來，如圖1中所示，上部封裝200（例如，上部半導體晶片和模製層）可以透過封裝連接端子260附接到下部封裝100，使得可以形成半導體封裝1。在一些實施例中，在封裝連接端子260附接到上部封裝200的第二襯墊220上之後，封裝連接端子260可經配置以耦合到第四開口160H中的下部封裝100的第二連接墊324。在其他實施例中，在封裝連接端子260穿過第四開口160H附接在下部封裝100的第二連接墊324上之後，上部封裝200可以附接到封裝連接端子260使得封裝連接端子260耦合到上部封裝200的第二襯墊220。
如圖6N到圖6P中所示，在形成第三開口150H以及附接外部連接端子600之後，可以執行第四開口160H的形成過程與上部封裝200的附接過程，但是本發明的實例實施例並不限於此。在一些實施例中，第四開口160H的形成以及上部封裝200的附接可以先於第三開口150H的形成。在其他實施例中，在形成第三開口150H之後，可以執行第四開口160H的形成過程與上部封裝200的附接過程，且隨後可以執行外部連接端子600的附接過程。
圖7A到圖7F是說明根據實例實施例的製造半導體封裝的方法的部分的放大視圖。具體地說，圖7A到圖7F相應地是圖6D、圖6F、圖6K、圖6L、圖6N和圖6P的部分A、B、C、D、E和F的放大視圖。
參考圖6D和圖7A，第一開口132H在靠近第一襯墊120或第一連接墊322的其一部分處的寬度可為等於或略微小於在遠離第一襯墊120或第一連接墊322處的其另一部分處的寬度。因此，第一開口132H可具有基本上恒定的寬度，並且因此可具有相對地良好的垂直輪廓。在一些實施例中，第一開口132H可具有80度到90度的第一側壁傾斜角θ1（例如，相對於水平表面，例如，第一襯墊120的水平表面）。第一側壁斜度從靠近第一襯墊120或第一連接墊322的第一開口132H的一部分到遠離第一襯墊120或第一連接墊322的第一開口132H的另一部分可以是基本上恒定的。第一子絕緣夾層132可以由例如包含填充物132F的烴環化合物形成。
參考圖6F和圖7B，因為第一子重佈線圖案142的第一通孔層142V形成於第一開口132H中，所以形成第一導電通孔的第一通孔層142V的形狀可以與第一開口132H的形狀相似。第一通孔層142V的通孔在靠近第一襯墊120或第一連接墊322的其一部分處的寬度可為等於或略微小於在遠離第一襯墊120或第一連接墊322處的其另一部分處的寬度。舉例來說，通過第一子絕緣夾層132的第一通孔的頂部與底部之間的水平寬度的差異的量可以為小於第一子絕緣夾層132的高度的35%，並且在一些情況下小於第一子絕緣夾層132的高度的10%或甚至5%。根據一些實施例，第一通孔層142V的通孔可具有基本上恒定的寬度，並且因此可具有相對地良好的垂直輪廓。在下文的一些描述中，當描述子絕緣層的單個開口中的單個情形時“通孔層”是指穿過其的單個導電通孔。然而，在其他論述中的通孔層也可以指通過單個過程形成於特定層處的通孔的整個集合。
在一些實施例中，第一通孔層142V可具有80度到90度的第一側壁傾斜角θ1（例如，相對於水平表面）。第一側壁斜度從靠近第一襯墊120或第一連接墊322的第一通孔層142V的一部分到遠離第一襯墊120或第一連接墊322的第一通孔層142V的另一部分可以是基本上恒定的。舉例來說，這可以是由於用於形成由第一通孔層142V填充的第一開口132H的雷射方法。
參考圖6K和圖7C，第二開口134H在靠近第一子重佈線圖案142的第一佈線層142P的其一部分處的寬度可為小於在遠離第一佈線層142P處的其另一部分處的寬度。因此，第二開口134H可具有可變寬度，並且因此可具有可變垂直輪廓。在一些實施例中，第二開口134H可具有小於第一開口132H的側壁傾斜角θ1的第二側壁傾斜角θ2（例如，它可以小於70度）。第二側壁斜度可以從靠近第一佈線層142P的第二開口134H的一部分到遠離第一佈線層142P的第二開口134H的另一部分逐漸減小。第二子絕緣夾層134可以由例如不含填充物的樹脂形成。
參考圖6L和圖7D，因為第二子重佈線圖案144的第二通孔層144V形成於第二開口134H中，所以第二通孔層144V的形狀可以與第二開口134H的形狀相似。第二通孔層144V在靠近第一佈線層142P的其一部分處的寬度可為小於在遠離第一佈線層142P處的其另一部分處的寬度。舉例來說，第二通孔層144V可具有在遠離第一佈線層142P的方向上逐漸變細的形狀。因此，第二通孔層144V可具有可變寬度，並且因此可具有可變垂直輪廓。
在一些實施例中，第二通孔層144V可具有小於第一通孔層142V的傾斜角的第二側壁傾斜角θ2（例如，小於70度）。第二側壁斜度可以從靠近第一佈線層142P的第二通孔層144V的一部分到遠離第一佈線層142P的第二通孔層144V的另一部分逐漸減小。相對於水平表面，第二通孔層144V的第二側壁斜度可以從靠近第二佈線層144P的第二通孔層144V的一部分到遠離第二佈線層144P的第二通孔層144V的另一部分逐漸增大。在一些實施例中，通過第二子絕緣夾層134的第二通孔的頂部與底部之間的水平寬度的差異的量可以為大於第二子絕緣夾層134的高度的70%（例如，它可以在高度的70%和150%之間）。因而，通過第二子絕緣夾層134的第二通孔的頂部與底部之間的水平寬度的差異與第二子絕緣夾層134的高度的比率與通過第一子絕緣夾層132的第一通孔的頂部與底部之間的水平寬度的差異與第一子絕緣夾層132的高度的比率相比可以較大（例如，以在2和10之間的因數或甚至更大的因數）。
第二開口134H的寬度在遠離第一佈線層142P的方向上增大。在一些實施例中，第二佈線層144P可以與第二通孔層144V一起形成，並且凹坑144D可以形成於與第二通孔層144V垂直地重疊的第二佈線層144P的一部分的頂部表面上。在其他實施例中，凹坑無法形成於與圖7B中所示的第一通孔層142V重疊的第二佈線層144P的一部分的頂部表面上。
參考圖6N和圖7E，第三開口150H在靠近第三子重佈線圖案146的第三佈線層146P的其一部分處的寬度可為等於或略微小於在遠離第三佈線層146P的其另一部分處的寬度。舉例來說，通過覆蓋層150的第三開口150H的頂部與底部之間的水平寬度的差異可以為小於覆蓋層150的高度的35%或甚至是覆蓋層150的高度的10%或5%的量。在一些實施例中，第三開口150H可具有基本上恒定的寬度，並且因此可具有相對地良好的垂直輪廓。在一些實施例中，第三開口150H可具有80度到90度的第三側壁傾斜角θ3。第三側壁斜度從靠近第三佈線層146P的第三開口150H的一部分到遠離第三佈線層146P的第三開口150H的另一部分可以是基本上恒定的。第一覆蓋層150可以由例如包含填充物150F的烴環化合物形成。
參考圖6P和圖7F，第四開口160H在靠近第二連接墊324的其一部分處的寬度可為等於或略微小於在遠離第二連接墊324的其另一部分處的寬度。因此，第四開口160H可具有基本上恒定的寬度，並且因此可具有相對地良好的垂直輪廓。在一些實施例中，第四開口160H可具有80度到90度的第四側壁傾斜角θ4。舉例來說，通過第二覆蓋層160的第四開口160H的頂部與底部之間的水平寬度的差異可以是小於第二覆蓋層160的高度的35%或甚至10%或5%的量。第四側壁斜度從靠近第二連接墊324的第四開口160H的一部分直到遠離第二連接墊324的第四開口160H的另一部分可以是基本上恒定的。第二覆蓋層160可以由例如包含填充物160F的烴環化合物形成。
參考圖7A到圖7F，第一開口132H、第三開口150H和第四開口160H可具有大體上相同或相似的側壁傾斜角，所述傾斜角可以相對地接近90度。第二開口134H可具有與第一開口132H、第三開口150H和第四開口160H相比相對地較小的側壁傾斜角，例如，可以是70度或更小。
圖8是說明根據實例實施例的製造半導體封裝的方法的剖面圖。具體地說，圖8是說明製造圖2的半導體封裝2的方法的剖面圖並且說明在圖6A中說明的階段與在圖6C中說明的階段之間的階段。
參考圖8，在晶粒貼合層180附接在第一半導體晶片110的非主動表面114上之後，第一半導體晶片110可以安置在PCB基底300的腔室350中並且可以附接在被腔室350暴露的第一子絕緣夾層132上。第一子絕緣夾層132可以充當支撐膜以支撐第一半導體晶片110，使得第一半導體晶片110放置在穿透PCB基底300的腔室350中。
腔室350中的第一半導體晶片110可以與腔室350的內部側壁間隔開。因此，間隙可以形成於腔室350的內部側壁與第一半導體晶片110的側壁之間。
第一半導體晶片110可以穿過腔室350附接在第一子絕緣夾層132上，其方式為使得第一半導體晶片110的主動表面112面向第一子絕緣夾層132。
第一子絕緣夾層132完全覆蓋第一半導體晶片110的主動表面112。形成於主動表面112上的第一半導體晶片110的第一襯墊120可以完全由第一子絕緣夾層132覆蓋。在第一襯墊120的頂部表面和側壁暴露的情況下，第一子絕緣夾層132可以覆蓋第一襯墊120的頂部表面和側壁。在一些實施例中，在第一襯墊120的側壁由保護層覆蓋且其頂部表面暴露的情況下，第一子絕緣夾層132可以覆蓋第一襯墊120的頂部表面。
PCB基底300的第一表面312可以與第一半導體晶片110的主動表面112共平面。PCB基底300的第一表面312和第一半導體晶片110的主動表面112可以接觸第一子絕緣夾層132的頂部表面，使得第一子絕緣夾層132的頂部表面、第一半導體晶片110的主動表面112和PCB基底300的第一表面312可以放置在相同層級處。
晶粒貼合層180的頂部表面可以與圖8中所示的PCB基底300的第二表面314共平面，但不限於此。在一些實施例中，晶粒貼合層180的頂部表面可以低於PCB基底300的第二表面314，並且因此可以放置在腔室350中。接下來，圖2的半導體封裝2可以透過如參考圖6C到圖6P所描述的過程形成。
圖9A到圖9C是說明根據實例實施例的製造半導體封裝的方法的階段的部分的剖面圖和放大視圖。具體地說，圖9C是圖9B的部分G的放大視圖，並且圖9A到圖9C說明根據實例實施例的製造圖3的半導體封裝3的方法並且說明在圖6G中說明的階段之後的階段。
參考圖9A，第二子絕緣夾層134a可以形成於第一子絕緣夾層132上，在所述第一子絕緣夾層中形成第一子重佈線圖案142。第二子絕緣夾層134a可以由與第一子絕緣夾層132相同的材料形成。第二子絕緣夾層134a可以由例如包含填充物的烴環化合物形成。第二子絕緣夾層134a可以由例如ABF形成。
參考圖9B，第二子分佈圖案144a可以透過與如圖6D到圖6G中所描述的相似過程形成、第三子絕緣夾層136a可以透過與如圖9A中所描述的相似過程形成，並且第三子重佈線圖案146a也可以透過與如圖6D到圖6G中所描述的相似過程形成，使得可以形成重佈線結構130a和重佈線結構140a。隨後，第一覆蓋層150可以透過與如圖6M中所描述的相似過程形成。
接下來，圖3的半導體封裝3可以透過如參考圖6N到圖6P所描述的過程形成。
參考圖9C，因為第二子重佈線圖案144a的第二通孔層144aV形成於第二開口134aH中，所以第二通孔層144aV的形狀可以與第二開口134aH的形狀相似。第二開口134aH可以與如圖6D和圖7A中所描述的第一開口132H相似地形成，並且因此第二開口134aH的形狀和第二通孔層144aV的形狀可以相應地與如圖6D和圖7A中所描述的第一開口132H的形狀以及如圖6F和圖7B中所描述的第一通孔層142V的形狀相似。
第二開口134aH和第二通孔層144aV可以各自具有在靠近第一佈線層142P的其一部分處的寬度，所述寬度等於或略微小於在遠離第一佈線層142P的其另一部分處的寬度。因此，第二開口134aH和第二通孔層144aV可各自具有基本上恒定的寬度，並且因此可具有相對地良好的垂直輪廓。
在一些實施例中，第二開口134aH和第二通孔層144aV可各自具有80度到90度的第二側壁傾斜角θ2a。第二側壁斜度從靠近第一佈線層142P的第二開口134aH和第二通孔層144aV中的每一個的一部分到遠離第一佈線層142P的第二開口134aH和第二通孔層144aV中的每一個的另一部分可以是基本上恒定的。
圖9B中所示的第三開口136aH的形狀和第三通孔層146aV的形狀可以相應地與第二開口134aH的形狀和第二通孔層144aV的形狀相似。
在一些實施例中，圖4中所示的半導體封裝4可以透過在圖8和圖9A到圖9C中所描述的過程形成。
在根據本發明的實例實施例的半導體封裝1、2、3及其製造方法中，下部封裝的頂部部分、底部部分和/或內部之間的熱膨脹係數（CTE）可以得到最小化，並且因此可以防止或減小下部封裝的彎曲。因而，可減小下部封裝與上部封裝之間的電性連接的可靠性降級。
另外，在製造過程中，可以形成精細節距圖案，並且由於未使用單獨的支撐膜，所以可以防止由於在單獨的支撐膜的移除之後的單獨的支撐膜的殘留物的污染，並且因此可以防止由於污染造成的接觸電阻的增大。
圖10是說明根據實例實施例的半導體封裝的配置的方塊圖。
參考圖10，半導體封裝1100可以包含微處理單元1110、記憶體1120、介面1130、圖形處理單元1140、功能塊1150和連接在其間的匯流排1160。半導體封裝1100可以包含微處理單元1110和圖形處理單元1140中的全部或其中的任何一個。
微處理單元1110可以包含核心和L2高速緩衝記憶體（L2 cache）。舉例來說，微處理單元1110可以包含多核。多核在性能方面可以彼此相同或不同。多核可以是同時或單獨地啟動的。記憶體1120可以透過微處理單元1110的控制在功能塊1150中存儲處理的結果。舉例來說，存儲在微處理單元1110的L2高速緩衝記憶體中的內容被清空，並且因此可以存儲在記憶體1120中。介面1130可以用於與外部裝置介面。舉例來說，介面1130可以與相機、LCP顯示器、揚聲器等介面。
圖形處理單元1140可以執行圖形功能。舉例來說，圖形處理單元1140可以執行視頻或3-D圖形。
功能塊1150可以執行各種功能。舉例來說，在半導體封裝1100包含用於移動裝置的應用程式處理器的情況下，功能塊1150中的一些可以執行通信功能。
半導體封裝1100可以包含在圖1到圖4中所示的半導體封裝1、2、3和4中的至少一者。微處理單元1110和/或圖形處理單元1140可以相應地是圖1到圖4中所示的下部封裝100、100a、100b和100c中的至少一者。記憶體1120可以是圖1到圖4中所示的上部封裝200。
介面1130和功能塊1150可以對應於相應的下部封裝100、100a、100b和100c的部分。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
1、2、3、4‧‧‧半導體封裝
100、100a、100b、100c‧‧‧下部封裝
110‧‧‧第一半導體晶片
112‧‧‧主動表面
114‧‧‧非主動表面
120‧‧‧第一襯墊
130、130a‧‧‧重佈線結構
132‧‧‧第一子絕緣夾層
132H‧‧‧第一開口
132F‧‧‧填充物
134、134a‧‧‧第二子絕緣夾層
134aH、134H‧‧‧第二開口
136、136a‧‧‧第三子絕緣夾層
136aH、150H‧‧‧第三開口
140、140a‧‧‧重佈線結構
142、144、144a、146、146a‧‧‧子重佈線圖案
142P‧‧‧第一佈線層
142V‧‧‧第一通孔層
144aP、144P‧‧‧第二佈線層
144aV、144V‧‧‧第二通孔層
144D‧‧‧凹坑
146aP、146P‧‧‧第三佈線層
146aV、146V‧‧‧第三通孔層
150、150F‧‧‧第一覆蓋層
160、160F‧‧‧第二覆蓋層
160H‧‧‧第四開口
200‧‧‧上部封裝
210‧‧‧第二半導體晶片
212‧‧‧底部表面
214‧‧‧上部表面
220‧‧‧第二襯墊
250‧‧‧模製層
260‧‧‧封裝連接端子
300‧‧‧PCB基底
310‧‧‧基底層
312‧‧‧第一表面
314‧‧‧第二表面
322‧‧‧第一連接墊
324‧‧‧第二連接墊
326‧‧‧內部佈線
328‧‧‧導電通孔
350‧‧‧腔室
510、510H‧‧‧第一罩幕圖案
520、520H‧‧‧第二罩幕圖案
600‧‧‧外部連接端子
1110‧‧‧微處理單元
1120‧‧‧記憶體
1130‧‧‧介面
1140‧‧‧圖形處理單元
1150‧‧‧功能塊
1160‧‧‧匯流排
θ1‧‧‧第一側壁傾斜角
θ2、θ2a‧‧‧第二側壁傾斜角
θ3‧‧‧第三側壁傾斜角
θ4‧‧‧第四側壁傾斜角
圖1是說明根據實例實施例的半導體封裝的剖面圖。 圖2是說明根據實例實施例的半導體封裝的剖面圖。 圖3是說明根據實例實施例的半導體封裝的剖面圖。 圖4是說明根據實例實施例的半導體封裝的剖面圖。 圖5A和圖5B是相應地說明根據實例實施例的半導體封裝的印刷電路板基底的剖面圖和平面圖。 圖6A到圖6P是說明根據實例實施例的製造半導體封裝的方法的階段的剖面圖。 圖7A到圖7F是說明根據實例實施例的製造半導體封裝的方法的部分的放大視圖。 圖8是說明根據實例實施例的製造半導體封裝的方法的剖面圖。 圖9A到圖9C是說明根據實例實施例的製造半導體封裝的方法的階段的部分的剖面圖和放大視圖。 圖10是說明根據實例實施例的半導體封裝的配置的方塊圖。

Claims (25)

  1. 一種疊層封裝型半導體封裝，其包括： 第一封裝，其中所述第一封裝包括： 印刷電路板基底，其具有第一表面以及與所述第一表面相對的第二表面，其中所述印刷電路板基底包含多個基底層以及穿透所述多個基底層的腔室； 第一半導體晶片，其在所述腔室中，其中所述第一半導體晶片具有主動表面以及與所述主動表面相對的非主動表面； 重佈線結構，其在所述印刷電路板基底的所述第一表面上並且在所述第一半導體晶片的所述主動表面上； 第一覆蓋層，其覆蓋所述重佈線結構；以及 第二覆蓋層，其覆蓋所述印刷電路板基底的所述第二表面以及所述第一半導體晶片的所述非主動表面； 以及 第二封裝，其在所述第一封裝上，其中所述第二封裝放置在所述第一封裝的所述第二覆蓋層上並且包含第二半導體晶片， 其中所述重佈線結構包括： 第一子絕緣夾層，其在所述第一半導體晶片的所述主動表面上並且在所述PCB基底的所述第一表面上； 第一通孔層，其穿透所述第一子絕緣夾層； 第一佈線層，其在所述第一子絕緣夾層上； 至少一第二子絕緣夾層，其在所述第一子絕緣夾層上，所述第二子絕緣夾層覆蓋所述第一佈線層的至少一部分； 第二通孔層，其穿透所述第二子絕緣夾層； 第二佈線層，其在所述第二子絕緣夾層上，並且 其中所述第一覆蓋層、所述第二覆蓋層以及所述第一子絕緣夾層由相同材料形成。
  2. 如申請專利範圍第1項所述的疊層封裝型半導體封裝，其中所述第一覆蓋層、所述第二覆蓋層以及所述第一子絕緣夾層由包含填充物的烴環化合物形成。
  3. 如申請專利範圍第2項所述的疊層封裝型半導體封裝，其中所述第二子絕緣夾層由不含填充物的樹脂形成。
  4. 如申請專利範圍第1項所述的疊層封裝型半導體封裝，其中所述第一通孔層包含垂直地穿過所述第一子絕緣夾層的第一通孔，並且所述第二通孔層包含垂直地穿過所述第二子絕緣夾層的第二通孔，並且所述第一通孔與第二通孔具有不同的垂直輪廓。
  5. 如申請專利範圍第1項所述的疊層封裝型半導體封裝，其中所述第一通孔層包含垂直地穿過所述第一子絕緣夾層的第一通孔，並且所述第二通孔層包含垂直地穿過所述第二子絕緣夾層的第二通孔，並且所述第一通孔相對於水平面的側壁傾斜角大於所述第二通孔相對於所述水平面的側壁傾斜角。
  6. 如申請專利範圍第1項所述的疊層封裝型半導體封裝，其中所述第一通孔層包含垂直地穿過所述第一子絕緣夾層的第一通孔，並且所述第二通孔層包含垂直地穿過所述第二子絕緣夾層的第二通孔，並且從所述第一通孔的底部到頂部的所述第一通孔的寬度是恒定的，並且 其中所述第二通孔連接到所述第一佈線層並且靠近所述第一佈線層的所述第二通孔的一部分的寬度小於遠離所述第一佈線層的所述第二通孔的另一部分的寬度。
  7. 如申請專利範圍第1項所述的疊層封裝型半導體封裝，其中所述第一通孔層整體地耦合到所述第一佈線層， 其中所述第二子絕緣夾層是形成於所述第一子絕緣夾層上的多個子絕緣夾層的部分，並且相應的通孔層穿透所述多個子絕緣夾層中的每一個，並且相應的佈線層在所述多個第二子絕緣夾層中的每一個上，並且 其中所述相應的通孔層整體地耦合到其相應的佈線層。
  8. 如申請專利範圍第7項所述的疊層封裝型半導體封裝，其中用於每一第二子絕緣夾層的所述通孔層包含垂直通孔，所述垂直通孔各自具有在遠離其相應的佈線層的方向上逐漸增大的側壁傾斜角。
  9. 如申請專利範圍第8項所述的疊層封裝型半導體封裝，其中所述第二佈線層進一步包括在與所述垂直通孔重疊的所述第二佈線層的部分的頂部表面上的凹坑。
  10. 如申請專利範圍第1項所述的疊層封裝型半導體封裝，其中所述印刷電路板基底進一步包括： 第一連接墊，其在所述第一表面上並且被所述第一子絕緣夾層暴露； 第二連接墊，其在所述第二表面上並且被所述第二覆蓋層暴露； 多個導電通孔，其各自穿透所述多個基底層中的每一個；以及 內部佈線層，其在所述多個基底層之間， 其中所述第一連接墊與所述第二連接墊透過所述多個導電通孔以及所述內部佈線層電性連接。
  11. 如申請專利範圍第10項所述的疊層封裝型半導體封裝，其中所述第一半導體晶片進一步包括在所述主動表面上的第一襯墊，並且 其中所述第一襯墊以及所述第一連接墊連接到所述第一通孔層的垂直通孔。
  12. 如申請專利範圍第1項所述的疊層封裝型半導體封裝，其中所述第一半導體晶片與所述腔室的內部側壁間隔開，使得在所述第一半導體晶片的側壁與所述腔室的所述內部側壁之間存在間隙。
  13. 如申請專利範圍第12項所述的疊層封裝型半導體封裝，其中所述間隙由所述第二覆蓋層填充。
  14. 如申請專利範圍第1項所述的疊層封裝型半導體封裝，其中所述第一覆蓋層、所述第二覆蓋層以及所述第一子絕緣夾層由味之素累積膜形成，並且所述第二子絕緣夾層由可光成像的介電材料形成。
  15. 如申請專利範圍第1項所述的疊層封裝型半導體封裝，其中所述第一覆蓋層、所述第二覆蓋層、所述第一子絕緣夾層以及所述第二子絕緣夾層由烴環化合物形成。
  16. 一種扇出晶圓級封裝型半導體封裝，其包括： 基底，其具有第一表面以及與所述第一表面相對的第二表面，其中所述基底包括： 多個基底層： 在所述第一表面上的第一連接墊以及在所述第二表面上的第二連接墊； 多個導電通孔，其穿透所述多個基底層的相應者以將各第一連接墊電性連接到相應的第二連接墊；以及 腔室，其穿透所述多個基底層並且與所述多個導電通孔、所述第一連接墊以及所述第二連接墊間隔開； 半導體晶片，其在所述腔室中並且與所述腔室的內部側壁間隔開，其中所述半導體晶片包含多個襯墊，所述襯墊包含在所述半導體晶片的主動表面上的第一襯墊； 重佈線結構，其在所述基底的所述第一表面以及所述半導體晶片的所述主動表面上； 第一覆蓋層，其覆蓋所述重佈線結構；以及 第二覆蓋層，其覆蓋所述半導體晶片的非主動表面以及所述基底的所述第二表面， 其中所述重佈線結構包括： 第一子絕緣夾層，其在所述基底的所述第一表面上並且在所述半導體晶片的所述主動表面上； 至少一個第二子絕緣夾層，其在所述第一子絕緣夾層上； 第一通孔層，其穿透所述第一子絕緣夾層； 第二通孔層，其相應地穿透所述第二子絕緣夾層中的每一個，並且 其中所述第一覆蓋層、所述第二覆蓋層以及所述第一子絕緣夾層由相同材料形成。
  17. 如申請專利範圍第16項所述的扇出晶圓級封裝型半導體封裝，其中所述第一覆蓋層、所述第二覆蓋層以及所述第一子絕緣夾層由包含填充物的烴環化合物形成，並且所述第二子絕緣夾層由不含填充物的樹脂形成。
  18. 如申請專利範圍第16項所述的扇出晶圓級封裝型半導體封裝，其中所述第一通孔層的第一通孔的寬度從所述第一通孔層的頂部到底部是恒定的，並且所述第二通孔層的第二通孔的側壁傾斜角小於第一通孔層的所述第一通孔的側壁傾斜角。
  19. 如申請專利範圍第16項所述的扇出晶圓級封裝型半導體封裝，其中所述重佈線結構進一步包括： 第一佈線層，其在所述第一子絕緣夾層上；以及 第二佈線層，其在所述第二子絕緣夾層中的每一個上，並且 其中所述第一通孔層整體地耦合到所述第一佈線層，並且所述第二通孔層整體地耦合到所述第一佈線層。
  20. 如申請專利範圍第19項所述的扇出晶圓級封裝型半導體封裝，其中所述第二佈線層的一部分是被所述第一覆蓋層暴露的外部連接墊，並且所述第二連接墊被所述第二覆蓋層暴露。
  21. 如申請專利範圍第16項所述的扇出晶圓級封裝型半導體封裝，其進一步包括在所述第二覆蓋層與所述半導體晶片的所述非主動表面之間的晶粒貼合層。
  22. 一種半導體封裝，其包括： 重佈線結構，其包含多個絕緣夾層、第一表面以及與所述第一表面相對的第二表面，其中： 在所述第一表面處的第一襯墊連接到外部封裝連接端子，並且 每一絕緣夾層包含穿過其的多個導電通孔，每一導電通孔連接到另一個絕緣夾層的相應的導電通孔並且連接到相應的第一襯墊； 第一半導體晶片以及基底，其安置在所述重佈線結構的所述第二表面上，其中所述第一半導體晶片安置在所述基底的腔室中並且具有面向所述重佈線結構的第一表面以及與所述第一表面相對的第二表面； 第一覆蓋層，其覆蓋所述重佈線結構的所述第一表面； 第二覆蓋層，其覆蓋第一半導體晶片的所述第二表面； 第一子絕緣層，其是所述重佈線結構的所述絕緣夾層中的一個，覆蓋所述半導體晶片的所述第一表面；以及 第二半導體晶片，其形成於所述第一半導體晶片上方並且在所述基底上，其中 所述第一覆蓋層、第二覆蓋層以及第一子絕緣層具有相同的熱膨脹係數。
  23. 如申請專利範圍第22項所述的半導體封裝，其中： 所述第一覆蓋層、第二覆蓋層以及第一子絕緣層由彼此相同的材料組合物形成。
  24. 如申請專利範圍第22項所述的半導體封裝，其中： 所述重佈線結構的所述第一子絕緣層接觸所述半導體晶片的所述第一表面並且包含穿過其的多個第一導電通孔，並且進一步包括： 第二子絕緣層，其是所述重佈線結構的所述絕緣夾層中的一個，形成於所述第一子絕緣層上，並且包含穿過其且相應地連接到所述多個第一導電通孔的多個第二導電通孔，其中： 所述第一導電通孔中的每一個垂直地穿過所述第一子絕緣層並且具有第一側壁，並且 相應地連接到所述第一導電通孔的所述第二導電通孔中的每一個垂直地穿過所述第二子絕緣層並且具有第二側壁。
  25. 如申請專利範圍第24項所述的半導體封裝，其中所述第一導電通孔的所述第一側壁具有與所述第二導電通孔的所述第二側壁不同的輪廓和/或斜度。
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