KR20160040363A - 반도체 패키지 - Google Patents

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KR20160040363A
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semiconductor chip
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태유정
김평완
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삼성전자주식회사
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Abstract

본 발명은 반도체 패키지를 제공한다. 반도체 패키지는 캐비티가 형성된 패키지 기판, 상기 캐비티 내부에 위치하고 수직적으로 적층되는 복수개의 반도체 칩들, 상기 패키지 기판의 제 1 면 상에 위치하고 제 1 배선층을 포함하는 제 1 절연층 및 상기 제 1 면에 대항하는 제 2 면 상에 위치하고 제 2 배선층을 포함하는 제 2 절연층을 포함한다.

Description

반도체 패키지 {SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것으로, 구체적으로 반도체 칩을 패키지 기판 내부에 임베디드하는 반도체 패키지에 관한 것이다.
오늘날 전자 산업의 추세는 더욱 경향화, 소형화, 고속화, 다기능화, 고성능화되고, 높은 신뢰성을 갖는 제품을 저렴하게 제조하는 것이다. 이와 같은 제품 설계의 목표 설정을 가능하게 하는 중요한 기술 중의 하나가 패키지(package) 기술이다. 이에 따라, 근래에 개발된 패키지 중의 하나가 칩 스케일 패키지(Chip Scale Package : CSP)라 할 수 있다. 칩 스케일 패키지는 반도체 칩 크기 수준의 소형화된 반도체 패키지를 제공한다.
반도체 패키지의 소형화와 더불어 대용량화도 요구되고 있다. 하지만 반도체 칩의 용량을 증대시키기 위해서는 한정된 반도체 칩의 공간 안에 보다 많은 수의 셀(cell)을 제조해 넣을 수 있는 기술이 요구된다. 이와 같은 기술은 정밀한 미세 선폭을 요구하는 등 고난도의 기술과 많은 개발 시간을 필요로 한다. 따라서, 최근에 개발된 반도체 칩 또는 반도체 패키지를 이용하여 고집적화를 구현할 수 있는 방법에 대한 연구가 활발히 진행되고 있다.
본 발명의 기술적 과제는 수직적으로 적층된 반도체 칩들을 패키지 기판 내부에 임베디드하는 반도체 패키지를 제공하는 것이다.
본 발명은 반도체 패키지를 제공한다. 반도체 패키지는 캐비티가 형성된 패키지 기판, 상기 캐비티 내부에 위치하고 수직적으로 적층되는 복수개의 반도체 칩들, 상기 패키지 기판의 제 1 면 상에 위치하고 제 1 배선층을 포함하는 제 1 절연층 및 상기 제 1 면에 대항하는 제 2 면 상에 위치하고 제 2 배선층을 포함하는 제 2 절연층을 포함한다.
일 예에 의하여, 상기 복수개의 반도체 칩들은 접착층을 통해 서로 접착된다.
일 예에 의하여, 상기 접착층은 폴리에스테르, 폴리에틸렌, 폴리에틸렌테레프탈레이트, 비닐, 폴리프로필렌, 폴리스틸렌, 폴리탄산에스테르, 폴리염화비닐, 폴리메틸메타아크릴레이트, 폴리아세탈, 폴리옥시메틸렌, 폴리부틸렌테레프탈레이트, 아크릴로니트릴-부타디엔-스티렌 또는 에틸렌-비닐알콜 공중합체를 포함한다.
일 예에 의하여, 상기 캐비티 내에 제공되고 상기 복수개의 반도체 칩들을 덮는 몰딩막을 더 포함한다.
일 예에 의하여, 상기 패키지 기판은 코어부, 홀 및 기판 배선을 포함하되,
상기 홀은 상기 패키지 기판을 관통하고, 상기 패키지 기판의 상기 제 1 면 및 상기 제 2 면을 연결한다.
일 예에 의하여, 상기 기판 배선은 상기 패키지 기판의 상기 제 1 면, 상기 제 2 면 및 상기 홀 내에 형성된다.
일 예에 의하여, 상기 복수개의 반도체 칩들은 상기 기판 배선, 제 1 배선층 및 제 2 배선층을 통해 서로 연결된다.
일 예에 의하여, 상기 복수개의 반도체 칩들의 높이는 상기 패키지 기판의 높이와 동일하거나 작게 제공된다.
일 예에 의하여, 상기 복수개의 반도체 칩들은 수직적으로 적층된 제 1 반도체 칩 및 제 2 반도체 칩을 포함하되, 상기 제 1 반도체 칩은 상기 제 1 면에 인접한 제 1 활성층을 포함하고, 상기 제 2 반도체 칩은 상기 제 2 면에 인접한 제 2 활성층을 포함한다.
일 예에 의하여, 상기 제 1 활성층은 상기 제 1 배선층과 연결된다.
일 예에 의하여, 상기 제 2 활성층은 상기 제 2 배선층과 연결된다.
일 예에 의하여, 상기 캐비티를 채우는 충진 절연막을 더 포함한다.
본 발명의 다른 실시 예에 따른 반도체 패키지는, 제 1 배선층을 포함하는 제 1 절연층, 상기 제 1 절연층 상에 제공되는 반도체 칩 그룹 및 상기 반도체 칩 그룹 상에 형성되고 제 2 배선층을 포함하는 제 2 절연층을 포함하되,상기 반도체 칩 그룹은 제 1 반도체 칩 및 제 2 반도체 칩을 포함하고, 상기 제 1 반도체 칩 및 상기 제 2 반도체 칩은 수직적으로 적층된다.
일 예에 의하여, 상기 제 1 반도체 칩과 상기 제 2 반도체 칩 사이에 제공되는 접착층을 더 포함한다.
일 예에 의하여, 상기 제 1 반도체 칩은 그의 상부면에 제공되는 제 1 활성층을 포함하고, 상기 제 2 반도체 칩은 그의 하부면에 제공되는 제 2 활성층을 포함한다.
일 예에 의하여, 상기 제 1 반도체 칩은 상기 제 1 활성층 상의 제 1 전극패드를 포함하고, 상기 제 2 반도체 칩은 제 2 활성층 상의 제 2 전극패드를 포함한다.
일 예에 의하여, 상기 제 1 전극패드는 상기 제 1 배선층과 연결된다.
일 예에 의하여, 상기 제 2 전극패드는 상기 제 2 배선층과 연결된다.
일 예에 의하여, 상기 반도체 칩 그룹을 덮도록 제공되는 몰딩막을 더 포함한다.
일 예에 의하여, 상기 반도체 칩 그룹을 덮도록 제공되는 충진 절역막을 더 포함한다.
일 예에 의하여, 상기 반도체 칩 그룹을 내장하는 패키지 기판을 더 포함한다.
본 발명의 일 실시 예에 따르면, 순차적으로 적층된 복수개의 반도체 칩들을 패키지 기판 내부에 임베디드하여 패키지 기판의 상하부면에 각각 배선층을 형성할 수 있다.
본 발명의 일 실시 예에 따르면, 별도의 솔더볼 등의 연결부재 없이 배선층과 반도체 칩을 연결할 수 있는 반도체 패키지를 제공할 수 있다.
본 발명의 일 실시 예에 따르면, 복수개의 반도체 칩들의 수직적으로 적층하여 반도체 패키지의 면적을 축소할 수 있다.
도 1a 내기 도 1h는 본 발명의 일 실시 예에 따른 반도체 패키지 제조방법을 나타내는 단면도들이다.
도 2는 본 발명의 다른 실시 예에 따른 반도체 패키지를 나타내는 단면도이다.
도 3은 본 발명의 또 다른 실시 예에 따른 반도체 패키지를 나타내는 단면도이다.
도 4는 본 발명의 기술이 적용된 반도체 패키지를 포함하는 모바일 장치를 도시한 블럭도이다.
도 5는 본 발명의 기술이 적용된 반도체 패키지를 포함하는 전자 시스템의 예를 보여주는 블럭도이다.
도 6은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 메모리 카드를 보여주는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함되는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1a 내기 도 1h는 본 발명의 일 실시 예에 따른 반도체 패키지(1) 제조방법을 나타내는 단면도들이다.
도 1a를 참조하면, 패키지 기판(100)은 코어부(102), 기판 배선(104), 및 홀(106)을 포함한다. 패키지 기판(100)은 인쇄회로기판(PCB)일 수 있다. 패키지 기판(100)은 제 1 면(100a) 제 2 면(100b)을 가진다. 제 1 면(100a)은 패키지 기판(100)의 상부면일 수 있다. 제 2 면(100b)은 패키지 기판(100)의 하부면 일 수 있다. 제 1 면(100a)과 제 2 면(100b)은 서로 대향된다.
코어부(102)는 제 1 면(100a), 제 2 면(100b) 및 측면들을 가질 수 있다. 예를 들어, 코어부(102)는 유리섬유와 에폭시, 종이와 페놀수지, 종이와 에폭시 수지 등의 보강기재와 수지(resin) 중 어느 하나를 포함할 수 있다. 코어부(102)에는 패키지 기판(100)을 관통하는 홀(106)이 형성될 수 있다. 홀(106)은 패키지 기판(100)의 제 1 면(100a) 및 제 2 면(100b)을 연결한다.
기판 배선(104)은 패키지 기판(100)의 제 1 면(100a), 제 2 면(100b) 및 홀(106) 내에 형성될 수 있다. 기판 배선(104)는 코어부(102)를 일부 노출하도록 형성될 수 있다. 기판 배선(104)는 제 1 면(100a)과 제 2 면(100b)를 연결하도록 형성될 수 있다. 기판 배선(104)을 덮는 복수개의 절연층들(미도시)이 더 제공될 수 있다. 기판 배선(104)은 접지 배선, 전원 배선 및 신호 배선을 포함할 수 있다. 예를 들어, 기판 배선(104)은 구리를 포함할 수 있다. 상세하게, 기판 배선(104)은 동판 적층판(CopperClad Laminate)으로 형성된 구리 패턴을 포함할 수 있다. 홀(106)은 패키지 기판(100)을 관통한다.
상세하게 도시되어 있지는 않지만, 기판 배선(104)은 회로 패턴들을 포함하기 때문에, 코어부(102)의 내부 배선과 전기적으로 연결될 수 있다. 또한, 기판 배선(104)은 서로 전기적으로 연결될 수 있다.
패키지 기판(100)에 패키지 기판(100)을 관통하는 캐비티(105)를 형성한다. 캐비티(105)는 후술하는 복수개의 반도체 칩(120,130)이 실장되는 공간을 제공한다. 캐비티(105)는 홀(106)보다 큰 면적으로 형성될 수 있다.
도 1b를 참조하면, 패키지 기판(100)의 제 2 면(100b) 상에 지지체(110)가 제공될 수 있다. 지지체(110)는 공정 중에 패키지 기판(100)이 휘는 것을 방지한다. 예를 들어, 지지체(110)는 접착필름일 수 있다. 예를 들어, 지지체(110)는 UV 광 또는 열에 의하여 접착 특성이 변화하는 물질일 수 있다.
도 1c를 참조하면, 캐비티(105) 내부에 복수개의 반도체 칩들(120,130)이 배치된다. 복수개의 반도체 칩들(120,130)은 수직적으로 적층된 제 1 반도체 칩(120) 및 제 2 반도체 칩(130)을 포함할 수 있다. 본 실시 예에서는 제 2 반도체 칩(130) 상에 제 1 반도체 칩(120)이 적층된다. 제 2 반도체 칩(130)의 너비가 제 1 반도체 칩(120)의 너비보다 크게 제공될 수 있다. 선택적으로, 제 1 반도체 칩(120)의 너비가 제 2 반도체 칩(130)의 너비보다 크게 제공될 수도 있다.
제 1 반도체 칩(120)은 제 1 활성층(122) 및 제 1 전극패드(124)를 포함한다. 제 1 활성층(122)은 패키지 기판(100)의 제 1 면(100a)에 인접할 수 있다. 제 1 활성층(122)은 전자 소자들(예를 들어, 트랜지스터 등)이 배치될 수 있다. 제 1 전극패드(124)는 제 1 활성층(122) 상에 제공될 수 있다. 예를 들어, 제 1 전극패드(124)는 팔라듐(Pd), 백금(Pt), 은-팔라듐 합금, 니켈, 구리 또는 이들의 조합 중에서 선택된 하나를 포함할 수 있다.
제 2 반도체 칩(130)은 제 2 활성층(132) 및 제 2 전극패드(134)를 포함한다. 제 2 활성층(132)은 패키지 기판(100)의 제 2 면(100b)에 인접할 수 있다. 제 2 활성층(132)은 전자 소자들(예를 들어, 트랜지스터 등)이 배치될 수 있다. 제 2 활성층(132) 상에는 제 2 전극패드(134)가 제공될 수 있다. 제 2 전극패드(134)는 지지체(110)에 접촉할 수 있다. 예를 들어, 제 2 전극패드(134)는 은, 팔라듐(Pd), 백금(Pt), 은-팔라듐 합금, 니켈, 구리 또는 이들의 조합 중에서 선택된 하나를 포함할 수 있다.
제 1 반도체 칩(120)과 제 2 반도체 칩(130) 사이에 접착층(140)이 제공될 수 있다. 예를 들어, 접착층(140)은 접착 필름일 수 있다. 예를 들어, 접착층(140)은 폴리에스테르, 폴리에틸렌, 폴리에틸렌테레프탈레이트, 비닐, 폴리프로필렌, 폴리스틸렌, 폴리탄산에스테르, 폴리염화비닐, 폴리메틸메타아크릴레이트, 폴리아세탈, 폴리옥시메틸렌, 폴리부틸렌테레프탈레이트, 아크릴로니트릴-부타디엔-스티렌 또는 에틸렌-비닐알콜 공중합체를 포함할 수 있다. 접착층(140)은 제 1 반도체 칩(120)과 제 2 반도체 칩(130)을 서로 접착한다. 제 1 반도체 칩(120)과 제 2 반도체 칩(130)을 접착하여 공정 시에 반도체 칩의 정렬이 어긋나는 것을 방지할 수 있다.
본 실시 예에서는, 복수개의 반도체 칩들(120,130)의 너비(d1)는 캐비티(105)의 너비(d2)보다 작게 제공될 수 있다. 복수개의 반도체 칩들(120,130)의 높이(h1)는 패키지 기판(100)의 높이(h2)와 동일하거나 작게 제공될 수 있다.
도 1d를 참조하면, 패키지 기판(100)의 제 1 면(100a) 상에 제 1 절연층(150)이 제공될 수 있다. 패키지 기판(100)의 홀(106) 내에도 절연층(150)이 제공될 수 있다. 예를 들어, 제 1 절연층(150)은 RCC(Resin Coated Copper foil), FR-4 또는 ABF(Ajinomoto Build-up Film)를 포함할 수 있다. 제 1 절연층(150)은 패키지 기판(100)의 기판 배선(104) 및 복수개의 반도체 칩들(120,130)을 절연시킨다.
캐비티(105) 내에는 충진 절연막(155)이 제공될 수 있다. 충진 절연막(155)은 복수개의 반도체 칩들(120,130)을 덮도록 제공될 수 있다. 충진 절연막(155)을 통해 복수개의 반도체 칩들(120,130)을 고정시키고, 절연시킨다. 충진 절연막(155)는 제 1 절연층(150)과 동일한 물질일 수 있다.
도 1e 및 도 1f를 참조하면, 반도체 기판(100)의 제 2 면(100b) 상의 지지체(110)를 제거한다. 반도체 기판(100)의 제 2 면(100b) 상에 제 2 절연층(160)이 제공된다. 예를 들어, 제 2 절연층(160)은 RCC(Resin Coated Copper foil), FR-4 또는 ABF(Ajinomoto Build-up Film)를 포함할 수 있다. 제 2 절연층(160)은 패키지 기판(100)의 기판 배선(104)을 절연시킨다.
도 1g를 참조하면, 제 1 절연층(150)에 제 1 비아(172)를 형성하고, 제 2 절연층(160)에 제 2 비아(174)를 형성한다. 제 1 비아(172)는 제 1 방향으로 연장되게 형성되고, 제 2 비아(174)는 제 2 방향으로 연장되게 형성될 수 있다. 제 1 방향이란 제 1 면(100a)에 수직이면서 패키지 기판(100)의 바깥으로 향하는 방향일 수 있다. 제 2 방향이란 제 2 면(100b)에 수직이면서 패키지 기판(100)의 바깥으로 향하는 방향일 수 있다. 제 1 방향과 제 2 방향은 서로 반대 방향일 수 있다. 제 1 비아(172) 및 제 2 비아(174)는 YAG(Yttrium Aluminum Garnet) 레이저 및 CO2 레이저 등의 레이저 드릴로 형성될 수 있다. 제 1 비아(172) 및 제 2 비아(174)는 복수개로 제공될 수 있다. 제 1 비아(172)는 제 1 면(100a) 상의 기판 배선(104) 및 제 1 반도체 칩(120) 상의 제 1 전극패드(124)를 노출할 수 있다. 제 2 비아(174)는 제 2 면(100b) 상의 기판 배선(104) 및 제 2 반도체 칩(130) 상의 제 2 전극패드(134)를 노출할 수 있다.
도 1h를 참조하면, 제 1 절연층(150) 및 제 1 비아(172)에 제 1 배선층(180)을 형성하고, 제 2 절연층(160) 및 제 2 비아(174)에 제 2 배선층(190)을 형성한다. 제 1 배선층(180)은 제 1 절연층(150)의 일부를 노출하도록 형성될 수 있고, 제 2 배선층(190)은 제 2 절연층(160)의 일부를 노출하도록 형성될 수 있다.
제 1 배선층(180) 및 제 2 배선층(190)은 도금 공정 또는 증착공정을 통해 형성될 수 있다. 예를 들어, 제 1 배선층(180) 및 제 2 배선층(190)은 은(Ag) 또는 구리(Cu)를 포함할 수 있다. 제 1 배선층(180)은 제 1 비아(172)를 통해 기판 배선(104) 및 제 1 전극패드(124)와 전기적으로 연결될 수 있다. 제 2 배선층(190)은 제 2 비아(174)를 통해 기판 배선(104) 및 제 2 전극패드(134)와 전기적으로 연결될 수 있다. 따라서, 제 1 배선층(180)과 제 1 활성층(122)이 전기적으로 연결되고, 제 2 배선층(190)과 제 2 활성층(132)이 전기적으로 연결된다. 제 1 배선층(180) 및 제 2 배선층(190)에는 접지 전위와 전력전위가 인가될 수 있다. 제 1 배선층(180) 및 제 2 배선층(190)은 코어부(102)에 형성된 접지배선, 전원 배선 및/또는 신호배선과 전기적으로 연결될 수 있다.
도 2는 본 발명의 다른 실시 예에 따른 반도체 패키지(2)를 나타내는 단면도이다.
도 2를 참조하면, 도 1d의 단계에서, 제 1 절연층(150)을 제공하기 전에 복수개의 반도체 칩(120,130)을 덮는 몰딩막(200)이 형성될 수 있다. 선택적으로, 몰딩막(200)은 제 1 전극패드(124) 및 제 2 전극패드(134)를 노출하도록 형성될 수 있다. 예를 들어, 몰딩막(200)은 에폭시 몰딩 컴파운드(Epoxy Molding Compound : EMC)를 포함할 수 있다. 예를 들어, 제 1 전극패드(124) 및 제 2 전극패드(134)는 팔라듐(Pd), 백금(Pt), 은-팔라듐 합금, 니켈, 구리 또는 이들의 조합 중에서 선택된 하나를 포함할 수 있다. 몰딩막(200)은 패키지 기판(100)과 같은 높이로 형성될 수 있다. 몰딩막(200)은 복수개의 반도체 칩들(120,130)을 고정시킨다.
몰딩막(200)을 형성한 후에 제 1 면(100a) 상에 제 1 절연층(150)이 형성될 수 있다. 패키지 기판(100)의 제 2 면(100b) 상의 지지체(110)를 제거하고, 제 2 절연층(160)을 형성한다. 제 1 절연층(150)에 제 1 비아(172)를 형성하고, 제 2 절연층(160)에 제 2 비아(174)를 형성한다. 이 때, 몰딩막(200) 내부의 제 1 전극패드(124) 및 제 2 전극패드(134)가 노출되도록 제 1 비아(172) 및 제 2 비아(174)를 형성한다. 나머지 제조방법은 도 1a 내지 도 1c 및 도 1e 내지 1h와 동일할 수 있다.
도 3은 본 발명의 또 다른 실시 예에 따른 반도체 패키지(3)를 나타내는 단면도이다.
도 3을 참조하면, 캐비티(105) 내부에 복수개의 반도체 칩들(120,130)을 순차적으로 적층한다. 이 때, 도 1d의 단계와 달리, 복수개의 반도체 칩들(120,130) 사이에 접착층(140)은 제공되지 않을 수 있다. 복수개의 반도체 칩들(120,130)을 캐비티(105) 내부에 배치시키고, 복수개의 반도체 칩들(120,130)을 덮는 몰딩막(200)을 형성한다. 선택적으로, 몰딩막(200)은 제 1 전극패드(124) 및 제 2 전극패드(134)를 노출하도록 형성될 수 있다. 예를 들어, 몰딩막(200)은 에폭시 몰딩 컴파운드(Epoxy Molding Compound : EMC)를 포함할 수 있다. 예를 들어, 제 1 전극패드(124) 및 제 2 전극패드(134)는 팔라듐(Pd), 백금(Pt), 은-팔라듐 합금, 니켈, 구리 또는 이들의 조합 중에서 선택된 하나를 포함할 수 있다. 접착층(140) 없이도 몰딩막(200)으로 복수개의 반도체 칩들(120,130)을 고정시킨다. 나머지 제조방법은 도 1a 내기 도 1b 및 도 1e 내기 도 1h와 동일할 수 있다.
도 4는 본 발명의 기술이 적용된 반도체 패키지를 포함하는 모바일 장치를 도시한 블럭도이다.
도 4를 참조하면, 모바일 장치(1000)는 메모리(1100), 프로세싱 시스템(1200), 무선 송수신기(1300), 오디오 입출력 장치(1400), 디스플레이 장치(1600), 입력 장치(1700), 및 전원 공급부(1800)를 포함할 수 있다. 메모리(1100)는 복수개 일 수 있다. 본 발명의 실시 예와 같이, 두 개의 반도체 칩을 이용하여 큰 용량을 메모리를 형성할 수 있다. 모바일 장치(1000)는 부가 입출력 장치(1500)를 선택적으로 더 포함할 수 있다. 프로세싱 시스템(1200)은 본 발명의 실시 예들에 따른 반도체 패키지들 중 적어도 어느 하나를 포함할 수 있다. 본 발명의 실시 예들에 따른 반도체 패키지는 메모리(1100) 및 프로세싱 시스템(1200)이 적층된 것 일 수 있다. 모바일 장치(1000)는 가령 휴대폰이나 태블릿 컴퓨터에 적용될 수 있다.
도 5는 본 발명의 기술이 적용된 반도체 패키지를 포함하는 전자 시스템(2000)의 예를 보여주는 블럭도이다.
도 5를 참조하면, 전자 시스템(2000)은 제어기(2100), 입출력 장치(2200) 및 메모리(2300)를 포함할 수 있다. 상기 제어기(2100), 입출력 장치(2200) 및 메모리(2300)는 버스(2500, bus)를 통하여 결합될 수 있다. 상기 버스(2500)는 데이터들이 이동하는 통로라 할 수 있다. 예컨대, 상기 제어기(2100)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 동일한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 제어기(2100) 및 메모리(2300)는 본 발명에 따른 패키지 온 패키지 장치를 포함할 수 있다. 상기 입출력 장치(2200)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 메모리(2300)는 데이터를 저장하는 장치이다. 상기 메모리(2300)는 데이터 및/또는 상기 제어기(2100)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 메모리(2300)는 휘발성 기억 소자 및/또는 비휘발성 기억 소자를 포함할 수 있다. 또는, 상기 메모리(2300)는 플래시 메모리로 형성될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(2000)은 대용량의 데이터를 상기 기억 장치(1330)에 안정적으로 저장할 수 있다. 상기 전자 시스템(2000)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(2400)를 더 포함할 수 있다. 상기 인터페이스(2400)는 유무선 형태일 수 있다. 예컨대, 상기 인터페이스(2400)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 그리고, 도시되지 않았지만, 상기 전자 시스템(2000)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 그리고 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 6은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 메모리 카드를 보여주는 블럭도이다.
도 6을 참조하면, 메모리 카드는 하우징(3000) 내에 제어기(3100)와 메모리(3200)를 포함할 수 있다. 제어기(3100)와 메모리(3200)는 전기적인 신호를 교환할 수 있다. 예를 들어, 제어기(3100)의 명령에 따라서, 메모리(3200)와 제어기(3100)는 데이터를 주고받을 수 있다. 이에 따라, 메모리 카드는 메모리(3200)에 데이터를 저장하거나 또는 메모리(3200)로부터 데이터를 외부로 출력할 수 있다.
제어기(3100) 및/또는 메모리(3200)는 본 발명의 실시 예들에 따른 반도체 패키지를 포함할 수 있다. 예를 들어, 제어기(3100)는 시스템 인 패키지를 포함하고, 메모리(3200)는 멀티 칩 적층 패키지를 포함할 수 있다. 또는 제어기(3100) 및/또는 메모리(3200)가 적층형 패키지로 제공될 수 있다. 이러한 메모리 카드는 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다. 예를 들어, 메모리 카드는 멀티미디어 카드(multi media card; MMC) 또는 보안 디지털(secure digital; SD) 카드를 포함할 수 있다.

Claims (10)

  1. 캐비티가 형성된 패키지 기판;
    상기 캐비티 내부에 위치하고 수직적으로 적층되는 복수개의 반도체 칩들;
    상기 패키지 기판의 제 1 면 상에 위치하고 제 1 배선층을 포함하는 제 1 절연층; 및
    상기 제 1 면에 대항하는 제 2 면 상에 위치하고 제 2 배선층을 포함하는 제 2 절연층을 포함하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 복수개의 반도체 칩들은 접착층을 통해 서로 접착되는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 캐비티 내에 제공되고 상기 복수개의 반도체 칩들을 덮는 몰딩막을 더 포함하는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 패키지 기판은 코어부, 홀 및 기판 배선을 포함하되,
    상기 홀은 상기 패키지 기판을 관통하고, 상기 패키지 기판의 상기 제 1 면 및 상기 제 2 면을 연결하는 반도체 패키지.
  5. 제 4 항에 있어서,
    상기 기판 배선은 상기 패키지 기판의 상기 제 1 면, 상기 제 2 면 및 상기 홀 내에 형성되는 반도체 패키지.
  6. 제 5 항에 있어서,
    상기 복수개의 반도체 칩들은 상기 기판 배선, 제 1 배선층 및 제 2 배선층을 통해 서로 연결되는 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 복수개의 반도체 칩들의 높이는 상기 패키지 기판의 높이와 동일하거나 작게 제공되는 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 복수개의 반도체 칩들은 수직적으로 적층된 제 1 반도체 칩 및 제 2 반도체 칩을 포함하되,
    상기 제 1 반도체 칩은 상기 제 1 면에 인접한 제 1 활성층을 포함하고, 상기 제 2 반도체 칩은 상기 제 2 면에 인접한 제 2 활성층을 포함하는 반도체 패키지.
  9. 제 8 항에 있어서,
    상기 제 1 활성층은 상기 제 1 배선층과 연결되고,
    상기 제 2 활성층은 상기 제 2 배선층과 연결되는 반도체 패키지.
  10. 제 1 항에 있어서,
    상기 캐비티를 채우는 충진 절연막을 더 포함하는 반도체 패키지.
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