KR20220013703A - 전자부품 내장기판 - Google Patents

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KR20220013703A
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김송이
황미선
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Abstract

본 개시는 관통부를 갖는 코어층; 상기 관통부에 배치된 전자부품; 상기 코어층의 하면 상에 배치되며, 상기 관통부의 적어도 일부를 채우며, 상기 전자부품의 하면의 적어도 일부를 덮는 봉합재; 및 상기 코어층의 상면 상에 배치되며, 복수의 절연층과 복수의 배선층과 복수의 비아층을 포함하는 빌드업 구조체; 를 포함하는, 전자부품 내장기판에 관한 것이다.

Description

전자부품 내장기판{SUBSTRATE WITH ELECTRONIC COMPONENT EMBEDDED THEREIN}
본 개시는 전자부품 내장기판에 관한 것이다.
휴대폰을 비롯한 IT(Information Technology) 분야의 전자기기들이 경박 단소화 되면서, 이에 대한 기술적 요구에 부응하여 IC(Integrated Circuit) 등의 전자부품이 인쇄회로기판 내에 삽입되는 기술이 요구되고 있으며, 최근에는 다양한 방식으로 인쇄회로기판 내에 전자부품이 내장되는 기술이 개발되고 있다.
예를 들면, 캐비티 타입의 전자부품 내장기판을 그 예로 들 수 있다. 다만, 캐비티 타입의 전자부품 내장기판은 캐비티 가공을 위하여 스타퍼 역할을 수행할 수 있는 금속패턴이 필요하다. 이 경우, 신호 전달을 위해서는 전자부품의 백측에 금속패턴이 형성된 배선층 외에 별도의 백사이드 배선층이 더 필요하다. 또한, 금속패턴에 전자부품을 부착하기 위해서는 소정 두께의 DAF(Die Attach Film)과 같은 접착필름이 추가로 필요하며, 따라서 박형화에 한계가 있다.
본 개시의 여러 목적 중 하나는 박형화에 유리한 비대칭 형태의 전자부품 내장기판을 제공하는 것이다.
본 개시를 통하여 제안하는 여러 해결 수단 중 하나는 별도의 접착필름 없이 봉합재의 물성과 공정의 특성을 이용하여 전자부품을 부착하며, 또한 별도로 제작된 빌드업 구조체용 전구체를 일괄 적층 공정으로 도입하여, 박형화에 유리한 비대칭 형태의 전자부품 내장기판을 제공하는 것이다.
예를 들면, 일례에 따른 전자부품 내장기판은 관통부를 갖는 코어층; 상기 관통부에 배치된 전자부품; 상기 코어층의 하면 상에 배치되며, 상기 관통부의 적어도 일부를 채우며, 상기 전자부품의 하면의 적어도 일부를 덮는 봉합재; 및 상기 코어층의 상면 상에 배치되며, 복수의 절연층과 복수의 배선층과 복수의 비아층을 포함하는 빌드업 구조체; 를 포함하는 것일 수 있다.
또는, 일례에 따른 전자부품 내장기판은 관통부를 갖는 코어층; 상기 관통부에 배치된 전자부품; 상기 전자부품의 적어도 일부를 매립하는 봉합재; 및 상기 코어층 상에 배치되며, 복수의 절연층과 복수의 배선층과 복수의 비아층을 포함하는 빌드업 구조체; 를 포함하며, 상기 복수의 비아층 중 어느 하나인 제1비아층의 비아 및 상기 복수의 비아층 중 다른 하나인 제2비아층의 비아는 서로 반대 방향의 테이퍼 형상을 갖는 것일 수도 있다.
본 개시의 여러 효과 중 하나로 박형화에 유리한 비대칭 형태의 전자부품 내장기판을 제공할 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도 3은 전자부품 내장기판의 일례를 개략적으로 나타낸 단면도다.
도 4는 도 3의 전자부품 내장기판의 개략적인 Ⅰ-Ⅰ' 절단 평면도다.
도 5 내지 도 9는 도 3의 전자부품 내장기판의 제조 일례를 개략적으로 나타낸 공정 단면도들이다.
도 10은 전자부품 내장기판의 다른 일례를 개략적으로 나타낸 단면도다.
도 11은 도 10의 전자부품 내장기판의 개략적인 Ⅱ-Ⅱ' 절단 평면도다.
도 12 내지 도 16은 도 10의 전자부품 내장기판의 제조 일례를 개략적으로 나타낸 공정 단면도들이다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 전자부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함된다. 다만, 이에 한정되는 것은 아니고, 이러한 칩 외에도 기타 다른 형태의 칩 관련부품이 포함될 수도 있다. 또한, 이들 칩 관련부품이 서로 조합될 수도 있다. 칩 관련부품(1020)은 상술한 칩을 포함하는 패키지 형태일 수도 있다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련부품(1020)과 조합되어 패키지 형태로 제공될 수도 있다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함된다. 다만, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 칩 부품 형태의 수동소자 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련부품(1020) 및/또는 네트워크 관련부품(1030)과 조합되어 패키지 형태로 제공될 수도 있다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 전자부품을 포함할 수 있다. 다른 전자부품의 예를 들면, 카메라 모듈(1050), 안테나 모듈(1060), 디스플레이(1070), 배터리(1080) 등이 있다. 다만, 이에 한정되는 것은 아니고, 오디오 코덱, 비디오 코덱, 전력 증폭기, 나침반, 가속도계, 자이로스코프, 스피커, 대량 저장 장치(예컨대, 하드디스크 드라이브), CD(compact disk), DVD(digital versatile disk) 등일 수도 있다. 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 전자부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도면을 참조하면, 전자기기는, 예를 들면, 스마트폰(1100)일 수 있다. 스마트폰(1100)의 내부에는 마더보드(1110)가 수용되어 있으며, 이러한 마더보드(1110)에는 다양한 전자부품(1120)들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라 모듈(1130) 및/또는 스피커(1140) 등이 내부에 수용되어 있다. 전자부품(1120) 중 일부는 상술한 칩 관련부품일 수 있으며, 예를 들면, 전자부품 내장기판 (1121)일 수 있으나, 이에 한정되는 것은 아니다. 전자부품 내장기판(1121)은 다층 인쇄회로기판 내에 전자부품이 내장된 형태일 수 있으나, 이에 한정되는 것은 아니다. 한편, 전자기기는 반드시 스마트폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
도 3은 전자부품 내장기판의 일례를 개략적으로 나타낸 단면도다.
도 4는 도 3의 전자부품 내장기판의 개략적인 Ⅰ-Ⅰ' 절단 평면도다.
도면을 참조하면, 일례에 따른 전자부품 내장기판(100A)은 제1관통부(110H)를 갖는 코어층(110), 코어층(110)의 상면 상에 배치되며 복수의 절연층(141a, 141b, 141c)과 복수의 배선층(142a, 142b, 142c, 142d)과 복수의 비아층(143a, 143b, 143c)을 포함하며 제1관통부(110H)와 연결된 제2관통부(140H)를 갖는 빌드업 구조체(140), 제1 및 제2관통부(110H, 140H)에 배치된 전자부품(120), 및 코어층(110)의 하면 상에 배치되며 제1 및 제2관통부(110H, 140H) 각각의 적어도 일부를 채우며 전자부품(120)의 하면의 적어도 일부를 덮는 봉합재(130)을 포함한다.
예를 들면, 일례에 따른 전자부품 내장기판(100A)은, 후술하는 공정에서와 같이, 전자부품(120)이 코어층(110)의 제1관통홀(110H) 내의 봉합재(130)에 가열 공정 등으로 부착된 적층체에, 제2관통부(140H)를 갖는 빌드업 구조체(140)의 전구체인 적층체를 일괄 적층하여 제조할 수 있다. 이 경우, 별도의 접착필름 및 별도의 스타퍼용 금속패턴 없이 전자부품(120)을 봉합재(130)에 매립할 수 있고, 전자부품(120)을 제1관통부(110H)뿐만 아니라 제2관통부(140H)에도 배치할 수 있는바, 박형화에 유리한 비대칭 형태의 전자부품 내장기판(100A)을 제공할 수 있다. 더불어, 전체 두께를 낮추어서, 기판의 상부와 하부 사이의 중심축을 전자부품(120)에 가깝게 할 수 있으며, 또한 전자부품(120)의 기판 내에서 차지하는 면적 비율이 증가할 수 있는바, 워피지 개선에 유리할 수 있다.
한편, 일례에 따른 전자부품 내장기판(100A)은 복수의 배선층(142a, 142b, 142c, 142d) 중 제4배선층(142d)의 적어도 일부를 전자부품(120)과 연결하는 제1배선비아(Va)를 더 포함할 수 있다. 제1배선비아(Va)는 복수의 절연층(141a, 141b, 141c) 중 제2 및 제3절연층(141b, 141c)을 관통할 수 있으며, 전자부품(120)과 빌드업 구조체(140) 사이를 채우는 봉합재(130)의 적어도 일부를 더 관통할 수 있다. 즉, 제1배선비아(Va)는 적층체의 일괄 적층 후에 형성될 수 있는바, 제2 및 제3절연층(141b, 141c)과 봉합재(130)의 적어도 일부를 일괄로 관통할 수 있다.
한편, 일례에 따른 전자부품 내장기판(100A)은, 후술하는 공정의 결과, 복수의 비아층(143a, 143b, 143c) 중 제1 및 제2비아층(143a, 143b) 각각의 비아가 복수의 비아층(143a, 143b, 143c) 중 제3비아층(143c)의 비아와 반대 방향의 테이퍼 형상을 가질 수 있다. 이러한 관점에서, 제1배선비아(Va)는 복수의 비아층(143a, 143b, 143c) 중 제3비아층(143c)과는 동일한 방향의 테이퍼 형상을 가질 수 있으며, 제1 및 제2비아층(143a, 143b)과는 반대 방향의 테이퍼 형상을 가질 수 있다. 제1배선비아(Va)는 제2 및 제3절연층(141b, 141c)과 봉합재(130)의 적어도 일부를 일괄로 관통하여 형성되는바, 복수의 절연층(141a, 141b, 141c)을 각각 관통하는 복수의 비아층(143a, 143b, 143c) 각각의 비아보다 높이가 클 수 있다.
한편, 일례에 따른 전자부품 내장기판(100A)은 봉합재(130)의 하면 상에 배치된 백사이드 배선층(132)을 더 포함할 수 있다. 이와 같이, 일례에서는 전자부품(120)의 백면이 봉합재(130)에 직접 부착될 수 있으며, 봉합재(130)의 하면에는 별도의 스타퍼용 금속패턴 없이 백사이드 배선층(132)이 배치될 수 있다. 따라서, 불필요한 층 수를 줄일 수 있는바, 결과적으로 보다 박형화를 도모할 수 있다.
한편, 일례에 따른 전자부품 내장기판(100A)은 복수의 배선층(142a, 142b, 142c, 142d) 중 제1배선층(142a)의 적어도 일부를 백사이드 배선층(132)과 연결하는 제2배선비아(Vb)를 더 포함할 수 있다. 제2배선비아(Vb)는 코어층(110)을 관통하며, 코어층(110)의 하면을 덮는 봉합재(130)의 적어도 일부를 더 관통할 수 있다. 이와 같이, 일례에서는 제2배선비아(Vb)가 상술한 일괄 적층 후에 형성될 수 있는바, 코어층(110)과 봉합재(130)의 적어도 일부를 일괄로 관통할 수 있으며, 제1 및 제2배선비아(Va, Vb)는 서로 반대 방향의 테이퍼 형상을 가질 수 있다.
한편, 일례에 따른 전자부품 내장기판(100A)은 봉합재(130)의 하면 상에 배치되며 백사이드 배선층(132)의 적어도 일부를 각각 노출시키는 복수의 제1개구를 갖는 제1패시베이션층(150), 및/또는 빌드업 구조체(140) 상에 배치되며 복수의 배선층(142a, 142b, 142c, 142d) 중 제4배선층(142d)의 적어도 일부를 각각 노출시키는 복수의 제2개구를 갖는 제2패시베이션층(160)을 더 포함할 수 있다. 이들을 통하여 내부 구성요소를 물리적 화학적 손상 등으로부터 보호할 수 있다.
한편, 일례에 따른 전자부품 내장기판(100A)은 제1패시베이션층(150)의 복수의 제1개구 상에 각각 배치되며 노출된 백사이드 배선층(132)과 각각 연결된 복수의 제1전기연결금속(155), 및/또는 제2패시베이션층(160)의 복수의 제2개구 상에 각각 배치되며 노출된 제4배선층(142d)과 각각 연결된 복수의 제2전기연결금속(165)을 더 포함할 수 있다. 복수의 제1전기연결금속(155)을 통하여 전자부품 내장기판(100A)이 메인보드나 추가적인 BGA(Ball Grid Array) 기판 등의 다른 인쇄회로기판에 실장될 수 있다. 또한, 복수의 제2전기연결금속(165)을 통하여 제2패시베이션층(160) 상에 표면실장 부품(170)이 표면실장 될 수 있다.
이하에서는, 도면을 참조하여 일례에 따른 전자부품 내장기판(100A)의 구성요소에 대하여 보다 자세히 설명한다.
코어층(110)은 구체적인 재료에 따라 전자부품 내장기판(100A)의 강성을 보다 개선시킬 수 있으며, 봉합재(130)의 두께 균일성 확보 등의 역할을 수행할 수 있다. 코어층(110)은 이를 관통하는 제1관통부(110H)를 가진다. 제1관통부(110H)는 네 측부가 모두 막힌 닫힌 공간일 수 있으나, 필요에 따라서는 일부 영역에서 불연속적인 부분, 예컨대 외부로 열린 부분이 존재할 수도 있다. 필요에 따라서는, 제1관통부(110H)가 다수 개로 존재할 수도 있으며, 각각에 서로 동일하거나 상이한 전자부품(120)이 배치될 수도 있다. 코어층(110)의 두께는 복수의 절연층(141a, 141b, 141c) 각각의 두께보다 두꺼울 수 있다. 코어층(110)의 두께는 전자부품(120)의 두께보다 얇을 수 있다. 코어층(110)의 재료로는 절연물질이 사용될 수 있으며, 절연물질로는 에폭시 수지와 같은 열경화성 수지나 폴리이미드와 같은 열가소성 수지를 이용할 수 있다. 또한, 이들 수지에 실리카 등의 무기필러와 유리섬유 등의 보강재가 포함된 것을 이용할 수도 있다. 예를 들면, 프리프레그(prepreg)가 이용될 수 있으나, 이에 한정되는 것은 아니다.
전자부품(120)은 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC: Integrated Circuit) 다이일 수 있다. 예를 들면, 전자부품(120)은 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 필드 프로그램어블 게이트 어레이(FPGA), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 프로세서칩, 구체적으로는 어플리케이션 프로세서(AP: Application Processor)일 수 있으나, 이에 한정되는 것은 아니며, 그 외에도 기타 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리나, 아날로그-디지털 컨버터, 또는 ASIC(application-specific IC) 등의 로직 등일 수도 있다. 필요에 따라서는, 전자부품(120)은 칩 형태의 수동부품, 예를 들면, 칩 형태의 인덕터나 칩 형태의 커패시터 등일 수도 있다. 전자부품(120)은 접속패드(120P)가 배치된 면이 상부를 향하도록, 그리고 그 반대측 면이 하부를 향하도록 배치될 수 있다. 전자부품(120)의 접속패드(120P)는 구리(Cu), 알루미늄(Al) 등의 금속물질을 포함할 수 있으며, 제1배선비아(Va)와 연결될 수 있다. 전자부품(120)은 별도의 접착필름 없이 봉합재(130)에 직접 부착될 수 있으며, 그 결과 백면이 봉합재(130)와 물리적으로 접할 수 있다.
봉합재(130)는 코어층(110)의 하면 상에 배치되어 코어층(110)과 전자부품(120) 각각의 하면을 덮을 수 있다. 또한, 봉합재(130)는 제1관통부(110H) 및 제2관통부(140H) 각각의 적어도 일부를 채울 수 있으며, 그 결과 전자부품(120)의 상면 및 측면 각각의 적어도 일부도 덮을 수 있다. 예를 들면, 봉합재(130)는 전자부품(120)의 상면과 하면과 측면의 각각의 적어도 일부와 물리적으로 접할 수 있다. 봉합재(130)의 재료로는 절연물질이 사용될 수 있으며, 절연물질로는 에폭시 수지와 같은 열경화성 수지나 폴리이미드와 같은 열가소성 수지를 이용할 수 있다. 또한, 이들 수지에 실리카 등의 무기필러가 포함된 것을 이용할 수도 있다. 예를 들면, 봉합재(130)의 재료로는 ABF(Ajinomoto Build-up Film)가 이용될 수 있다. ABF는 RCC(Resin Coated Copper) 형태로 제공될 수 있으나, 이에 한정되는 것은 아니다. 필요에 따라서는, PIE(Photo Image-able Dielectric) 등의 감광성 재료가 이용될 수도 있다.
백사이드 배선층(132)은 봉합재(130)의 하면 상에 배치될 수 있다. 백사이드 배선층(132)의 재료로는 금속물질이 사용될 수 있으며, 금속물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등을 이용할 수 있다. 백사이드 배선층(132)은 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드 패턴, 파워 패턴, 신호 패턴 등을 포함할 수 있다. 이들 패턴은 각각 라인(line), 플레인(plane), 또는 패드(pad) 형태를 가질 수 있다. 백사이드 배선층(132)은 각각 AP(Additive Process), SAP(Semi AP), MSAP(Modified SAP), TT(Tenting) 등의 도금 공정으로 형성될 수 있으며, 그 결과 각각 무전해 도금층인 시드층과 이러한 시드층을 기초로 형성되는 전해 도금층을 포함할 수 있다. 봉합재(130)가 RCC 형태로 제공되는 경우, 백사이드 배선층(132)은 동박 등의 금속박을 더 포함할 수 있으며, 필요에 따라서 금속박의 표면에는 프라이머 수지가 존재할 수도 있다.
빌드업 구조체(140)는 전자부품 내장기판(100A)에 다양한 배선 경로를 제공할 수 있다. 빌드업 구조체(140)는 코어층(110)의 상면 상에 배치될 수 있다. 빌드업 구조체(140)는 복수의 절연층(141a, 141b, 141c)과 복수의 배선층(142a, 142b, 142c, 142d)과 복수의 비아층(143a, 143b, 143c)을 포함한다. 또한, 빌드업 구조체(140)는 복수의 절연층(141a, 141b, 141c) 중 제1절연층(141a)을 관통하는 제2관통부(140H)를 가진다. 필요에 따라서는, 제2관통부(140H)는 복수의 절연층(141a, 141b, 141c) 중 제2절연층(141b)을 더 관통할 수도 있다. 제2관통부(140H)는 네 측부가 모두 막힌 닫힌 공간일 수 있으나, 필요에 따라서는 일부 영역에서 불연속적인 부분, 예컨대 외부로 열린 부분이 존재할 수도 있다. 제2관통부(140H)는 제1관통부(110H)와 연결될 수 있다. 따라서, 제1관통부(110H)가 다수 개로 존재하는 경우, 제2관통부(140H)도 다수 개로 존재할 수 있다. 제2관통부(140H)의 측부는 단차를 가질 수 있다. 예를 들면, 제2관통부(140H)는 서로 다른 면적을 갖는 복수의 영역을 포함할 수 있다.
복수의 절연층(141a, 141b, 141c)은 순차적으로 적층된 제1절연층(141a), 제2절연층(141b), 및 제3절연층(141c)을 포함한다. 복수의 절연층(141a, 141b, 141c)의 재료로는 절연물질이 사용될 수 있으며, 절연물질로는 에폭시 수지와 같은 열경화성 수지나 폴리이미드와 같은 열가소성 수지를 이용할 수 있다. 또한, 이들 수지에 실리카 등의 무기필러와 유리섬유 등의 보강재가 포함된 것을 이용할 수도 있다. 예를 들면, 복수의 절연층(141a, 141b, 141c)의 재료로는 프리프레그가 이용될 수 있으나, 이에 한정되는 것은 아니며, 유리섬유 등의 보강재는 포함하지 않는 재료, 예를 들면, ABF 등이 이용될 수도 있다. 필요에 따라서는, PID(Photo Image-able Dielectric)과 같은 감광성 절연재료가 이용될 수도 있다.
복수의 배선층(142a, 142b, 142c, 142d)은 제1절연층(141a)의 하면 상에 배치된 제1배선층(142a), 제2절연층(141b)의 하면 상에 배치되며 제1절연층(141a)에 매립된 제2배선층(142b), 제3절연층(141c)의 하면 상에 배치되며 제2절연층(141b)에 매립된 제3배선층(142c), 및 제3절연층(141c)의 상면 상에 배치된 제4배선층(141d)을 포함한다. 복수의 배선층(142a, 142b, 142c, 142d)의 재료로는 금속물질이 사용될 수 있으며, 금속물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등을 이용할 수 있다. 복수의 배선층(142a, 142b, 142c, 142d)은 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드 패턴, 파워 패턴, 신호 패턴 등을 포함할 수 있다. 이들 패턴은 각각 라인, 플레인, 또는 패드 형태를 가질 수 있다. 복수의 배선층(142a, 142b, 142c, 142d)은 AP, SAP, MSAP, TT 등의 도금 공정으로 형성될 수 있으며, 그 결과 각각 무전해 도금층인 시드층과 이러한 시드층을 기초로 형성되는 전해 도금층을 포함할 수 있다. 복수의 절연층(141a, 141b, 141c)으로 RCC를 이용하는 경우, 최하측에 동박 등의 금속박을 더 포함할 수 있으며, 필요에 따라서는 금속박의 표면에 형성된 프라이머 수지를 더 포함할 수도 있다.
복수의 비아층(143a, 143b, 143c)은 제1절연층(141a)을 관통하며 제1 및 제2배선층(142a, 142b)을 전기적으로 연결하는 제1비아층(143a), 제2절연층(141b)을 관통하며 제2 및 제3배선층(142b, 142c)을 전기적으로 연결하는 제2비아층(143b), 및 제3절연층(141c)을 관통하며 제3 및 제4배선층(142c, 142d)을 전기적으로 연결하는 제3비아층(143c)을 포함한다. 복수의 비아층(143a, 143b, 143c)의 재료로는 금속물질이 사용될 수 있으며, 금속물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등을 이용할 수 있다. 복수의 비아층(143a, 143b, 143c)은 설계 디자인에 따라서 신호용 비아, 그라운드용 비아, 파워용 비아 등을 포함할 수 있다. 복수의 비아층(143a, 143b, 143c)의 비아는 각각 비아홀이 금속물질로 완전히 충전된 것일 수 있고, 또는 금속물질이 비아홀의 벽면을 따라 형성된 것일 수도 있다. 복수의 비아층(143a, 143b, 143c)도 도금 공정, 예를 들면, AP, SAP, MSAP, TT 등의 공정으로 형성될 수 있으며, 무전해 도금층인 시드층과 이러한 시드층을 기초로 형성되는 전해 도금층을 포함할 수 있다. 제1 및 제2비아층(143a, 143b) 각각의 비아는 하면의 폭이 상면이 폭보다 큰 테이퍼 형상을 가질 수 이으며, 제3비아층(143c)의 비아는 상면의 폭이 하면의 폭보다 큰 테이퍼 형상을 가질 수 있다.
제1배선비아(Va)는 제2 및 제3절연층(141b, 141c)과 봉합재(130)의 적어도 입루를 일괄로 관통한다. 제1배선비아(Va)는 제4배선층(142d)과 접속패드(120P)를 서로 전기적으로연결할 수 있다. 제1배선비아(Va)는 복수 개로 존재할 수 있다. 제1배선비아(Va)의 재료로는 금속물질이 사용될 수 있으며, 금속물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등을 이용할 수 있다. 제1배선비아(Va)는 설계 디자인에 따라서 신호용 배선비아, 그라운드용 배선비아, 파워용 배선비아 등을 포함할 수 있다. 제1배선비아(Va)는 각각 비아홀이 금속물질로 완전히 충전된 것일 수 있고, 또는 금속물질이 비아홀의 벽면을 따라 형성된 것일 수도 있다. 제1배선비아(Va)는 도금 공정, 예를 들면, AP, SAP, MSAP, TT 등의 공정으로 형성될 수 있으며, 무전해 도금층인 시드층과 이러한 시드층을 기초로 형성되는 전해 도금층을 포함할 수 있다. 제1배선비아(Va)는 상면의 폭이 하면의 폭보다 큰 테이퍼 형상을 가질 수 있다.
제2배선비아(Vb)는 코어층(110)과 봉합재(130)의 적어도 입루를 일괄로 관통한다. 제2배선비아(Vb)는 제1배선층(142a)과 백사이드 배선층(132)을 서로 전기적으로 연결할 수 있다. 제2배선비아(Vb)는 복수 개로 존재할 수 있다. 제2배선비아(Vb)의 재료로는 금속물질이 사용될 수 있으며, 금속물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등을 이용할 수 있다. 제2배선비아(Vb)는 설계 디자인에 따라서 신호용 배선비아, 그라운드용 배선비아, 파워용 배선비아 등을 포함할 수 있다. 제2배선비아(Vb)는 각각 비아홀이 금속물질로 완전히 충전된 것일 수 있고, 또는 금속물질이 비아홀의 벽면을 따라 형성된 것일 수도 있다. 제2배선비아(Vb)는 도금 공정, 예를 들면, AP, SAP, MSAP, TT 등의 공정으로 형성될 수 있으며, 무전해 도금층인 시드층과 이러한 시드층을 기초로 형성되는 전해 도금층을 포함할 수 있다. 제2배선비아(Vb)는 하면의 폭이 상면의 폭보다 큰 테이퍼 형상을 가질 수 있다.
제1 및 제2패시베이션층(150, 160)은 내부 구성요소를 외부의 물리적 화학적 손상 등으로부터 보호할 수 있다. 제1 및 제2패시베이션층(150, 160)은 각각 복수의 제1 및 제2개구를 가질 수 있다. 복수의 제1개구는 각각 백사이드 배선층(132)의 적어도 일부를 노출시킬 수 있다. 복수의 제2개구는 각각 제4배선층(142d)의 적어도 일부를 노출시킬 수 있다. 제1 및 제2패시베이션층(150, 160)의 재료는 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합된 재료, 예를 들면, ABF가 사용될 수 있으나, 이에 한정되는 것은 아니다.
복수의 제1 및 제2전기연결금속(155, 165)은 제1 및 제2패시베이션층(150, 160)의 복수의 제1 및 제2개구 상에 각각 배치된다. 복수의 제1전기연결금속은 각각 노출된 백사이드 배선층(132)과 전기적으로 연결될 수 있다. 복수의 제2전기연결금속(165)은 각각 노출된 제4배선층(142d)과 전기적으로 연결될 수 있다. 복수의 제1전기연결금속(155)은 전자부품 내장기판(100A)을 외부와 물리적 및/또는 전기적으로 연결시킬 수 있다. 예를 들면, 전자부품 내장기판(100A)은 이를 통하여 전자기기의 메인보드나 다른 BGA 기판 등에 실장 될 수 있다. 복수의 제2전기연결금속(165)은 전자부품 내장기판(100A)을 이에 표면실장 배치되는 부품(170)과 물리적 및/또는 전기적으로 연결시킬 수 있다. 복수의 제1 및 제2전기연결금속(155, 165)은 각각 주석(Sn) 또는 주석(Sn)을 포함하는 합금, 예를 들면, 솔더 등으로 형성될 수 있으나, 이에 한정되는 것은 아니다. 복수의 제1 및 제2전기연결금속(155, 165)은 각각 랜드(land), 볼(ball), 핀(pin) 등일 수 있다.
표면실장 부품(170)은 각각 능동부품 및/또는 수동부품일 수 있다. 능동부품으로는 전자부품(120)에 대하여 설명한 상술한 IC 다이 등을 그 예로 들 수 있다. 수동부품으로는 MLCC(Multi-Layer Ceramic Capacitor)와 같은 칩 형태의 커패시터, PI(Power Inductor)와 같은 칩 형태의 인덕터 등을 그 예로 들 수 있다. 필요에 따라서, 제2패시베이션층(160) 상에는 표면실장 부품(170)을 덮는 몰딩재가 더 배치될 수 있으며, 몰딩재는 공지의 EMC(Epoxy Molding Compound)일 수 있으나, 이에 한정되는 것은 아니다. 표면실장 부품(170)이 더 배치되는 경우, 전자부품 내장기판(100A)은 패키지 모듈, 예컨대 SiP(System in Package)로 활용될 수 있다.
도 5 내지 도 9는 도 3의 전자부품 내장기판의 제조 일례를 개략적으로 나타낸 공정 단면도들이다.
도 5를 참조하면, 먼저 적어도 일면에 금속박(m1)이 배치된 캐리어(210)를 준비한다. 그 후, 금속박(m1) 상에 제3절연층(141c)을 형성한다. 다음으로, 제3절연층(141c) 상에 도금 공정으로 제3배선층(142c)을 형성하고, 제3절연층(141c) 상에 제3배선층(142c)을 매립하는 제2절연층(141b)을 형성하고, 레이저 드릴 등으로 비아홀을 가공한 후, 도금 공정으로 제2배선층(142b)과 제3비아층(143b)을 형성한다. 이 과정에서, 제2절연층(141b) 상에 금속패턴(M)도 형성한다. 또한, 제2절연층(141b) 상에 제2배선층(142b)과 금속패턴(M)을 매립하는 제1절연층(141)을 형성하고, 레이저 드릴 등으로 비아홀을 가공한 후, 도금 공정으로 제1배선층(142a)과 제1비아층(143a)을 형성한다. 다음으로, 블라스트 가공으로 제2관통부(140H)의 제1영역(140Ha)를 형성하고, 또한 에칭 공정으로 금속패턴(M)을 제거하여 제2관통부(140H)의 제2영역(140Hb)을 형성한다. 즉, 이 과정에서 제2관통부(140H)는 평면 상에서 제1평면적을 갖는 제1영역(140Ha)과 평면 상에서 제1평면적보다 큰 제2평면적을 갖는 제2영역(140Hb)을 포함할 수 있다. 제2관통부(140H)의 제1영역(140Ha)는 후술하는 공정에서와 같이 제1관통부(110H)와 연결될 수 있다. 일련의 과정을 통하여, 빌드업 구조체(140)를 위한 제1전구체(SA)가 제조될 수 있다.
도 6을 참조하면, 먼저 코어층(110)을 준비하고, 레이저 가공이나 기계적 가공 등으로 코어층(110)을 관통하는 제1관통부(110H)를 형성한다. 다음으로, 코어층(110)의 하면에 금속박(m2)을 갖는 봉합재(130)을 부착한다. 봉합재(130)는 미경화 상태의 열경화성 소재일 수 있으며, 코어층(110)과 가접될 수 있다. 다음으로, 전자부품(120)을 제1관통부(110H) 내의 봉합재(130) 상에 부착한다. 전자부품(120)의 부착을 위해서는 가열 공정을 이용할 수 있다. 가열 과정에서 미경화된 봉합재(130)의 점도가 최저 점도가 되는 등 점성이 부여될 수 있다. 가열 공정에 의하여 전자부품(120)의 백면에 봉합재(130)에 점착될 수 있다. 일련의 과정을 통하여, 코어층(110)을 포함하는 제2전구체(SB)가 제조될 수 있다.
도 7을 참조하면, 제1전구체(SA)와 제2전구체(SB)을 일괄 적층한다. 이때, 봉합재(130)가 제1관통부(110H)와 제2관통부(140H)를 채울 수 있다. 필요한 경우, 적층 과정에서 봉합재(130)의 유동성을 높이기 위하여 추가로 가열 공정을 수행할 수 있다. 적층 후에는, 미경화 또는 반경화 상태의 재료들을 가열 등으로 경화시킬 수 있다. 다음으로, 적층체로부터 캐리어(210)를 제거하고, 레이저 가공으로 적층체에 비아홀을 형성하고, 도금 공정으로 제4배선층(142d)과 백사이드 배선층(132)과 제3비아층(143c)과 제1 및 제2배선비아(Va, Vb)를 형성한다. 또한, 필요에 따라서 제1 및 제2패시베이션층(150, 160) 등을 더 형성한다. 일련의 과정을 통하여 상술한 일례에 따른 전자부품 내장기판(100A)이 제조될 수 있으며, 그 외에 중복되는 내용은 생략한다.
한편, 도 8 및 도 9를 참조하면, 필요에 따라서는 제1관통부(110H) 및 제2관통부(140H)의 충진성 확보를 위하여 보조 봉합재(135a, 135b)를 일괄 적층 과정에 도입할 수도 있다. 보조 봉합재(135a, 135b)는 제1관통부(110H) 및 제2관통부(140H) 각각의 적어도 일부를 채울 수 있다. 즉, 봉합재(130)는 결과적으로 복수 층으로 구성될 수도 있다. 보조 봉합재(135a, 135b)는 봉합재(130)와 동일한 재료를 포함할 수 있으며, 또는 다른 종류의 NCF(Non Conductive Film)를 포함할 수도 있다. 보조 봉합재(135a, 135b)의 크기는 도면에서와 같이 다양할 수 있다.
도 10은 전자부품 내장기판의 다른 일례를 개략적으로 나타낸 단면도다.
도 11은 도 10의 전자부품 내장기판의 개략적인 Ⅱ-Ⅱ' 절단 평면도다.
도면을 참조하면, 다른 일례에 따른 전자부품 내장기판(100B)은, 상술한 일례에 따른 전자부품 내장기판(100A)과 비교하여, 빌드업 구조체(140)가 제2관통부(140H)를 갖지 않으며, 제1배선층(142a)과 제1비아층(143a)이 생략된다. 이때, 코어층(110)의 두께는 전자부품(120)의 두께보다 두꺼울 수 있다. 즉, 전자부품(120)이 제1관통부(110H)에 충분히 배치될 수 있는바, 빌드업 구조체(140)에는 별도의 관통부가 형성되지 않을 수 있으며, 따라서 공정의 간소화가 가능하다.
구체적으로, 다른 일례에 따른 전자부품 내장기판(100B)은 제1관통부(110H)를 갖는 코어층(110), 코어층(110)의 상면 상에 배치되며 복수의 절연층(141a, 141b, 141c)과 복수의 배선층(142b, 142c, 142d)과 복수의 비아층(143b, 143c)을 포함하는 빌드업 구조체(140), 제1관통부(110H)에 배치된 전자부품(120), 및 코어층(110)의 하면 상에 배치되며 제1관통부(110H)의 적어도 일부를 채우며 전자부품(120)의 하면의 적어도 일부를 덮는 봉합재(130)을 포함한다.
예를 들면, 다른 일례에 따른 전자부품 내장기판(100B)은, 후술하는 공정에서와 같이, 전자부품(120)이 코어층(110)의 제1관통홀(110H) 내의 봉합재(130)에 가열 공정 등으로 부착된 적층체에, 빌드업 구조체(140)의 전구체인 적층체를 일괄 적층하여 제조할 수 있다. 이 경우, 별도의 접착필름 및 별도의 스타퍼용 금속패턴 없이 전자부품(120)을 봉합재(130)에 매립할 수 있는바, 박형화에 유리한 비대칭 형태의 전자부품 내장기판(100B)을 제공할 수 있다. 더불어, 전체 두께를 낮추어서, 기판의 상부와 하부 사이의 중심축을 전자부품(120)에 가깝게 할 수 있으며, 또한 전자부품(120)의 기판 내에서 차지하는 면적 비율이 증가할 수 있는바, 워피지 개선에 유리할 수 있다.
한편, 다른 일례에 따른 전자부품 내장기판(100B)은 복수의 배선층(142b, 142c, 142d) 중 제4배선층(142d)의 적어도 일부를 전자부품(120)과 연결하는 제1배선비아(Va)를 더 포함할 수 있다. 제1배선비아(Va)는 복수의 절연층(141a, 141b, 141c)을 모두 관통할 수 있으며, 전자부품(120)과 빌드업 구조체(140) 사이를 채우는 봉합재(130)의 적어도 일부를 더 관통할 수 있다. 즉, 제1배선비아(Va)는 적층체의 일괄 적층 후에 형성될 수 있는바, 복수의 절연층(141a, 141b, 141c)과 봉합재(130)의 적어도 일부를 일괄로 관통할 수 있다.
한편, 다른 일례에 따른 전자부품 내장기판(100B)은, 후술하는 공정의 결과, 복수의 비아층(143b, 143c) 중 제2비아층(143b)의 비아와 복수의 비아층(143b, 143c) 중 제3비아층(143c)의 비아가 서로 반대 방향의 테이퍼 형상을 가질 수 있다. 이러한 관점에서, 제1배선비아(Va)는 복수의 비아층(143b, 143c) 중 제3비아층(143c)과는 동일한 방향의 테이퍼 형상을 가질 수 있으며, 제2비아층(143b)과는 반대 방향의 테이퍼 형상을 가질 수 있다. 제1배선비아(Va)는 복수의 절연층(141a, 141b, 141c)과 봉합재(130)의 적어도 일부를 일괄로 관통하여 형성되는바, 복수의 비아층(143b, 143c) 각각의 비아보다 높이가 클 수 있다.
한편, 다른 일례에 따른 전자부품 내장기판(100B)은 봉합재(130)의 하면 상에 배치된 백사이드 배선층(132)을 더 포함할 수 있다. 이와 같이, 전자부품(120)의 백면이 봉합재(130)에 직접 부착될 수 있으며, 봉합재(130)의 하면에는 별도의 스타퍼용 금속패턴 없이 백사이드 배선층(132)이 배치될 수 있다. 따라서, 불필요한 층 수를 줄일 수 있는바, 보다 박형화를 도모할 수 있다.
한편, 다른 일례에 따른 전자부품 내장기판(100B)은 복수의 배선층(142b, 142c, 142d) 중 제2배선층(142b)의 적어도 일부를 백사이드 배선층(132)과 연결하는 제2배선비아(Vb)를 더 포함할 수 있다. 제2배선비아(Vb)는 코어층(110)을 관통하며, 코어층(110)의 하면을 덮는 봉합재(130)의 적어도 일부 및 복수의 절연층(141a, 141b, 141c) 중 제1절연층(141a)을 더 관통할 수 있다. 이와 같이, 제2배선비아(Vb)가 상술한 일괄 적층 후에 형성될 수 있는바, 코어층(110)과 봉합재(130)의 적어도 일부와 제1절연층(141a)을 일괄로 관통할 수 있다. 또한, 제1 및 제2배선비아(Va, Vb)는 서로 반대 방향의 테이퍼 형상을 가질 수 있다.
한편, 다른 일례에 따른 전자부품 내장기판(100B)은 봉합재(130)의 하면 상에 배치되며 백사이드 배선층(132)의 적어도 일부를 각각 노출시키는 복수의 제1개구를 갖는 제1패시베이션층(150), 및/또는 빌드업 구조체(140) 상에 배치되며 복수의 배선층(142b, 142c, 142d) 중 제4배선층(142d)의 적어도 일부를 각각 노출시키는 복수의 제2개구를 갖는 제2패시베이션층(160)을 더 포함할 수 있다. 이들을 통하여 내부 구성요소를 물리적 화학적 손상 등으로부터 보호할 수 있다.
한편, 다른 일례에 따른 전자부품 내장기판(100B)은 제1패시베이션층(150)의 복수의 제1개구 상에 각각 배치되며 노출된 백사이드 배선층(132)과 각각 연결된 복수의 제1전기연결금속(155), 및/또는 제2패시베이션층(160)의 복수의 제2개구 상에 각각 배치되며 노출된 제4배선층(142d)과 각각 연결된 복수의 제2전기연결금속(165)을 더 포함할 수 있다. 복수의 제1전기연결금속(155)을 통하여 전자부품 내장기판(100B)이 메인보드나 추가적인 BGA 기판 등의 다른 인쇄회로기판에 실장될 수 있다. 또한, 복수의 제2전기연결금속(165)을 통하여 제2패시베이션층(160) 상에 표면실장 부품(170)이 표면실장 될 수 있다.
그 외에 다른 내용은 상술한 바와 실질적으로 동일한바, 중복되는 내용은 생략한다.
도 12 내지 도 16은 도 10의 전자부품 내장기판의 제조 일례를 개략적으로 나타낸 공정 단면도들이다.
도 12를 참조하면, 먼저 적어도 일면에 금속박(m1)이 배치된 캐리어(210)를 준비한다. 그 후, 금속박(m1) 상에 제3절연층(141c)을 형성한다. 다음으로, 제3절연층(141c) 상에 도금 공정으로 제3배선층(142c)을 형성하고, 제3절연층(141c) 상에 제3배선층(142c)을 매립하는 제2절연층(141b)을 형성하고, 레이저 드릴 등으로 비아홀을 가공한 후, 도금 공정으로 제2배선층(142b)과 제3비아층(143b)을 형성한다. 또한, 제2절연층(141b) 상에 제2배선층(142b)을 매립하는 제1절연층(141)을 형성한다. 일련의 과정을 통하여, 빌드업 구조체(140)를 위한 제1전구체(SA)가 제조될 수 있으며, 다른 일례에서는 보다 간소화된 공정으로 제조할 수 있다.
도 13을 참조하면, 먼저 코어층(110)을 준비하고, 레이저 가공이나 기계적 가공 등으로 코어층(110)을 관통하는 제1관통부(110H)를 형성한다. 다음으로, 코어층(110)의 하면에 금속박(m2)을 갖는 봉합재(130)을 부착한다. 봉합재(130)는 미경화 상태의 열경화성 소재일 수 있으며, 코어층(110)과 가접될 수 있다. 다음으로, 전자부품(120)을 제1관통부(110H) 내의 봉합재(130) 상에 부착한다. 전자부품(120)의 부착을 위해서는 가열 공정을 이용할 수 있다. 가열 과정에서 미경화된 봉합재(130)의 점도가 최저 점도가 되는 등 점성이 부여될 수 있다. 가열 공정에 의하여 전자부품(120)의 백면에 봉합재(130)에 점착될 수 있다. 일련의 과정을 통하여, 코어층(110)을 포함하는 제2전구체(SB)가 제조될 수 있다.
도 14를 참조하면, 제1전구체(SA)와 제2전구체(SB)을 일괄 적층한다. 이때, 봉합재(130)가 제1관통부(110H)를 채울 수 있다. 필요한 경우, 적층 과정에서 봉합재(130)의 유동성을 높이기 위하여 추가로 가열 공정을 수행할 수 있다. 적층 후에는, 미경화 또는 반경화 상태의 재료들을 가열 등으로 경화시킬 수 있다. 다음으로, 적층체로부터 캐리어(210)를 제거하고, 레이저 가공으로 적층체에 비아홀을 형성하고, 도금 공정으로 제4배선층(142d)과 백사이드 배선층(132)과 제3비아층(143c)과 제1 및 제2배선비아(Va, Vb)를 형성한다. 또한, 필요에 따라서 제1 및 제2패시베이션층(150, 160) 등을 더 형성한다. 일련의 과정을 통하여 상술한 다른 일례에 따른 전자부품 내장기판(100A)이 제조될 수 있으며, 그 외에 중복되는 내용은 생략한다.
한편, 도 15 및 도 16을 참조하면, 필요에 따라서는 제1관통부(110H)의 충진성 확보를 위하여 보조 봉합재(135a, 135b)를 일괄 적층 과정에 도입할 수도 있다. 보조 봉합재(135a, 135b)는 제1관통부(110H)의 적어도 일부를 채울 수 있다. 즉, 봉합재(130)는 결과적으로 복수 층으로 구성될 수도 있다. 보조 봉합재(135a, 135b)는 봉합재(130)와 동일한 재료를 포함할 수 있으며, 또는 다른 종류의 NCF를 포함할 수도 있다. 보조 봉합재(135a, 135b)의 크기는 도면에서와 같이 다양할 수 있다.
본 개시에서 측부, 측면 등의 표현은 편의상 도면을 기준으로 좌/우 방향 또는 그 방향에서의 면을 의미하는 것으로 사용하였고, 상측, 상부, 상면 등의 표현은 편의상 도면을 기준으로 위 방향 또는 그 방향에서의 면을 의미하는 것으로 사용하였으며, 하측, 하부, 하면 등은 편의상 아래 방향 또는 그 방향에서의 면을 의미하는 것으로 사용하였다. 더불어, 측부, 상측, 상부, 하측, 또는 하부에 위치한다는 것은 대상 구성요소가 기준이 되는 구성요소와 해당 방향으로 직접 접촉하는 것뿐만 아니라, 해당 방향으로 위치하되 직접 접촉하지는 않는 경우도 포함하는 개념으로 사용하였다. 다만, 이는 설명의 편의상 방향을 정의한 것으로, 특허청구범위의 권리범위가 이러한 방향에 대한 기재에 의하여 특별히 한정되는 것이 아니며, 상/하의 개념 등은 언제든지 바뀔 수 있다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

Claims (16)

  1. 제1관통부를 갖는 코어층;
    상기 제1관통부에 배치된 전자부품;
    상기 코어층의 하면 상에 배치되며, 상기 제1관통부의 적어도 일부를 채우며, 상기 전자부품의 하면의 적어도 일부를 덮는 봉합재; 및
    상기 코어층의 상면 상에 배치되며, 복수의 절연층과 복수의 배선층과 복수의 비아층을 포함하는 빌드업 구조체; 를 포함하는,
    전자부품 내장기판.
  2. 제 1 항에 있어서,
    상기 봉합재는 상기 전자부품의 상면 및 측면 각각의 적어도 일부를 더 덮는,
    전자부품 내장기판.
  3. 제 2 항에 있어서,
    상기 봉합재는 상기 전자부품의 상면, 측면, 및 하면 각각의 적어도 일부와 물리적으로 접하는,
    전자부품 내장기판.
  4. 제 1 항에 있어서,
    상기 복수의 배선층 중 어느 하나인 제1배선층의 적어도 일부를 상기 전자부품과 연결하는 제1배선비아; 를 더 포함하며,
    상기 제1배선비아는 상기 복수의 절연층 중 적어도 하나와 상기 봉합재의 적어도 일부를 관통하는,
    전자부품 내장기판.
  5. 제 4 항에 있어서,
    상기 제1배선비아는 상기 복수의 비아층 각각의 비아보다 높이가 큰,
    전자부품 내장기판.
  6. 제 4 항에 있어서,
    상기 복수의 비아층 중 적어도 하나의 비아는 상기 제1배선비아와 동일한 방향의 테이퍼 형상을 가지며, 상기 복수의 비아층 중 다른 적어도 하나의 비아는 상기 제1배선비아와 반대 방향의 테이퍼 형상을 갖는,
    전자부품 내장기판.
  7. 제 4 항에 있어서,
    상기 봉합재의 하면 상에 배치된 백사이드 배선층; 및
    상기 복수의 배선층 중 다른 하나인 제2배선층의 적어도 일부를 상기 백사이드 배선층과 연결하는 제2배선비아; 를 더 포함하며,
    상기 제2배선비아는 상기 코어층과 상기 봉합재의 적어도 일부를 관통하는,
    전자부품 내장기판.
  8. 제 7 항에 있어서,
    상기 제1배선층은 상기 제2배선층보다 상측에 배치된,
    전자부품 내장기판.
  9. 제 7 항에 있어서,
    상기 제1 및 제2배선비아는 서로 반대 방향의 테이퍼 형상을 갖는,
    전자부품 내장기판.
  10. 제 7 항에 있어서,
    상기 제2배선비아는 상기 복수의 절연층 중 상기 제2배선층을 덮으며 상기 코어층과 접하는 절연층을 더 관통하는,
    전자부품 내장기판.
  11. 제 1 항에 있어서,
    상기 빌드업 구조체는 상기 복수의 절연층 중 적어도 하나를 관통하며 상기 제1관통부와 연결되는 제2관통부를 갖는,
    전자부품 내장기판.
  12. 제 11 항에 있어서,
    상기 제2관통부의 측부는 단차를 갖는,
    전자부품 내장기판.
  13. 제 11 항에 있어서,
    상기 제2관통부는 평면 상에서 제1평면적을 갖는 제1영역과 평면 상에서 상기 제1평면적보다 큰 제2평면적을 갖는 제2영역을 포함하며,
    상기 제2관통부의 제1영역은 상기 제1관통부와 연결된,
    전자부품 내장기판.
  14. 제 1 항에 있어서,
    상기 전자부품은 상면에 접속패드가 배치된 집적회로 다이를 포함하는,
    전자부품 내장기판.
  15. 관통부를 갖는 코어층;
    상기 관통부에 배치된 전자부품;
    상기 전자부품의 적어도 일부를 매립하는 봉합재; 및
    상기 코어층 상에 배치되며, 복수의 절연층과 복수의 배선층과 복수의 비아층을 포함하는 빌드업 구조체; 를 포함하며,
    상기 복수의 비아층 중 어느 하나인 제1비아층의 비아 및 상기 복수의 비아층 중 다른 하나인 제2비아층의 비아는 서로 반대 방향의 테이퍼 형상을 갖는,
    전자부품 내장기판.
  16. 제 15 항에 있어서,
    상기 제1비아층은 상기 제2비아층보다 상측에 배치되며,
    상기 제1비아층의 비아는 상면의 폭이 하면의 폭보다 크고,
    상기 제2비아층의 비아는 하면의 폭이 상면의 폭보다 큰,
    전자부품 내장기판.
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