KR20200059533A - 반도체 패키지 - Google Patents

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KR20200059533A
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Abstract

본 개시는 제1면 및 상기 제1면의 반대측인 제2면을 가지며, 제1재배선층을 포함하는 제1연결구조체; 상기 제1연결구조체의 제1면 상에 배치되며, 상기 제1재배선층과 전기적으로 연결된 제1접속패드를 갖는 제1반도체칩; 상기 제1연결구조체의 제1면 상에서 상기 제1반도체칩의 주위에 배치되며, 상기 제1재배선층과 전기적으로 연결된 제2접속패드를 갖는 제2반도체칩; 상기 제1연결구조체의 제2면 상에 상기 제1연결구조체의 제2면과 이격되어 배치되며, 접속부재를 통하여 상기 제1재배선층과 연결되어 상기 제1 및 제2접속패드를 전기적으로 연결하는 인터커넥션 브리지; 및 상기 제1연결구조체의 제2면 상에 배치되어 상기 인터커넥션 브리지를 매립하며, 상기 제1재배선층과 전기적으로 연결된 제2재배선층을 포함하는 제2연결구조체; 를 포함하는, 반도체 패키지에 관한 것이다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 개시는 반도체 패키지에 관한 것이다.
세트(Set)의 고사양화 및 HBM(High Bandwidth Memory) 채용으로 인터포저(Interposer) 시장이 성장하고 있다. 현재는 인터포저의 재료로 실리콘이 주류를 이루고 있다. 예를 들면, 인터포저를 이용하는 반도체 패키지의 경우, 실리콘계 인터포저 상에 다이를 표면 실장시키고, 몰딩재로 몰딩하여 제조하고 있다.
본 개시의 여러 목적 중 하나는 종래의 인터포저를 대체할 수 있는 인터커넥션 브리지가 내장된 연결구조체를 포함하며, 그럼에도 불구하고 워피지 제어가 가능하고, 수율 및 공정성이 우수하며, 비용이 저렴하고, 미세패턴에 대한 공정 및 수율 이슈가 없는, 새로운 형태의 반도체 패키지를 제공하는 것이다.
본 개시를 통하여 제안하는 여러 해결 수단 중 하나는 복수의 반도체칩 상에 직접 제1연결구조체를 배치하고, 제1연결구조체 상에 복수의 반도체칩을 서로 전기적으로 연결하는 인터커넥션 브리지를 표면 실장하여 배치하며, 제1연결구조체 상에 제2연결구조체를 배치하여 인터커넥션 브리지를 매립하는 것이다.
예를 들면, 일례에 따른 반도체 패키지는 제1면 및 상기 제1면의 반대측인 제2면을 가지며, 제1재배선층을 포함하는 제1연결구조체; 상기 제1연결구조체의 제1면 상에 배치되며, 상기 제1재배선층과 전기적으로 연결된 제1접속패드를 갖는 제1반도체칩; 상기 제1연결구조체의 제1면 상에서 상기 제1반도체칩의 주위에 배치되며, 상기 제1재배선층과 전기적으로 연결된 제2접속패드를 갖는 제2반도체칩; 상기 제1연결구조체의 제2면 상에 상기 제1연결구조체의 제2면과 이격되어 배치되며, 접속부재를 통하여 상기 제1재배선층과 연결되어 상기 제1 및 제2접속패드를 전기적으로 연결하는 인터커넥션 브리지; 및 상기 제1연결구조체의 제2면 상에 배치되어 상기 인터커넥션 브리지를 매립하며, 상기 제1재배선층과 전기적으로 연결된 제2재배선층을 포함하는 제2연결구조체; 를 포함하는 것일 수 있다.
또는, 일례에 따른 반도체 패키지는 제1접속패드가 배치된 제1활성면을 갖는 제1반도체칩; 상기 제1반도체칩의 주위에 배치되며, 제2접속패드가 배치된 제2활성면을 갖는 제2반도체칩; 상기 제1 및 제2활성면 상에 배치된 제1절연층, 상기 제1절연층 상에 배치된 제1재배선층, 및 상기 제1절연층을 관통하며 상기 제1재배선층을 상기 제1 및 제2접속패드와 전기적으로 연결하는 제1접속비아를 포함하는 제1연결구조체; 상기 제1연결구조체 상에 배치되며, 상기 제1재배선층과 연결되어 상기 제1 및 제2접속패드를 전기적으로 연결하는 인터커넥션 브리지; 및 상기 제1연결구조체 상에 배치되어 상기 제1재배선층의 적어도 일부를 덮으며 상기 인터커넥션 브리지를 매립하는 제2절연층, 상기 제2절연층 상에 배치된 제2재배선층, 및 상기 제2절연층을 관통하며 상기 제1 및 제2재배선층을 전기적으로 연결하는 제2접속비아를 포함하는 제2연결구조체; 를 포함하며, 상기 제1접속비아는 상기 제1 및 제2접속패드와 각각 물리적으로 접하는 것일 수도 있다.
본 개시의 여러 효과 중 일 효과로서 종래의 인터포저를 대체할 수 있는 인터커넥션 브리지가 내장된 연결구조체를 포함하며, 그럼에도 불구하고 워피지 제어가 가능하고, 수율 및 공정성이 우수하며, 비용이 저렴하고, 미세패턴에 대한 공정 및 수율 이슈가 없는, 새로운 형태의 반도체 패키지를 제공할 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도 3은 3D BGA 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 4는 2.5D 실리콘 인터포저 패키지가 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 5는 2.5D 유기 인터포저 패키지가 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 반도체 패키지의 일례를 개략적으로 나타낸 단면도다.
도 7은 도 6의 반도체 패키지의 개략적인 Ⅰ-Ⅰ' 절단 평면도다.
도 8 및 도 9는 도 6의 반도체 패키지의 제조 일례를 대략 나타낸 공정도다.
도 10은 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도다.
도 11은 도 10의 반도체 패키지의 개략적인 Ⅱ-Ⅱ' 절단 평면도다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도면을 참조하면, 유기 인터포저를 포함하는 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 마더보드(1110)가 수용되어 있으며, 마더보드(1110)에는 다양한 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 마더보드(1110)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 관련부품일 수 있으며, 이들 중 일부는 인터포저 패키지(1121)일 수 있다. 한편, 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 다른 전자기기일 수도 있음은 물론이다.
반도체 패키지
일반적으로 반도체칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체칩 자체를 그대로 사용하지 않고 반도체칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체칩의 스케일보다 훨씬 크다. 따라서, 반도체칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이하에서는, 도면을 참조하여 이러한 패키징 기술로 제조되는 반도체 패키지 중 인터포저를 이용하는 것에 대하여 보다 자세히 알아보도록 한다.
도 3은 3D BGA 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
반도체칩 중 그래픽스 프로세싱 유닛(GPU: Graphics Processing Unit)과 같은 어플리케이션 스페셔픽 집적회로(ASIC: Application Specific Integrated Circuit)는 칩 하나 하나의 가격이 매우 높기 때문에 높은 수율로 패키징을 진행하는 것이 매우 중요하다. 이러한 목적으로, 반도체칩의 실장 전에 수천 내지 수십 만개의 접속패드를 재배선할 수 있는 볼 그리드 어레이(BGA: Ball Grid Array) 기판(2210) 등을 먼저 준비하고, GPU(2220) 등의 고가의 같은 반도체칩을 후속적으로 BGA 기판(2210) 상에 표면 실장 기술(SMT: Surface Mounting Technology) 등으로 실장 및 패키징하고, 그 후 최종적으로 메인보드(2110) 상에 실장하고 있다.
한편, GPU(2220)의 경우 고대역폭 메모리(HBM: High Bandwidth Memory)와 같은 메모리(Memory)와의 신호 경로를 최소화하는 것이 필요하며, 이를 위하여 HBM(2220)과 같은 반도체칩을 인터포저(2230) 상에 실장한 후 패키징하고, 이를 GPU(2220)이 실장된 패키지 상에 패키지 온 패키지(POP: Package on Package) 형태로 적층하여 사용하는 것이 이용되고 있다. 다만, 이 경우 장치의 두께가 지나치게 두꺼워 지는 문제가 있으며, 신호 경로 역시 최소화하기에는 한계가 있다.
도 4는 2.5D 실리콘 인터포저 패키지가 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
상술한 문제점을 해결하기 위한 방안으로, 실리콘 인터포저(2250) 상에 GPU(2220)와 같은 제1반도체칩과 HBM(2240)과 같은 제2반도체칩을 나란하게(Side-by-Side) 표면 실장한 후 패키징하는 2.5D 인터포저 기술로 유기 인터포저를 포함하는 반도체 패키지(2310)를 제조하는 것을 고려해볼 수 있다. 이 경우 인터포저(2250)를 통하여 수천 내지 수십만개의 접속패드를 갖는 GPU(2220)와 HBM(2240)을 재배선할 수 있음은 물론이며, 이들을 최소한의 경로로 전기적으로 연결할 수 있다. 또한, 이러한 유기 인터포저를 포함하는 반도체 패키지(2310)를 다시 BGA 기판(2210) 등에 실장하여 재배선하면, 최종적으로 메인보드(2110)에 실장할 수 있다. 다만, 실리콘 인터포저(2250)의 경우 실리콘 관통 비아(TSV: Through Silicon Via) 등의 형성이 매우 까다로울 뿐 아니라, 제조 비용 역시 상당한바, 대면적화 및 저 코스트화에 불리하다.
도 5는 2.5D 유기 인터포저 패키지가 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
상술한 문제점을 해결하기 위한 방안으로, 실리콘 인터포저(2250) 대신 유기 인터포저(2260)를 이용하는 것을 고려해볼 수 있다. 예컨대, 유기 인터포저(2260) 상에 GPU(2220)와 같은 제1반도체칩과 HBM(2240)과 같은 제2반도체칩을 나란하게 표면 실장한 후 패키징하는 2.5D 인터포저 기술로 유기 인터포저를 포함하는 반도체 패키지(2320)를 제조하는 것을 고려해볼 수 있다. 이 경우 인터포저(2260)를 통하여 수천 내지 수십만 개의 접속패드를 갖는 GPU(2220)와 HBM(2240)을 재배선할 수 있음은 물론이며, 이들을 최소한의 경로로 전기적으로 연결할 수 있다. 또한, 이러한 유기 인터포저를 포함하는 반도체 패키지(2310)를 다시 BGA 기판(2210) 등에 실장하여 재배선하면, 최종적으로 메인보드(2110)에 실장할 수 있다. 또한, 대면적화 및 저 코스트화에 유리하다. 다만, 이러한 유기 인터포저를 포함하는 반도체 패키지(2320)의 경우 몰딩 공정을 진행하는 경우 인터포저(2260) 및 칩(2220, 2240)의 몰딩재와의 열팽창계수(CTE) 불일치 등의 이유로 워피지 발생, 언더필수지 채움성 악화, 다이와 몰딩재간 크랙 발생 등의 문제가 발생할 수 있다. 또한, 유기 인터포저의 경우 미세패턴을 구현하는데 불리할 수 있다.
상술한 문제점을 해결하기 위한 방안으로, 도면에는 구체적으로 도시하지 않았으나, 미세패턴을 갖는 인터커넥션 브리지를 별도로 형성하고, 이를 BGA 기판의 캐비티에 삽입하여 내장시키는 것을 고려해볼 수 있다. 다만, 이 경우 캐비티 형성 및 BGA 기판 내의 대응되는 미세회로 구현이 까다로워, 공정 및 수율 하락의 문제가 발생할 수 있다. 따라서, 이러한 문제점들을 모두 해결할 수 있는 새로운 형태의 반도체 패키지가 요구되고 있다.
도 6은 반도체 패키지의 일례를 개략적으로 나타낸 단면도다.
도 7은 도 6의 반도체 패키지의 개략적인 Ⅰ-Ⅰ' 절단 평면도다.
도면을 참조하면, 일례에 따른 반도체 패키지(100A)는 제1면 및 제1면의 반대측인 제2면을 가지며 제1재배선층(112)을 포함하는 제1연결구조체(110), 제1연결구조체(110)의 제1면 상에 배치되며 제1재배선층(112)과 전기적으로 연결된 제1접속패드(121P)를 갖는 제1반도체칩(121), 제1연결구조체(110)의 제1면 상에서 제1반도체칩(121)의 주위에 배치되며 제1재배선층(112)과 전기적으로 연결된 제2접속패드(122P)를 갖는 제2반도체칩(122), 제1연결구조체(110)의 제2면 상에 제1연결구조체(110)의 제2면과 이격되어 배치되며 접속부재(153)를 통하여 제1재배선층(112)과 연결되어 제1 및 제2접속패드(121P, 122P)를 전기적으로 연결하는 인터커넥션 브리지(150), 제1연결구조체(110)의 제2면 상에 배치되어 인터커넥션 브리지(150)를 매립하며 제1재배선층(112)과 전기적으로 연결된 제2재배선층(142)을 포함하는 제2연결구조체(140)를 포함한다.
또한, 일례에 따른 반도체 패키지(100A)는 제1연결구조체(110)의 제1면 상에 배치되어 제1 및 제2반도체칩(121, 122) 각각의 적어도 일부를 덮는 봉합재(130), 제1연결구조체(110)의 제2면 및 인터커넥션 브리지(150) 사이에 배치되어 접속부재(153)의 적어도 일부를 매립하는 절연재(155), 제2연결구조체(140)의 제1연결구조체(110)가 배치된 측의 반대측 상에 배치되며 제2재배선층(142)과 전기적으로 연결된 제1전기연결금속(160) 등을 더 포함할 수 있다.
이와 같이, 일례에 따른 반도체 패키지(100A)는 미세패턴이 형성된 인터커넥션 브리지(150)를 미리 제조한 후, 저융점 금속, 예를 들면, 주석(Sn)이나 주석(Sn)을 포함하는 합금을 포함하는 접속부재(153)를 이용하여 제1연결구조체(110)의 제1재배선층(112) 상에 표면 실장 형태로 배치하여 전기적으로 연결하는바, 미세패턴에 대한 공정 및 수율 이슈가 거의 없다. 또한, 미세패턴이 형성된 인터커넥션 브리지(150)를 사용하는바 제1 및 제2연결구조체(110, 140)의 제1 및 제2재배선층(112, 142) 각각의 층 수를 최소화할 수 있으며, 예를 들면, 각각 하나의 층으로만 구성할 수 있다. 따라서, 수율 및 공정성이 우수하다.
한편, 일례에 따른 반도체 패키지(100A)는 제1연결구조체(110)가 제1 및 제2반도체칩(121, 122) 상에 직접 형성된 것일 수 있다. 즉, 제1연결구조체(110)는 제1 및 제2반도체칩(121, 122) 상에 배치된 제1절연층(111), 제1절연층(111) 상에 배치된 제1재배선층(112), 및 제1절연층(111)을 관통하며 제1재배선층(112)을 제1 및 제2접속패드(121P, 122P)와 전기적으로 연결하는 제1접속비아(113)를 포함하며, 이때, 제1접속비아(113)는 제1 및 제2접속패드(121P, 122P)와 각각 물리적으로 접할 수 있다. 즉, 제1접속비아(113)는 제1재배선층(112)을 제1 및 제2접속패드(121P, 122P)와 직접 연결할 수 있다. 이 경우, 상당한 두께를 갖는 제1 및 제2반도체칩(121, 122)을 베이스로 제1연결구조체(110)를 형성하는바 공정 워피지 제어에 효과적이며, 또한 별도의 범프를 형성하지 않고 제1 및 제2접속패드(121P, 122P) 상에 직접 제1접속비아(113)를 형성하는바 코스트 절감이 가능하며 공정 난이도를 낮출 수 있는바 공정성에도 유리하다.
한편, 일례에 따른 반도체 패키지(100B)는 제2연결구조체(140)가 제1연결구조체(110) 상에 직접 형성된 것일 수 있다. 즉, 제2연결구조체(140)는 제1연결구조체(110)의 제2면 상에 배치되며 인터커넥션 브리지(150)의 적어도 일부를 덮는 제2절연층(141), 제2절연층(141) 상에 배치된 제2재배선층(142), 및 제2절연층(141)을 관통하며 제1 및 제2재배선층(112, 142)을 전기적으로 연결하는 제2접속비아(143)를 포함하며, 이때 제2접속비아(143)가 제1 및 제2재배선층(112, 142)과 각각 물리적으로 접할 수 있다. 즉, 제2접속비아(143)는 제1 및 제2재배선층(112, 142)을 직접 연결할 수 있다. 이 경우, 마찬가지로 공정 워피지 제어에 보다 효과적이며, 또한 인터커넥션 브리지(150)를 제2연결구조체(140)에 매립시킴으로써 효과적으로 보호할 수 있음은 물론이며, 박형화도 가능하다. 즉, 인터커넥션 브리지(150)는 제2접속비아(143)의 제1 및 제2재배선층(112, 142)과 접하는 각각의 면 사이의 레벨에 위치할 수 있다.
이하, 일례에 따른 반도체 패키지(100A)에 포함되는 각각의 구성에 대하여 도면을 참조하여 보다 자세히 설명한다.
제1연결구조체(110)는 제1 및 제2반도체칩(121, 122)의 제1 및 제2접속패드(121P, 122P)를 1차적으로 재배선할 수 있다. 제1연결구조 체(110)를 통하여 다양한 기능을 가지는 수십 내지 수십만 개의 접속패드가 재배선 될 수 있으며, 그 기능에 맞춰 다른 구성요소와 물리적 및/또는 전기적으로 연결될 수 있다. 제1연결구조체(110)는 제1 및 제2반도체칩(121, 122)의 제1 및 제2활성면 상에 배치된 제1절연층(111), 제1절연층(111) 상에 배치된 제1재배선층(112), 및 제1절연층(111)을 관통하며 제1재배선층(112)과 연결된 제1접속비아(113)를 포함한다. 제1접속비아(113)는 제1 및 제2접속패드(121P, 122P)와도 연결된다. 한편, 제1연결구조체(110)를 구성하는 제1절연층(111)과 제1재배선층(112)과 제1접속비아(113)는 도면에 도시한 것 보다 많을 수 있으나, 도면에서와 같이 하나의 층으로만 구성하는 것이 공정성 및 수율 확보, 그리고 박형화 차원에서 보다 바람직하다.
제1절연층(111)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 PID(Photo Image-able Dielectric)와 같은 감광성 절연물질을 사용할 수 있다. 즉, 제1절연층(111)은 감광성 절연층일 수 있다. 제1절연층(111)이 감광성의 성질을 가지는 경우, 제1절연층(111)을 보다 얇게 형성할 수 있으며, 보다 용이하게 제1접속비아(113)의 파인 피치를 달성할 수 있다.
제1재배선층(112)은 제1 및 제2접속패드(121P, 122P)를 1차적으로 재배선하는 역할을 수행하며, 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 제1재배선층(112)은 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예컨대, 그라운드 패턴, 파워 패턴, 신호 패턴 등을 포함할 수 있다. 그라운드 패턴과 파워 패턴은 동일한 패턴일 수 있다. 신호 패턴은 그라운드 패턴, 파워 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함할 수 있다. 또한, 다양한 용도의 접속비아 패드를 포함할 수 있다.
제1접속비아(113)는 제1재배선층(112)을 제1 및 제2접속패드(121P, 122P)와 전기적으로 연결시키며, 그 결과 전기적 경로를 형성시킨다. 제1접속비아(113)의 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 제1접속비아(113)는 금속 물질로 완전히 충전된 필드 타입일 수 있으며, 또는 금속 물질이 비아홀의 벽면을 따라 형성된 컨포멀 타입일 수도 있다. 또한, 테이퍼 형상 등을 가질 수 있다. 제1접속비아(113)도 신호용 비아, 그라운드용 비아, 파워용 비아 등을 가질 수 있으며, 그라운드용 비아와 파워용 비아는 동일한 비아일 수도 있다. 제1접속비아(113)는 제1 및 제2접속패드(121P, 122P)와 물리적으로 접할 수 있다.
제1 및 제2반도체칩(121, 122)은 각각 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC: Integrated Circuit) 형태일 수 있다. 이 경우 각각의 바디를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 각각의 바디에는 다양한 회로가 형성되어 있을 수 있다. 제1 및 제2반도체칩(121, 122) 각각의 제1 및 제2접속패드(121P, 122P)는 각각의 제1 및 제2반도체칩(121, 122)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 구리(Cu)나 알루미늄(Al) 등의 금속 물질을 특별한 제한 없이 사용할 수 있다. 각각의 바디 상에는 제1 및 제2접속패드(121P, 122P)를 노출시키는 패시베이션막(미도시)이 형성될 수 있으며, 패시베이션막(미도시)은 산화막 또는 질화막 등일 수 있고, 또는 산화막과 질화막의 이중층일 수도 있다. 기타 필요한 위치에 절연막(미도시) 등이 더 배치될 수도 있다. 한편, 제1 및 제2반도체칩(121, 122)은 제1 및 제2접속패드(121P, 122P)가 배치된 면이 각각 제1 및 제2활성면일 수 있으며, 그 반대면이 각각 제1 및 제2비활성면일 수 있다.
제1반도체칩(121)은 그래픽스 프로세싱 유닛(GPU)과 같은 어플리케이션 스페셔픽 집적회로(ASIC)일 수 있다. 제2반도체칩(122)은 각각 고대역폭 메모리(HBM)와 같은 스택 메모리(Stacked Memory)일 수 있다. 즉, 제1 및 제2반도체칩(121, 122)은 각각 수십 만개 이상의 I/O를 갖는 고가의 칩일 수 있으나, 이에 한정되는 것은 아니다. 제2반도체칩(122)은 제1반도체칩(121) 보다 많은 수로 배치될 수 있으며, 제1반도체칩(121)의 주위에 각각 배치될 수 있다. 예를 들면, 제1반도체칩(121)의 양측에 각각 두 개의 제2반도체칩(122)이 배치될 수 있으나, 이는 일례에 불과하며, 이에 한정되는 것은 아니다.
봉합재(130)는 제1 및 제2반도체칩(121, 122)을 보호할 수 있다. 봉합형태는 특별히 제한되지 않으며, 제1 및 제2반도체칩(121, 122) 각각의 적어도 일부를 감싸는 형태이면 무방하다. 예를 들면, 봉합재(130)는 제1 및 제2반도체칩(121, 122)의 제1 및 제2비활성면과 각각의 측면의 적어도 일부를 덮을 수 있다. 봉합재(130)는 절연물질을 포함한다. 절연물질로는 무기필러 및 절연수지를 포함하는 재료, 예컨대 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기필러와 같은 보강재가 포함된 수지, 구체적으로 ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 또는, PIE(Photo Image-able Encapsulant)가 사용될 수도 있다. 필요에 따라서는, 열경화성 수지나 열가소성 수지가 무기필러 및 유리섬유에 함침된 재료, 예컨대 프리프레그(prepreg) 등을 사용할 수도 있다.
제2연결구조체(140)는 제1 및 제2반도체칩(121, 122)의 제1 및 제2접속패드(121P, 122P)를 인쇄회로기판(200) 등의 외부 구성요소와 전기적으로 연결하기 위한 전기적 연결 경로를 제공할 수 있다. 또한, 인터커넥션 브리지(150)를 매립함으로써 이를 보호하는 역할을 수행할 수도 있다. 제2연결구조체(140)는 제1연결구조체(110) 상에 배치된 제2절연층(141), 제2절연층(141) 상에 배치된 제2재배선층(142), 및 제2절연층(141)을 관통하며 제2재배선층(142)과 연결된 제2접속비아(143)를 포함한다. 제2접속비아(143)는 제1재배선층(112)과도 연결된다. 한편, 제2연결구조체(140)를 구성하는 제2절연층(141)과 제2재배선층(142)과 제2접속비아(143)는 도면에 도시한 것 보다 많을 수 있으나, 도면에서와 같이 하나의 층으로만 구성하는 것이 공정성 및 수율 확보, 그리고 박형화 차원에서 보다 바람직하다.
제2절연층(141)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 절연수지 및 무기필러를 포함하는 ABF와 같은 비감광성 절연물질을 사용할 수 있다. 즉, 제2절연층(141)은 비감광성 절연층일 수 있다. 이 경우, 상당한 두께를 갖는 필름 형태로 인터켜넥션 브리지(150)를 덮음으로써 이를 안정적으로 매립시킬 수 있다. 또한, 공정 워피지를 보다 효과적으로 제어할 수 있다.
제2재배선층(142)은 제1 및 제2접속패드(121P, 122P)를 외부 구성요소와 전기적으로 연결하기 위한 제1전기연결금속(160)의 패드 영역을 제공할 수 있다. 제2재배선층(142)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 제2재배선층(142)은 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예컨대, 그라운드 패턴, 파워 패턴, 신호 패턴 등을 포함할 수 있다. 그라운드 패턴과 파워 패턴은 동일한 패턴일 수 있다. 신호 패턴은 그라운드 패턴, 파워 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함할 수 있다. 특히, 다양한 용도의 비아 패드 및/또는 전기연결금속 패드를 포함할 수 있다.
제2접속비아(143)는 제1 및 제2재배선층(112, 142)을 전기적으로 연결시키며, 그 결과 상하 전기적 경로를 형성시킨다. 제2접속비아(143)의 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 제2접속비아(143)는 금속 물질로 완전히 충전된 필드 타입일 수 있으며, 또는 금속 물질이 비아홀의 벽면을 따라 형성된 컨포멀 타입일 수도 있다. 또한, 테이퍼 형상 등을 가질 수 있다. 제2접속비아(143)도 신호용 비아, 그라운드용 비아, 파워용 비아 등을 가질 수 있으며, 그라운드용 비아와 파워용 비아는 동일한 비아일 수도 있다. 제2접속비아(143)는 제1 및 제2재배선층(112, 142)과 각각 와 물리적으로 접할 수 있다.
인터커넥션 브리지(150)는 제1 및 제2접속패드(121P, 122P)를 전기적으로 연결한다. 예컨대, 제1 및 제2접속패드(121P, 122P) 중 신호패드들을 서로 전기적으로 연결할 수 있다. 인터커넥션 브리지(150)는 내부에 미세패턴이 형성된 것일 수 있다. 예컨대, 인터켜넥션 브리지(150)는 접속전극(150P)이 배치된 활성면 및 활성면의 반대측인 비활성면을 갖는 바디 및 접속전극(150P) 상에 배치되어 접속부재(153)와 연결된 접속범프(150B)를 포함할 수 있으며, 이때 바디가 내부에 인터커넥션을 위한 미세패턴이 형성된 실리콘계 바디일 수 있다. 즉, 인터커넥션 브리지(150)는 내부에 미세회로가 설계된 실리콘계 인터커넥션 브리지일 수 있다. 인터커넥션 브리지(150)의 수는 특별히 한정되지 않으며, 도면에 도시한 것 보다 많을 수도 있고, 더 적을 수도 있다.
인터커넥션 브리지(150)는 제1연결구조체(110)의 제1재배선층(112)에 접속부재(153)를 통하여 표면 실장 형태로 배치된다. 즉, 제1연결구조체(110)의 제1재배선층(112)과 인터커넥션 브리지(150)는 이격될 수 있으며, 이들 사이는 절연재(155)로 채워질 수 있다. 절연재(155)는 접속부재(153)를 매립할 수 있으며, 인터커넥션 브리지(150)를 고정시킬 수 있다. 절연재(155)는 제1연결구조체(110)의 하면을 덮는 영역의 면적이 인터커넥션 브리지(150)의 상면을 덮는 영역의 면적보다 클 수 있다. 즉, 절연재(155)는 제1연결구조체(110)의 하면 상에 도포되어 인터커넥션 브리지(150)를 고정하는 것인바, 단면으로 보았을 때, 상면의 폭이 하면의 폭보다 큰 테이퍼 형상일 수 있다. 접속전극(150P)과 접속범프(150B)는 각각 구리(Cu), 알루미늄(Al)과 같은 공지의 금속 물질을 포함할 수 있다. 접속부재(153)는 저융점 금속, 예를 들면, 주석(Sn)이나 주석(Sn)을 포함하는 합금을 포함할 수 있으며, 예컨대 솔더(Solder)일 수 있다. 절연재(155)는 에폭시 등을 포함하는 언더필 수지(Underfill resin)일 수 있다.
제1전기연결금속(160)은 반도체 패키지(100A)를 외부와 물리적 및/또는 전기적으로 연결시킨다. 예를 들면, 반도체 패키지(100A)는 제1전기연결금속(160)을 통하여 BGA 기판 등에 실장 될 수 있다. 제1전기연결금속(160)은 저융점 금속, 예를 들면, 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 제1전기연결금속(160)은 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 제1전기연결금속(160)은 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필러(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 이에 한정되는 것은 아니다. 제1전기연결금속(160)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 제1전기연결금속(160)의 수는 제1 및 제2접속패드(121P, 122P)의 수에 따라서 수천 내지 수십 만개일 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다.
한편, 반도체 패키지(100A)의 제2연결구조체(140)의 제1연결구조체(110)가 배치된 측의 반대측 상에는 인쇄회로기판(200)이 배치될 수 있으며, 인쇄회로기판(200)은 제1전기연결금속(160)과 연결될 수 있다. 즉, 반도체 패키지(100A)는 인쇄회로기판(200) 상에 제1전기연결금속(160)을 통하여 표면 실장 될 수 있다. 인쇄회로기판(200)은 제2전기연결금속(210)을 매개로 전자기기의 메인보드 등에 실장 될 수 있다. 인쇄회로기판(200)은 이와 같이 BGA 기판일 수 있으나, 반드시 이에 한정되는 것은 아니다. 필요에 따라서는, 인쇄회로기판(200) 및/또는 제2전기연결금속(210)까지 배치된 상태로 반도체 패키지(100A)가 제조될 수 있다. 즉, 반도체 패키지(100A)가 인쇄회로기판(200) 및/또는 제2전기연결금속(210)을 포함하는 것일 수도 있다.
도 8 및 도 9는 도 6의 반도체 패키지의 제조 일례를 대략 나타낸 공정도다.
도 8을 참조하면, 먼저, 테이프(미도시) 등에 제1 및 제2반도체칩(121, 122)을 페이스-다운 형태로 배치하고, ABF 적층 및 경화 등의 방법으로 제1 및 제2반도체칩(121, 122)을 봉합재(130)로 봉합한다. 그 후, 봉합재(130)로 봉합된 제1 및 제2반도체칩(121, 122)을 베이스로 제1 및 제2반도체칩(121, 122) 각각의 제1 및 제2활성면 상에 PID 도포 및 경화로 제1절연층(111)을 형성하고, 포토리소그래피 방법으로 비아홀을 형성한 후, 도금 공정, 예컨대 AP(Additive Process), SAP(Semi AP), MSAP(Modified SAP), Tenting) 등으로 제1재배선층(112)과 제1접속비아(113)를 형성한다. 즉, 제1 및 제2반도체칩(121, 122) 상에 제1연결구조체(110)를 직접 형성한다. 이때, 제1접속비아(113)는 제1 및 제2접속패드(121P, 122P)와 각각 물리적으로 접할 수 있다. 다음으로, 제1재배선층(112) 상에 제1 및 제2접속패드(121P, 122P)를 전기적으로 연결할 수 있는 인터커넥션 브리지(150)를 접속부재(153)를 매개로 표면 실장하고, 절연재(155)로 고정한다.
도 9를 참조하면, 다음으로, 제1연결구조체(110) 상에 ABF 적층 및 경화 등의 방법으로 인터켜넥션 브리지(150)를 매립하는 제2절연층(141)을 형성하고, 레이저 드릴 등으로 비아홀을 형성한 후, 상술한 도금 공정으로 제2재배선층(142) 및 제2접속비아(143)를 형성한다. 즉, 제1연결구조체(110) 상에 인터켜넥션 브리지(150)를 매립하는 제2연결구조체(140)를 직접 형성한다. 다음으로, 제2재배선층(142)과 연결되는 제1전기연결금속(160)을 형성한다. 일련의 과정을 통하여 상술한 일례에 따른 반도체 패키지(100A)가 제조된다. 필요에 따라서, 다음으로, 제조된 반도체 패키지(100A)를 제1전기연결금속(160)을 매개로 제2전기연결금속(210)을 갖는 인쇄회로기판(200) 상에 표면 실장하여 배치할 수 있다.
도 10은 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도다.
도 11은 도 10의 반도체 패키지의 개략적인 Ⅱ-Ⅱ' 절단 평면도다.
도면을 참조하면, 다른 일례에 따른 반도체 패키지(100B)는 상술한 일례에 따른 반도체 패키지(100A)에 있어서, 제1연결구조체(110)의 제1재배선층(112) 상에 하나 이상의 수동부품(180)이 더 배치되며, 수동부품(180)은 각각 제2연결구조체(140)의 제2절연층(141)에 매립된다. 각각의 수동부품(180)은 제1재배선층(112)을 통하여 제1 및 제2접속패드(121P, 122P) 중 적어도 하나와 전기적으로 연결된다. 수동부품(180)은 각각 커패시터 및/또는 인덕터일 수 있다. 그 외에 다른 내용은 상술한 바와 실질적으로 동일한바, 자세한 설명은 생략하도록 한다.
본 개시에서 하측, 하부, 하면 등은 편의상 도면의 단면을 기준으로 유기 인터포저를 포함하는 반도체 패키지의 실장 면을 향하는 방향을 의미하는 것으로 사용하였고, 상측, 상부, 상면 등은 그 반대 방향으로 사용하였다. 다만, 이는 설명의 편의상 방향을 정의한 것으로, 특허청구범위의 권리범위가 이러한 방향에 대한 기재에 의하여 특별히 한정되는 것이 아님은 물론이다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

Claims (16)

  1. 제1면 및 상기 제1면의 반대측인 제2면을 가지며, 제1재배선층을 포함하는 제1연결구조체;
    상기 제1연결구조체의 제1면 상에 배치되며, 상기 제1재배선층과 전기적으로 연결된 제1접속패드를 갖는 제1반도체칩;
    상기 제1연결구조체의 제1면 상에서 상기 제1반도체칩의 주위에 배치되며, 상기 제1재배선층과 전기적으로 연결된 제2접속패드를 갖는 제2반도체칩;
    상기 제1연결구조체의 제2면 상에 상기 제1연결구조체의 제2면과 이격되어 배치되며, 접속부재를 통하여 상기 제1재배선층과 연결되어 상기 제1 및 제2접속패드를 전기적으로 연결하는 인터커넥션 브리지; 및
    상기 제1연결구조체의 제2면 상에 배치되어 상기 인터커넥션 브리지를 매립하며, 상기 제1재배선층과 전기적으로 연결된 제2재배선층을 포함하는 제2연결구조체; 를 포함하는,
    반도체 패키지.
  2. 제 1 항에 있어서,
    상기 접속부재는 주석(Sn) 또는 주석(Sn)을 포함하는 합금을 포함하는 저융점 금속인,
    반도체 패키지.
  3. 제 1 항에 있어서,
    상기 제1연결구조체의 제2면 및 상기 인터커넥션 브리지 사이에는 상기 접속부재의 적어도 일부를 매립하는 절연재가 배치된,
    반도체 패키지.
  4. 제 3 항에 있어서,
    상기 절연재는 에폭시 수지를 포함하는 언더필 수지인,
    반도체 패키지.
  5. 제 3 항에 있어서,
    상기 절연재는 상기 제1연결구조체의 제2면을 덮는 영역의 면적이 상기 인터커넥션 브리지의 일면 덮는 영역의 면적보다 큰,
    반도체 패키지.
  6. 제 1 항에 있어서,
    상기 제1연결구조체는 상기 제1 및 제2반도체칩 상에 배치된 제1절연층, 상기 제1절연층 상에 배치된 상기 제1재배선층, 및 상기 제1절연층을 관통하며 상기 제1재배선층을 상기 제1 및 제2접속패드와 직접 연결하는 제1접속비아를 포함하며,
    상기 제2연결구조체는 상기 제1연결구조체의 제2면 상에 배치되며 상기 인터커넥션 브리지의 적어도 일부를 덮는 제2절연층, 상기 제2절연층 상에 배치된 상기 제2재배선층, 및 상기 제2절연층을 관통하며 상기 제1 및 제2재배선층을 직접 연결하는 제2접속비아를 포함하는,
    반도체 패키지.
  7. 제 6 항에 있어서,
    상기 인터커넥션 브리지는 상기 제2접속비아의 상기 제1 및 제2재배선층과 각각 접하는 일면 및 타면 사이의 레벨에 위치하는,
    반도체 패키지.
  8. 제 1 항에 있어서,
    상기 인터커넥션 브리지는 접속전극이 배치된 활성면 및 상기 활성면의 반대측인 비활성면을 갖는 바디, 및 상기 접속전극 상에 배치되어 상기 접속부재와 연결된 접속범프를 포함하며,
    상기 인터커넥션 브리지는 상기 활성면이 상기 제1연결구조체의 제2면과 마주하도록 상기 제1연결구조체의 제2면 상에 표면 실장 된,
    반도체 패키지.
  9. 제 8 항에 있어서,
    상기 바디는 내부에 미세회로가 형성된 실리콘(Si)계 바디인,
    반도체 패키지.
  10. 제 1 항에 있어서,
    상기 제1연결구조체의 제1면 상에 배치되며, 상기 제1 및 제2반도체칩 각각의 적어도 일부를 덮는 봉합재; 를 더 포함하는,
    반도체 패키지.
  11. 제 1 항에 있어서,
    상기 제1반도체칩은 그래픽스 프로세싱 유닛(GPU)을 포함하고,
    상기 제2반도체칩은 고대역폭 메모리(HBM)를 포함하는,
    반도체 패키지.
  12. 제 1 항에 있어서,
    상기 제1연결구조체의 제2면 상에 배치되어 상기 제2연결구조체 내에 매립되며, 상기 제1재배선층과 연결되어 상기 제1재배선층을 통하여 상기 제1 및 2접속패드 중 적어도 하나와 전기적으로 연결된 수동부품; 을 더 포함하며,
    상기 수동부품은 커패시터 및 인덕터 중 적어도 하나를 포함하는,
    반도체 패키지.
  13. 제 1 항에 있어서,
    상기 제2연결구조체의 상기 제1연결구조체가 배치된 측의 반대측 상에 배치되며, 상기 제2재배선층과 전기적으로 연결된 제1전기연결금속; 을 더 포함하는,
    반도체 패키지.
  14. 제 13 항에 있어서,
    상기 제2연결구조체의 상기 제1연결구조체가 배치된 측의 반대측 상에 배치되며, 상기 제1전기연결금속과 연결된 인쇄회로기판; 및
    상기 인쇄회로기판의 상기 제2연결구조체가 배치된 측의 반대측 상에 배치되며, 상기 인쇄회로기판과 연결된 제2전기연결금속; 을 더 포함하는,
    반도체 패키지.
  15. 제1접속패드가 배치된 제1활성면을 갖는 제1반도체칩;
    상기 제1반도체칩의 주위에 배치되며, 제2접속패드가 배치된 제2활성면을 갖는 제2반도체칩;
    상기 제1 및 제2활성면 상에 배치된 제1절연층, 상기 제1절연층 상에 배치된 제1재배선층, 및 상기 제1절연층을 관통하며 상기 제1재배선층을 상기 제1 및 제2접속패드와 전기적으로 연결하는 제1접속비아를 포함하는 제1연결구조체;
    상기 제1연결구조체 상에 배치되며, 상기 제1재배선층과 연결되어 상기 제1 및 제2접속패드를 전기적으로 연결하는 인터커넥션 브리지; 및
    상기 제1연결구조체 상에 배치되어 상기 제1재배선층의 적어도 일부를 덮으며 상기 인터커넥션 브리지를 매립하는 제2절연층, 상기 제2절연층 상에 배치된 제2재배선층, 및 상기 제2절연층을 관통하며 상기 제1 및 제2재배선층을 전기적으로 연결하는 제2접속비아를 포함하는 제2연결구조체; 를 포함하며,
    상기 제1접속비아는 상기 제1 및 제2접속패드와 각각 물리적으로 접하는,
    반도체 패키지.
  16. 제 15 항에 있어서,
    상기 인터커넥션 브리지는 상기 제1연결구조체와 이격되어 배치되며, 접속부재를 통하여 상기 제1재배선층과 연결되고,
    상기 제1연결구조체 및 상기 인터커넥션 브리지 사이에는 상기 접속부재의 적어도 일부를 매립하는 절연재가 배치된,
    반도체 패키지.
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