KR101922885B1 - 팬-아웃 반도체 패키지 - Google Patents

팬-아웃 반도체 패키지 Download PDF

Info

Publication number
KR101922885B1
KR101922885B1 KR1020170177955A KR20170177955A KR101922885B1 KR 101922885 B1 KR101922885 B1 KR 101922885B1 KR 1020170177955 A KR1020170177955 A KR 1020170177955A KR 20170177955 A KR20170177955 A KR 20170177955A KR 101922885 B1 KR101922885 B1 KR 101922885B1
Authority
KR
South Korea
Prior art keywords
fan
wiring
semiconductor package
disposed
layer
Prior art date
Application number
KR1020170177955A
Other languages
English (en)
Inventor
김병찬
백용호
김문일
허영식
한태희
Original Assignee
삼성전기 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기 주식회사 filed Critical 삼성전기 주식회사
Priority to KR1020170177955A priority Critical patent/KR101922885B1/ko
Priority to TW107114895A priority patent/TWI731239B/zh
Priority to US15/969,359 priority patent/US10347613B1/en
Priority to CN201810754737.0A priority patent/CN109979923B/zh
Application granted granted Critical
Publication of KR101922885B1 publication Critical patent/KR101922885B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/073—Apertured devices mounted on one or more rods passed through the apertures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 개시는 제1접속패드가 배치된 제1활성면 및 상기 제1활성면의 반대측인 제1비활성면을 갖는 제1반도체칩, 상기 제1반도체칩의 적어도 일부를 봉합하는 제1봉합재, 및 상기 제1봉합재 및 상기 제1활성면 상에 배치되며 상기 제1접속패드와 전기적으로 연결된 재배선층을 포함하는 연결부재를 포함하는 제1구조체; 및 제2접속패드가 배치된 제2활성면 및 상기 제2활성면의 반대측인 제2비활성면을 갖는 제2반도체칩, 상기 제2반도체칩의 적어도 일부를 봉합하는 제2봉합재, 및 상기 제2봉합재 및 상기 제2활성면 상에 배치되며 상기 제2접속패드와 전기적으로 연결된 도전성 범프를 포함하는 제2구조체; 를 포함하며, 상기 제1 및 제2구조체는 상기 제1 및 제2활성면이 마주보도록 배치되고, 상기 도전성 범프는 상기 재배선층과 전기적으로 연결되며, 상기 제1 및 제2접속패드는 상기 재배선층의 어느 일 지점에서 서로 신호적으로 연결되며, 상기 제1접속패드로부터 상기 일 지점까지의 신호 전송 시간과 상기 제2접속패드로부터 상기 일 지점까지의 신호 전송 시간이 실질적으로 동일한, 팬-아웃 반도체 패키지에 관한 것이다.

Description

팬-아웃 반도체 패키지{FAN-OUT SEMICONDUCTOR PACKAGE}
본 개시는 패키지 온 패키지(POP: Package-On-Package) 또는 패키지 온 칩(POC: Package-On-Chip) 형태의 팬-아웃 반도체 패키지에 관한 것이다.
최근 반도체 패키지 분야의 경우 고용량을 위한 다이 스택 기술이 지속적으로 발전하고 있으며, 세트 성능 향상을 위해서 디바이스 스피드 역시 지속적으로 상승하고 있다. 현재 시장에서 상용되고 있는 다이 스택 패키지 구조는 기판 위에 다이가 엇갈려 스택되어 있고, 각각의 다이는 와이어 본딩을 이용하여 기판에 전기적으로 연결되어 있다. 이때, 상하로 스택된 다이들의 와이어 길이가 다르기 때문에 신호 전송에 있어서 타임 딜레이(Time Delay)이 발생되는 문제가 있다.
본 개시의 여러 목적 중 하나는 다수의 반도체칩을 포함함에도 타임 딜레이의 문제를 개선할 수 있으며, 고성능화에도 불구하고 박형화가 가능한 새로운 구조의 팬-아웃 반도체 패키지를 제공하는 것이다.
본 개시를 통하여 제안하는 여러 해결 수단 중 하나는 패키지-온-패키지 형태 또는 패키지-온-칩 형태로 복수의 반도체칩을 배치하되, 각각의 반도체칩의 활성면이 서로 마주하도록 배치하고, 각각의 반도체칩으로부터 이들을 재배선하는 재배선층까지의 신호 전송 시간을 실질적으로 동일하게 구현하는 것이다.
예를 들면, 일례에 따른 팬-아웃 반도체 패키지는 제1접속패드가 배치된 제1활성면 및 상기 제1활성면의 반대측인 제1비활성면을 갖는 제1반도체칩, 상기 제1반도체칩의 적어도 일부를 봉합하는 제1봉합재, 및 상기 제1봉합재 및 상기 제1활성면 상에 배치되며 상기 제1접속패드와 전기적으로 연결된 재배선층을 포함하는 연결부재를 포함하는 제1구조체; 및 제2접속패드가 배치된 제2활성면 및 상기 제2활성면의 반대측인 제2비활성면을 갖는 제2반도체칩, 상기 제2반도체칩의 적어도 일부를 봉합하는 제2봉합재, 및 상기 제2봉합재 및 상기 제2활성면 상에 배치되며 상기 제2접속패드와 전기적으로 연결된 도전성 범프를 포함하는 제2구조체; 를 포함하며, 상기 제1 및 제2구조체는 상기 제1 및 제2활성면이 마주보도록 배치되고, 상기 도전성 범프는 상기 재배선층과 전기적으로 연결되며, 상기 제1 및 제2접속패드는 상기 재배선층의 어느 일 지점에서 서로 신호적으로 연결되며, 상기 제1접속패드로부터 상기 일 지점까지의 신호 전송 시간과 상기 제2접속패드로부터 상기 일 지점까지의 신호 전송 시간이 실질적으로 동일한 것일 수 있다.
또는, 일례에 따른 팬-아웃 반도체 패키지는 서로 이격된 제1 및 제2신호패드가 배치된 제1활성면 및 상기 제1활성면의 반대측인 제1비활성면을 갖는 제1반도체칩, 상기 제1반도체칩의 제1활성면 상에 배치되며 상기 제1 및 제2신호패드를 각각 재배선시키는 제1배선층을 포함하는 제1배선부재, 상기 제1반도체칩 및 상기 제1배선부재의 적어도 일부를 봉합하는 제1봉합재, 및 상기 제1봉합재 및 상기 제1배선부재 상에 배치되며 상기 제1배선층을 통하여 상기 제1 및 제2신호패드와 각각 전기적으로 연결된 재배선층을 포함하는 연결부재를 포함하는 제1구조체; 및 서로 이격된 제3 및 제4신호패드가 배치된 제2활성면 및 상기 제2활성면의 반대측인 제2비활성면을 갖는 제2반도체칩, 상기 제2반도체칩의 제2활성면 상에 배치되며 상기 제3 및 제4신호패드를 각각 재배선시키는 제2배선층을 포함하는 제2배선부재, 상기 제2반도체칩 및 상기 제2배선부재의 적어도 일부를 봉합하는 제2봉합재, 및 상기 제2봉합재 및 상기 제2활성면 상에 배치되며 상기 제2배선층을 통하여 상기 제3 및 제4신호패드와 각각 전기적으로 연결된 도전성 범프를 포함하는 제2구조체; 를 포함하며, 상기 제1 및 제2구조체는 상기 제1 및 제2활성면이 마주보도록 배치되며, 상기 도전성 범프는 상기 재배선층과 전기적으로 연결되며, 단면을 기준으로, 상기 제1 및 제4신호패드가 서로 마주보고, 상기 제2 및 제3신호패드가 서로 마주보며, 상기 제1 및 제3신호패드가 재배선되어 서로 신호적으로 연결되고, 상기 제2 및 제4신호패드가 재배선되어 서로 신호적으로 연결된 것일 수도 있다.
본 개시의 여러 효과 중 일 효과로서 다수의 반도체칩을 포함함에도 타임 딜레이의 문제를 개선할 수 있으며, 고성능화에도 불구하고 박형화가 가능한 새로운 구조의 팬-아웃 반도체 패키지를 제공할 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도 5는 팬-인 반도체 패키지가 BGA 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 BGA 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 9는 팬-아웃 반도체 패키지의 일례를 대략 나타낸 단면도다.
도 10은 도 9의 팬-아웃 반도체 패키지의 Q 영역의 개략적인 확대 단면도다.
도 11은 도 9의 팬-아웃 반도체 패키지의 제1 및 제2반도체칩 각각의 신호 전송 경로를 개략적으로 나타낸다.
도 12는 도 11의 신호 전송 경로를 갖는 제1 및 제2반도체칩 각각의 신호 전송 시간을 개략적으로 나타낸다.
도 13은 도 9의 팬-아웃 반도체 패키지의 연결부재의 재배선층에 포함된 저항 패턴의 다양한 예를 개략적으로 나타낸다.
도 14는 도 13의 저항 패턴이 적용된 팬-아웃 반도체 패키지의 제1 및 제2반도체칩 각각의 신호 전송 경로를 개략적으로 나타낸다.
도 15는 도 14의 신호 전송 경로를 갖는 제1 및 제2반도체칩 각각의 신호 전송 시간을 개략적으로 나타낸다.
도 16a는 도 9의 팬-아웃 반도체 패키지의 제1구조체의 제조방법을 개략적으로 나타낸 공정도다.
도 16b는 도 9의 팬-아웃 반도체 패키지의 제2구조체의 제조방법을 개략적으로 나타낸 공정도다.
도 17은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 18은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 19는 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 20은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 21은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 22는 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 23은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 24는 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도면을 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 마더보드(1110)가 수용되어 있으며, 마더보드(1110)에는 다양한 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 관련부품일 수 있으며, 예를 들면, 반도체 패키지(1121)일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
반도체 패키지
일반적으로 반도체칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체칩 자체를 그대로 사용하지 않고 반도체칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체칩의 스케일보다 훨씬 크다. 따라서, 반도체칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
이하에서는, 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여보다 자세히 알아보도록 한다.
(팬-인 반도체 패키지)
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도면을 참조하면, 반도체칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 도전성 물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 이때, 접속패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
이에, 접속패드(2222)를 재배선하기 위하여 반도체칩(2220) 상에 반도체칩(2220)의 사이즈에 맞춰 연결부재(2240)를 형성한다. 연결부재(2240)는 반도체칩(2220) 상에 감광성 절연수지(PID)와 같은 절연물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243h)을 형성한 후, 배선패턴 (2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결부재(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프금속층(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체칩(2220), 연결부재(2240), 패시베이션층(2250), 및 언더범프금속층(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
이와 같이, 팬-인 반도체 패키지는 반도체칩의 접속패드, 예컨대 I/O(Input / Output) 단자를 모두 소자 안쪽에 배치시킨 패키지형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체칩이나 크기가 작은 반도체칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.
도 5는 팬-인 반도체 패키지가 BGA 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 BGA 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-인 반도체 패키지(2200)는 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 BGA 기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 BGA 기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 솔더볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 몰딩재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 BGA 기판(2302) 내에 내장(Embedded) 될 수 도 있으며, 내장된 상태로 BGA 기판(2302)에 의하여 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 BGA 기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 BGA 기판 내에 내장된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
(팬-아웃 반도체 패키지)
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체칩(2120)의 접속패드(2122)가 연결부재(2140)에 의하여 반도체칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결부재(2140) 상에는 패시베이션층(2202)이 더 형성될 수 있으며, 패시베이션층(2202)의 개구부에는 언더범프금속층(2160)이 더 형성될 수 있다. 언더범프금속층(2160) 상에는 솔더볼(2170)이 더 형성될 수 있다. 반도체칩(2120)은 바디(2121), 접속패드(2122), 패시베이션막(미도시) 등을 포함하는 집적회로(IC)일 수 있다. 연결부재(2140)는 절연층(2141), 절연층(2241) 상에 형성된 재배선층(2142), 접속패드(2122)와 재배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 반도체칩 상에 형성된 연결부재를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체칩의 I/O 단자를 모두 반도체칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체칩 상에 형성된 연결부재를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 BGA 기판 없이도 실장될 수 있다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는 솔더볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체칩(2120) 상에 반도체칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결부재(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 BGA 기판 등 없이도 전자기기의 메인보드(2500)에 실장 될 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 별도의 BGA 기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, BGA 기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
한편, 팬-아웃 반도체 패키지는 이와 같이 반도체칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 내장되는 BGA 기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
이하에서는, 다수의 반도체칩을 포함함에도 타임 딜레이의 문제를 개선할 수 있으며, 고성능화에도 불구하고 박형화가 가능한 새로운 구조의 팬-아웃 반도체 패키지에 대하여 도면을 참조하여 설명한다.
도 9는 팬-아웃 반도체 패키지의 일례를 대략 나타낸 단면도다.
도 10은 도 9의 팬-아웃 반도체 패키지의 Q 영역의 개략적인 확대 단면도다.
도면을 참조하면, 일례에 따른 팬-아웃 반도체 패키지(300A)는 제1접속패드(120P)가 배치된 제1활성면 및 제1활성면의 반대측인 제1비활성면을 갖는 제1반도체칩(120), 제1반도체칩(120)의 적어도 일부를 봉합하는 제1봉합재(130), 및 제1봉합재(130) 및 제1활성면 상에 배치되며 제1접속패드(120P)와 전기적으로 연결된 재배선층(142)을 포함하는 연결부재(140)를 포함하는 제1구조체(100A)와, 제2접속패드(220P)가 배치된 제2활성면 및 제2활성면의 반대측인 제2비활성면을 갖는 제2반도체칩(220), 제2반도체칩(220)의 적어도 일부를 봉합하는 제2봉합재(230), 및 제2봉합재(230) 및 제2활성면 상에 배치되며 제2접속패드(220P)와 전기적으로 연결된 도전성 범프(228)를 포함하는 제2구조체(200A)를 포함한다. 제1 및 제2구조체(100A, 200A)는 제1 및 제2활성면이 마주보도록 배치되며, 도전성 범프(228)는 재배선층(142)과 전기적으로 연결된다.
최근 반도체 패키지 분야의 경우 고용량을 위한 다이 스택 기술이 지속적으로 발전하고 있으며, 세트 성능 향상을 위해서 디바이스 스피드 역시 지속적으로 상승하고 있다. 현재 시장에서 상용되고 있는 다이 스택 패키지 구조는 기판 위에 다이가 엇갈려 스택되어 있고, 각각의 다이는 와이어 본딩을 이용하여 기판에 전기적으로 연결되어 있다. 이때, 상하로 스택된 다이들의 와이어 길이가 다르기 때문에 신호 전송에 있어서 타임 딜레이(Time Delay)가 발생되는 문제가 있다. 특히, 메모리, 예컨대 디램(DRAM)을 스택하는 경우에는 넷 다이(Net Die)의 증가를 위하여 각각의 메모리의 패드를 센터 패드로 구현한 후 이를 알루미늄 재배선층(Al RDL)으로 엣지 패드로 재배선한다. 다만, 이러한 알루미늄 재배선층은 구리 재배선층(Cu RDL) 보다 전기전도도가 상대적으로 낮은 재료의 특성으로 인하여 신호 전송의 타임 딜레이가 보다 심하게 발생하는 문제가 있으며, 따라서 높은 스피드(High Speed)가 요구되는 디램 등에 적용되기에는 한계가 있다.
반면, 일례에 따른 팬-아웃 반도체 패키지(300A)는 제1 및 제2반도체칩(120, 220)을 패키지-온-패키지 형태로 배치하되, 제1 및 제2반도체칩(120, 220)의 제1 및 제2활성면이 서로 마주하도록 배치하고 있다. 또한, 와이어 본딩이 아닌 재배선층(142) 및 도전성 범프(228)를 통하여 일들을 신호적으로 연결하고 있다. 특히, 제1 및 제2접속패드(120P, 220P)는 재배선층(142)을 공유하며, 재배선층(142)의 어느 일 지점에서 서로 신호적으로 연결된다. 이때, 제1접속패드(120P)로부터 일 지점까지의 신호 전송 시간과 제2접속패드로(220P)부터 일 지점까지의 신호 전송 시간이 실질적으로 동일하도록 이들을 재배선한다. 예를 들면, 제1접속패드(120P)로부터 일 지점까지의 신호의 전송 거리(P1)와 제2접속패드(220P)로부터 일 지점까지의 신호의 전송 거리(P2)를 실질적으로 동일하게 구현함으로써 타임 딜레이의 문제를 개선할 수 있다. 또한, 패키지-온-패키지 형태임에도 불구하고 패키지(300A)를 최대한 박형화 할 수 있으며, 그럼에도 제1 및 제2반도체칩(120, 220) 사이의 신호 경로를 최소화할 수 있다.
한편, 제1구조체(100A)는 제1활성면과 연결부재(140) 사이에 배치되며 제1접속패드(120P)를 재배선시켜 재배선층(142)과 전기적으로 연결하는 제1배선층(122)을 포함하는 제1배선부재(125)를 더 포함할 수 있다. 유사하게 제2구조체(200A)는 제2활성면과 도전성 범프(228) 사이에 배치되며 제2접속패드(220P)를 재배선시켜 도전성 범프(228)와 전기적으로 연결하는 제2배선층(222)을 포함하는 제2배선부재(225)를 더 포함할 수 있다. 이를 통하여, 센터 패드 형태로 형성된 제1 및 제2접속패드(120P, 220P)를 각각 1차적으로 재배선할 수 있다. 다만, 일례에 따른 팬-아웃 반도체 패키지(300A)는 와이어 본딩이 아닌 제1구조체(100A)의 연결부재(140)와 제2구조체(200A)의 도전성 범프(228)를 통하여 제1 및 제2접속패드(120P, 220P)를 실질적으로 재배선하는바, 제1 및 제2배선부재(125, 225)를 통한 재배선의 경로를 최소화하거나, 필요에 따라서는 제1 및 제2배선부재(125, 225)를 통한 재배선의 경로를 생략함으로써 신호 전송 특성을 향상시킬 수 있다.
한편, 제1 및 제2반도체칩(120, 220)은 각각 동종의 메모리, 예컨대 디램일 수 있으며, 이때 제1접속패드(120P)는 서로 이격된 제1 및 제2신호패드(120P1, 120P2)를 포함할 수 있고, 제2접속패드(220P)는 서로 이격된 제3 및 제4신호패드(220P1, 220P2)를 포함할 수 있다. 또한, 단면을 기준으로 제1 및 제4신호패드(120P1, 220P2)가 서로 마주볼 수 있고, 제2 및 제3신호패드(120P2, 220P1)가 서로 마주볼 수 있으며, 다만 재배선 과정을 통하여 제1 및 제3신호패드(120P1, 220P1)가 재배선되어 서로 신호적으로 연결되고, 제2 및 제4신호패드(120P2, 220P2)가 재배선되어 서로 신호적으로 연결될 수 있다. 예를 들면, 동일한 디램인 제1 및 제2반도체칩(120, 220)을 서로의 활성면이 마주보도록 배치하는 경우 단면을 기준으로 서로 다른 기능을 하는 제1 및 제4신호패드(120P1, 220P2)가 마주(①, ②)하게 되고, 도한 서로 다른 기능을 하는 제2 및 제3신호패드(120P2, 220P1)가 서로 마주(②, ①)하게 된다. 이들을, 1차적으로 제1 및 제2배선층(122, 222) 각각의 신호패턴(122S1, 222S1)을 통하여 재배선시켜 제1 및 제3패드(122P1, 222P1)가 서로 마주(①', ①')하도록 하고, 그리고 제2 및 제4패드(122P2, 222P2)가 서로 마주(②', ②')하도록 하고, 각각을 도전성 범프(228) 및 재배선층(142)을 통하여 신호적으로 연결하면, 결과적으로 크로스 형태로 제1 및 제3신호패드(120P1, 220P1), 그리고 제2 및 제4신호패드(120P2, 220P2)가 신호적으로 연결될 수 있다. 이를 통하여, 디램과 같이 높은 스피드가 요구되는 메모리에 용이하게 적용될 수 있다.
한편, 제1구조체(100A)는 제1반도체칩(120)이 수용되는 제1관통홀(110H)을 갖는 제1코어부재(110)를 더 포함할 수 있다. 이 경우, 제1봉합재(130)는 제1코어부재(110) 및 제1반도체칩(120)의 제1비활성면의 적어도 일부를 덮으며 제1관통홀(110H)의 적어도 일부를 채울 수 있다. 제1코어부재(110)는 재배선층(142)을 통하여 제1 및 제2접속패드(120P, 220P)와 전기적으로 연결된 복수층의 배선층(112a, 112b) 및 복수층의 배선층(112a, 112b)을 전기적으로 연결하는 한층 이상의 비아(113)를 포함할 수 있다. 보다 구체적으로, 일례에서는 제1코어부재(110)가 절연층(111), 절연층(111)의 제1측에 배치된 제1배선층(112a), 절연층(111)의 제2측에 배치된 제2배선층(112b), 및 절연층(111)을 관통하며 제1 및 제2배선층(112a, 112b)을 전기적으로 연결하는 비아(113)를 포함한다. 제1 및 제2배선층(112a, 112b)은 제1 및 제2접속패드(120P, 220P)와 전기적으로 연결된다. 제1코어부재(110)를 통하여 제1구조체(100A)의 워피지 문제를 개선할 수 있고, 제1봉합재(130)의 봉합 두께 불균형을 개선할 수 있으며, 특히 상/하 연결을 위한 전기적 경로가 용이하게 도입될 수 있다. 또한, 제1 및 제2배선층(112a, 112b)을 통하여 추가적으로 제1 및 제2접속패드(120P, 220P)가 재배선될 수 있는바, 배선 설계의 자유도 역시 개선될 수 있다. 유사하게, 제2구조체(200A) 역시 제2반도체칩(220)이 수용되는 제2관통홀(220H)을 갖는 제2코어부재(210)를 더 포함할 수 있으며, 이 경우 제2봉합재(230)는 제2코어부재(210) 및 제2반도체칩(220)의 제2비활성면의 적어도 일부를 덮으며 제2관통홀(210H)의 적어도 일부를 채울 수 있다.
기타, 제1봉합재(130)는 연결부재(140)가 배치된측의 반대측에 형성되며 제2배선층(112b)의 적어도 일부를 노출시키는 개구부(130h)를 가질 수 있으며, 이때 개구부(130h) 상에는 개구부(130h)에 의하여 노출된 제2배선층(112b)과 전기적으로 연결된 전기연결구조체(150)가 배치될 수 있다. 이를 통하여, 팬-아웃 반도체 패키지(300A)가 외부의 구성요소, 예를 들면 전자기기의 메인보드 등에 실장될 수 있으며, 제1 및 제2접속패드(120P, 220P)가 메인보드와 전기적으로 연결될 수 있다.
이하, 일례에 따른 팬-아웃 반도체 패키지(300A)에 포함되는 각각의 구성에 대하여보다 자세히 설명한다.
제1코어부재(110)는 부가적인 구성으로 구체적인 재료에 따라 제1구조체(100A)의 강성을 보다 개선시킬 수 있으며, 제1봉합재(130)의 두께 균일성 확보 등의 역할을 수행할 수 있다. 제1코어부재(110)에 배선층(112a, 112b)과 비아(113) 등을 형성하는 경우, 제1구조체(100A)의 상/하 전기적 연결 경로를 제공할 수 있다. 제1코어부재(110)는 제1관통홀(110H)을 가진다. 제1관통홀(110H) 내에는 제1반도체칩(120)이 제1코어부재(110)와 소정거리 이격 되도록 배치된다. 제1반도체칩(120) 주위는 제1코어부재(110)에 의하여 둘러싸일 수 있다. 제1코어부재(110)는 절연층(111), 절연층(111)의 상측에 배치된 제1배선층(112a), 절연층(111)의 하측에 배치된 제2배선층(112b), 및 절연층(111)을 관통하며 제1 및 제2배선층(112a, 112b)을 전기적으로 연결하는 비아(113)를 포함한다.
절연층(111)의 재료로는, 예를 들면, 무기필러 및 절연수지를 포함하는 재료를 사용할 수 있다. 예를 들면, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수와 함께 실리카, 알루미나 등의 무기필러와 같은 보강재가 포함된 수지, 구체적으로 ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine), PID(Photo Imagable Dielectric resin), BT 등이 사용될 수 있다. 또는, 열경화성 수지나 열가소성 수지가 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 재료, 예를 들면, 프리프레그(Prepreg) 등을 사용할 수도 있다. 이 경우, 우수한 강성 유지가 가능하여, 제1코어부재(110)를 일종의 지지부재로 이용할 수 있다.
배선층(112a, 112b)은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다. 배선층(112a, 112b)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 접지(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 접지(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아용 패드 패턴, 전기연결구조체용 패드 패턴 등을 포함할 수 있다. 제1코어부재(110)의 배선층(112a, 112b)의 두께는 연결부재(140)의 재배선층(142)의 두께보다 두꺼울 수 있다. 이는 제1코어부재(110)는 제1반도체칩(120) 수준의 두께를 가질 수 있는 반면, 연결부재(140)는 박형화가 요구되기 때문이다.
비아(113)는 절연층(111)을 관통하며, 제1배선층(112a)과 제2배선층(112b)을 전기적으로 연결한다. 비아(113)의 형성물질로는 도전성 물질을 사용할 수 있다. 비아(113)는 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아 홀의 벽면을 따라 형성된 것일 수도 있다. 비아(113)는 절연층(111)을 완전히 관통하는 관통비아 형태일 수 있으며, 그 형상이 원기둥 형상이나 모래시계 형상일 수 있으나, 이에 한정되는 것은 아니다.
제1반도체칩(120)은 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(Intergrated Circuit: IC)일 수 있다. 제1반도체칩(120)은 액티브 웨이퍼를 기반으로 형성될 수 있으며, 이 경우 바디를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디에는 다양한 회로가 형성되어 있을 수 있다. 제1접속패드(120P)는 제1반도체칩(120)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 알루미늄(Al) 등의 도전성 물질을 특별한 제한 없이 사용할 수 있다. 제1접속패드(120P)가 배치된 면은 활성면이 되며, 그 반대측은 비활성면이 된다. 필요에 따라서는, 제1반도체칩(120)의 바디 상에 제1접속패드(120P)의 적어도 일부를 덮는 패시베이션막(미도시)이 형성될 수 있다. 패시베이션막(미도시)은 산화막 또는 질화막 등일 수 있고, 또는 산화막과 질화막의 이중층일 수 있다. 기타 필요한 위치에 절연막(미도시) 등이 더 배치될 수도 있다. 제1반도체칩(120)은, 예를 들면, 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩일 수 있으나, 이에 한정되는 것은 아니며, 다른 종류의 칩일 수도 있다.
제1배선부재(125)는 제1반도체칩(120)의 제1접속패드(120P)를 1차적으로 재배선한다. 제1배선부재(125)는 감광성 폴리이미드(PSPI) 등을 포함하는 제1절연층(121)과, 제1절연층(121)에 형성되며 알루미늄(Al) 및/또는 구리(Cu) 등을 포함하는 제1배선층(122)과, 제1절연층(121)에 형성되어 제1접속패드(120P)와 제1배선층(122)을 전기적으로 연결하며 알루미늄(Al) 및/또는 구리(Cu) 등을 포함하는 제1비아(123)를 포함한다. 노출된 제1배선층(122)은 연결부재(140)의 비아(143)와 연결되며, 이를 통하여 연결부재(140)의 재배선층(142)과 전기적으로 연결된다.
제1봉합재(130)는 제1반도체칩(120)을 보호할 수 있다. 봉합형태는 특별히 제한되지 않으며, 제1반도체칩(120)의 적어도 일부를 감싸는 형태이면 무방하다. 예를 들면, 제1봉합재(130)는 제1코어부재(110) 및 제1반도체칩(120)의 비활성면을 덮을 수 있으며, 제1관통홀(110H)의 적어도 일부를 채울 수 있다. 제1봉합재(130)의 구체적인 물질은 특별히 한정되는 않으며, 예를 들면, 절연물질이 사용될 수 있다. 예를 들면, 제1봉합재(130)는 절연수지 및 무기필러를 포함하는 ABF를 포함할 수 있다. 다만, 이에 한정되는 것은 아니며, PIE(Photo Image-able Encapsulant)를 사용할 수도 있다.
연결부재(140)는 제1 및 제2접속패드(120P, 220P)를 실질적으로 재배선한다. 연결부재(140)를 통하여 다양한 기능을 가지는 수십 내지 수백만 개의 제1 및 제2접속패드(120P, 220P)가 재배선 될 수 있으며, 전기연결구조체(150)를 통하여 그 기능에 맞춰 외부에 물리적 및/또는 전기적으로 연결될 수 있다. 연결부재(140)는 절연층(141), 절연층(141)에 형성된 재배선층(142), 및 절연층(141)에 형성되며 재배선층(142)을 제1배선층(112a) 및 제1접속패드(120P)와 전기적으로 연결하는 비아(143)를 포함한다. 필요에 따라서는, 보다 많은 층수의 절연층과 재배선층과 비아로 구성될 수도 있음은 물론이다.
절연층(141)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 PID(Photo Imageable Dielectric) 수지와 같은 감광성 절연물질을 사용할 수 있다. 이 경우 미세 패턴 형성에 유리할 수 있다.
재배선층(142)은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다. 재배선층(142)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 접지(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 접지(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아용 패드 패턴, 전기연결구조체용 패드 패턴 등을 포함할 수 있다.
비아(143)는 서로 다른 층에 형성된 제1접속패드(120P), 재배선층(142), 제1배선층(112a) 등을 전기적으로 연결시키며, 그 결과 제1구조체(100A) 내에 전기적 경로를 형성시킨다. 비아(143)의 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 비아(143)는 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아의 벽을 따라 형성된 것일 수도 있다. 또한, 형상이 테이퍼 형상 등 당해 기술분야에 공지된 모든 형상이 적용될 수 있다.
전기연결구조체(150)는 팬-아웃 반도체 패키지(300A)를 외부와 물리적 및/또는 전기적으로 연결시키기 위한 부가적인 구성이다. 예를 들면, 팬-아웃 반도체 패키지(300A)는 전기연결구조체(150)를 통하여 전자기기의 메인보드 등에 실장 될 수 있다. 전기연결구조체(150)는 저융점 금속, 예를 들면, 주석(Sn)을 포함하는 합금, 보다 구체적으로는 주석(Sn)-알루미늄(Al)-구리(Cu) 합금 등의 솔더(solder)로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 전기연결구조체(150)는 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 전기연결구조체(150)는 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리필라(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다.
전기연결구조체(150)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 전기연결구조체(150)의 수는 제1 및 제2접속패드(120P, 120P)의 수에 따라서 수십 내지 수백만 개일 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다.
전기연결구조체(150) 중 적어도 하나는 팬-아웃 영역에 배치된다. 팬-아웃 영역이란 예컨대 제1구조체(100A)를 기준으로 제1반도체칩(120)이 배치된 영역을 벗어나는 영역을 의미한다. 즉, 일례에 따른 반도체 패키지(300A)는 팬-아웃 패키지이다. 팬-아웃 패키지는 팬-인 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 별도의 기판 없이 전자기기에 실장이 가능한바 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.
제2코어부재(210)는 구체적인 재료에 따라 제2구조체(200A)의 강성을 유지시킬 수 있으며, 제2봉합재(230)의 두께 균일성 확보 등의 역할을 수행할 수 있다. 제2관통홀(210H) 내에는 제2반도체칩(220)이 제2코어부재(210)와 소정거리 이격 되도록 배치된다. 제2반도체칩(220)의 측면 주위는 제2코어부재(210)에 의하여 둘러싸일 수 있다. 제2코어부재(210)는 절연층(211)을 포함한다.
절연층(211)의 재료로는, 예를 들면, 무기필러 및 절연수지를 포함하는 재료를 사용할 수 있다. 예를 들면, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수와 함께 실리카, 알루미나 등의 무기필러와 같은 보강재가 포함된 수지, 구체적으로 ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine), PID(Photo Imagable Dielectric resin), BT 등이 사용될 수 있다. 또는, 열경화성 수지나 열가소성 수지가 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 재료, 예를 들면, 프리프레그(Prepreg) 등을 사용할 수도 있다. 이 경우, 우수한 강성 유지가 가능하여, 제2코어부재(210)를 일종의 지지부재로 이용할 수 있다. 절연층(211)의 하측 및 상측에는 각각 제1 및 제2배선층(212a, 212b)이 배치될 수 있으며, 이들 제1 및 제2배선층(212a, 212b)은 각각 마크 패턴(Mark Pattern)으로 활용될 수 있다.
제2반도체칩(220)은 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(Intergrated Circuit: IC)일 수 있다. 제2반도체칩(220)은 액티브 웨이퍼를 기반으로 형성될 수 있으며, 이 경우 바디를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디에는 다양한 회로가 형성되어 있을 수 있다. 제2접속패드(220P)는 제2반도체칩(220)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 알루미늄(Al) 등의 도전성 물질을 특별한 제한 없이 사용할 수 있다. 제2접속패드(220P)가 배치된 면은 활성면이 되며, 그 반대측은 비활성면이 된다. 필요에 따라서는 바디 상에 제2접속패드(220P)의 적어도 일부를 덮는 패시베이션막(미도시)이 형성될 수 있다. 패시베이션막(미도시)은 산화막 또는 질화막 등일 수 있고, 또는 산화막과 질화막의 이중층일 수 있다. 기타 필요한 위치에 절연막(미도시) 등이 더 배치될 수도 있다. 제2반도체칩(220)은, 예를 들면, 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩일 수 있으나, 이에 한정되는 것은 아니며, 다른 종류의 칩일 수도 있다.
제2배선부재(225)는 제2반도체칩(220)의 제2접속패드(220P)를 1차적으로 재배선한다. 제2배선부재(225)는 감광성 폴리이미드(PSPI) 등을 포함하는 제2절연층(221)과, 제2절연층(221)에 형성되며 알루미늄(Al) 및/또는 구리(Cu) 등을 포함하는 제2배선층(222)과, 제2절연층(221)에 형성되어 제2접속패드(220P)와 제2배선층(222)을 전기적으로 연결하며 알루미늄(Al) 및/또는 구리(Cu) 등을 포함하는 제2비아(223)를 포함한다. 노출된 제2배선층(222)은 도전성 범프(228)와 연결된다. 도전성 범프(228)는 구리층(226)과 솔더층(227)을 포함할 수 있다. 구리층(226)은 구리 범프(Cu Bump)나 구리 필라(Cu Pillar) 등일 수 있으며, 솔더층은 주석(Sn)과 같은 저융점 금속을 포함하는 솔더 볼(Solder Ball) 등일 수 있다. 저융점 금속은 솔더(Solder)와 같이 모재가 용융하지 않고 용가재만 용융하는 접합에 이용되는 금속을 의미하는 것으로, 예를 들면, 주석(Sn)이나 주석(Sn)을 포함하는 합금, 예컨대, 주석(Sn)-알루미늄(Al) 또는 주석(Sn)-알루미늄(Al)-구리(Cu) 합금일 수 있으나, 이에 한정되는 것은 아니다.
제2봉합재(230)는 제2반도체칩(220)을 보호할 수 있다. 봉합형태는 특별히 제한되지 않으며, 제2반도체칩(220)의 적어도 일부를 감싸는 형태이면 무방하다. 예를 들면, 제2봉합재(230)는 제2코어부재(210) 및 제2반도체칩(220)의 비활성면을 덮을 수 있으며, 제2관통홀(210H)의 적어도 일부를 채울 수 있다. 제2봉합재(230)의 구체적인 물질은 특별히 한정되는 않으며, 예를 들면, 절연물질이 사용될 수 있다. 예를 들면, 제2봉합재(230)는 절연수지 및 무기필러를 포함하는 ABF를 포함할 수 있다. 다만, 이에 한정되는 것은 아니며, PIE(Photo Image-able Encapsulant)를 사용할 수도 있다.
도 13은 도 9의 팬-아웃 반도체 패키지의 연결부재의 재배선층에 포함된 저항 패턴의 다양한 예를 개략적으로 나타낸다.
도 14는 도 13의 저항 패턴이 적용된 팬-아웃 반도체 패키지의 제1 및 제2반도체칩 각각의 신호 전송 경로를 개략적으로 나타낸다.
도 15는 도 14의 신호 전송 경로를 갖는 제1 및 제2반도체칩 각각의 신호 전송 시간을 개략적으로 나타낸다.
도면을 참조하면, 연결부재(140)의 재배선층(142)에는 다양한 종류의 저항 패턴(142R1, 142R2, 142R3)이 형성될 수 있다. 예를 들면, 스파이럴 인덕터(Spiral Inductor, 142R1), 미엔다 라인(Meander Line, 142R2), 싱글 루프(Single, Loop, 142R3) 등의 패턴 인덕턴스, 캐퍼시턴스, 저항 등일 수 있다. 경우에 따라서는 제1접속패드(120P)로부터 재배선층(142)의 일 지점까지의 신호의 전송 거리(P1)와 제2접속패드(220P)로부터 재배선층(142)의 일 지점까지의 신호의 전송 거리(P2)가 상이할 수 있으며, 이 경우 타임 딜레이가 발생할 수 있다. 이때, 재배선층(142)에 저항 패턴(142R1, 142R2, 142R3)을 형성하는 경우에는 상이한 신호의 전송 거리(P1, P2)가 보상되어 신호의 전송 시간이 실질적으로 동일해질 수 있다. 즉, 신호 전송 거리(P1, P2)가 다른 경우에도 타임 딜레이 문제를 해결할 수 있다.
도 16a는 도 9의 팬-아웃 반도체 패키지의 제1구조체의 제조방법을 개략적으로 나타낸 공정도다.
도 16b는 도 9의 팬-아웃 반도체 패키지의 제2구조체의 제조방법을 개략적으로 나타낸 공정도다.
도 16a를 참조하면, 먼저 제1코어부재(110)를 준비한다. 제1코어부재(110)는 동박 적층판(CCL: Copper Clad Laminate)을 준비한 후에 도금 공정으로 제1 및 제2배선층(112a, 112b)과 비아(113)를 형성하는 방법으로 준비할 수 있다. 다음으로, 제1코어부재(110)에 제1관통홀(110H)을 형성한다. 제1관통홀(110H)은 기계적 드릴 및/또는 레이저 드릴을 이용하거나, 또는 샌드 블래스트 등을 이용하여 형성할 수 있다. 다음으로, 제1코어부재(110)의 일측에 에폭시 테이프와 같은 제1점착필름(191)을 부착한다. 다음으로, 제1관통홀(110H)을 통하여 노출된 제1점착필름(191)에 미리 제1활성면 상에 제1배선부재(125)를 형성한 제1반도체칩(120)을 부착한다. 다음으로, 제1봉합재(130)로 제1반도체칩(120)을 봉합한다. 다음으로, 제1점착필름(191)을 제거하고, 연결부재(140) 및 전기연결구조체(150)를 형성한다. 연결부재(140)는 PID 등을 이용하여 절연층(141)을 형성하고, 포토 리소그래피 방법으로 비아홀을 형성한 후, 도금 공정을 이용하여 재배선층(142)과 비아(143)를 형성하여 형성할 수 있다. 전기연결구조체(150)는 솔더볼을 부착한 후 리플로우(Reflow) 공정을 통하여 형성할 수 있다. 일련의 과정은 대면적의 판넬 레벨로 진행될 수 있으며, 이 경우 서로 연결된 다수의 제1구조체(100A)가 제조될 수 있다. 다이싱과 같은 싱귤레이션 공정을 진행하는 경우, 각각의 제1구조체(100A)를 얻을 수 있다.
도 16b를 참조하면, 먼저 제2코어부재(210)를 준비한다. 제2코어부재(210) 역시 동박 적층판을 준비한 후에 도금 공정으로 제1 및 제2배선층(112a, 112b)을 형성하는 방법으로 준비할 수 있다. 다음으로, 제2코어부재(210)에 제2관통홀(210H)을 형성한다. 제2관통홀(210H) 역시 기계적 드릴 및/또는 레이저 드릴을 이용하거나, 또는 샌드 블래스트 등을 이용하여 형성할 수 있다. 다음으로, 제2코어부재(210)의 일측에 에폭시 테이프와 같은 제2점착필름(192)을 부착한다. 다음으로, 제2관통홀(210H)을 통하여 노출된 제2점착필름(192)에 미리 제2활성면 상에 제2배선부재(225)를 형성한 제2반도체칩(220)을 부착한다. 다음으로, 제2봉합재(230)로 제2반도체칩(220)을 봉합한다. 다음으로, 제2점착필름(192)을 제거하고, 도전성 범프(228)를 형성한다. 도전성 범프(228)는 구리 범프나 구리 필라를 노출된 제2배선층(222) 상에 형성하고, 구리 범프나 구리 필라의 제2배선층(222)과 연결된 측의 반대측에 솔더볼을 형성하는 방법으로 형성할 수 있다. 일련의 과정 역시 대면적의 판넬 레벨로 진행될 수 있으며, 이 경우 서로 연결된 다수의 제2구조체(200A)가 제조될 수 있다. 다이싱과 같은 싱귤레이션 공정을 진행하는 경우, 각각의 제2구조체(200A)를 얻을 수 있다.
한편, 제조된 제2구조체(200A)의 도전성 범프(228)의 솔더층(227)이 제조된 제1구조체(100A)의 연결부재(140)의 재배선층(142)에 연결되도록 제1 및 제2구조체(100A, 200A)를 적층하면, 일례에 따른 팬-아웃 반도체 패키지(300A)가 제조된다.
도 17은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(300B)는 제1구조체(100B)가 복수의 제1관통홀(110H)을 가지며, 각각의 제1관통홀(110H)에 제1반도체칩(120)이 배치된다. 유사하게, 제2구조체(200B)가 복수의 제2관통홀(210H)을 가지며, 각각의 제2관통홀(210H)에 제2반도체칩(220)이 배치된다. 이와 같이, 다른 일례에 따른 팬-아웃 반도체 패키지(300B)는 제1구조체(100B)가 나란하게(Side-by-Side) 배치되어 재배선층(142)을 통하여 신호적으로 연결되는 복수의 제1반도체칩(120)을 포함하고, 제2구조체(200B)가 나란하게 배치되어 재배선층(142)을 통하여 신호적으로 연결되는 복수의 제2반도체칩(220)을 포함하는바, 패키지(300B)의 성능을 보다 향상시킬 수 있다. 그 외에 다른 내용은 상술한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
도 18은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(300C)는 제1구조체(100C) 및 제2구조체(200C)가 적층된 것뿐만 아니라, 제3구조체(400C) 및 제4구조체(500C) 역시 적층되어 있다. 제3구조체(400C)의 전기연결구조체(450)는 제2구조체(200C)의 제2코어부재(210)의 노출된 제2배선층(212b)과 전기적으로 연결된다. 제2구조체(200C)의 제2코어부재(210)는 상/하 전기적 연결을 위하여 제1 및 제2배선층(212a, 212b)을 전기적으로 연결하는 비아(213)를 더 포함한다. 그 외에, 제3구조체(400C) 및 제4구조체(500C)는 각각 제1구조체(100C) 및 제2구조체(200C)와 실질적으로 동일한 구조를 가진다. 즉, 다른 일례에 따른 팬-아웃 반도체 패키지(300C)는 상/하로 보다 많은 수의 구조체(100C, 200C, 400C, 500C)가 적층되어 있는바, 패키지(300C)의 성능을 보다 향상시킬 수 있다. 그 외에 다른 내용은 상술한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
도 19는 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(300D)는 제1구조체(100D)의 제1코어부재(110)가 보다 많은 층수의 배선층(112a, 112b, 112c, 112d)를 포함한다. 보다 구체적으로, 제1코어부재(110)는 제1절연층(111a), 제1절연층(111a)의 제1측 및 제2측에 각각 배치된 제1배선층(112a) 및 제2배선층(112b), 제1절연층(112a)의 제1측에 배치되며 제1배선층(112a)을 덮는 제2절연층(111b), 제2절연층(111b) 상에 배치된 재배선층(111c), 제1절연층(111a)의 제2측에 배치되어 제2배선층(112b)을 덮는 제3절연층(111c), 및 제3절연층(111c) 상에 배치된 제4배선층(112d)을 포함한다. 제1 내지 제4배선층(112a, 112b, 112c, 112d)는 제1 및 제2접속패드(120P, 220P)와 전기적으로 연결된다. 제1코어부재(110)가 더 많은 수의 배선층(112a, 112b, 112c, 112d)을 포함하는바, 연결부재(140)를 더욱 간소화할 수 있다. 따라서, 연결부재(140) 형성 과정에서 발생하는 불량에 따른 수율 저하를 개선할 수 있다. 한편, 제1 내지 제4 배선층(112a, 112b, 112c, 112d)은 제1 내지 제3 절연층(111a, 111b, 111c)을 각각 관통하는 제1 내지 제3비아(113a, 113b, 113c)를 통하여 전기적으로 연결될 수 있다.
제1절연층(111a)은 제2절연층(111b) 및 제3절연층(111c)보다 두께가 두꺼울 수 있다. 제1절연층(111a)은 기본적으로 강성 유지를 위하여 상대적으로 두꺼울 수 있으며, 제2절연층(111b) 및 제3절연층(111c)은 더 많은 수의 배선층(112c, 112d)을 형성하기 위하여 도입된 것일 수 있다. 제1절연층(111a)은 제2절연층(111b) 및 제3절연층(111c)과 상이한 절연물질 포함할 수 있다. 예를 들면, 제1절연층(111a)은 심재, 필러, 및 절연수지를 포함하는, 예컨대, 프리프레그일 수 있고, 제2절연층(111c) 및 제3절연층(111c)은 필러 및 절연수지를 포함하는 ABF 또는 PID 일 수 있으나, 이에 한정되는 것은 아니다. 유사한 관점에서, 제1절연층(111a)을 관통하는 제1비아(113a)는 제2 및 제3절연층(111b, 111c)을 관통하는 제2및 제3비아(113b, 113c)보다 직경이 클 수 있다.
제1코어부재(110)의 제1배선층(112a) 및 제2배선층(112b)은 제1반도체칩(120)의 활성면과 비활성면 사이에 위치할 수 있다. 제1코어부재(110)는 제1반도체칩(120)의 두께에 대응하게 형성할 수 있는바, 제1코어부재(110) 내부에 형성된 제1배선층(112a) 및 제2배선층(112b)은 제1반도체칩(120)의 활성면과 비활성면 사이 레벨에 배치될 수 있다. 배선층(112a, 112b, 112c, 112d)의 두께는 재배선층(142)의 두께보다 두꺼울 수 있다. 그 외에 다른 구성, 예컨대 제2구조체(200D)에 대한 설명은 상술한 바와 실질적으로 동일한바 자세한 설명은 생략한다.
도 20은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(300E)는 제1구조체(100E)의 제1코어부재(110)가 연결부재(140)와 접하는 제1절연층(111a), 연결부재(140)와 접하며 제1절연층(111a)에 매립된 제1배선층(112a), 제1절연층(111a)의 제1배선층(112a)이 매립된측의 반대측에 배치된 제2배선층(112b), 제1절연층(111a) 상에 배치되며 제2배선층(112b)을 덮는 제2절연층(111b), 및 제2절연층(111b) 상에 배치된 제3배선층(112c)을 포함한다. 제1 내지 제3배선층(112a, 112b, 112c)은 제1 및 제2접속패드(120P, 220P)와 전기적으로 연결된다. 제1 및 제2배선층(112a, 112b)과 제2 및 제3배선층(112b, 112c)은 각각 제1 및 제2절연층(111a, 111b)을 관통하는 제1 및 제2비아(113a, 113b)를 통하여 전기적으로 연결된다.
제1코어부재(110)의 제1배선층(112a)의 상면은 제1반도체칩(120)의 제1접속패드(120P)의 상면보다 하측에 위치할 수 있다. 또한, 연결부재(140)의 재배선층(142)과 제1코어부재(110)의 제1배선층(112a) 사이의 거리는 연결부재(140)의 재배선층(142)과 제1반도체칩(120)의 제1접속패드(122) 사이의 거리보다 클 수 있다. 이는 제1배선층(112a)이 제1절연층(111)의 내부로 리세스될 수 있기 때문이다. 이와 같이, 제1배선층(112a)이 제1절연층 내부로 리세스되어 제1절연층(111a)의 상면과 제1배선층(112a)의 상면이 단차를 가지는 경우, 제1봉합재(130) 형성물질이 블리딩되어 제1배선층(112a)을 오염시키는 것을 방지할 수 있다. 제1코어부재(110)의 제2배선층(112b)은 제1반도체칩(120)의 활성면과 비활성면 사이에 위치할 수 있다. 배선층(112a, 112b, 112c)의 두께는 재배선층(142)의 두께보다 두꺼울 수 있다. 그 외에 다른 구성, 예컨대 제2구조체(200E)에 대한 설명은 상술한 바와 실질적으로 동일한바 자세한 설명은 생략한다.
도 21은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(300F)는 제1구조체(100F) 및 제2구조체(200F) 사이에 절연부재(160)가 배치된다. 절연부재(160)는 절연물질을 포함하는 비전도성 페이스트나 비전도성 필름 등일 수 있다. 절연부재(160)는 도전성 범프(228)의 적어도 일부를 덮을 수 있다. 이를 통하여 제1구조체(100F)와 제2구조체(200F)의 조인트(Jointability) 신뢰성 향상이 가능하다. 그 외에 다른 구성에 대한 설명은 상술한 바와 실질적으로 동일한바 자세한 설명은 생략한다.
도 22는 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(300G)는 상술한 다른 일례에 따른 팬-아웃 반도체 패키지(300D)에 있어서, 다수의 수동부품(181, 182)을 더 포함한다. 구체적으로, 제1구조체(100G)의 제1코어부재(110)의 내부에 제1수동부품(181)이 내장되며, 제1관통홀(110H)에 제2수동부품(182)이 배치된다. 제1 및 제2수동부품(181, 182)은 각각 커패시터, 인덕터, 비즈 등의 공지의 수동부품일 수 있으며, 서로 동일하거나 상이할 수 있다. 이들은 연결부재(140)의 재배선층(142)을 통하여 제1 및 제2접속패드(120P, 220P) 중 파워나 그라운드 패드 등과 전기적으로 연결될 수 있다. 필요에 따라서는, 제2구조체(200G)의 제2코어부재(210)의 내부에도 수동부품(미도시)이 배치될 수 있다. 그 외에 다른 구성에 대한 설명은 상술한 바와 실질적으로 동일한바 자세한 설명은 생략한다.
도 23은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(300H)는 제1구조체(100H) 및 제2구조체(200H)가 패키지-온-칩 형태로 적층되어 있다. 구체적으로, 제1구조체(100H) 상에 제2반도체칩(220)이 도전성 범프(228)를 통하여 실장되어 있으며, 제2봉합재(230)가 언더필 수지 형태로 제1구조체(100H) 상에 형성되어 제2반도체칩(220)을 고정하고 있다. 그 외에 다른 구성에 대한 설명은 상술한 바와 실질적으로 동일한바 자세한 설명은 생략한다.
도 24는 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(300I)는 제1구조체(100I) 및 제2구조체(200I)가 패키지-온-패키지 형태로 적층되되, 제2구조체(200I) 상에 다수의 표면실장부품(295)이 실장되어 있다. 표면실장부품(295)은 커패시터, 인덕터, 비즈 등의 공지의 수동부품이거나, 다양한 종류의 집적회로일 수 있다. 이들은 서로 동일하거나 상이할 수 있다. 표면실장부품(295)은 제2구조체(200I) 상에 형성된 몰딩재(280)로 몰딩된다. 제2구조체(200I)의 제2코어부재(210)는 상/하 전기적 연결 경로를 제공하기 위하여 제1 및 제2배선층(212a, 212b)를 전기적으로 연결하는 비아(213)를 더 포함하며, 제2봉합재(230) 상에는 백사이드 배선층(232)이 형성되고, 백사이드 배선층(232)은 제2봉합재(230)의 적어도 일부를 관통하는 백사이드 비아(233)를 통하여 제2코어부재(210)의 제2배선층(212b)과 전기적으로 연결된다. 표면실장부품(295)은 백사이드 배선층(232) 상에 실장되어 결과적으로 제1 및 제2구조체(100I, 200I)의 구성요소와 전기적으로 연결된다. 그 외에 다른 구성에 대한 설명은 상술한 바와 실질적으로 동일한바 자세한 설명은 생략한다.
본 개시에서 하측, 하부, 하면 등은 편의상 도면의 단면을 기준으로 팬-아웃 반도체 패키지의 실장 면을 향하는 방향을 의미하는 것으로 사용하였고, 상측, 상부, 상면 등은 그 반대 방향으로 사용하였다. 다만, 이는 설명의 편의상 방향을 정의한 것으로, 특허청구범위의 권리범위가 이러한 방향에 대한 기재에 의하여 특별히 한정되는 것이 아님은 물론이다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

Claims (16)

  1. 제1접속패드가 배치된 제1활성면 및 상기 제1활성면의 반대측인 제1비활성면을 갖는 제1반도체칩, 상기 제1반도체칩의 적어도 일부를 봉합하는 제1봉합재, 및 상기 제1봉합재 및 상기 제1활성면 상에 배치되며 상기 제1접속패드와 전기적으로 연결된 재배선층을 포함하는 연결부재를 포함하는 제1구조체; 및
    제2접속패드가 배치된 제2활성면 및 상기 제2활성면의 반대측인 제2비활성면을 갖는 제2반도체칩, 상기 제2반도체칩의 적어도 일부를 봉합하는 제2봉합재, 및 상기 제2봉합재 및 상기 제2활성면 상에 배치되며 상기 제2접속패드와 전기적으로 연결된 도전성 범프를 포함하는 제2구조체; 를 포함하며,
    상기 제1 및 제2구조체는 상기 제1 및 제2활성면이 마주보도록 배치되고,
    상기 도전성 범프는 상기 재배선층과 전기적으로 연결되며,
    상기 제1 및 제2접속패드는 상기 재배선층의 어느 일 지점에서 서로 신호적으로 연결되며,
    상기 제1접속패드로부터 상기 일 지점까지의 신호 전송 시간과 상기 제2접속패드로부터 상기 일 지점까지의 신호 전송 시간이 실질적으로 동일한,
    팬-아웃 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제1접속패드로부터 상기 일 지점까지의 신호의 전송 거리와 상기 제2접속패드로부터 상기 일 지점까지의 신호의 전송 거리가 실질적으로 동일한,
    팬-아웃 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 제1접속패드로부터 상기 일 지점까지의 신호의 전송 거리와 상기 제2접속패드로부터 상기 일 지점까지의 신호의 전송 거리가 상이하되,
    상기 재배선층은 상기 상이한 신호의 전송 거리를 보상하여 상기 신호의 전송 시간이 실질적으로 동일하도록 해주는 저항 패턴을 포함하는,
    팬-아웃 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 제1구조체는 상기 제1활성면과 상기 연결부재 사이에 배치되며 상기 제1접속패드를 재배선시켜 상기 재배선층과 전기적으로 연결하는 제1배선층을 포함하는 제1배선부재; 를 더 포함하고,
    상기 제2구조체는 상기 제2활성면과 상기 도전성 범프 사이에 배치되며 상기 제2접속패드를 재배선시켜 상기 상기 도전성 범프와 전기적으로 연결하는 제2배선층을 포함하는 제2배선부재; 를 더 포함하는,
    팬-아웃 반도체 패키지.
  5. 제 4 항에 있어서,
    상기 제1접속패드는 서로 이격된 제1 및 제2신호패드를 포함하고,
    상기 제2접속패드는 서로 이격된 제3 및 제4신호패드를 포함하며,
    단면을 기준으로, 상기 제1 및 제4신호패드가 서로 마주보고,
    단면을 기준으로, 상기 제2 및 제3신호패드가 서로 마주보며,
    상기 제1 및 제3신호패드가 재배선되어 서로 신호적으로 연결되고,
    상기 제2 및 제4신호패드가 재배선되어 서로 신호적으로 연결된,
    팬-아웃 반도체 패키지.
  6. 제 5 항에 있어서,
    상기 제1 및 제2반도체칩은 동종의 메모리 칩인,
    팬-아웃 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 제1구조체는 상기 제1반도체칩이 수용되는 제1관통홀을 갖는 제1코어부재를 더 포함하며,
    상기 제1봉합재는 상기 제1코어부재 및 상기 제1반도체칩의 제1비활성면의 적어도 일부를 덮으며 상기 제1관통홀의 적어도 일부를 채우는,
    팬-아웃 반도체 패키지.
  8. 제 7 항에 있어서,
    상기 제1코어부재는 상기 재배선층을 통하여 상기 제1 및 제2접속패드와 전기적으로 연결된 복수층의 배선층 및 상기 복수층의 배선층을 전기적으로 연결하는 한층 이상의 비아를 포함하는,
    팬-아웃 반도체 패키지.
  9. 제 8 항에 있어서,
    상기 제1봉합재는 상기 연결부재가 배치된측의 반대측에 형성되며 상기 복수층의 배선층 중 하나의 적어도 일부를 노출시키는 개구부를 가지며,
    상기 제1구조체는 상기 제1봉합재의 상기 개구부 상에 형성되며 상기 개구부에 의하여 노출된 상기 복수층의 배선층 중 하나와 전기적으로 연결된 전기연결구조체를 더 포함하는,
    팬-아웃 반도체 패키지.
  10. 제 7 항에 있어서,
    상기 제2구조체는 상기 제2반도체칩이 수용되는 제2관통홀을 갖는 제2코어부재를 더 포함하며,
    상기 제2봉합재는 상기 제2코어부재 및 상기 제2반도체칩의 제2비활성면의 적어도 일부를 덮으며 상기 제2관통홀의 적어도 일부를 채우는,
    팬-아웃 반도체 패키지.
  11. 제 7 항에 있어서,
    상기 제1코어부재는 제1절연층, 상기 제1절연층의 제1측에 배치된 제1배선층, 상기 제1절연층의 제2측에 배치된 제2배선층, 및 상기 제1절연층을 관통하며 상기 제1 및 제2배선층을 전기적으로 연결하는 제1비아를 포함하며,
    상기 제1 및 제2배선층은 상기 제1 및 제2접속패드와 전기적으로 연결된,
    팬-아웃 반도체 패키지.
  12. 제 11 항에 있어서,
    상기 제1코어부재는 상기 제1절연층의 제1측에 배치되며 상기 제1배선층을 덮는 제2절연층, 상기 제2절연층 상에 배치된 제3배선층, 상기 제1절연층의 제2측에 배치되며 상기 제2배선층을 덮는 제3절연층, 상기 제3절연층 상에 배치된 제4배선층, 상기 제2절연층을 관통하며 상기 제1 및 제3배선층을 전기적으로 연결하는 제2비아, 및 상기 제3절연층을 관통하며 상기 제2 및 제4배선층을 전기적으로 연결하는 제3비아를 더 포함하며,
    상기 제3 및 제4배선층은 상기 제1 및 제2접속패드와 전기적으로 연결된,
    팬-아웃 반도체 패키지.
  13. 제 7 항에 있어서,
    상기 제1코어부재는 상기 연결부재와 접하는 제1절연층, 상기 연결부재와 접하며 상기 제1절연층에 매립된 제1배선층, 상기 제1절연층의 상기 제1배선층이 매립된측의 반대측 상에 배치된 제2배선층, 상기 제1절연층 상에 배치되며 상기 제2배선층을 덮는 제2절연층, 상기 제2절연층 상에 배치된 제3배선층, 상기 제1절연층을 관통하며 상기 제1 및 제2배선층을 전기적으로 연결하는 제1비아, 및 상기 제2절연층을 관통하며 상기 제2 및 제3배선층을 전기적으로 연결하는 제2비아를 포함하며,
    상기 제1 내지 제3배선층은 상기 제1 및 제2접속패드와 전기적으로 연결된,
    팬-아웃 반도체 패키지.
  14. 제 1 항에 있어서,
    상기 도전성 범프는 구리(Cu)층 및 솔더(Solder)층을 포함하는,
    팬-아웃 반도체 패키지.
  15. 서로 이격된 제1 및 제2신호패드가 배치된 제1활성면 및 상기 제1활성면의 반대측인 제1비활성면을 갖는 제1반도체칩, 상기 제1반도체칩의 제1활성면 상에 배치되며 상기 제1 및 제2신호패드를 각각 재배선시키는 제1배선층을 포함하는 제1배선부재, 상기 제1반도체칩 및 상기 제1배선부재의 적어도 일부를 봉합하는 제1봉합재, 및 상기 제1봉합재 및 상기 제1배선부재 상에 배치되며 상기 제1배선층을 통하여 상기 제1 및 제2신호패드와 각각 전기적으로 연결된 재배선층을 포함하는 연결부재를 포함하는 제1구조체; 및
    서로 이격된 제3 및 제4신호패드가 배치된 제2활성면 및 상기 제2활성면의 반대측인 제2비활성면을 갖는 제2반도체칩, 상기 제2반도체칩의 제2활성면 상에 배치되며 상기 제3 및 제4신호패드를 각각 재배선시키는 제2배선층을 포함하는 제2배선부재, 상기 제2반도체칩 및 상기 제2배선부재의 적어도 일부를 봉합하는 제2봉합재, 및 상기 제2봉합재 및 상기 제2활성면 상에 배치되며 상기 제2배선층을 통하여 상기 제3 및 제4신호패드와 각각 전기적으로 연결된 도전성 범프를 포함하는 제2구조체; 를 포함하며,
    상기 제1 및 제2구조체는 상기 제1 및 제2활성면이 마주보도록 배치되며,
    상기 도전성 범프는 상기 재배선층과 전기적으로 연결되며,
    단면을 기준으로, 상기 제1 및 제4신호패드가 서로 마주보고,
    단면을 기준으로, 상기 제2 및 제3신호패드가 서로 마주보며,
    상기 제1 및 제3신호패드가 재배선되어 서로 신호적으로 연결되고,
    상기 제2 및 제4신호패드가 재배선되어 서로 신호적으로 연결된,
    팬-아웃 반도체 패키지.
  16. 제 15 항에 있어서,
    상기 제1 및 제2반도체칩은 동종의 디램(DRAM)인,
    팬-아웃 반도체 패키지.
KR1020170177955A 2017-12-22 2017-12-22 팬-아웃 반도체 패키지 KR101922885B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020170177955A KR101922885B1 (ko) 2017-12-22 2017-12-22 팬-아웃 반도체 패키지
TW107114895A TWI731239B (zh) 2017-12-22 2018-05-02 扇出型半導體封裝
US15/969,359 US10347613B1 (en) 2017-12-22 2018-05-02 Fan-out semiconductor package
CN201810754737.0A CN109979923B (zh) 2017-12-22 2018-07-11 扇出型半导体封装件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170177955A KR101922885B1 (ko) 2017-12-22 2017-12-22 팬-아웃 반도체 패키지

Publications (1)

Publication Number Publication Date
KR101922885B1 true KR101922885B1 (ko) 2018-11-28

Family

ID=64561300

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170177955A KR101922885B1 (ko) 2017-12-22 2017-12-22 팬-아웃 반도체 패키지

Country Status (4)

Country Link
US (1) US10347613B1 (ko)
KR (1) KR101922885B1 (ko)
CN (1) CN109979923B (ko)
TW (1) TWI731239B (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111933637A (zh) * 2019-05-13 2020-11-13 三星电机株式会社 半导体封装件
CN112151460A (zh) * 2019-06-28 2020-12-29 三星电机株式会社 半导体封装件
US11842956B2 (en) 2019-03-28 2023-12-12 Samsung Electronics Co., Ltd. Semiconductor package

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20200211980A1 (en) * 2018-12-27 2020-07-02 Powertech Technology Inc. Fan-out package with warpage reduction and manufacturing method thereof
CN111834354A (zh) * 2019-04-18 2020-10-27 三星电子株式会社 半导体封装件
CN112216615B (zh) * 2019-07-09 2023-09-22 澜起科技股份有限公司 可调信号传输时间的基板封装方法及其结构
US11233010B2 (en) * 2019-12-31 2022-01-25 Advanced Semiconductor Engineering, Inc. Assembly structure and package structure
TW202109800A (zh) * 2019-08-15 2021-03-01 力成科技股份有限公司 具有微細間距矽穿孔封裝的扇出型封裝晶片結構以及扇出型封裝單元
US10741483B1 (en) 2020-01-28 2020-08-11 Advanced Semiconductor Engineering, Inc. Substrate structure and method for manufacturing the same
TWI743900B (zh) * 2020-07-23 2021-10-21 力晶積成電子製造股份有限公司 封裝結構及其製作方法
KR20220047066A (ko) * 2020-10-08 2022-04-15 삼성전자주식회사 반도체 패키지 장치
JP2023140679A (ja) * 2022-03-23 2023-10-05 キオクシア株式会社 半導体デバイス
CN114531135B (zh) * 2022-04-25 2022-08-05 深圳新声半导体有限公司 一种用于SAW filter CSP形式的封装结构

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5258660A (en) 1990-01-16 1993-11-02 Cray Research, Inc. Skew-compensated clock distribution system
KR100541393B1 (ko) 2003-04-26 2006-01-10 삼성전자주식회사 멀티칩 ｂｇａ 패키지
KR100800473B1 (ko) 2006-06-30 2008-02-04 삼성전자주식회사 재배선 칩 패드를 갖는 적층 칩 및 이를 이용한 적층 칩패키지
US20080157316A1 (en) * 2007-01-03 2008-07-03 Advanced Chip Engineering Technology Inc. Multi-chips package and method of forming the same
TW200945459A (en) * 2008-04-24 2009-11-01 Advanced Semiconductor Eng Stacked semiconductor package and method for making the same
CN101572260B (zh) 2008-04-30 2011-04-20 南亚科技股份有限公司 多芯片堆叠封装体
US8106504B2 (en) 2008-09-25 2012-01-31 King Dragon International Inc. Stacking package structure with chip embedded inside and die having through silicon via and method of the same
CN101740551A (zh) * 2008-11-21 2010-06-16 育霈科技股份有限公司 用于半导体元件的叠层晶粒封装结构及其方法
US9735113B2 (en) 2010-05-24 2017-08-15 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming ultra thin multi-die face-to-face WLCSP
KR20130124858A (ko) * 2012-05-07 2013-11-15 삼성전자주식회사 반도체 패키지
KR101494414B1 (ko) 2013-03-21 2015-02-17 주식회사 네패스 반도체패키지, 반도체패키지유닛 및 반도체패키지 제조방법
US9601463B2 (en) 2014-04-17 2017-03-21 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out stacked system in package (SIP) and the methods of making the same
KR20160131170A (ko) * 2015-05-06 2016-11-16 에스케이하이닉스 주식회사 팬-아웃 메모리 패키지를 포함하는 패키지 온 패키지 타입의 반도체 장치
US9881903B2 (en) * 2016-05-31 2018-01-30 Taiwan Semiconductor Manufacturing Company, Ltd. Package-on-package structure with epoxy flux residue

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11842956B2 (en) 2019-03-28 2023-12-12 Samsung Electronics Co., Ltd. Semiconductor package
CN111933637A (zh) * 2019-05-13 2020-11-13 三星电机株式会社 半导体封装件
KR20200130926A (ko) * 2019-05-13 2020-11-23 삼성전기주식회사 반도체 패키지
KR102653213B1 (ko) * 2019-05-13 2024-04-01 삼성전기주식회사 반도체 패키지
CN112151460A (zh) * 2019-06-28 2020-12-29 三星电机株式会社 半导体封装件

Also Published As

Publication number Publication date
TW201929177A (zh) 2019-07-16
US10347613B1 (en) 2019-07-09
US20190198486A1 (en) 2019-06-27
CN109979923B (zh) 2023-10-31
TWI731239B (zh) 2021-06-21
CN109979923A (zh) 2019-07-05

Similar Documents

Publication Publication Date Title
KR101922885B1 (ko) 팬-아웃 반도체 패키지
KR102071457B1 (ko) 팬-아웃 반도체 패키지
TWI758571B (zh) 扇出型半導體封裝
KR101982049B1 (ko) 팬-아웃 반도체 패키지
KR101942742B1 (ko) 팬-아웃 반도체 패키지
TWI772617B (zh) 扇出型半導體封裝
KR101942747B1 (ko) 팬-아웃 반도체 패키지
KR102039711B1 (ko) 팬-아웃 부품 패키지
KR101942727B1 (ko) 팬-아웃 반도체 패키지
TWI818088B (zh) 半導體封裝
KR101982047B1 (ko) 팬-아웃 반도체 패키지
KR101942745B1 (ko) 팬-아웃 반도체 패키지
TWI689229B (zh) 半導體封裝的連接系統
US20200126924A1 (en) Fan-out semiconductor package
TW202036798A (zh) 半導體封裝
KR20180076995A (ko) 팬-아웃 반도체 패키지 모듈
KR20200057358A (ko) 팬-아웃 반도체 패키지
KR20190052598A (ko) 팬-아웃 반도체 패키지
KR102061850B1 (ko) 팬-아웃 반도체 패키지
KR102509645B1 (ko) 팬-아웃 반도체 패키지
TWI685934B (zh) 扇出型半導體封裝
KR102005350B1 (ko) 팬-아웃 반도체 패키지
KR102509644B1 (ko) 패키지 모듈
US11205631B2 (en) Semiconductor package including multiple semiconductor chips
KR102484395B1 (ko) 반도체 패키지

Legal Events

Date Code Title Description
GRNT Written decision to grant