TW201929177A - 扇出型半導體封裝 - Google Patents

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白龍浩
金汶日
許榮植
韓泰熙
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Abstract

一種扇出型半導體封裝包括第一結構及第二結構。所述第一結構包括第一半導體晶片、第一包封體及連接構件。所述第二結構包括第二半導體晶片、第二包封體及導電凸塊。第一結構與第二結構被設置成使第一半導體晶片的主動面與第二半導體晶片的主動面彼此面對。導電凸塊電性連接至重佈線層，且第一半導體晶片的連接墊與第二半導體晶片的連接墊藉由重佈線層以訊號方式彼此連接。重佈線層的一個點與第一半導體晶片及第二半導體晶片中的每一者的連接墊之間的訊號傳輸時間實質上彼此相同。

Description

扇出型半導體封裝
本揭露是有關於一種具有疊層封裝（POP）形式或晶片上封裝（POC）形式的扇出型半導體封裝。 [相關申請案的交叉參考]
本申請案主張2017年12月22日在韓國智慧財產局中申請的韓國專利申請案第10-2017-0177955號的優先權的權益，所述申請案的揭露內容全文併入本文供參考。
近來，在半導體封裝領域中，已不斷開發出晶粒堆疊技術來增加容量，且亦不斷提高裝置的速度來改善整組的效能。在目前常用於市售產品中的晶粒堆疊封裝結構中，晶粒在基板上被堆疊成彼此偏移，且各個晶粒利用焊線接合（wire bonding）電性連接至基板。在此種情形中，在垂直方向上堆疊的晶粒的導線長度彼此不同，且在傳輸訊號時可能會出現時間延遲問題。
本揭露的態樣可提供一種扇出型半導體封裝，其能夠在包括多個半導體晶片、維持薄的輪廓且提供改善的效能的同時解決時間延遲問題。
根據本揭露的態樣，可提供一種多個半導體晶片被設置成疊層封裝（package-on-package）形式或晶片上封裝（package-on-chip）形式的扇出型半導體封裝。各個半導體晶片被設置成使得各個半導體晶片的主動面彼此面對，且自各個半導體晶片至對各個半導體晶片進行重佈線的重佈線層的訊號傳輸時間被實施成實質上彼此相同。
根據本揭露的態樣，一種扇出型半導體封裝可包括第一結構及第二結構。所述第一結構包括第一半導體晶片、第一包封體及連接構件，所述第一半導體晶片具有上面設置有第一連接墊的第一主動面以及與所述第一主動面相對的第一非主動面，所述第一包封體包封所述第一半導體晶片的至少一部分，所述連接構件設置於所述第一包封體及所述第一主動面上，且包括電性連接至所述第一連接墊的重佈線層。所述第二結構包括第二半導體晶片、第二包封體及導電凸塊，所述第二半導體晶片具有上面設置有第二連接墊的第二主動面以及與所述第二主動面相對的第二非主動面，所述第二包封體包封所述第二半導體晶片的至少一部分，所述導電凸塊設置於所述第二主動面上，且電性連接至所述第二連接墊。所述第一結構與所述第二結構被設置成使得所述第一主動面與所述第二主動面彼此面對，所述導電凸塊電性連接至所述重佈線層，且所述第一連接墊與所述第二連接墊藉由所述重佈線層以訊號方式彼此電性連接。在一個實例中，自所述第一連接墊至所述重佈線層的一個點的訊號傳輸時間與自所述第二連接墊至所述一個點的訊號傳輸時間實質上彼此相同。
根據本揭露的另一態樣，一種扇出型半導體封裝可包括第一結構及第二結構。所述第一結構包括第一半導體晶片、第一配線構件、第一包封體及連接構件，所述第一半導體晶片具有上面設置有第一訊號墊及第二訊號墊的第一主動面及與所述第一主動面相對的第一非主動面，所述第一配線構件設置於所述第一半導體晶片的所述第一主動面上且包括對所述第一訊號墊及所述第二訊號墊進行重佈線的第一配線層，所述第一包封體包封所述第一半導體晶片的至少一部分及所述第一配線構件的至少一部分，所述連接構件設置於所述第一包封體及所述第一配線構件上且包括藉由所述第一配線層電性連接至所述第一訊號墊及所述第二訊號墊的重佈線層，所述第一訊號墊與所述第二訊號墊彼此間隔開。所述第二結構包括第二半導體晶片、第二配線構件、第二包封體及導電凸塊，所述第二半導體晶片具有上面設置有第三訊號墊及第四訊號墊的第二主動面及與所述第二主動面相對的第二非主動面，所述第二配線構件設置於所述第二半導體晶片的所述第二主動面上且包括對所述第三訊號墊及所述第四訊號墊進行重佈線的第二配線層，所述第二包封體包封所述第二半導體晶片的至少一部分及所述第二配線構件的至少一部分，所述導電凸塊設置於所述第二主動面上且藉由所述第二配線層電性連接至所述第三訊號墊及所述第四訊號墊，所述第三訊號墊與所述第四訊號墊彼此間隔開。所述第一結構與所述第二結構被設置成使得所述第一主動面與所述第二主動面彼此面對，所述導電凸塊電性連接至所述重佈線層，所述第一訊號墊與所述第四訊號墊在橫截面中彼此面對，所述第二訊號墊與所述第三訊號墊被重佈線成在所述橫截面中彼此面對，所述第一訊號墊與所述第三訊號墊被重佈線成以訊號方式彼此連接，且所述第二訊號墊與所述第四訊號墊被重佈線成以訊號方式彼此連接。
根據本揭露的再一態樣，一種扇出型半導體封裝包括第一半導體晶片及第二半導體晶片、重佈線層及導電凸塊。所述第一半導體晶片具有上面設置有第一連接墊的第一主動面。所述重佈線層設置於所述第一半導體晶片的所述第一主動面上且電性連接至所述第一連接墊。所述第二半導體晶片具有上面設置有第二連接墊的第二主動面，且所述第二半導體晶片被設置成使所述第二主動面面對所述第一半導體晶片的所述第一主動面且與所述第一半導體晶片的所述第一主動面交疊。所述導電凸塊設置於所述第二主動面上並將第二連接墊電性連接至所述重佈線層。所述重佈線層包括位於與所述第一連接墊及所述第二連接墊中的至少一者電性連接的導電線中的電阻圖案。
以下，將參照附圖闡述各例示性實施例。在附圖中，為清晰起見，可誇大或縮小各組件的形狀、尺寸等。
在本文中，下側、下部分、下表面等是用來指代相對於圖式的橫截面的朝向扇出型半導體封裝之安裝表面的方向，而上側、上部分、上表面等是用來指代與下方向相反的方向。然而，定義該些方向是為了方便闡釋，且本申請專利範圍並不受如上所述所定義的方向特別限制。
在說明中，組件與另一組件的「連接」的意義包括經由黏合層的間接連接以及在兩個組件之間的直接連接。另外，「電性連接」在概念上包括物理連接及儘管會提供電性連接的物理斷接（disconnection）。應理解，當以例如「第一」及「第二」等用語來指代元件時，所述元件並不因此受到限制。使用「第一」及「第二」可能僅用於將所述元件與其他元件區分開的目的，並可不限制所述元件的順序或重要性。在一些情形中，在不背離本文中所提出的說明或申請專利範圍的範圍的條件下，第一元件可被稱作第二元件。相似地，第二元件亦可被稱作第一元件。
本文中所使用的用語「例示性實施例」並非指稱同一例示性實施例，而是為強調與另一例示性實施例的特定特徵或特性不同的特定特徵或特性而提供。然而，本文中所提供的例示性實施例被視為能夠藉由彼此整體組合或部分組合而實施。舉例而言，即使並未在另一例示性實施例中闡述在特定例示性實施例中闡述的一個元件，除非在另一例示性實施例中提供了相反或矛盾的說明，否則所述元件亦可被理解為與另一例示性實施例相關的說明。
使用本文中所使用的用語僅為了闡述例示性實施例而非限制本揭露。在此種情形中，除非在上下文中另有解釋，否則單數形式包括複數形式。電子裝置
圖1為示出電子裝置系統的實例的示意性方塊圖。
參照圖1，電子裝置1000中可容置主板1010。主板1010或母板可包括物理連接或電性連接至主板1010或母板的晶片相關組件1020、網路相關組件1030、其他組件1040等。該些組件可穿過各種訊號線1090連接至以下將闡述的其他組件。
晶片相關組件1020或晶片組可包括：記憶體晶片，例如揮發性記憶體（例如動態隨機存取記憶體（dynamic random access memory，DRAM））、非揮發性記憶體（例如唯讀記憶體（read only memory，ROM））或快閃記憶體等；應用處理器晶片，例如中央處理器（例如：中央處理單元（central processing unit，CPU））、圖形處理器（例如：圖形處理單元（graphic processing unit，GPU））、數位訊號處理器、密碼處理器（cryptographic processor）、微處理器或微控制器等；以及邏輯晶片，例如類比至數位轉換器（analog-to-digital converter，ADC）或應用專用積體電路（application-specific integrated circuit，ASIC）等。然而，晶片相關組件1020並非僅限於此，而是亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。
網路相關組件1030可包括利用例如以下各種協定來支援通訊的組件：無線保真（wireless fidelity，Wi-Fi）（電氣及電子工程師學會（Institute of Electrical And Electronics Engineers，IEEE）802.11家族等）、全球互通微波存取（worldwide interoperability for microwave access，WiMAX）（IEEE 802.16家族等）、IEEE 802.20、長期演進（long term evolution，LTE）、僅支援資料的演進（evolution data only，Ev-DO）、高速封包存取+（high speed packet access +，HSPA+）、高速下行封包存取+（high speed downlink packet access +，HSDPA+）、高速上行封包存取+（high speed uplink packet access +，HSUPA+）、增強型資料GSM環境（enhanced data GSM environment，EDGE）、全球行動通訊系統（global system for mobile communications，GSM）、全球定位系統（global positioning system，GPS）、通用封包無線電服務（general packet radio service，GPRS）、分碼多重存取（code division multiple access，CDMA）、分時多重存取（time division multiple access，TDMA）、數位增強型無線電訊（digital enhanced cordless telecommunications，DECT）、藍芽、3G協定、4G協定及5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而是亦可包括支援各種其他無線標準或協定或者有線標準或協定的組件。另外，網路相關組件1030可與上文所闡述的晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器（ferrite inductor）、功率電感器（power inductor）、鐵氧體珠粒（ferrite beads）、低溫共燒陶瓷（low temperature co-fired ceramic，LTCC）、電磁干擾（electromagnetic interference，EMI）濾波器或多層陶瓷電容器（multilayer ceramic capacitor，MLCC）等。然而，其他組件1040並非僅限於此，而是亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與上文所闡述的晶片相關組件1020或網路相關組件1030一起彼此組合。
端視電子裝置1000的類型而定，電子裝置1000可包括可物理連接至或電性連接至主板1010的其他組件，或可不物理連接至或不電性連接至主板1010的其他組件。該些其他組件可包括例如照相機模組1050、天線1060、顯示器裝置1070、電池1080、音訊編解碼器（圖中未示出）、視訊編解碼器（圖中未示出）、功率放大器（圖中未示出）、羅盤（圖中未示出）、加速度計（圖中未示出）、陀螺儀（圖中未示出）、揚聲器（圖中未示出）、大容量儲存單元（例如硬碟驅動機）（圖中未示出）、光碟（compact disk，CD）驅動機（圖中未示出）或數位多功能光碟（digital versatile disk，DVD）驅動機（圖中未示出）等。然而，該些其他組件並非僅限於此，而是端視電子裝置1000的類型等亦可包括各種用途的其他組件。
電子裝置1000可為智慧型電話、個人數位助理（personal digital assistant，PDA）、數位攝影機、數位照相機（digital still camera）、網路系統、電腦、監視器、平板個人電腦（tablet PC）、筆記型個人電腦、隨身型易網機個人電腦（netbook PC）、電視、視訊遊戲機（video game machine）或智慧型手錶或汽車組件等。然而，電子裝置1000並非僅限於此，而是亦可為處理資料的任何其他電子裝置。
圖2為示出電子裝置的實例的示意性透視圖。
參照圖2，半導體封裝可於上文所闡述的各種電子裝置1000中使用於各種目的。舉例而言，母板1110可容置於智慧型電話1100的本體1101中，且各種電子組件1120可物理連接至或電性連接至母板1110。另外，可物理連接至或電性連接至主板1010或可不物理連接至或不電性連接至主板1010的其他組件（例如照相機模組1130）可容置於本體1101中。電子組件1120中的一些電子組件可為晶片相關組件，例如半導體封裝1121，但並非僅限於此。所述電子裝置不必僅限於智慧型電話1100，而是可為如上所述的其他電子裝置。半導體封裝
一般而言，半導體晶片中整合了諸多精密的電路。然而，半導體晶片自身可能不能充當已完成的半導體產品，且可能因外部物理性或化學性影響而受損。因此，半導體晶片本身可能無法單獨使用，但可封裝於電子裝置等中且在電子裝置等中以封裝狀態使用。
另外，可使用半導體封裝來對半導體晶片與電子裝置的主板之間存在電性連接方面的電路寬度（circuit width）差作出彌補。詳言之，半導體晶片的連接墊尺寸及半導體晶片的連接墊之間的間隔極為精密，但電子裝置中所使用的主板的組件安裝墊尺寸及主板的組件安裝墊之間的間隔通常顯著大於半導體晶片的連接墊的尺寸及間隔。因此，可能難以將半導體晶片直接安裝於主板上，故利於使用用於緩衝半導體晶片與主板之間的電路寬度差的封裝技術。
端視半導體封裝的結構及目的而定，由封裝技術製造的半導體封裝可分類為扇入型半導體封裝或扇出型半導體封裝。
將在下文中參照圖式詳細地闡述扇入型半導體封裝及扇出型半導體封裝。扇入型 半導體封裝
圖3A及圖3B是示出扇入型半導體封裝在被封裝之前及被封裝之後的示意性剖視圖。
圖4為示出扇入型半導體封裝的封裝製程的示意性剖視圖。
參照圖3A、圖3B及圖4，半導體晶片2220可為例如處於裸露狀態下的積體電路（integrated circuit，IC），半導體晶片2220包括：本體2221，其包含矽（Si）、鍺（Ge）或砷化鎵（GaAs）等；連接墊2222，其形成於本體2221的一個表面上且包含例如鋁（Al）等導電材料；以及鈍化層2223（例如氧化物膜或氮化物膜等），其形成於本體2221的一個表面上且覆蓋連接墊2222的至少一部分。在此種情形中，由於連接墊2222可為顯著小的，因此可能難以將積體電路（IC）安裝於中級印刷電路板（printed circuit board，PCB）上以及電子裝置的主板等上。
因此，可端視半導體晶片2220的尺寸，在半導體晶片2220上形成連接構件2240以對連接墊2222進行重佈線。連接構件2240可藉由以下步驟來形成：利用例如感光成像介電（photoimageable dielectric，PID）樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241，並形成外露連接墊2222的通孔孔洞2243h，並接著形成配線圖案2242及通孔2243。接著，可形成保護連接構件2240的鈍化層2250，並可形成開口2251，且可形成凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、連接構件2240、鈍化層2250及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，扇入型半導體封裝可具有半導體晶片的所有連接墊（例如輸入/輸出（input/output，I/O）端子）均設置於與半導體晶片交疊的覆蓋空間（footprint）或區域內的一種封裝形式，且可具有優異的電性特性並可以低成本進行生產。因此，諸多安裝於智慧型電話中的元件已以扇入型半導體封裝的形式製造而出。詳言之，已開發出諸多安裝於智慧型電話中的元件以進行快速的訊號傳輸並同時具有緊湊的尺寸。
然而，由於在扇入型半導體封裝中所有輸入/輸出端子均設置在與半導體晶片交疊的覆蓋空間（footprint）或區域內，因此扇入型半導體封裝具有顯著的空間限制。因此，難以將此結構應用於具有大量輸入/輸出端子的半導體晶片或具有緊湊尺寸的半導體晶片。另外，由於上述缺點，扇入型半導體封裝可能無法在電子裝置的主板上直接安裝並使用。原因在於，即使在藉由重佈線製程增大半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔的情形中，半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔可能仍不足以使扇入型半導體封裝直接安裝於電子裝置的主板上。
圖5為示出扇入型半導體封裝安裝於球柵陣列（BGA）基板上且最終安裝於電子裝置的主板上的示意性剖視圖。
圖6為示出扇入型半導體封裝嵌入於球柵陣列基板中且最終安裝於電子裝置的主板上的示意性剖視圖。
參照圖5及圖6，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222（即，輸入/輸出端子）可經由球柵陣列基板2301進行重佈線，且扇入型半導體封裝2200可在其安裝於球柵陣列基板2301上的狀態下最終安裝於電子裝置的主板2500上。在此種情形中，可藉由底部填充樹脂2280等來固定焊球2270等，且半導體晶片2220的外側面可利用模製材料2290等來覆蓋。作為另一選擇，扇入型半導體封裝2200可嵌入於單獨的球柵陣列基板2302中，半導體晶片2220的連接墊2222（即，輸入/輸出端子）可在其中扇入型半導體封裝2200嵌入於球柵陣列基板2302中的狀態下藉由球柵陣列基板2302進行重佈線，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。
如上所述，可能難以直接在電子裝置的主板上安裝並使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的球柵陣列基板上且接著藉由封裝製程安裝於電子裝置的主板上，或者可在其中扇入型半導體封裝嵌置於球柵陣列基板中的狀態下在電子裝置的主板上安裝及使用。扇出型 半導體封裝
圖7為示出扇出型半導體封裝的示意性剖視圖。
參照圖7，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外側面可由包封體2130保護，且半導體晶片2120的連接墊2122可藉由連接構件2140而朝與半導體晶片2120交疊的覆蓋空間（footprint）或區域之外進行重佈線。在此種情形中，可在連接構件2140上進一步形成鈍化層2150，且可在鈍化層2150的開口中進一步形成凸塊下金屬層2160。可在凸塊下金屬層2160上進一步形成焊球2170。半導體晶片2120可為包括本體2121、連接墊2122、鈍化層（圖中未示出）等的積體電路（IC）。連接構件2140可包括絕緣層2141、形成於絕緣層2141上的重佈線層2142以及將連接墊2122與重佈線層2142彼此電性連接的通孔2143。
如上所述，扇出型半導體封裝可具有一種形式，其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件進行重佈線並朝與半導體晶片交疊的覆蓋空間（footprint）或區域之外設置。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子都需要設置於半導體晶片的覆蓋區域內。因此，當半導體晶片的尺寸減小時，須減小球的尺寸及節距，進而使得標準化球佈局（standardized ball layout）可能無法容易地在扇入型半導體封裝中使用。另一方面，扇出型半導體封裝具有一種形式，其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件進行重佈線並自半導體晶片的覆蓋區域向外設置，如上所述。因此，即使在半導體晶片的尺寸減小的情形中，標準化球佈局亦可原樣用於扇出型半導體封裝中，使得扇出型半導體封裝無需使用單獨的球柵陣列基板即可安裝於電子裝置的主板上，如下所述。
圖8為示出安裝於電子裝置的主板上的扇出型半導體封裝的示意性剖視圖。
參照圖8，扇出型半導體封裝2100可經由焊球2170等安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括連接構件2140，連接構件2140形成於半導體晶片2120上且能夠將連接墊2122重佈線至半導體晶片2120的尺寸之外的扇出區，進而使得標準化球佈局可原樣在扇出型半導體封裝2100中使用。因此，扇出型半導體封裝2100無須使用單獨的球柵陣列基板等即可安裝於電子裝置的主板2500上。
如上所述，由於所述扇出型半導體封裝無須使用單獨的球柵陣列基板即可安裝於電子裝置的主板上，因此所述扇出型半導體封裝可被實施成具有較使用球柵陣列基板的扇入型半導體封裝的厚度小的厚度。因此，可使扇出型半導體封裝小型化且薄化。另外，扇出型半導體封裝具有優異的熱特性及電性特性，進而使得扇出型半導體封裝尤其適合用於行動產品。因此，扇出型半導體封裝可被實施成較使用印刷電路板（PCB）的一般疊層封裝（POP）類型更緊湊的形式，且可解決因翹曲（warpage）現象出現而產生的問題。
同時，所述扇出型半導體封裝指代用於上述將半導體晶片安裝於電子裝置等的主板上且保護所述半導體晶片不受外部影響的封裝技術，且所述扇出型半導體封裝的概念與例如球柵陣列基板等印刷電路板（PCB）的概念不同，且所述印刷電路板具有與扇出型半導體封裝的規格、目的等不同的規格、目的等，且所述印刷電路板中嵌入有扇入型半導體封裝。
以下將參照圖式闡述無論是否包括多個半導體晶片均能夠解決時間延遲問題且無論是否具有改善的效能均能夠薄化的扇出型半導體封裝。
圖9為示出扇出型半導體封裝的實例的示意性剖視圖。
圖10A及圖10B為示出圖9所示扇出型半導體封裝的區域Q的示意性放大剖視圖。
參照圖9及圖10，根據例示性實施例的扇出型半導體封裝300A可包括：第一結構100A，其包括第一半導體晶片120、第一包封體130及連接構件140，第一半導體晶片120具有上面設置有第一連接墊120P的第一主動面及與所述第一主動面相對的第一非主動面；第一包封體130包封第一半導體晶片120的至少一部分；連接構件140設置於第一包封體130及第一主動面上且包括電性連接至第一連接墊120P的重佈線層142；以及第二結構200A，其包括第二半導體晶片220、第二包封體230及導電凸塊228，第二半導體晶片220具有上面設置有第二連接墊220P的第二主動面及與所述第二主動面相對的第二非主動面；第二包封體230包封第二半導體晶片220的至少一部分，導電凸塊228設置於第二包封體230及第二主動面上且電性連接至第二連接墊220P。第一結構100A與第二結構200A可被設置成使得第一主動面與第二主動面彼此面對，且導電凸塊228可電性連接至重佈線層142。
近來，在半導體封裝領域中，已不斷開發出晶粒堆疊技術來增加容量，且亦不斷提高裝置的速度來改善整組的效能。在市售的目前常用的晶粒堆疊封裝結構中，晶粒在基板上被堆疊成彼此偏移，且各個晶粒利用焊線接合電性連接至基板。在此種情形中，在垂直方向（例如，與基板的安裝有晶粒的表面正交的方向）上的不同位置處堆疊的晶粒的導線長度彼此不同，且因此在傳輸訊號時會出現時間延遲問題。具體而言，當堆疊例如動態隨機存取記憶體等記憶體時，各個記憶體的接墊是由中心接墊來實施以增大淨晶粒，且接著藉由鋁（Al）重佈線層（redistribution layer，RDL）重佈線為邊緣接墊。然而，鋁重佈線層的導電性相對低於銅重佈線層（Cu RDL）的導電性，且因此在傳輸訊號時會出現較大的時間延遲。因此，在將鋁重佈線層應用於需要高速度的動態隨機存取記憶體等方面存在限制。
另一方面，在根據例示性實施例的扇出型半導體封裝300A中，第一半導體晶片120與第二半導體晶片220可被設置成疊層封裝形式，且第一半導體晶片120與第二半導體晶片220可被設置成使得第一主動面與第二主動面彼此面對。另外，第一半導體120與第二半導體220可藉由重佈線層142及導電凸塊228而非焊線接合以訊號方式進行連接。具體而言，第一連接墊120P與第二連接墊220P可彼此共享重佈線層142，從而在重佈線層142的任一個點處以訊號方式彼此連接。在此種情形中，第一連接墊120P及第二連接墊220P可被重佈線成使得自第一連接墊120P至重佈線層142的一個點的訊號傳輸時間與自第二連接墊220P至重佈線層142的一個點的訊號傳輸時間實質上彼此相同，如圖11及圖12例示性所示。舉例而言，自第一連接墊120P至重佈線層142的一個點的訊號傳輸距離P1與第二連接墊220P至重佈線層142的一個點的訊號傳輸距離P2可被實施成實質上彼此相同以解決時間延遲問題，如圖10A、圖11及圖12例示性所示。另外，即使扇出型半導體封裝300A具有疊層封裝形式，扇出型半導體封裝300A仍可盡可能地薄化，且第一半導體晶片120與第二半導體晶片220之間的訊號通路可顯著縮短。
同時，第一結構100A可更包括第一配線構件125，第一配線構件125設置於第一主動面與連接構件140之間且包括對第一連接墊120P進行重佈線以將第一連接墊120P電性連接至重佈線層142的第一配線層122。相似地，第二結構200A可更包括第二配線構件225，第二配線構件225設置於第二主動面與導電凸塊228之間且包括對第二連接墊220P進行重佈線以將第二連接墊220P電性連接至導電凸塊228的第二配線層222。以此種方式，可主要對被形成為中心接墊形式的第一連接墊120P及第二連接墊220P進行重佈線。然而，在根據例示性實施例的扇出型半導體封裝300A中，第一連接墊120P及第二連接墊220P是藉由第一結構100A的連接構件140及第二結構200A的導電凸塊228而非焊線接合實質上進行重佈線，因此藉由第一配線構件125及第二配線構件225進行重佈線的通路可顯著縮短或在必要時被省略，以改善訊號傳輸特性。
同時，第一半導體晶片120與第二半導體晶片220可為相同類型的記憶體，例如動態隨機存取記憶體。在此種情形中，第一連接墊120P可包括彼此間隔開的第一訊號墊120P1與第二訊號墊120P2，且第二連接墊220P可包括彼此間隔開的第三訊號墊220P1與第四訊號墊220P2。另外，在橫截面中，第一訊號墊120P1與第四訊號墊220P2可面對彼此面對，且第二訊號墊120P2與第三訊號墊220P1可彼此面對，但第一訊號墊120P1與第三訊號墊220P1可藉由重佈線製程被重佈線成以訊號方式彼此連接，且第二訊號墊120P2與第四訊號墊220P2可藉由重佈線製程被重佈線成以訊號方式彼此連接。舉例而言，當作為相同的動態隨機存取記憶體的第一半導體晶片120及第二半導體晶片220被設置成其主動面彼此面對時，在橫截面中，執行不同功能的第一訊號墊120P1與第四訊號墊220P2可彼此面對（①與②），且執行不同功能的第二訊號墊120P2與第三訊號墊220P1可彼此面對（②與①）。當第一訊號墊至第四訊號墊主要藉由第一配線層122及第二配線層222的訊號圖案122S1、122S2、222S1及222S2進行重佈線以使第一接墊122P1與第三接墊222P1能夠彼此面對（①'與 ①'）並使第二接墊122P2與第四接墊222P2能夠彼此面對（②'與②'），且第一接墊122P1與第三接墊222P1以及第二接墊122P2與第四接墊222P2分別藉由導電凸塊228及重佈線層142以訊號方式彼此連接時，在橫截面中，第一訊號墊120P1與第三訊號墊220P1以及第二訊號墊120P2與第四訊號墊220P2可分別以訊號方式彼此連接。因此，重佈線層可易於應用於需要高速度的例如動態隨機存取記憶體等記憶體。
同時，第一結構100A可更包括第一核心構件110，第一核心構件110具有容置第一半導體晶片120的第一貫穿孔110H。在此種情形中，第一包封體130可覆蓋第一核心構件110的至少一部分及第一半導體晶片120的第一非主動面，且填充第一貫穿孔110H的至少一部分。第一核心構件110可包括：多個配線層112a及112b，其藉由重佈線層142電性連接至第一連接墊120P及第二連接墊220P；以及一個層或多個通孔113，將所述多個配線層112a及112b彼此電性連接。更具體而言，在例示性實施例中，第一核心構件110可包括：絕緣層111；第一配線層112a，設置於絕緣層111的第一表面上；第二配線層112b，設置於絕緣層111的第二表面上；以及通孔113，貫穿絕緣層111且將第一配線層112a與第二配線層112b彼此電性連接。第一配線層112a及第二配線層112b可電性連接至第一連接墊120及第二連接墊220P。第一核心構件110可解決第一結構100A的翹曲問題，減小第一包封體130的包封厚度的不均勻性，且尤其是易於引入用於連接上部分與下部分之間的電性通路。另外，第一連接墊120P及第二連接墊220P可藉由第一配線層112a及第二配線層112b另外進行重佈線，且因此配線設計的自由度可得以提高。相似地，第二結構200A可更包括第二核心構件210，第二核心構件210具有容置第二半導體晶片220的第二貫穿孔210H。在此種情形中，第二包封體230可覆蓋第二核心構件210的至少一部分及第二半導體晶片220的第二非主動面，且填充第二貫穿孔210H的至少一部分。
第一包封體130可形成於第一核心構件110的與第一核心構件110的設置有連接構件140的一個表面相對的另一表面上，且可具有暴露出第二配線層112b的至少一部分的開口130h。在此種情形中，可在開口130h中設置電性連接至被開口130h所暴露出的第二配線層112b的電性連接結構150。以此種方式，扇出型半導體封裝300A可安裝於例如電子裝置等的主板等外部組件上，且第一連接墊120P及第二連接墊220P可電性連接至主板。
以下將更詳細闡述根據例示性實施例的扇出型半導體封裝300A中所包括的各個組件。
作為附加組件的第一核心構件110可端視所使用的材料而改善第一結構100A的剛性，且可用於確保第一包封體130的厚度均勻性。當配線層112a及112b、通孔113等形成於第一核心構件110中時，可提供第一結構100A的上部分與下部分之間的電性連接通路。第一核心構件110可具有第一貫穿孔110H。第一半導體晶片120可設置於第一貫穿孔110H中，使得第一半導體晶片120與第一核心構件110間隔開預定距離。第一半導體晶片120的側表面可被第一核心構件110環繞。第一核心構件110可包括：絕緣層111；第一配線層112a，其設置於絕緣層111的上表面上；第二配線層112b，其設置於絕緣層111的下表面上；以及通孔113，其貫穿絕緣層111且將第一配線層112a與第二配線層112b彼此電性連接。
舉例而言，可使用包含無機填料及絕緣樹脂的材料作為絕緣層111的材料。舉例而言，可使用熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；或包含例如無機填料等加強材料的樹脂，例如，二氧化矽、氧化鋁等，更具體而言味之素構成膜（Ajinomoto Build up Film，ABF）、FR-4、雙馬來醯亞胺三嗪（Bismaleimide Triazine，BT）、感光成像介電（photoimageable dielectric，PID）樹脂等。作為另一選擇，亦可使用將熱固性樹脂或熱塑性樹脂與無機填料一起浸入於例如玻璃纖維（或玻璃布，或玻璃纖維布）等核心材料中的材料，例如，預浸體等。在此種情形中，可維持第一結構100A的優異的剛性，以使得第一核心構件110可用作一種支撐構件。
配線層112a及112b可包含導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。配線層112a及112b可端視對應層的設計而執行各種功能。舉例而言，配線層112a及112b可包括接地（GND）圖案、電源（PWR）圖案、訊號（S）圖案等。此處，訊號（S）圖案可包括除了接地（GND）圖案、電源（PWR）圖案等之外的各種訊號，例如資料訊號等。另外，配線層112a及112b可包括用於通孔的接墊圖案、用於電性連接結構的接墊圖案等。第一核心構件110的配線層112a及112b的厚度可大於連接構件140的重佈線層142的厚度。原因在於第一核心構件110的厚度可相似於第一半導體晶片120的厚度，而連接構件140通常被設計成保持為薄的。
通孔113可貫穿絕緣層111且將第一配線層112a與第二配線層112b彼此電性連接。通孔113中的每一者的材料可為導電材料。通孔113中的每一者可利用導電材料完全填充，或者導電材料亦可沿通孔孔洞中的每一者的壁形成。通孔113中的每一者可為完全貫穿絕緣層111的貫通孔，且可具有圓柱形狀或沙漏形狀，但並非僅限於此。
第一半導體晶片120可為包括整合於單一晶片中的數百至數百萬個或更多元件的積體電路（IC）。第一半導體晶片120可以主動晶圓為基礎而形成。在此種情形中，本體的基材（base material）可為矽（Si）、鍺（Ge）或砷化鎵（GaAs）等。在本體中可形成各種電路。第一連接墊120P可將第一半導體晶片120電性連接至其他組件，且可使用例如鋁（Al）等導電材料作為第一連接墊120P中的每一者的材料。第一半導體晶片120的主動面是指第一半導體晶片120的設置有第一連接墊120P的表面，且第一半導體晶片120的非主動面是指第一半導體晶片120的與主動面相對的表面。若必要，則可在第一半導體晶片120的本體上形成覆蓋第一連接墊120P的至少一部分的鈍化層（圖中未示出）。鈍化層（圖中未示出）可為氧化物膜或氮化物膜等，或者氧化物層與氮化物層所構成的雙層。亦可在其他需要的位置中進一步設置絕緣層（圖中未示出）等。第一半導體晶片120可為例如揮發性記憶體（例如動態隨機存取記憶體）、非揮發性記憶體（例如唯讀記憶體）、快閃記憶體等記憶體晶片。然而，第一半導體晶片120並非僅限於此，而是亦可為另一種晶片。
第一配線構件125可主要對第一半導體晶片120的第一連接墊120P進行重佈線。第一配線構件125可包括：第一絕緣層121，包含感光性聚醯亞胺（photosensitive polyimide，PSPI）等；第一配線層122，形成於第一絕緣層121上且包含鋁（Al）、銅（Cu）等；以及第一通孔123，形成於第一絕緣層121中，將第一連接墊120P與第一配線層122彼此電性連接，且包含鋁（Al）或銅（Cu）等。被暴露的第一配線層122可連接至連接構件140的通孔143，且可藉由通孔143電性連接至連接構件140的重佈線層142。
第一包封體130可保護第一半導體晶片120。第一包封體130的包封形式不受特別限制，但可為第一包封體130環繞第一半導體晶片120的至少一部分的形式。在此種情形中，第一包封體130可覆蓋第一核心構件110及第一半導體晶片120的非主動面，且填充第一貫穿孔110H的至少一部分。第一包封體130的特定材料不受特別限制，而是可為例如絕緣材料。舉例而言，第一包封體130可包含含有絕緣樹脂及無機填料的味之素構成膜。然而，第一包封體130的材料並非僅限於此，而是亦可為感光成像包封體（photoimageable encapsulant，PIE）。
連接構件140可實質上對第一連接墊120P及第二連接墊220P進行重佈線。數十至數百萬個具有各種功能的第一連接墊120P及第二連接墊220P可藉由連接構件140進行重佈線，且可端視所述功能而藉由電性連接結構150與外部進行物理連接或電性連接。連接構件140可包括絕緣層141、形成於絕緣層141上的重佈線層142以及形成於絕緣層141中並將重佈線層142電性連接至第一配線層112a及第一連接墊120P的通孔143。若必要，則連接構件140可包括更大數目的絕緣層、重佈線層及通孔。
絕緣層141中的每一者的材料可為絕緣材料。在此種情形中，亦可使用例如感光成像介電樹脂等感光性絕緣材料作為絕緣材料。此種情形可有利於形成精密的圖案。
重佈線層142可包含導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。重佈線層142可端視對應層的設計而執行各種功能。舉例而言，重佈線層142可包括接地（GND）圖案、電源（PWR）圖案、訊號（S）圖案等。此處，訊號（S）圖案可包括除了接地（GND）圖案、電源（PWR）圖案等之外的各種訊號，例如資料訊號等。另外，重佈線層142可包括用於通孔的接墊圖案、用於電性連接結構的接墊圖案等。
通孔143可將形成於不同層上的第一連接墊120P、重佈線層142、第一配線層112a等彼此電性連接，從而在第一結構100A中形成電性通路。通孔143中的每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。通孔143中的每一者可利用導電材料完全填充，或者導電材料亦可沿通孔中的每一者的壁形成。另外，通孔143中的每一者可具有在相關技術中已知的任何形狀，例如錐形形狀。
可另外設置電性連接結構150以在外部物理連接或電性連接扇出型半導體封裝300A。舉例而言，扇出型半導體封裝300A可藉由電性連接結構150安裝於電子裝置等的主板上。電性連接結構150中的每一者可由低熔點金屬（例如，焊料，例如包含錫（Sn）的合金，更具體而言錫（Sn）-鋁（Al）-銅（Cu）合金等）形成。然而，此僅為實例，且電性連接結構150中的每一者的材料並非特別受限於此。電性連接結構150中的每一者可為接腳（land）、球或引腳（pin）等。電性連接結構150可形成為多層結構或單層結構。當電性連接結構150形成為多層結構時，電性連接結構150可包含銅（Cu）柱及焊料。當電性連接結構150形成為單層結構時，電性連接結構150可包含錫-銀焊料或銅（Cu）。然而，此僅為實例，且電性連接結構150並非僅限於此。
電性連接結構150的數目、間隔、設置形式等不受特別限制，而是可端視設計特定細節而進行充分地修改。舉例而言，電性連接結構150可根據第一連接墊120P及第二連接墊220P的數目而設置為數十至數百萬的數量，亦或可設置為數十至數百萬或更多的數量或是數十至數百萬或更少的數量。
電性連接結構150中的至少一者可設置在扇出區中。所述扇出區為第一結構100A中除設置有第一半導體晶片120的區域之外的區域。亦即，根據例示性實施例的扇出型半導體封裝300A可為扇出型封裝。扇出型封裝相較於扇入型封裝而言可具有優異的可靠性，可實施多個輸入/輸出（I/O）端子，且可有利於三維（3D）內連。另外，相較於球柵陣列（BGA）封裝、接腳柵陣列（land grid array，LGA）封裝等而言，扇出型封裝無須單獨的板即可安裝於電子裝置上。因此，扇出型封裝可被製造成具有小的厚度，且可具有價格競爭力。
第二核心構件210可端視所使用的材料而維持第二結構200A的剛性，且可用於確保第二包封體230的厚度均勻性。第二半導體晶片220可設置於第二貫穿孔210H中，使得第二半導體晶片220與第二核心構件210間隔開預定距離。第二半導體晶片220的側表面可被第二核心構件210環繞。第二核心構件210可包括絕緣層211。
舉例而言，可使用包含無機填料及絕緣樹脂的材料作為絕緣層211的材料。舉例而言，可使用熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；或包含例如無機填料等加強材料的樹脂，例如，二氧化矽或氧化鋁等，更具體而言味之素構成膜（ABF）、FR-4、雙馬來醯亞胺三嗪（BT）或感光成像介電樹脂（PID）等。作為另一選擇，亦可使用將熱固性樹脂或熱塑性樹脂與無機填料一起浸入於例如玻璃纖維（或玻璃布，或玻璃纖維布）等核心材料中的材料，例如，預浸體（prepreg）等。在此種情形中，可維持第二結構200A的優異的剛性，以使得第二核心構件210可用作一種支撐構件。第一配線層212a及第二配線層212b可分別設置於絕緣層211的上表面及下表面上，且可用作標記圖案。
第二半導體晶片220可為包括整合於單一晶片中的數百至數百萬個或更多元件的積體電路（IC）。第二半導體晶片220可以主動晶圓為基礎而形成。在此種情形中，本體的基材可為矽（Si）、鍺（Ge）或砷化鎵（GaAs）等。在本體中可形成各種電路。第二連接墊220P可將第二半導體晶片220電性連接至其他組件，且可使用例如鋁（Al）等導電材料作為第二連接墊220P中的每一者的材料。第二半導體晶片220的主動面是指第二半導體晶片220的設置有第二連接墊220P的表面，且第二半導體晶片220的非主動面是指第二半導體晶片220的與主動面相對的表面。若必要，則可在本體上形成覆蓋第二連接墊220P的至少一部分的鈍化層（圖中未示出）。鈍化層（圖中未示出）可為氧化物膜或氮化物膜等，或者氧化物層與氮化物層所構成的雙層。亦可在其他需要的位置中進一步設置絕緣層（圖中未示出）等。第二半導體晶片220可為例如揮發性記憶體（例如動態隨機存取記憶體）、非揮發性記憶體（例如唯讀記憶體）、快閃記憶體等記憶體晶片。然而，第二半導體晶片220並非僅限於此，而是亦可為另一種晶片。
第二配線構件225可主要對第二半導體晶片220的第二連接墊220P進行重佈線。第二配線構件225可包括：第二絕緣層221，包含感光性聚醯亞胺（PSPI）等；第二配線層222，形成於第一絕緣層221上且包含鋁（Al）或銅（Cu）等；以及第二通孔223，形成於第二絕緣層221中，將第二連接墊220P與第二配線層222彼此電性連接，且包含鋁（Al）或銅（Cu）等。被暴露的第二配線層222可連接至導電凸塊228。導電凸塊228可包括銅層226及焊料層227。銅層226可為銅（Cu）凸塊或銅（Cu）柱等，且焊料層227可為包含低熔點金屬（例如錫（Sn））的焊球。低熔點金屬是指基材不被熔融且僅填料金屬被熔融並且用於進行接合（例如焊接）的金屬，且可為例如錫（Sn）或包含錫（Sn）的合金，例如錫（Sn）-鋁（Al）合金或錫（Sn）-鋁（Al）-銅（Cu）合金，但並非僅限於此。
第二包封體230可保護第二半導體晶片220。第二包封體230的包封形式不受特別限制，但可為第二包封體230環繞第二半導體晶片220的至少一部分的形式。在此種情形中，第二包封體230可覆蓋第二核心構件210及第二半導體晶片220的非主動面，且填充第二貫穿孔210H的至少一部分。第二包封體230的特定材料不受特別限制，而是可為例如絕緣材料。舉例而言，第二包封體230可包含含有絕緣樹脂及無機填料的味之素構成膜（ABF）。然而，第二包封體230的材料並非僅限於此，而是亦可為感光成像包封體（PIE）。
圖13A至圖13C為示出圖9所示扇出型半導體封裝的連接構件的重佈線層中所包括的電阻圖案的各種實例的示意圖。
圖14為示出施加有圖13A至圖13C所示電阻圖案的扇出型半導體封裝的第一半導體晶片及第二半導體晶片中的每一者的訊號傳輸通路的示意圖。
圖15為示出具有圖14所示訊號傳輸通路的第一半導體晶片及第二半導體晶片的訊號傳輸時間的示意圖。
參照圖13A至圖13C、圖14及圖15，可在連接構件140的重佈線層142上或重佈線層142中形成各種電阻圖案142R1、142R2及142R3。電阻圖案142R1、142R2及142R3可為例如圖案電感、電容、電阻等，例如螺旋電感器（spiral inductor）142R1、蜿蜒線（meander line）142R2或單迴路（single loop）142R3。在一些情形中，自第一連接墊120P至重佈線層142的一個點的訊號傳輸距離P1與第二連接墊220P至重佈線層142的一個點的訊號傳輸距離P2可彼此不同。在此種情形中，可能會出現線延遲問題。在此種情形中，當電阻圖案142R1、142R2及142R3形成於重佈線層142上時，可（例如，藉由使來自晶片120的訊號延遲，如圖15例示性所示）對不同的訊號傳輸距離P1及P2進行補償，以使得訊號傳輸時間可變為實質上彼此相同。亦即，即使當訊號傳輸距離P1與訊號傳輸距離P2彼此不同時，仍可解決時間延遲問題。
圖16A為示出一種製造圖9所示扇出型半導體封裝的第一結構的方法的製程步驟的示意圖。
圖16B為示出一種製造圖9所示扇出型半導體封裝的第二結構的方法的製程步驟的示意圖。
參照圖16A，首先，可製備第一核心構件110。第一核心構件110可藉由製備覆銅層壓板（copper clad laminate，CCL）且接著利用鍍覆製程（plating process）形成第一配線層112a及第二配線層112b以及通孔113來製備。然後，可在第一核心構件110中形成第一貫穿孔110H。第一貫穿孔110H可利用雷射鑽孔（laser drill）及/或機械鑽孔（mechanical drill）來形成，抑或可藉由噴砂（sandblast）等來形成。然後，可將第一黏合膜191（例如環氧膠帶）貼合至第一核心構件110的一側。然後，可將第一半導體晶片120貼合至經由第一貫穿孔110H而被暴露出的第一黏合膜191，第一半導體晶片120的第一主動面上預先形成有第一配線構件125。然後，可利用第一包封體130來包封第一半導體晶片120。然後，可移除第一黏合膜191，且可形成連接構件140及電性連接結構150。連接構件140可藉由使用感光成像介電質等形成絕緣層141、利用微影方法在絕緣層中形成通孔孔洞且接著利用鍍覆製程形成重佈線層142及通孔143來形成。電性連接結構150可藉由貼合焊球且執行迴焊製程（reflow process）來形成。可對具有大面積的面板級執行一系列製程。在此種情形中，可製造彼此連接的多個第一結構100A。當對彼此連接的所述多個第一結構100A執行例如切割製程等單體化製程時，可獲得各個第一結構100A。
參照圖16B，首先，可製備第二核心構件210。第二核心構件210亦可藉由製備覆銅層壓板且接著利用鍍覆製程形成第一配線層212a及第二配線層212b來形成。然後，可在第二核心構件210中形成第二貫穿孔210H。第二貫穿孔210H可利用雷射鑽孔及/或機械鑽孔來形成，抑或可藉由噴砂等來形成。然後，可將第二黏合膜192（例如環氧膠帶）貼合至第二核心構件210的一側。然後，可將第二半導體晶片220貼合至經由第二貫穿孔210H而被暴露出的第二黏合膜192，第二半導體晶片220的第二主動面上預先形成有第二配線構件225。然後，可利用第二包封體230來包封第二半導體晶片220。然後，可移除第二黏合膜192，且可形成導電凸塊228。導電凸塊228可藉由在被暴露的第二配線層222上形成銅凸塊或銅柱且在銅凸塊或銅柱的與銅凸塊或銅柱的連接至第二配線層222的一個表面相對的另一表面上形成焊球來形成。亦可對具有大面積的面板級執行一系列製程。在此種情形中，可製造彼此連接的多個第二結構200A。當對彼此連接的所述多個第二結構200A執行例如切割製程等單體化製程時，可獲得各個第二結構200A。
同時，當第一結構100A與第二結構200A被堆疊成使得所製造的第二結構200的導電凸塊228的焊料層227連接至所製造的第一結構100A的連接構件140的重佈線層142時，可製造根據例示性實施例的扇出型半導體封裝300A。
圖17為示出扇出型半導體封裝的另一實例的示意性剖視圖。
參照圖17，在根據另一例示性實施例的扇出型半導體封裝300B中，第一結構100B可具有多個第一貫穿孔110H，且第一半導體晶片120可分別設置於第一貫穿孔110H中。相似地，第二結構200B可具有多個第二貫穿孔210H，且第二半導體晶片220可分別設置於第二貫穿孔210H中。如上所述，在根據另一例示性實施例的扇出型半導體封裝300B中，第一結構100B可包括彼此並排設置且藉由重佈線層142以訊號方式彼此連接的多個第一半導體晶片120，且第二結構200B可包括彼此並排設置且藉由重佈線層142以訊號方式彼此連接的多個第二半導體晶片220，且因此扇出型半導體封裝300B的效能可被進一步改善。其他內容與上述內容重疊，且因此省略其詳細說明。
圖18為示出扇出型半導體封裝的另一實例的示意性剖視圖。
參照圖18，在根據另一例示性實施例的扇出型半導體封裝300C中，可堆疊第三結構400C及第四結構500C以及第一結構100C及第二結構200C。第三結構400C的電性連接結構450可電性連接至第二結構200C的第二核心構件210的被暴露的第二配線層212b。第二結構200C的第二核心構件210可更包括將第一配線層212a與第二配線層212b彼此電性連接以提供上部分與下部分之間的電性連接的通孔213。除了上述以外，第三結構400C及第四結構500C可具有分別與第一結構100C及第二結構200C的結構實質上相同的結構。亦即，在根據另一例示性實施例的扇出型半導體封裝300C中，更大數目的結構100C、200C、400C及500C堆疊於垂直方向上，且因此扇出型半導體封裝300C的效能可被進一步改善。其他內容與上述內容重疊，且因此省略其詳細說明。
圖19為示出扇出型半導體封裝的另一實例的示意性剖視圖。
參照圖19，在根據另一例示性實施例的扇出型半導體封裝300D中，第一結構100D的第一核心構件110可包括更大數目的配線層 112a、112b、112c及112d。更詳言之，第一核心構件110可包括：第一絕緣層111a；第一配線層112a及第二配線層112b，其分別設置於第一絕緣層111a的第一表面及第二表面上；第二絕緣層111b，其設置於第一絕緣層111a的第一表面上且覆蓋第一配線層112a；第三配線層112c，其設置於第二絕緣層111b上；第三絕緣層111c，其設置於第一絕緣層111a的第二表面上且覆蓋第二配線層112b；以及第四配線層112d，其設置於第三絕緣層111c上。第一配線層112a、第二配線層112b、第三配線層112c及第四配線層112d可電性連接至第一連接墊120P及第二連接墊220P。由於第一核心構件110可包括更大數目的配線層112a、112b、112c及112d，因此可進一步簡化連接構件140。因此，因形成連接構件140的製程中出現的缺陷而導致的良率下降問題可獲得抑制。同時，第一配線層112a、第二配線層112b、第三配線層112c及第四配線層112d可經由分別貫穿第一絕緣層111a、第二絕緣層111b及第三絕緣層111c中的相應一個絕緣層的第一通孔113a、第二通孔113b及第三通孔113c而彼此電性連接。
第一絕緣層111a的厚度可大於第二絕緣層111b的厚度及第三絕緣層111c的厚度。第一絕緣層111a可為基本上相對厚的以維持剛性，且可引入第二絕緣層111b及第三絕緣層111c以形成更大數目的配線層112c及112d。第一絕緣層111a所包含的絕緣材料可不同於第二絕緣層111b的絕緣材料及第三絕緣層111c的絕緣材料。舉例而言，第一絕緣層111a可例如為包含核心材料、填料及絕緣樹脂的預浸體，且第二絕緣層111b及第三絕緣層111c可為包含填料及絕緣樹脂的味之素構成膜或感光成像介電膜。然而，第一絕緣層111a的材料以及第二絕緣層111b及第三絕緣層111c的材料並非僅限於此。相似地，貫穿第一絕緣層111a的第一通孔113a的直徑可大於分別貫穿第二絕緣層111b及第三絕緣層111c的第二通孔113b及第三通孔113c的直徑。
第一核心構件110的第一配線層112a及第二配線層112b可設置在第一半導體晶片120的主動面與非主動面之間的水平高度上。第一核心構件110可被形成為具有與第一半導體晶片120的厚度對應的厚度，且因此形成於第一核心構件110中的第一配線層112a及第二配線層112b可設置在第一半導體晶片120的主動面與非主動面之間的水平高度上。配線層112a、112b、112c及112d中的每一者的厚度可大於重佈線層142的厚度。其他設置（例如，第二結構200D）的說明與以上所提供的說明重疊，且因此被省略。
圖20為示出扇出型半導體封裝的另一實例的示意性剖視圖。
參照圖20，在根據另一例示性實施例的扇出型半導體封裝300E中，第一結構100E的第一核心構件110可包括：第一絕緣層111a，其接觸連接構件140；第一配線層112a，其接觸連接構件140且嵌入於第一絕緣層111a中；第二配線層112b，其設置於第一絕緣層111a的與第一絕緣層111a的嵌入了第一配線層112a的一個表面相對的另一表面上；第二絕緣層111b，其設置於第一絕緣層111a上且覆蓋第二配線層112b；以及第三配線層112c，其設置於第二絕緣層111b上。第一配線層112a、第二配線層112b及第三配線層112c可電性連接至第一連接墊120P及第二連接墊220P。第一配線層112a與第二配線層112b以及第二配線層112b與第三配線層112c可經由分別貫穿第一絕緣層111a及第二絕緣層111b的第一通孔113a及第二通孔113b而彼此電性連接。
第一核心構件110的第一配線層112a的上表面可設置在低於第一半導體晶片120的第一連接墊120P的上表面的水平高度上。另外，連接構件140的重佈線層142與第一核心構件110的第一配線層112a之間的距離可大於連接構件140的重佈線層142與第一半導體晶片120的第一連接墊120P之間的距離。原因在於第一配線層112a可凹陷於第一絕緣層111a中。如上所述，當第一配線層112a凹陷於第一絕緣層111a中，進而使得第一絕緣層111a的上表面與第一配線層112a的上表面之間具有台階時，可防止第一包封體130的材料滲入而污染第一配線層112a的現象。第一核心構件110的第二配線層112b可設置在第一半導體晶片120的主動面與非主動面之間的水平高度上。配線層112a、112b及112c中的每一者的厚度可大於重佈線層142的厚度。其他設置（例如，第二結構200E）的說明與以上所提供的說明重疊，且因此被省略。
圖21為示出扇出型半導體封裝的另一實例的示意性剖視圖。
參照圖21，在根據另一例示性實施例的扇出型半導體封裝300F中，可在第一結構100F與第二結構200F之間設置絕緣構件160。絕緣構件160可為包含絕緣材料的非導電膏或非導電膜等。絕緣構件160可覆蓋導電凸塊228的至少一部分。因此，第一結構100F與第二結構200F之間的接合可靠性可得以改善。其他設置的說明與上述說明重疊，且因此被省略。
圖22為示出扇出型半導體封裝的另一實例的示意性剖視圖。
參照圖22，除了根據另一例示性實施例的扇出型半導體封裝300G更包括多個被動組件181及182以外，扇出型半導體封裝300G可實質上相同於上述根據另一例示性實施例的扇出型半導體封裝300D。詳言之，第一被動組件181可嵌入於第一結構100G的第一核心構件110中，且第二被動組件182可設置於第一核心構件110的第一貫穿孔110H中。第一被動組件181及第二被動組件182可分別為例如電容器、電感器或珠粒等任何已知的被動組件，且可彼此相同或不同。第一被動組件181及第二被動組件182可藉由重佈線層142電性連接至第一連接墊120P及第二連接墊220P中的電源接墊或接地接墊等。若必要，則亦可在第二結構200G的第二核心構件210中設置被動組件（圖中未示出）。其他設置的說明與上述說明重疊，且因此被省略。
圖23為示出扇出型半導體封裝的另一實例的示意性剖視圖。
參照圖23，在根據另一例示性實施例的扇出型半導體封裝300H中，可採用晶片上封裝（package-on-chip）的形式來堆疊第一結構100H及第二結構200H。詳言之，可藉由導電凸塊228在第一結構100H上安裝第二半導體晶片220，且可在第一結構100H上以底部填充樹脂形式形成第二包封體230，以固定第二半導體晶片。其他設置的說明與上述說明重疊，且因此被省略。
圖24為示出扇出型半導體封裝的另一實例的示意性剖視圖。
參照圖24，在根據另一例示性實施例的扇出型半導體封裝300I中，可採用疊層封裝形式來堆疊第一結構100I及第二結構200I，且可在第二結構200I上安裝多個表面安裝組件（surface mounting component）295。表面安裝組件295可為例如電容器、電感器或珠粒等任何已知的被動組件或可為各種積體電路。表面安裝組件295可彼此相同或彼此不同。可藉由形成於第二結構200I上的模製材料280來模封（mold）表面安裝組件295。第二結構200I的第二核心構件210可更包括：通孔213，將第一配線層212a與第二配線層212b電性連接以提供上部分與下部分之間的電性連接通路，可在第二包封體230上形成背側配線層232，且背側配線層232可藉由貫穿第二包封體230的至少一部分的背側通孔233電性連接至第二核心構件210的第二配線層212b。表面安裝組件295可安裝於背側配線層232上以電性連接至第一結構100I及第二結構200I的組件。其他設置的說明與上述說明重疊，且因此被省略。
如上所述，根據例示性實施例，可提供一種無論是否包括多個半導體晶片均能夠解決時間延遲問題且無論是否具有改善的效能均能夠薄化的扇出型半導體封裝。
儘管以上已示出並闡述了例示性實施例，然而對於熟習此項技術者而言將顯而易見的是，在不背離由隨附申請專利範圍所界定的本發明的範圍的條件下，可作出修改及變型。
100A、100B、100C、100D、100E、100F、100G、100H、100I‧‧‧第一結構
110‧‧‧第一核心構件
110H‧‧‧第一貫穿孔
111、141、211、2141、2241‧‧‧絕緣層
111a、121‧‧‧第一絕緣層
111b、221‧‧‧第二絕緣層
111c‧‧‧第三絕緣層
112a、112b、112c、112d‧‧‧配線層
113、143、213、2143、2243‧‧‧通孔
113a、123‧‧‧第一通孔
113b、223‧‧‧第二通孔
113c‧‧‧第三通孔
120‧‧‧第一半導體晶片
120P‧‧‧第一連接墊
120P1‧‧‧第一訊號墊
120P2‧‧‧第二訊號墊
122、212a‧‧‧第一配線層
122P1‧‧‧第一接墊
122P2‧‧‧第二接墊
122S1、122S2、222S1、222S2‧‧‧訊號圖案
125‧‧‧第一配線構件
130‧‧‧第一包封體
130h、2251‧‧‧開口
140、2140、2240‧‧‧連接構件
142、2142‧‧‧重佈線層
142R1、142R2、142R3‧‧‧電阻圖案
150、450‧‧‧電性連接結構
160‧‧‧絕緣構件
181、182‧‧‧被動組件
191‧‧‧第一黏合膜
192‧‧‧第二黏合膜
200A、200B、200C、200D、200E、200F、200G、200I‧‧‧第二結構
210‧‧‧第二核心構件
210H‧‧‧第二貫穿孔
212b、222‧‧‧第二配線層
220‧‧‧第二半導體晶片
220P‧‧‧第二連接墊
220P1‧‧‧第三訊號墊
220P2‧‧‧第四訊號墊
222P1‧‧‧第三接墊
222P2‧‧‧第四接墊
225‧‧‧第二配線構件
226‧‧‧銅層
227‧‧‧焊料層
228‧‧‧導電凸塊
230‧‧‧第二包封體
232‧‧‧背側配線層
233‧‧‧背側通孔
280、2290‧‧‧模製材料
295‧‧‧表面安裝組件
300A、300B、300C、300D、300E、300F、300G、300H、300I、2100‧‧‧扇出型半導體封裝
400C‧‧‧第三結構
500C‧‧‧第四結構
1000‧‧‧電子裝置
1010、2500‧‧‧主板
1020‧‧‧晶片相關組件
1030‧‧‧網路相關組件
1040‧‧‧其他組件
1050、1130‧‧‧照相機模組
1060‧‧‧天線
1070‧‧‧顯示器裝置
1080‧‧‧電池
1090‧‧‧訊號線
1100‧‧‧智慧型電話
1101、2121、2221‧‧‧本體
1110‧‧‧母板
1120‧‧‧電子組件
1121‧‧‧半導體封裝
2120、2220‧‧‧半導體晶片
2122、2222‧‧‧連接墊
2130‧‧‧包封體
2150、2223、2250‧‧‧鈍化層
2160、2260‧‧‧凸塊下金屬層
2170、2270‧‧‧焊球
2200‧‧‧扇入型半導體封裝
2242‧‧‧配線圖案
2243h‧‧‧通孔孔洞
2280‧‧‧底部填充樹脂
2301、2302‧‧‧球柵陣列基板
P1、P2‧‧‧訊號傳輸距離
Q‧‧‧區域
為讓本揭露的上述及其他樣態、特徵及優點更明顯易懂，以下結合附圖作詳細說明如下： 圖1為示出電子裝置系統的實例的示意性方塊圖。 圖2為示出電子裝置的實例的示意性透視圖。 圖3A及圖3B是示出扇入型半導體封裝在被封裝之前及被封裝之後的示意性剖視圖。 圖4為示出扇入型半導體封裝的封裝製程的示意性剖視圖。 圖5為示出扇入型半導體封裝安裝於球柵陣列（ball grid array，BGA）基板上且最終安裝於電子裝置的主板上的示意性剖視圖。 圖6為示出扇入型半導體封裝嵌入於球柵陣列基板中且最終安裝於電子裝置的主板上的示意性剖視圖。 圖7為示出扇出型半導體封裝的示意性剖視圖。 圖8為示出安裝於電子裝置的主板上的扇出型半導體封裝的示意性剖視圖。 圖9為示出扇出型半導體封裝的實例的示意性剖視圖。 圖10A及圖10B為示出圖9所示扇出型半導體封裝的區域Q的示意性放大剖視圖。 圖11為示出圖9所示扇出型半導體封裝的第一半導體晶片及第二半導體晶片中的每一者的訊號傳輸通路的示意圖。 圖12為示出具有圖11所示訊號傳輸通路的第一半導體晶片及第二半導體晶片的訊號傳輸時間的示意圖。 圖13A至圖13C為示出圖9所示扇出型半導體封裝的連接構件的重佈線層中所包括的電阻圖案的各種實例的示意圖。 圖14為示出施加有圖13A至圖13C所示電阻圖案的扇出型半導體封裝的第一半導體晶片及第二半導體晶片中的每一者的訊號傳輸通路的示意圖。 圖15為示出具有圖14所示訊號傳輸通路的第一半導體晶片及第二半導體晶片的訊號傳輸時間的示意圖。 圖16A為示出一種製造圖9所示扇出型半導體封裝的第一結構的方法的製程步驟的示意圖。 圖16B為示出一種製造圖9所示扇出型半導體封裝的第二結構的方法的製程步驟的示意圖。 圖17為示出扇出型半導體封裝的另一實例的示意性剖視圖。 圖18為示出扇出型半導體封裝的另一實例的示意性剖視圖。 圖19為示出扇出型半導體封裝的另一實例的示意性剖視圖。 圖20為示出扇出型半導體封裝的另一實例的示意性剖視圖。 圖21為示出扇出型半導體封裝的另一實例的示意性剖視圖。 圖22為示出扇出型半導體封裝的另一實例的示意性剖視圖。 圖23為示出扇出型半導體封裝的另一實例的示意性剖視圖。 圖24為示出扇出型半導體封裝的另一實例的示意性剖視圖。

Claims (20)

  1. 一種扇出型半導體封裝，包括： 第一結構，包括第一半導體晶片、第一包封體及連接構件，所述第一半導體晶片具有第一主動面以及與所述第一主動面相對的第一非主動面，所述第一主動面上設置有第一連接墊，所述第一包封體包封所述第一半導體晶片的至少一部分，所述連接構件設置於所述第一包封體及所述第一主動面上，且所述連接構件包括電性連接至所述第一連接墊的重佈線層；以及 第二結構，包括第二半導體晶片、第二包封體及導電凸塊，所述第二半導體晶片具有第二主動面以及與所述第二主動面相對的第二非主動面，所述第二主動面上設置有第二連接墊，所述第二包封體包封所述第二半導體晶片的至少一部分，所述導電凸塊設置於所述第二主動面上，且所述導電凸塊電性連接至所述第二連接墊， 其中所述第一結構與所述第二結構被設置成使所述第一主動面與所述第二主動面彼此面對， 所述導電凸塊電性連接至所述重佈線層，且 所述第一連接墊與所述第二連接墊藉由所述重佈線層以訊號方式彼此電性連接。
  2. 如申請專利範圍第1項所述的扇出型半導體封裝，其中自所述第一連接墊至所述重佈線層的一個點的訊號傳輸時間與自所述第二連接墊至所述一個點的訊號傳輸時間實質上彼此相同。
  3. 如申請專利範圍第1項所述的扇出型半導體封裝，其中自所述第一連接墊至所述重佈線層的一個點的訊號傳輸距離與自所述第二連接墊至所述一個點的訊號傳輸距離實質上彼此相同。
  4. 如申請專利範圍第1項所述的扇出型半導體封裝，其中自所述第一連接墊至所述重佈線層的一個點的訊號傳輸距離與自所述第二連接墊至所述一個點的訊號傳輸距離彼此不同，且 所述重佈線層補償不同的訊號傳輸距離以使得訊號傳輸時間能夠實質上彼此相同。
  5. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一結構更包括第一配線構件，所述第一配線構件設置於所述第一主動面與所述連接構件之間，且所述第一配線構件包括第一配線層，所述第一配線層對所述第一連接墊進行重佈線，以將所述第一連接墊電性連接至所述重佈線層，且 所述第二結構更包括第二配線構件，所述第二配線構件設置於所述第二主動面與所述導電凸塊之間，且所述第二配線構件包括第二配線層，所述第二配線層對所述第二連接墊進行重佈線，以將所述第二連接墊電性連接至所述導電凸塊。
  6. 如申請專利範圍第5項所述的扇出型半導體封裝，其中所述第一連接墊包括彼此間隔開的第一訊號墊與第二訊號墊， 所述第二連接墊包括彼此間隔開的第三訊號墊與第四訊號墊， 所述第一訊號墊與所述第四訊號墊在橫截面中彼此面對， 所述第二訊號墊與所述第三訊號墊在所述橫截面中彼此面對， 所述第一訊號墊與所述第三訊號墊被重佈線成以訊號方式彼此連接，且 所述第二訊號墊與所述第四訊號墊被重佈線成以訊號方式彼此連接。
  7. 如申請專利範圍第6項所述的扇出型半導體封裝，其中所述第一半導體晶片與所述第二半導體晶片是相同類型的記憶體晶片。
  8. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一結構更包括第一核心構件，所述第一核心構件具有容置所述第一半導體晶片的第一貫穿孔，且 所述第一包封體覆蓋所述第一核心構件的至少一部分及所述第一半導體晶片的所述第一非主動面，且所述第一包封體填充所述第一貫穿孔的至少一部分。
  9. 如申請專利範圍第8項所述的扇出型半導體封裝，其中所述第一核心構件包括通過所述重佈線層電性連接至所述第一連接墊及所述第二連接墊的多個配線層以及將所述多個配線層彼此電性連接的一個層或多個通孔。
  10. 如申請專利範圍第9項所述的扇出型半導體封裝，其中所述第一包封體形成於所述第一核心構件的與所述第一核心構件的設置有所述連接構件的一個表面相對的另一表面上，且所述第一包封體具有暴露出所述多個配線層中的一個配線層的至少一部分的開口，且 所述第一結構更包括電性連接結構，所述電性連接結構形成於所述第一包封體的所述開口中且電性連接至所述多個配線層中被所述開口暴露出的一個配線層。
  11. 如申請專利範圍第8項所述的扇出型半導體封裝，其中所述第二結構更包括第二核心構件，所述第二核心構件具有容置所述第二半導體晶片的第二貫穿孔，且 所述第二包封體覆蓋所述第二核心構件的至少一部分及所述第二半導體晶片的所述第二非主動面，且所述第二包封體填充所述第二貫穿孔的至少一部分。
  12. 如申請專利範圍第8項所述的扇出型半導體封裝，其中所述第一核心構件包括第一絕緣層、第一配線層、第二配線層及第一通孔，所述第一配線層設置於所述第一絕緣層的第一表面上，所述第二配線層設置於所述第一絕緣層的第二表面上，所述第一通孔貫穿所述第一絕緣層並將所述第一配線層與所述第二配線層彼此電性連接，且 所述第一配線層及所述第二配線層電性連接至所述第一連接墊及所述第二連接墊。
  13. 如申請專利範圍第12項所述的扇出型半導體封裝，其中所述第一核心構件更包括第二絕緣層、第三配線層、第三絕緣層、第四配線層、第二通孔及第三通孔，所述第二絕緣層設置於所述第一絕緣層的所述第一表面上且覆蓋所述第一配線層，所述第三配線層設置於所述第二絕緣層上，所述第三絕緣層設置於所述第一絕緣層的所述第二表面上且覆蓋所述第二配線層，所述第四配線層設置於所述第三絕緣層上，所述第二通孔貫穿所述第二絕緣層並將所述第一配線層與所述第三配線層彼此電性連接，所述第三通孔貫穿所述第三絕緣層並將所述第二配線層與所述第四配線層彼此電性連接，且 所述第三配線層及所述第四配線層電性連接至所述第一連接墊及所述第二連接墊。
  14. 如申請專利範圍第8項所述的扇出型半導體封裝，其中所述第一核心構件包括第一絕緣層、第一配線層、第二配線層、第二絕緣層、第三配線層、第一通孔及第二通孔，所述第一絕緣層接觸所述連接構件，所述第一配線層接觸所述連接構件且嵌入於所述第一絕緣層中，所述第二配線層設置於所述第一絕緣層的與所述第一絕緣層的其中嵌入有所述第一配線層的一個表面相對的另一表面上，所述第二絕緣層設置於所述第一絕緣層上且覆蓋所述第二配線層，所述第三配線層設置於所述第二絕緣層上，所述第一通孔貫穿所述第一絕緣層並將所述第一配線層與所述第二配線層彼此電性連接，所述第二通孔貫穿所述第二絕緣層並將所述第二配線層與所述第三配線層電性連接，且 所述第一配線層、所述第二配線層及所述第三配線層電性連接至所述第一連接墊及所述第二連接墊。
  15. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述導電凸塊包括銅（Cu）層及焊料層。
  16. 一種扇出型半導體封裝，包括： 第一結構，包括第一半導體晶片、第一配線構件、第一包封體及連接構件，所述第一半導體晶片具有第一主動面及與所述第一主動面相對的第一非主動面，所述第一主動面上設置有第一訊號墊及第二訊號墊，所述第一配線構件設置於所述第一半導體晶片的所述第一主動面上，且所述第一配線構件包括對所述第一訊號墊及所述第二訊號墊進行重佈線的第一配線層，所述第一包封體包封所述第一半導體晶片的至少一部分及所述第一配線構件的至少一部分，所述連接構件設置於所述第一包封體及所述第一配線構件上，且所述連接構件包括藉由所述第一配線層電性連接至所述第一訊號墊及所述第二訊號墊的重佈線層，所述第一訊號墊與所述第二訊號墊彼此間隔開；以及 第二結構，包括第二半導體晶片、第二配線構件、第二包封體及導電凸塊，所述第二半導體晶片具有第二主動面及與所述第二主動面相對的第二非主動面，所述第二主動面上設置有第三訊號墊及第四訊號墊，所述第二配線構件設置於所述第二半導體晶片的所述第二主動面上，且所述第二配線構件包括對所述第三訊號墊及所述第四訊號墊進行重佈線的第二配線層，所述第二包封體包封所述第二半導體晶片的至少一部分及所述第二配線構件的至少一部分，所述導電凸塊設置於所述第二主動面上且藉由所述第二配線層電性連接至所述第三訊號墊及所述第四訊號墊，所述第三訊號墊與所述第四訊號墊彼此間隔開， 其中所述第一結構與所述第二結構被設置成使所述第一主動面與所述第二主動面彼此面對， 所述導電凸塊電性連接至所述重佈線層， 所述第一訊號墊與所述第四訊號墊在橫截面中彼此面對， 所述第二訊號墊與所述第三訊號墊在所述橫截面中彼此面對， 所述第一訊號墊與所述第三訊號墊被重佈線成以訊號方式彼此連接，且 所述第二訊號墊與所述第四訊號墊被重佈線成以訊號方式彼此連接。
  17. 如申請專利範圍第16項所述的扇出型半導體封裝，其中所述第一半導體晶片與所述第二半導體晶片是相同類型的動態隨機存取記憶體（DRAM）。
  18. 一種扇出型半導體封裝，包括： 第一半導體晶片，具有第一主動面，所述第一主動面上設置有第一連接墊； 重佈線層，設置於所述第一半導體晶片的所述第一主動面上且電性連接至所述第一連接墊； 第二半導體晶片，具有第二主動面，所述第二主動面上設置有第二連接墊，其中所述第二半導體晶片被設置成使所述第二主動面面對所述第一半導體晶片的所述第一主動面且與所述第一半導體晶片的所述第一主動面交疊；以及 導電凸塊，設置於所述第二主動面上並將第二連接墊電性連接至所述重佈線層， 其中所述重佈線層包括電阻圖案，所述電阻圖案位於與所述第一連接墊及所述第二連接墊中的至少一者電性連接的導電線中。
  19. 如申請專利範圍第18項所述的扇出型半導體封裝，其中所述電阻圖案包括位於與所述第一連接墊及所述第二連接墊中的至少一者電性連接的所述導電線中的螺旋圖案、蜿蜒線及迴路圖案中的至少一者。
  20. 如申請專利範圍第18項所述的扇出型半導體封裝，其中所述電阻圖案提供通過所述導電線對訊號進行傳播的時間延遲，所述時間延遲使得自第一連接墊至所述重佈線層的一個點的訊號傳輸時間與自第二連接墊至所述一個點的訊號傳輸時間實質上彼此相同。
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