TWI743900B - 封裝結構及其製作方法 - Google Patents
封裝結構及其製作方法 Download PDFInfo
- Publication number
- TWI743900B TWI743900B TW109124926A TW109124926A TWI743900B TW I743900 B TWI743900 B TW I743900B TW 109124926 A TW109124926 A TW 109124926A TW 109124926 A TW109124926 A TW 109124926A TW I743900 B TWI743900 B TW I743900B
- Authority
- TW
- Taiwan
- Prior art keywords
- chip
- packaging
- conductors
- glue
- structure according
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 21
- 239000004020 conductor Substances 0.000 claims abstract description 66
- 229910000679 solder Inorganic materials 0.000 claims abstract description 37
- 230000002093 peripheral effect Effects 0.000 claims abstract description 34
- 150000001875 compounds Chemical class 0.000 claims abstract description 25
- 238000004806 packaging method and process Methods 0.000 claims description 84
- 239000010410 layer Substances 0.000 claims description 72
- 239000003292 glue Substances 0.000 claims description 49
- 238000000034 method Methods 0.000 claims description 26
- 239000002184 metal Substances 0.000 claims description 25
- 229910052751 metal Inorganic materials 0.000 claims description 25
- 239000012790 adhesive layer Substances 0.000 claims description 17
- 239000000463 material Substances 0.000 claims description 16
- 239000011135 tin Substances 0.000 claims description 13
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 10
- 229910052718 tin Inorganic materials 0.000 claims description 10
- 238000005538 encapsulation Methods 0.000 claims description 9
- 239000005022 packaging material Substances 0.000 claims description 9
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 6
- 229910052802 copper Inorganic materials 0.000 claims description 6
- 239000010949 copper Substances 0.000 claims description 6
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims description 5
- PQIJHIWFHSVPMH-UHFFFAOYSA-N [Cu].[Ag].[Sn] Chemical compound [Cu].[Ag].[Sn] PQIJHIWFHSVPMH-UHFFFAOYSA-N 0.000 claims description 5
- JWVAUCBYEDDGAD-UHFFFAOYSA-N bismuth tin Chemical compound [Sn].[Bi] JWVAUCBYEDDGAD-UHFFFAOYSA-N 0.000 claims description 5
- RHZWSUVWRRXEJF-UHFFFAOYSA-N indium tin Chemical compound [In].[Sn] RHZWSUVWRRXEJF-UHFFFAOYSA-N 0.000 claims description 5
- LQBJWKCYZGMFEV-UHFFFAOYSA-N lead tin Chemical compound [Sn].[Pb] LQBJWKCYZGMFEV-UHFFFAOYSA-N 0.000 claims description 5
- 229910052709 silver Inorganic materials 0.000 claims description 5
- 239000004332 silver Substances 0.000 claims description 5
- 229910000969 tin-silver-copper Inorganic materials 0.000 claims description 5
- 238000000227 grinding Methods 0.000 claims description 4
- 238000005476 soldering Methods 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 3
- 238000007772 electroless plating Methods 0.000 claims description 3
- 238000009713 electroplating Methods 0.000 claims description 3
- 238000005530 etching Methods 0.000 claims description 3
- 238000000465 moulding Methods 0.000 abstract 3
- 239000008393 encapsulating agent Substances 0.000 description 26
- 238000013461 design Methods 0.000 description 16
- 239000000758 substrate Substances 0.000 description 12
- 230000000694 effects Effects 0.000 description 5
- 238000012858 packaging process Methods 0.000 description 5
- 229910017944 Ag—Cu Inorganic materials 0.000 description 3
- 229910020816 Sn Pb Inorganic materials 0.000 description 3
- 229910020922 Sn-Pb Inorganic materials 0.000 description 3
- 229910008783 Sn—Pb Inorganic materials 0.000 description 3
- 230000008054 signal transmission Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000013100 final test Methods 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 230000017525 heat dissipation Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000000084 colloidal system Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/561—Batch processing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/568—Temporary substrate used as encapsulation process aid
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
一種封裝結構，包括一晶片、一重配置線路層、多個導電體、一封裝膠體以及多個銲球。晶片具有一主動面與一背面及連接主動面與背面的一周圍表面且包括多個接墊。主動面區分為一中央區及位於中央區兩側旁的兩周邊區，而接墊位於中央區。重配置線路層配置於晶片的主動面上且包括多條線路及多個連接墊。連接墊位於晶片的周邊區上。線路連接於接墊與部分連接墊。導電體分別配置於連接墊上。封裝膠體覆蓋重配置線路層並填充於導電體之間，且至少暴露出每一導電體的一下表面。銲球配置於封裝膠體外，且與導電體電性連接。
Description
本發明是有關於一種封裝結構及其製作方法，且特別是有關於一種晶圓級（Wafer level）的封裝結構及其製作方法。
一般來說，開窗型球格陣列（window-type BGA，WBGA）封裝結構的基板具有貫穿上、下表面的窗口，其中晶片透過黏晶層設置在基板上且覆蓋窗口，晶片透過設置在窗口內的打線（如金線）而與基板電性連接。由於晶片的尺寸較大，因此封裝膠體無法經由基板的窗口流至下模具，且於下模具中也易產生膠體氣泡/孔洞/未完全填滿的現象。再者，封裝程序時，因結構而導致模流不穩定，也容易使金線倒塌，進而導致短路的問題產生。此外，也因為晶片的尺寸較大，因此易導致整體封裝結構產生翹曲（warpage）。
本發明提供一種封裝結構，無基板、窗口及黏晶層的設計，可具有較薄的封裝厚度及較佳的結構可靠度。
本發明還提供一種封裝結構的製作方法，用以製作上述的封裝結構。
本發明的封裝結構，其包括一晶片、一重配置線路層、多個導電體、一封裝膠體以及多個銲球。晶片具有相對的一主動面與一背面及連接主動面與背面的一周圍表面且包括多個接墊。主動面區分為一中央區及位於中央區兩側旁的兩周邊區，而接墊位於中央區。重配置線路層配置於晶片的主動面上且包括多條線路及多個連接墊。連接墊位於晶片的周邊區上。線路連接於接墊與部分連接墊。導電體分別配置於連接墊上。封裝膠體覆蓋重配置線路層並填充於導電體之間，且至少暴露出每一導電體的一下表面。銲球配置於封裝膠體外，且與導電體電性連接。
在本發明的一實施例中，上述的每一導電體包括一金屬柱或一金屬球。
在本發明的一實施例中，上述的金屬柱的材質包括銅、銀、錫或其他高導電性材料。
在本發明的一實施例中，上述的金屬球的材料包括錫（Sn）、無鉛焊錫、錫銦（Sn-In）、錫鉛（Sn-Pb）、錫鉍（Sn-Bi）或錫銀銅（Sn-Ag-Cu）。
在本發明的一實施例中，上述的封裝膠體覆蓋晶片的周圍表面。封裝膠體具有相對的一頂面以及一底面。封裝膠體的頂面切齊於晶片的背面。封裝膠體的底面切齊於每一導電體的下表面。
在本發明的一實施例中，上述的封裝結構更包括一附加封裝膠體以及一附加重配置線路層。附加封裝膠體覆蓋晶片的背面以及封裝膠體。附加封裝膠體的一附加底面切齊於封裝膠體的底面。附加重配置線路層配置於封裝膠體的底面以及附加封裝膠體的附加底面上，且位於銲球與導電體之間。附加重配置線路層電性連接導電體與銲球。
在本發明的一實施例中，上述的封裝結構更包括一附加封裝膠體，具有相對的一附加頂面以及一附加底面。附加封裝膠體覆蓋晶片的周圍表面。部分重配置線路層延伸出晶片的主動面，並且配置於附加封裝膠體的附加底面上。
在本發明的一實施例中，上述的封裝膠體覆蓋附加封裝膠體的附加頂面以及晶片的背面。
在本發明的一實施例中，上述的晶片包括一動態隨機存取記憶體。
在本發明的一實施例中，上述的封裝膠體具有多個側面，而晶片的周圍表面至封裝膠體的每一側面之間的一水平間距相同。此水平間距為阻擋水氣的最短距離。
本發明的封裝結構的製作方法，其包括以下步驟。提供一晶圓，且晶圓包括多個晶片。每一晶片具有相對的一主動面與一背面及連接主動面與背面的一周圍表面且包括多個接墊。主動面區分為一中央區及位於中央區兩側旁的兩周邊區，而接墊位於中央區。形成一重配置線路層於晶圓上。重配置線路層位於每一晶片的主動面上且包括多條線路及多個連接墊。連接墊位於每一晶片的周邊區上。線路連接於接墊與部分連接墊。形成多個導電體分別於連接墊上。對晶圓進行一第一次單體化程序，以形成多個晶片單元。每一晶片單元包括每一晶片、位於每一晶片的主動面上的重配置線路層以及導電體。對晶片單元進行一封裝程序，以使一封裝膠體覆蓋每一晶片的周圍表面及重配置線路層，且至少暴露出每一導電體的一下表面。形成多個銲球於封裝膠體外，其中銲球與導電體電性連接。對封裝膠體進行一第二次單體化程序，以形成具有銲球的多個封裝結構。
在本發明的一實施例中，上述的形成導電體於連接墊上的方法包括電鍍法或化學鍍沉積法或金屬貼合蝕刻法或迴銲植球法。
在本發明的一實施例中，上述的每一導電體包括一金屬柱或一金屬球。
在本發明的一實施例中，上述的金屬柱的材質包括一銅或其他高導電性材料。
在本發明的一實施例中，上述的金屬球的材質包括一錫（Sn）、無鉛焊錫、錫銦（Sn-In）、錫鉛（Sn-Pb）、錫鉍（Sn-Bi）或錫銀銅（Sn-Ag-Cu）。
在本發明的一實施例中，上述對晶片單元進行封裝程序的步驟包括：提供具有一黏著層的一載板。將晶片單元透過黏著層而定位於載板上。黏著層位於每一晶片的背面與載板之間。形成一封裝材料層於載板上。封裝材料層覆蓋晶片單元以及黏著層。對封裝材料層進行一研磨程序，以暴露出每一導電體的下表面，而形成封裝膠體。
在本發明的一實施例中，上述的於形成銲球於封裝膠體外之後，且進行第二次單體化程序之前，移除黏著層與載板，而暴露出每一晶片的背面。
在本發明的一實施例中，上述的封裝膠體填充於導電體之間。封裝膠體具有相對的一頂面以及一底面。封裝膠體的頂面切齊於晶片的背面。封裝膠體的底面切齊於每一導電體的下表面。
在本發明的一實施例中，上述的晶片包括一動態隨機存取記憶體。
在本發明的一實施例中，上述的封裝膠體具有多個側面，而晶片的周圍表面至封裝膠體的每一側面之間的一水平間距相同。
基於上述，在本發明的封裝結構的設計中，導電體配置於重配置線路層的連接墊上，而晶片的接墊可透過重配置線路層及導電體與銲球電性連接，且封裝膠體覆蓋重配置線路層並填充於導電體之間，且封裝膠體至少暴露出導電體的下表面。藉此，本發明的封裝結構無須習知基板、窗口及黏晶層的設計，可透過封裝膠體來取代基板，以保護及支撐晶片。再者，因為本發明的封裝結構無窗口的設計，因此單位面積封裝可容許最大晶片，意即可有效利用空間最大化。此外，因為材料與界面的簡化，因此本發明的封裝結構除了可具有較佳的訊號傳遞效果之外，也具有薄化設計，可具有較薄的封裝厚度。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1A至圖1I是依照本發明的一實施例的一種封裝結構的製作方法的示意圖。為了方便說明起見，圖1A中繪示有局部放大的俯視圖，而圖1B中繪示有局部放大的立體圖，且圖1C至圖1I中以剖面圖來表示。
關於本實施例的封裝結構的製作方法，首先，請參考圖1A，提供一晶圓10，其中晶圓10包括多個晶片110。詳細來說，每一晶片110具有相對的一主動面111與一背面113及連接主動面111與背面113的一周圍表面115且包括多個接墊112。主動面111區分為一中央區C及位於中央區C兩側旁的兩周邊區P，而接墊112位於中央區C。此處，每一晶片110例如是一動態隨機存取記憶體（Dynamic Random Access Memory, DRAM），但不以此為限。
接著，請再參考圖1A，形成一重配置線路層120於晶圓10上。詳細來說，重配置線路層120位於每一晶片110的主動面111上且包括至少一絕緣層122、多條線路124及多個連接墊126。絕緣層122覆蓋晶片110的主動面111，而線路124內埋於絕緣層122內且電性連接晶片110的接墊112與部分連接墊126。連接墊126陣列排列且切齊於絕緣層122的相對遠離晶片110的表面。特別是，連接墊126位於晶片110的周邊區P上。也就是說，透過重配置線路層120的設置，可將晶片110的接墊112的訊號從中央區C拉至位於周邊區P的連接墊126。
接著，請參考圖1B，形成多個導電體130分別於連接墊126上且呈陣列排列。在本實施例中，形成導電體130於連接墊126上的方法例如是電鍍法或化學鍍沉積法或金屬貼合蝕刻法或迴銲植球法，但不以此為限。此處，導電體130可作為訊號垂直連接通道，其中導電體130例如是一金屬柱或一金屬球。此處，以金屬柱做為舉例說明，其中金屬柱的材質例如是銅、銀、錫或其他高導電性材料，但不以此為限。
接著，請同時參考圖1B與圖1C，對晶圓10進行一第一次單體化程序，以形成多個晶片單元U（圖1C中僅示意地繪示一個）。意即，對晶圓10進行研磨及切割程序，而形成單個晶片單元U。此處，每一晶片單元U包括每一晶片110、位於每一晶片110的主動面111上的重配置線路層120以及導電體130。
接著，請先參考圖1F，對晶片單元U進行一封裝程序，以使一封裝膠體140覆蓋每一晶片110的周圍表面115及重配置線路層120，且至少暴露出每一導電體130的一下表面132。詳細來說，對晶片單元U進行封裝程序的步驟，首先，請參考圖1D，提供具有一黏著層30的一載板20。緊接著，將挑選過為良品的多個晶片單元U透過黏著層30而定位於載板20上。此處，黏著層30位於每一晶片110的背面113與載板20之間，意即將晶片110以主動面111朝上（face up）的方式黏貼於載板20上。此處，載板20例如是具有定位點設計的玻璃基板，便宜且透明，可確認晶面黏貼狀態（如有無黏結劑氣泡、異物等），且於清洗後可重複使用。於一實施例中，黏著層30亦可為膠帶（Tape）型式（如DAF tape）貼於晶片110的背面113，使晶片110可直接對位於載板20上的定位點對位黏貼。
接著，請參考圖1E，形成一封裝材料層140a於載板20上，其中封裝材料層140a覆蓋晶片單元U以及黏著層30。
之後，請同時參考圖1E與圖1F，對封裝材料層140a進行一研磨程序，以暴露出每一導電體130的下表面132，而形成封裝膠體140。此處，封裝膠體140填充於導電體130之間。封裝膠體140具有相對的一頂面141以及一底面143。封裝膠體140的頂面141切齊於晶片110的背面113，而封裝膠體140的底面143切齊於每一導電體130的下表面132。
接著，請參考圖1G，形成多個銲球150於封裝膠體140外，其中銲球150與導電體130電性連接。此處，銲球150直接與導電體130結構性且電性連接，但不以此為限。
之後，請同時參考圖1G與圖1H，移除黏著層30與載板20，而暴露出每一晶片110的背面113。
最後，請同時參考圖1H與圖1I，對封裝膠體140進行一第二次單體化程序，以切割封裝膠體140，而形成具有銲球150的多個封裝結構100a。至此，已完成晶圓級（wafer level ）且為球格陣列（Ball Grid Array, BGA）的封裝結構100a的製作。
在結構上，請同時參考圖1I、圖1J以及圖1K，封裝結構100a包括晶片110、重配置線路層120、導電體130、封裝膠體140以及銲球150。晶片110具有相對的主動面111與背面113及連接主動面111與背面113的周圍表面115且包括接墊112。主動面111區分為中央區C及位於中央區C兩側旁的周邊區P，而接墊112位於中央區C。此處，晶片110例如是一動態隨機存取記憶體，但不以此為限。重配置線路層120配置於晶片110的主動面111上且包括絕緣層122、線路124及多個連接墊126。絕緣層122覆蓋晶片110的主動面111，而線路124內埋於絕緣層122內且電性連接晶片110的接墊112與部分連接墊126。特別是，連接墊126於晶片110的主動面111上的周邊區P，意即本實施例的重配置線路層120的設計屬於RDL Re-layout結構。 此外，本實施例的重配置線路層120可為扇入(Fan in)設計或扇出(Fan-out)設計，於此不加以限制。
再者，本實施例的導電體130分別配置於連接墊126上，可作為訊號的垂直連接通道。此處，導電體130例如是一金屬柱，其中金屬柱的材質例如是銅、銀、錫或其他高導電性材料，但不以此為限。封裝膠體140覆蓋晶片110的周圍表面115及重配置線路層120，且暴露出晶片110的背面113與導電體130的下表面132。更進一步來說，封裝膠體140填充於導電體130之間。封裝膠體140具有相對的頂面141以及底面143。封裝膠體140的頂面141切齊於晶片110的背面113，而封裝膠體140的底面143切齊於每一導電體130的下表面132。封裝膠體140還具有多個側面145，而晶片110的周圍表面115至封裝膠體140的每一側面145之間的一水平間距H1、H2相同。此水平間距H1、H2可使視為是阻擋水氣的最短距離，封裝體厚度可依照國際規格去設計,可極小化規格總厚度。銲球150配置於封裝膠體140外，其中銲球150與導電體130結構性且電性連接。
由於本實施例的晶片110的背面113切齊於封裝膠體140的頂面141，意即封裝膠體140沒有覆蓋晶片110的背面113，因此本實施例的晶片110除了可透過導電體130來導電及傳熱之外，亦可透過晶片110的背面113來散熱。故，本實施例的封裝結構100a可具有較佳的散熱效果。再者，本實施例的導電體130可視為線路而與銲球150電性連接。此外，本實施例的封裝結構100a無須習知基板、窗口及黏晶層的設計，可透過封裝膠體140來取代基板，以保護及支撐晶片110。由於本實施例的封裝結構100a無窗口的設計，因此單位面積封裝可容許最大晶片，意即可有效利用空間最大化。另外，因為材料與界面的簡化，因此本實施例的封裝結構100a除了可具有較佳的訊號傳遞效果之外，也具有薄化設計，可具有較薄的封裝厚度。
在此必須說明的是，下述實施例沿用前述實施例的元件標號與部分內容，其中採用相同的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，下述實施例不再重複贅述。
圖2是依照本發明的一實施例的一種封裝結構的剖面示意圖。請同時參考圖1I以及圖2，本實施例的封裝結構100b與圖1I的封裝結構100a相似，兩者的差異在於：在本實施例中，每一導電體135例如是一金屬球，其中金屬球的材質包括錫（Sn）或其他低溫的焊接材料，例如是無鉛焊錫、錫銦（Sn-In）、錫鉛（Sn-Pb）、錫鉍（Sn-Bi）或錫銀銅（Sn-Ag-Cu）。此處，封裝膠體140的底面143切齊於每一導電體135的下表面137，而導電體135直接結構性且電性連接銲球150。簡言之，本發明並不限制導電體130、135的結構型態，其可為柱狀、球狀或其他適當的結構型態。
圖3是依照本發明的另一實施例的一種封裝結構的剖面示意圖。請同時參考圖1I以及圖3，本實施例的封裝結構100c與圖1I的封裝結構100a相似，兩者的差異在於：在本實施例中，封裝結構100c更包括一附加封裝膠體160c以及一附加重配置線路層170。附加封裝膠體160c覆蓋晶片110的背面113以及封裝膠體140的頂面141及側面145。附加封裝膠體160c的一附加底面163c切齊於封裝膠體140的一底面143。附加重配置線路層170配置於封裝膠體140的底面143以及附加封裝膠體160c的附加底面163c上，且位於銲球150c與導電體130之間。附加重配置線路層170的屬於扇出（fan-out）型結構，其中附加重配置線路層170的邊緣切齊於附加封裝膠體160c的邊緣。附加重配置線路層170電性連接導電體130與銲球150c。本實施例的封裝結構100c可適用於小晶片但對外輸入/輸出接點（I/O）多的封裝體。
圖4是依照本發明的另一實施例的一種封裝結構的剖面示意圖。請同時參考圖1I以及圖4，本實施例的封裝結構100d與圖1I的封裝結構100a相似，兩者的差異在於：在本實施例中，封裝結構100d更包括一附加封裝膠體160d，具有相對的一附加頂面161d以及一附加底面163d，並且覆蓋晶片110的周圍表面115。部分重配置線路層120延伸出晶片110的主動面111，並且配置於附加封裝膠體160d的附加底面163d上。晶片110的背面113切齊於封裝膠體140的頂面141以及附加封裝膠體160d的附加頂面161d，可使封裝結構100d具有較佳的散熱效果。晶片110的主動面111切齊於附加封裝膠體160d的附加底面163d，而重配置線路層120的邊緣切齊於附加封裝膠體160d的邊緣。舉例來說，若是晶片110面積較小，但是封裝規格（Package Spec）面積較大，就必須將外接的輸入/出接點（I/O）延伸，如此才有足夠空間容納更多對外輸入/出接點的需求。製作上，可先形成附加封裝膠體160d，再形成重配置線路層120，之後在形成封裝膠體140，以保護導電體130與晶片110及重配置線路層120，以避免封裝後測試（Final Test, FT）時壓傷。
圖5是依照本發明的另一實施例的一種封裝結構的剖面示意圖。請同時參考圖4以及圖5，本實施例的封裝結構100e與圖4的封裝結構100d相似，兩者的差異在於：在本實施例中，封裝結構100e的封裝膠體140e覆蓋附加封裝膠體160d的附加頂面161d以及晶片110的背面113。由於本實施例的封裝膠體140e將晶片110及附加封裝膠體160d完全包覆起來，因此具有較佳的保護性。
綜上所述，在本發明的封裝結構的設計中，導電體配置於重配置線路層的連接墊上，而晶片的接墊可透過重配置線路層及導電體與銲球電性連接，且封裝膠體覆蓋重配置線路層並填充於導電體之間，且封裝膠體至少暴露出導電體的下表面。藉此，本發明的封裝結構無須習知基板、窗口及黏晶層的設計，可透過封裝膠體來取代基板，以保護及支撐晶片。再者，因為本發明的封裝結構無窗口的設計，因此單位面積封裝可容許最大晶片，意即可有效利用空間最大化。此外，因為材料與界面的簡化，因此本發明的封裝結構除了可具有較佳的訊號傳遞效果之外，也具有薄化設計，可具有較薄的封裝厚度。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10:晶圓
20:載板
30:黏著層
100a、100b、100c、100d、100e: 封裝結構
110:晶片
111:主動面
112:接墊
113:背面
115:周圍表面
120:重配置線路層
122:絕緣層
124:線路
126:連接墊
130、135:導電體
132、137:下表面
140、140e:封裝膠體
140a:封裝材料層
141:頂面
143:底面
145:側面
150、150c:銲球
160c、160d、160e:附加封裝膠體
161d、161e:附加頂面
163c、163d、163e:附加底面
170:附加重配置線路層
C:中央區
H1、H2:水平間距
P:周邊區
U:晶片單元
圖1A至圖1I是依照本發明的一實施例的一種封裝結構的製作方法的示意圖。
圖1J為圖1I的封裝結構的俯視示意圖。
圖1K為圖1I的封裝結構的仰視示意圖。
圖2是依照本發明的一實施例的一種封裝結構的剖面示意圖。
圖3是依照本發明的另一實施例的一種封裝結構的剖面示意圖。
圖4是依照本發明的另一實施例的一種封裝結構的剖面示意圖。
圖5是依照本發明的另一實施例的一種封裝結構的剖面示意圖。
100a:封裝結構
110:晶片
111:主動面
112:接墊
113:背面
115:周圍表面
120:重配置線路層
122:絕緣層
124:線路
126:連接墊
130:導電體
132:下表面
140:封裝膠體
141:頂面
143:底面
145:側面
150:銲球
C:中央區
P:周邊區
Claims (20)
- 一種封裝結構，包括： 一晶片，具有相對的一主動面與一背面及連接該主動面與該背面的一周圍表面，且包括多個接墊，該主動面區分為一中央區及位於該中央區兩側旁的兩周邊區，而該些接墊位於該中央區； 一重配置線路層，配置於該晶片的該主動面上，且包括多條線路及多個連接墊，該些連接墊位於該晶片的該周邊區上，且該些線路連接於該些接墊與部分該些連接墊； 多個導電體，分別配置於該些連接墊上； 一封裝膠體，覆蓋該重配置線路層並填充於該些導電體之間，且至少暴露出各該導電體的一下表面；以及 多個銲球，配置於該封裝膠體外，且與該些導電體電性連接。
- 如請求項1所述的封裝結構，其中各該導電體包括一金屬柱或一金屬球。
- 如請求項2所述的封裝結構，其中該金屬柱的材質包括銅、銀或錫。
- 如請求項2所述的封裝結構，其中該金屬球的材質包括錫、無鉛焊錫、錫銦、錫鉛、錫鉍或錫銀銅。
- 如請求項1所述的封裝結構，其中該封裝膠體覆蓋該晶片的該周圍表面，且該封裝膠體具有相對的一頂面以及一底面，該封裝膠體的該頂面切齊於該晶片的該背面，而該封裝膠體的該底面切齊於各該導電體的該下表面。
- 如請求項5所述的封裝結構，更包括： 一附加封裝膠體，覆蓋該晶片的該背面以及該封裝膠體，其中該附加封裝膠體的一附加底面切齊於該封裝膠體的該底面；以及 一附加重配置線路層，配置於該封裝膠體的該底面以及該附加封裝膠體的該附加底面上，且位於該些銲球與該些導電體之間，其中該附加重配置線路層電性連接該些導電體與該些銲球。
- 如請求項1所述的封裝結構，更包括： 一附加封裝膠體，具有相對的一附加頂面以及一附加底面，並且覆蓋該晶片的該周圍表面，其中部分該重配置線路層延伸出該晶片的該主動面，並且配置於該附加封裝膠體的該附加底面上。
- 如請求項7所述的封裝結構，其中該封裝膠體覆蓋該附加封裝膠體的該附加頂面以及該晶片的該背面。
- 如請求項1所述的封裝結構，其中該晶片包括一動態隨機存取記憶體。
- 如請求項1所述的封裝結構，其中該封裝膠體具有多個側面，該晶片的該周圍表面至該封裝膠體的各該側面之間的一水平間距相同。
- 一種封裝結構的製作方法，包括： 提供一晶圓，該晶圓包括多個晶片，各該晶片具有相對的一主動面與一背面及連接該主動面與該背面的一周圍表面，且包括多個接墊，該主動面區分為一中央區及位於該中央區兩側旁的兩周邊區，而該些接墊位於該中央區； 形成一重配置線路層於該晶圓上，該重配置線路層位於各該晶片的該主動面上，且包括多條線路及多個連接墊，該些連接墊位於各該晶片的該周邊區上，且該些線路連接於該些接墊與部分該些連接墊； 形成多個導電體分別於該些連接墊上； 對該晶圓進行一第一次單體化程序，以形成多個晶片單元，其中各該晶片單元包括各該晶片、位於各該晶片的該主動面上的該重配置線路層以及該些導電體； 對該些晶片單元進行一封裝程序，以使一封裝膠體覆蓋各該晶片的該周圍表面及該重配置線路層，且至少暴露出各該導電體的一下表面； 形成多個銲球於該封裝膠體外，其中該些銲球與該些導電體電性連接；以及 對該封裝膠體進行一第二次單體化程序，以形成具有該些銲球的多個封裝結構。
- 如請求項11所述的封裝結構的製作方法，其中形成該些導電體於該些連接墊上的方法包括電鍍法或化學鍍沉積法或金屬貼合蝕刻法或迴銲植球法。
- 如請求項11所述的封裝結構的製作方法，其中各該導電體包括一金屬柱或一金屬球。
- 如請求項13所述的封裝結構的製作方法，其中該金屬柱的材質包括銅、銀或錫。
- 如請求項13所述的封裝結構的製作方法，其中該金屬球的材質包括錫、無鉛焊錫、錫銦、錫鉛、錫鉍或錫銀銅。
- 如請求項11所述的封裝結構的製作方法，其中對該些晶片單元進行該封裝程序的步驟包括： 提供具有一黏著層的一載板； 將該些晶片單元透過該黏著層而定位於該載板上，其中該黏著層位於各該晶片的該背面與該載板之間； 形成一封裝材料層於該載板上，該封裝材料層覆蓋該些晶片單元以及該黏著層；以及 對該封裝材料層進行一研磨程序，以暴露出各該導電體的該下表面，而形成該封裝膠體。
- 如請求項16所述的封裝結構的製作方法，其中於形成該些銲球於該封裝膠體外之後，且於進行該第二次單體化程序之前，移除該黏著層與該載板，而暴露出各該晶片的該背面。
- 如請求項11所述的封裝結構的製作方法，其中該封裝膠體填充於該些導電體之間，且該封裝膠體具有相對的一頂面以及一底面，該封裝膠體的該頂面切齊於該晶片的該背面，而該封裝膠體的該底面切齊於各該導電體的該下表面。
- 如請求項11所述的封裝結構的製作方法，其中該晶片包括一動態隨機存取記憶體。
- 如請求項11所述的封裝結構的製作方法，其中該封裝膠體具有多個側面，該晶片的該周圍表面至該封裝膠體的各該側面之間的一水平間距相同。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW109124926A TWI743900B (zh) | 2020-07-23 | 2020-07-23 | 封裝結構及其製作方法 |
| CN202010781738.1A CN113972178A (zh) | 2020-07-23 | 2020-08-06 | 封装结构及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW109124926A TWI743900B (zh) | 2020-07-23 | 2020-07-23 | 封裝結構及其製作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TWI743900B true TWI743900B (zh) | 2021-10-21 |
| TW202205577A TW202205577A (zh) | 2022-02-01 |
Family
ID=79585018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW109124926A TWI743900B (zh) | 2020-07-23 | 2020-07-23 | 封裝結構及其製作方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN113972178A (zh) |
| TW (1) | TWI743900B (zh) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW201832343A (zh) * | 2017-02-24 | 2018-09-01 | 台灣積體電路製造股份有限公司 | 封裝 |
| TW201921526A (zh) * | 2017-09-29 | 2019-06-01 | 台灣積體電路製造股份有限公司 | 封裝體及其製造方法 |
| TW201921620A (zh) * | 2015-10-13 | 2019-06-01 | 南韓商三星電機股份有限公司 | 扇出型半導體封裝 |
| TW201929177A (zh) * | 2017-12-22 | 2019-07-16 | 南韓商三星電子股份有限公司 | 扇出型半導體封裝 |
-
2020
- 2020-07-23 TW TW109124926A patent/TWI743900B/zh active
- 2020-08-06 CN CN202010781738.1A patent/CN113972178A/zh active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW201921620A (zh) * | 2015-10-13 | 2019-06-01 | 南韓商三星電機股份有限公司 | 扇出型半導體封裝 |
| TW201832343A (zh) * | 2017-02-24 | 2018-09-01 | 台灣積體電路製造股份有限公司 | 封裝 |
| TW201921526A (zh) * | 2017-09-29 | 2019-06-01 | 台灣積體電路製造股份有限公司 | 封裝體及其製造方法 |
| TW201929177A (zh) * | 2017-12-22 | 2019-07-16 | 南韓商三星電子股份有限公司 | 扇出型半導體封裝 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN113972178A (zh) | 2022-01-25 |
| TW202205577A (zh) | 2022-02-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10128211B2 (en) | Thin fan-out multi-chip stacked package structure and manufacturing method thereof | |
| US9825005B2 (en) | Semiconductor package with Pillar-Top-Interconnection (PTI) configuration and its MIS fabricating method | |
| US8889484B2 (en) | Apparatus and method for a component package | |
| TWI692030B (zh) | 半導體封裝件及其製造方法 | |
| CN110034106B (zh) | 封装结构及其制造方法 | |
| KR101892801B1 (ko) | 집적 팬아웃 패키지 및 그 제조 방법 | |
| TWI604591B (zh) | 薄型扇出式多晶片堆疊封裝構造及其製造方法 | |
| US20150072476A1 (en) | Methods and Apparatus for Package on Package Devices with Reversed Stud Bump Through Via Interconnections | |
| US20080157328A1 (en) | Semiconductor device and method for manufacturing same | |
| US20140170814A1 (en) | Ball grid array semiconductor device and its manufacture | |
| US9640414B2 (en) | Method of manufacturing semiconductor device | |
| WO2017172070A1 (en) | A bumpless wafer level fan-out package | |
| TWI602269B (zh) | 柱頂互連之封裝堆疊方法與構造 | |
| US20100123236A1 (en) | Semiconductor package having adhesive layer and method of manufacturing the same | |
| US11362057B2 (en) | Chip package structure and manufacturing method thereof | |
| US9230895B2 (en) | Package substrate and fabrication method thereof | |
| TWI743900B (zh) | 封裝結構及其製作方法 | |
| US20230268262A1 (en) | Electronic package and manufacturing method thereof | |
| TWM538241U (zh) | 多晶片的系統級晶圓級封裝結構 | |
| US20180130720A1 (en) | Substrate Based Fan-Out Wafer Level Packaging | |
| US20240266335A1 (en) | Electronic package and fabricating method thereof | |
| KR102233649B1 (ko) | 적층형 반도체 패키지 및 적층형 반도체 패키지의 제조방법 | |
| US20230110079A1 (en) | Fan-out package structure and manufacturing method thereof | |
| TW202345240A (zh) | 半導體裝置和使用膠帶附接的方法 | |
| KR20120030769A (ko) | 반도체 디바이스 및 그 제조 방법 |