KR101892801B1 - 집적 팬아웃 패키지 및 그 제조 방법 - Google Patents

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쿼충 이
하오이 챠이
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Abstract

본 발명의 방법은 제1 장치 다이의 제1 전도성 패트로부터 관통 비아를 형성하는 것을 포함한다. 제1 전도성 패드는 제1 장치 다이의 상단면에 있다. 제2 전도성 다이는 제1 장치 다이의 상단면에 부착된다. 제2 장치 다이는 표면 전도성 피처(feature)를 갖는다. 제2 장치 다이와 관통 비아는 캡슐화 물질(encapsulating material) 내에 캡슐화된다. 캡슐화 물질은 관통 비아와 표면 전도성 피처를 노출시키도록 평탄화된다. 재배선 라인이, 관통 비아와 표면 전도성 피처 위에 형성되고 이들에 전기적으로 연결된다.

Description

집적 팬아웃 패키지 및 그 제조 방법{INTEGRATED FAN-OUT PACKAGE AND THE METHODS OF MANUFACTURING}
우선권 주장 및 상호 참조
본 출원은 2015년 9월 21일자로 출원되고, 발명의 명칭이 "집적 팬아웃 패키지 및 그 제조 방법"인 가출원된 미국 특허 출원 제 62/221,443호의 이득을 청구하는데, 상기 출원은 참조에 의해 본원에 통합된다.
본 발명은 집적 팬아웃 패키지 및 그 제조 방법에 대한 것이다.
적층된 다이들이 3차원(Three-Dimensional; 3D) 집적회로에 일반적으로 사용된다. 다이들의 적층을 통해, 패키지의 풋프린트(폼 팩터)가 감소된다. 또한, 다이 내의 금속 라인 라우팅이, 적층된 다이의 형성을 통해 상당히 단순화된다.
일부 응용에서, 복수의 다이들이 다이 스택을 형성하도록 적층되고, 복수의 다이들은 관통 기판 비아(TSV, 때때로 관통 실리콘 비아라고 알려짐)를 포함한다. 적층된 다이의 전체 개수는 때때로 8개 이상에 도달할 수 있다. 이러한 다이 스택이 형성될 때, 제1 다이는 먼저 플립-칩 본딩을 통해 패키지 기판상으로 본딩되고, 솔더 영역/볼은, 제1 다이를 패키지 기판에 결합하도록 리플로우(reflow)된다. 제1 언더필이, 제1 다이와 패키지 기판 사이의 갭으로 공급된다. 그런 다음, 제1 언더필이 경화된다. 그런 다음, 제1 다이가 패키지 기판에 적절히 연결되고, 제1 다이와 패키지 기판이 요구되는 대로 기능하는 것을 보장하도록 검사가 수행된다.
다음으로, 제2 다이가 플립-칩 본딩을 통해 제1 다이 상으로 본딩되고, 솔더 영역/볼은, 제2 다이를 제1 다이에 결합하도록 리플로우된다. 제2 언더필이, 제2 다이와 제1 다이 사이의 갭 안으로 공급된다. 그런 다음, 제2 언더필이 경화된다. 그런 다음, 제2 다이가 제1 다이 및 패키지 기판에 정확히 연결되고, 제1 다이, 제2 다이, 및 패키지 기판이 요구되는 대로 기능하는 것을 보장하도록 검사가 수행된다. 다음으로, 제1 다이와 제2 다이를 본딩하기 위한 것과 동일한 프로세스 단계를 통해 제3 다이가 제2 다이 상으로 본딩된다. 모든 다이가 본딩될 때까지 프로세스가 반복된다.
본 발명의 방법은 제1 장치 다이의 제1 전도성 패트로부터 관통 비아를 형성하는 것을 포함한다. 제1 전도성 패드는 제1 장치 다이의 상단면에 있다. 제2 전도성 다이는 제1 장치 다이의 상단면에 부착된다. 제2 장치 다이는 표면 전도성 피처(feature)를 갖는다. 제2 장치 다이와 관통 비아는 캡슐화 물질(encapsulating material) 내에 캡슐화된다. 캡슐화 물질은 관통 비아와 표면 전도성 피처를 노출시키도록 평탄화된다. 재배선 라인이, 관통 비아와 표면 전도성 피처 위에 형성되고 이들에 전기적으로 연결된다.
본 발명 개시의 양상은 첨부한 도면과 함께 읽을 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준적 관행에 따라, 다양한 특징부들은 실제 크기대로 도시되지 않는 것을 주목해야 한다. 사실상, 다양한 특징부들의 치수는 논의의 명확성을 위해 임의로 증가되거나 감소될 수 있다.
도 1a 내지 1i는 일부 실시예들에 따른 팬아웃 패키지의 형성시에 중간 스테이의 단면도를 예증한다.
도 2a 내지 2i는 일부 실시예들에 따른 팬아웃 패키지의 형성시에 중간 스테이의 단면도를 예증한다.
도 3a 내지 3j는 일부 실시예들에 따른 팬아웃 패키지의 형성시에 중간 스테이의 단면도를 예증한다.
도 4a 내지 4j는 일부 실시예들에 따른 팬아웃 패키지의 형성시에 중간 스테이의 단면도를 예증한다.
도 5 내지 10은 일부 실시예들에 따른 팬아웃 패키지의 단면도를 예증한다.
도 11은 일부 실시예들에 따른 팬아웃 패키지의 평면도를 예증한다.
도 12는 일부 실시예들에 따라 팬아웃 패키지를 형성하기 위한 프로세스 흐름을 예증한다.
하기의 개시는 본 발명의 상이한 특징부들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 컴포넌트 및 배열의 특정 예는 본 발명 개시를 단순화하도록 이하에서 설명된다. 물론, 이것들은 단지 예시이고, 제한하는 것으로 의도되지 않는다. 예를 들면, 이하의 설명에서 제2 특징부 위에 또는 제2 특징부 상에 제1 특징부의 형성은, 제1 및 제2 특징부들이 직접 접촉해서 형성되는 실시예를 포함하고, 추가적인 특징부가 제1 및 제2 특징부 사이에 형성될 수 있어서 제1 및 제2 특징부가 직접 접촉될 수 없는 실시예를 또한 포함할 수 있다. 또한, 본 발명 개시는 다양한 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함과 명료함을 위한 것이고, 논의되는 다양한 실시예들 및/또는 구성들간의 관계를 본질적으로 지시하지는 않는다.
또한, "아래에 배치된", "밑에", "더 낮은", "위에 배치된", "상부에" 등과 같은 공간적으로 상대적인 용어들은, 도면들에서 예증되는 바와 같이 하나의 요소 또는 특징부와 다른 요소(들) 또는 특징부(들)간의 관계를 설명하도록 설명의 용이함을 위해 본 명세서에서 이용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 방위에 추가적으로, 사용 또는 동작 중인 장치의 상이한 방위들을 포괄하도록 의도된다. 장치는 이와는 다르게 지향될(90도 또는 다른 방위로 회전됨) 수 있고, 본 명세서에서 이용되는 공간적으로 상대적인 설명자는 이에 따라 마찬가지로 해석될 수 있다.
다양한 예시적인 실시예에 따라 집적 팬아웃 패키지와 이를 형성하는 방법이 제공된다. 팬아웃 패키지를 형성하는 중간 스테이지가 예증된다. 일부 실시예의 일부 변형례가 논의된다. 다양한 도면 및 예시적인 실시예 전반에 걸쳐, 유사한 참조 번호는 유사한 구성요소를 지정하는데 사용된다.
도 1a 내지 1i는 일부 실시예들에 따른 팬아웃 패키지의 형성시에 중간 스테이의 단면도를 예증한다. 도 1a 내지 1i에 도시된 단계들은 도 12에 도시된 프로세스 흐름(200)에서 또한 개략적으로 예증된다. 후속 논의에서, 도 1a 내지 1i에 도시된 프로세스 단계들은 도 12의 프로세스 단계들을 참조해서 논의된다.
도 1a를 참조하면, (복수의 장치 다이들을 가진 각각의 웨이퍼(2)의 일부분인) 장치 다이(10)가 제공된다. 본 발명 개시의 일부 실시예에 따라, 장치 다이(10)는, 중앙 처리 유닛(Central Processing Unit; CPU) 다이일 수 있는 논리 다이, 마이크로 제어 유닛(Micro Control Unit; MCU) 다이, 입출력(input-output; IO) 다이, 기저대역(BaseBand; BB) 다이, 또는 응용 프로세서(application processor; AP) 다이이다. 비록 도시되지는 않지만, 장치 다이(10)는 반도체 기판을 포함할 수 있고, 트랜지스터 및/또는 다이오드와 같은 능동 장치는 반도체 기판의 상단면에 형성된다. 또한, 금속 라인과 비아(미도시됨)는, 장치 다이(10) 내의 집적 회로 장치들을 상호연결하도록 장치 다이(10)의 반도체 기판 위에 있는, 상호연결 구조체(미도시됨) 내에 형성된다.
금속 패드(12)는 장치 다이(10)의 상단면(10A)에 형성된다. 장치 다이(10)의 상단면(10A)은 또한 전면(front surface)이라고 또한 지칭된다. 장치 다이(10)는, 또한 장치 다이(10) 내의 각각의 반도체 기판의 후면일 수 있는 후면(10B)을 갖는다. 금속 패드(12)는 알루미늄 패드, 구리 패드, 알루미늄 구리 패드 등일 수 있다. 금속 패드(12)는 장치 다이(10)의 제1 표면 영역 내에 형성될 수 있고, 장치 다이(10)의 제2 표면 영역은 그 내부에 형성된 어떠한 금속 패드도 갖지 않는다. 예를 들면, 도 1a에 도시된 일부 예시적인 실시예에 따라, 우측 표면 영역은 그 내부에 금속 패드(12)를 가지며, 좌측 표면 영역은 어떠한 금속 패드도 갖지 않는다.
도 1b와 1c는 관통 비아(14)의 형성을 예증한다. 각각의 단계는 도 12에 도시된 프로세스 단계 내의 단계(202)로서 예증된다. 일부 실시예에 따라, 도 1b에 도시된 바와 같이, 포토 레지스트(16)가 웨이퍼(2) 위에 형성되고, 그런 다음, 개구(15)를 형성하도록 패터닝되고, 이 개구를 통해 금속 패드들(12) 각각의 일부분이 노출된다. 그런 다음, 관통 비아(14)가 개구(15) 내에 도금된다. 그런 다음, 포토 레지스트(16)가 제거되어, 도 1c의 구조를 생성하게 된다. 본 발명 개시의 일부 실시예에 따라, 어떠한 시드층도 도금 이전에 웨이퍼(2) 상에 형성되지 않는다. 대안적인 실시예에 따라, 포토 레지스트(16)가 형성되기 전에 시드층(미도시됨)이 형성되고, 관통 비아(14)가 시드층 상에 도금된다. 포토 레지스트(16)의 제거 이후에, 관통 비아(14) 바로 아래에 놓이지 않은 시드층의 부분이 에칭 프로세스에서 제거된다. 따라서, 시드층의 잔여 부분은 관통 비아(14)의 하단 부분이 된다.
다음으로, 도 1d를 참조하면, 장치 다이(20)는, 다이 부착막(Die-Attach Film; DAF)(22)을 통해 장치 다이(10)에 부착된다. 각각의 단계는 도 12에 도시된 프로세스 단계 내의 단계(204)로서 예증된다. 장치 다이(20)의 후면이 장치 다이(10)의 전면(10A)에 부착되고, 따라서 대응 다이 적층은 페이스-투-백(face-to-back) 적층이다. 본 발명 개시의 일부 실시예에 따라, 장치 다이(20)는, 부정-논리곱(Negative-AND; NAND) 다이, 정적 랜덤 액세스 메모리(static Random Access Memory; SRAM) 다이, 로우 IO 이중 데이터율(Double-Data-Rate; DDR) 다이 등일 수 있는, 메모리 다이이다. 비록 도시되지는 않지만, 장치 다이(20)는 단일 메모리 다이 또는 적층된 메모리 다이일 수 있다. 또한, 장치 다이(20)는 반도체 기판을 포함할 수 있고, 트랜지스터 및/또는 다이오드와 같은 능동 장치가 반도체 기판의 상단면에 형성된다. 또한, 금속 라인과 비아(미도시됨)는, 장치 다이(20) 내의 집적 회로 장치들을 상호연결하도록 장치 다이(20)의 상호연결 구조체 내에 형성된다. 장치 다이(20)의 후면은 또한 장치 다이(20) 내의 반도체 기판의 후면일 수 있다.
도 11은 장치 다이(10)와, 대응하는 상부 장치 다이(20)와 관통 비아(14)의 예시적인 평면도를 예증한다. 일부 예시적인 실시예에 따라, 장치 다이(20)는, 장치 다이(10)의 코너 영역과 중첩되고, 관통 비아(14)는 장치 다이(20)의 두 측벽들에 인접하게 있다. 대안적인 실시예에 따라, 장치 다이(20)는, 장치 다이(10)의 중앙 영역과 중첩되고, 관통 비아(14)는 장치 다이(20)를 둘러싼다. 장치 다이(20)와 관통 비아(14)는 또한 다른 배치 방식을 사용해서 배치될 수 있다.
DAF(22)는 접착막이고, 중합체로 형성될 수 있다. 본 발명 개시의 일부 실시예에 따라, DAF(22)는, 0.5 W/m * K 보다 낮을 수 있는, 열 전도성을 가지고 있다.
도 1d를 다시 참조하면, 장치 다이(20)는 표면 유전체층(26) 내에 형성되는, 금속 필라(pillar)일 수 있는, 전도성 필라(28)를 포함한다. 금속 필라(28)는 구리, 니켈, 팔라듐, 금, 이 물질들의 다중층, 및/또는 이 물질들의 합금으로 제조될 수 있다. 표면 유전체층(26)은 PBO(polybenzoxazole), 폴리이미드, BCB(benzocyclobutene) 등으로 형성될 수 있다. 하부 금속 필라(28)는 구리, 알루미늄, 또는 다른 금속으로 형성될 수 있는, 금속 패드(24) 상에 상주할 수 있다.
도 1e를 참조하면, 캡슐화 물질(encapsulating material)(30)이 장치 다이(20) 및 관통 비아(14) 상에 캡슐화된다. 각각의 단계는 도 12에 도시된 프로세스 단계 내의 단계(206)로서 예증된다. 캡슐화 물질(30)은 액체로서 공급되고, 그런 다음, 압축되고, 예를 들면 열 경화 프로세스에서 경화된다. 캡슐화 물질(30)은 장치 다이(20)와 관통 비아(14) 사이의 갭을 채운다. 캡슐화 물질(30)은 몰딩 컴파운드, 몰딩 언더필, 에폭시, 또는 수지를 포함할 수 있다. 캡슐화 프로세스 후에, 캡슐화 물질(30)의 상단면은 금속 필라(28) 및 관통 비아(14)의 상단부보다 높다.
다음으로, 기계적 그라인딩, 화학 기계적 폴리싱(Chemical Mechanical Polish; CMP) 및/또는 이 두 개의 조합과 같은 평탄화 단계가, 캡슐화 물질(30), 관통 비아(14), 표면 유전체층(26), 및 금속 필라(28)를 평탄화하도록 수행된다. 각각의 단계는 도 12에 도시된 프로세스 단계 내의 단계(206)로서 또한 예증된다. 그 결과의 구조체가 도 1e에 또한 도시된다. 평탄화로 인해, 관통 비아(14)의 상단면이 금속 필라(28)의 상단면과 같은 높이에 있고(공면임), 캡슐화 물질(30)의 상단면과 같은 높이에 있다(공면임).
도 1f를 참조하면, 하나 이상의 유전체층(32)과 각각의 재배선층(Redistribution Layer; RDL)(34)이 캡슐화 물질(30), 관통 비아(14), 및 금속 필라(28) 위에 형성된다. 각각의 단계는 도 12에 도시된 프로세스 단계 내의 단계(208)로서 예증된다. 본 발명 개시의 일부 실시예에 따라, 유전체층(32)은 PBO, 폴리이미드, BCB 등과 같은 폴리머(들)로 형성된다.
RDL(34)은 금속 필라(28)와 관통 비아(14)에 전기적으로 연결되도록 형성된다. 여기서 주지할 사항은, 모든 도면들에 걸쳐서 RLD(34)의 예증은 개략적이라는 것이 주목되어야 한다. 예를 들면, RLD(24)는 실제로 각각의 유전체층(들)에 의해 서로 분리된 복수의 분리된(discrete) 부분들로서 패터닝된다. RLD(34)의 분리된 부분들 각각은 각각의 하부 금속 필라(28) 및/또는 관통 비아(14)에 연결된다. RDL(34)는 또한 일부 금속 필라(28)를 각각의 관통 비아(14)에 상호연결시킬 수 있다. RLD(34)는 금속 트레이스(금속 라인)와, 이 금속 트레이스 아래에서 이 금속 트레이스에 연결된 비아를 포함할 수 있다. 본 발명 개시의 일부 실시예에 따라, RLD(34)는 도금 프로세스를 통해 형성되고, RLD(34) 각각은 시드층(미도시됨)과, 이 시드층 위에 도금된 금속 물질을 포함한다. 시드층과 도금된 금속 물질은 동일한 물질 또는 상이한 물질들로 형성될 수 있다.
도 1g는 후면(예증된 하단측)으로부터 그라인딩되는, 장치 다이(10)의 후면 그라인딩을 예증한다. 각각의 단계는 도 12에 도시된 프로세스 단계 내의 단계(210)로서 예증된다. 따라서, 장치 다이(10)의 두께는 두께 T1(도 1f)로부터 도 1g에 도시된 바와 같이 두께 T2로 감소된다.
도 1h는 본 발명 개시의 일부 예시적인 실시예에 따른 전기 커넥터(electrical connector)(36)의 형성을 예증한다. 각각의 단계는 도 12에 도시된 프로세스 단계 내의 단계(212)로서 예증된다. 전기 커넥터(36)는 RLD(34), 금속 필라(28), 및.또는 관통 비아(14)에 전기적으로 연결된다. 전기 커넥터(36)의 형성은 RLD(34) 위에 솔더 볼을 배치하고, 그런 다음, 솔더 볼을 리플로우(reflow)하는 것을 포함할 수 있다. 본 발명 개시의 대안적 실시예에 따라, 전기 커넥터(36)의 형성은, RDL(34) 위에 솔더 영역을 형성하도록 도금 단계를 수행하고, 그 다음 솔더 영역을 리플로우하는 것을 포함할 수 있다. 전기 커넥터(36)는 또한 금속 필라, 또는 금속 필라 및 솔더 캡을 포함할 수 있고, 이들은 또한 도금을 통해 형성될 수 있다.
또한, 집적 수동 장치(Integrated Passive Device; IPD)(39)는 RLD(34)에 본딩될 수 있다. IPD(39)는 결과적인 패키지의 성능을 튜닝하기 위해 사용될 수 있고, 예를 들면 커패시터를 포함할 수 있다. 대안적인 실시예에 따라, 어떠한 IPD(39)도 본딩되지 않는다. 설명 전체에 걸쳐서, 장치 다이(10과 20), 관통 비아(14), 캡슐화 물질(30), RLD(34), 및 유전체층(32)을 포함하는 결합된 구조체는, 복수의 장치 다이들(10과 20)을 포함하는 복합 웨이퍼인, 복합 웨이퍼(38)라고 지칭될 것이다.
후속 단계에서, 복합 웨이퍼(38)는 복수의 패키지들(40) 안으로 절단되어 분리되고(sawed apart), 복수의 패키지들 각각은 장치 다이들(10), 장치 다이들(20) 중 하나의 장치 다이, 및 대응하는 관통 비아(14)를 포함한다. 따라서, 일부 실시예에 따라, 패키지(40)가 함께 적층된 두 레벨들의 장치 다이들을 포함하지만, 패키지(40)는 단일 캡슐화(몰딩) 프로세스로 형성된다. 이것은 종래의 다이 적층 프로세스와는 다르고, 두 레벨들의 장치 다이들이 두 개의 캡슐화 프로세스들을 사용해서 캡슐화된다. 또한, 어떠한 패키지 기판도 패키지(40)에서 사용되지 않는다. 이것은 패키지(40)의 두께에 있어서 이로운 감소를 야기하고, 따라서 패키지(40)는 매우 얇은 패키지를 요구하는 모바일 응용을 위해 적절하다.
일부 실시예에 따라, 패키지(40)가 팬아웃 패키지인 한편, RDL(34)이 장치 다이(20)의 에지를 넘어서 연장되므로, 장치 다이(10)의 평면적이 모든 전기 커넥터(36)를 배치하기에 적절하다면, 패키지(40)의 풋프린트(평면적, top-view area)는 장치 다이(10)의 평면적(top-view area)과 동일하다. 따라서, 패키지(40)의 평면적은 작다. 또한, 금속 패드(12)와 전기 커넥터(36) 사이의 거리가 작아서, 결과적인 패키지(40)의 전기적 성능에서의 향상을 가져온다.
또한, 논리 다이일 수 있는, 장치 다이(10)는 장치 다이(20)와 같은 메모리 장치 다이보다 더 많은 열을 종종 발생시킨다. 메모리 다이는 열로부터 심각한 성능 저하를 겪는다. 본 발명 개시의 실시예에 따라, 낮은 열 전도성을 갖는 DAF(22)는, 장치 다이(10) 내에서 발생되는 열이 장치 다이(20) 내로 전도되는 것을 감소시키도록 사용된다. 오히려, 장치 다이(10) 내의 열은 관통 비아(14)를 통해 전기 커넥터(36)에 전도될 수 있다. 관통 비아(14)의 일부분은, 장치 다이(10)와 전기 커넥터(36) 사이의 전기적 연결을 위해 사용되지 않는, 더미 비아로서 또한 설계될 수 있다. 더미 관통 비아(14)는 전기적으로 부유하고, 장치 다이(10) 내의 열을 전기 커넥터(36)에 전도시키기 위해 사용된다.
도 2a 내지 4j는 일부 실시예들에 따른 팬아웃 패키지의 형성시에 중간 스테이의 단면도를 예증한다. 다르게 명시되지 않으면, 이 실시예에서 컴포넌트의 물질 및 형성 방법은, 도 1a 내지 1i에 도시된 실시예에서의 유사한 참조 번호에 의해 표시되는, 유사한 컴포넌트와 본질적으로 동일하다. 따라서, 도 2a 내지 4j에 도시된 (그리고 도 5 내지 10의 실시예의) 컴포넌트의 형성 프로세서 및 물질에 대한 세부사항은, 도 1a 내지 1h에 도시된 실시예의 논의를 통해 발견되거나 실현될 수 있다.
일부 실시예의 초기 단계는 도 2a와 2b에서 도시되며, 도 1a 내지 1c에서 도시된 프로세스 단계와 본질적으로 동일하다. 관통 비아(14)는 장치 다이(10)의 금속 패드(12) 상에 형성된다. 다음으로, 웨이퍼(2)는 개별 장치 다이(10) 내로 절단(sawing)된다.
도 2c를 참조하면, 장치 다이(10)는, 접착막(44)을 통해 캐리어(46)에 부착된다. 본 발명 개시의 일부 실시예에 따라, 캐리어(46)는 유리 캐리어이다. 비록 하나의 장치 다이(10)가 도시되지만, 캐리어(46) 상에 배치된 복수의 장치 다이들(10)이 존재하고, 장치 다이들(10)은 어레이로서 배치될 수 있다. 그런 다음, 장치 다이(20)가 도 2d에 도시된 바와 같이, DAF(22)를 통해 장치 다이(10)의 전면에 부착된다. 후속 단계에서, 도 2e에 도시된 바와 같이, 캡슐화 물질(30)이 공급되어 장치 다이(10과 20)를 캡슐화시킨다. 도 1e에 도시된 실시예와는 달리, 장치 다이(10)가 또한 캡슐화된다. 장치 다이(10과 20)의 캡슐화가 단일 캡슐화 프로세스에서 달성되므로, 캡슐화 물질(30)의 상부 부분(장치 다이(20)를 캡슐화시키기 위함)과 하단 부분(장치 다이(10)를 캡슐화시키기 위함) 간에 어떠한 구별가능한 계면도 존재하지 않는다.
후속 단계에서, 도 2f에 도시된 바와 같이, 유전체층(32)과 RLD(34)가 캡슐화 물질(30) 위에 형성되고, RLD(34)는 금속 필라(28)와 관통 비아(14)에 전기적으로 연결된다. 일부 예시적인 실시예에 따라, RLD(34)는 장치 다이들(10과 20) 모두의 에지를 넘어 확장된다. 따라서, 도 2f(도 1f에 비교됨)에 도시된 실시예는, 장치 다이(10)의 평면적이 전기 커넥터(36) 모두를 수용하기에 충분히 크지 않은 (도 2i), 실시예에서 사용될 수 있어서, RLD(34)는 장치 다이(10)로부터 팬아웃할 필요가 있다.
다음으로, 캐리어(46)가 상부 구조체로부터 디본딩되어, 도 2g에 도시된 구조체를 야기한다. 그런 다음, 접착막(44)을 제거하고 장치 다이(10)를 박막화하도록 후면 그라인딩이 수행될 수 있고, 결과적인 구조체가 도 2h에 도시된다. 도 2i에서, IPD(39)가 RDL(34)에 본딩되거나 되지 않을 수 있다. 장치 다이(10), 장치 다이(20), 캡슐화 물질(30), 관통 비아(14), RLD(34), 및 유전체층(32)을 포함하는, 결과적인 복합 웨이퍼(38)가 개별 패키지(40) 내로 절단된다.
도 3a 내지 3j는 일부 실시예들에 따른 팬아웃 패키지(40)의 형성을 예증한다. 도 3a를 참조하면, 내부에 장치(20)를 포함하는 웨이퍼(4)가 형성된다. 전도성 패드(예컨대, 금속 패드)(24)는 장치 다이(20)의 전면(20A)에 형성된다. 장치 다이(20)는, 내부에서 또한 각각의 반도체 기판(미도시됨)의 후면일 수 있는 후면(20B)을 갖는다. 다음으로, 도 3b를 참조하면, 관통 비아(14)가 형성되고, 형성 프로세스는 도 1b와 1c에서 도시된 프로세스와 유사할 수 있다. 그런 다음, 웨이퍼(4)가 개별 장치 다이(20) 내로 절단되어 분리된다.
도 3c를 참조하면, 장치 다이(20)(20-1과 20-2를 포함함)가 집혀지고(picked) 캐리어(46) 및 상부 접착막(44) 상에 배치된다. 접착층(44)이 LTHC(Light-to-Heat Conversion) 물질로 형성될 수 있다. 또한, DAF(50)는 장치 다이(20)를 접착막(44)에 부착시키기 위해 사용될 수 있다. 장치 다이(20-1)와 장치 다이(20-2)간의 거리가 선택되어, 장치 다이(20-1) 위의 관통 비아(14)와 장치 다이(20-2) 위의 관통 비아 간의 공간이 장치 다이(10)를 수용하기에 충분히 크게 된다(도 3d). 본 발명 개시의 일부 실시예에 따라, 장치 다이(20-1)와 장치 다이(20-2)는 서로 동일하고, 장치 다이(20-1)는 장치 다이(20-2)에 대해 180도만큼(평면도에서) 회전된다. 대안적인 실시예에 따라, 장치 다이(20-1)와 장치 다이(20-2)는 서로 부분적으로 동일하고, 능동 장치와 상호연결 구조체(미도시됨)와 같은 (장치 다이(20-1)의) 하부 부분(20-1-L)은 장치 다이(20-2)의 하부 부분(20-2-L)과 동일하다. 예를 들어, 장치 다이(20-1)의 하부 부분(20-1-L)은 제1 능동 장치를 포함할 수 있고, 장치 다이(20-2)의 하부 부분(20-2-L)은 제2 능동 장치를 포함할 수 있다. 하지만, 상단 재배선층(들)(미도시됨)을 포함하는 상부 부분(20-1-U 및 20-2-U)은, 서로 달라서, 장치 다이(20-1) 내의 전도성 패드(24)가 장치 다이(20-1)의 좌측에 집중되고, 장치 다이(20-2) 내의 전도성 패드(24)는 장치 다이(20-2)의 우측에 집중된다. 예를 들어, 장치 다이(20-1)의 상부 부분(20-1-U)은 제1 라우팅층를 포함할 수 있고, 장치 다이(20-2)의 상부 부분(20-2-U)은 제2 라우팅층를 포함할 수 있다. 본 발명 개시의 대안적 실시예에 따라, 장치 다이(20-1)와 장치 다이(20-2)는 상이한 유형의 다이이고, 상이한 구조를 가진다. 본 발명 개시의 대안적 실시예에 따라, 장치 다이(20)는 2개보다 많은 다이(예컨대, 4개의 다이)를 포함할 수 있고, 장치 다이(10)는 설계 필요에 따라 다수의 논리 장치와 다수의 메모리 칩의 집적을 위해 하나보다 많은 다이(예컨대, 2개의 다이)를 포함할 수 있다.
다음으로, 도 3d를 참조하면, 장치 다이(10)가 장치 다이(20) 위에 배치되고, DAF(22)를 통해 장치 다이(20)의 전면에 부착된다. 장치 다이(10)의 일부분은 장치 다이들(20) 사이의 갭을 또한 중첩시킨다. 일부 실시예에 따라, 장치 다이(10)는 금속 패드(12) 위에 금속 필라(52)를 포함하고, 어떠한 유전체층도 금속 필라(52)를 둘러싸지 않는다. 대안적인 실시예에 따라, 금속 필라(52)와 동일 레벨이고 이 금속 필라를 둘러싸는 유전체층(미도시됨)이 존재한다. 또 다른 대안적인 실시예에 따라, 어떠한 금속 필라도 금속 패드(12) 위에 형성되지 않고, 금속 패드(12)는 장치 다이(10)의 상단 전도성 피처(feature)이다.
도 3e는 캡슐화 물질(30) 내에 관통 비아(14) 및 장치 다이(10과 20)의 캡슐화와, 이에 후속해서, 금속 필라(52)와 관통 비아(14)를 노출시키도록 기계적 그라인딩, 화학 기계적 폴리싱(Chemical Mechanical Polish; CMP) 및/또는 이 둘의 조합을 예증한다. 후속 단계들에서, 유전체층(32)과 RLD(34)가 형성되고, RLD(34)는 도 3f에 도시된 바와 같이 금속 필라(52)와 관통 비아(14)에 전기적으로 연결된다. 다음으로, 장치 다이(41)가 RLD(34)에 본딩될 수 있고(도 3g), 전기 커넥터(36)가 RDL(34)에 연결되도록 형성된다(도 3h). 장치 다이(41)는 장치 다이(41) 내의 반도체 기판을 관통하는 관통 비아(종종 관통 실리콘 비아 또는 관통 기판 비아라고 지칭됨)를 포함할 수 있다. IPD는 일부 실시예에 따라 RDL(34)에 또한 본딩될 수 있다.
그런 다음, 캐리어(46)가 상부 구조체로부터 디본딩되고, 결과적인 구조체가 도 3i에 도시된다. 후속 단계들에서, 장치 다이(20-1과 20-2)가 후면으로부터 그라인딩되고, DAF(50)가 그라인딩을 통해 제거된다. 그 결과의 구조체가 도 3j에 도시된다. 도 3j는 예를 들면, 열 계면 물질(Thermal Interface Material; TIM)(56)을 통해 장치 다이(20)에 리드(lid, 54)를 부착시키는 것을 또한 예증한다. TIM(56)은 DAF(22)의 열 전도성보다 높은 열 전도성을 가진다(도 1i, 2i, 및 3j). 예를 들면, TIM(56)의 열 전도성은 약 1 W/m*K 보다 높거나 심지어 더 높을 수 있다. 리드(54)는 양호한 열 전도성을 갖는 물질로 형성될 수 있다. 일부 예시적인 실시예에 따라, 리드(54)는 알루미늄, 구리, 알루미늄/구리 합금, 스테인레스강 등과 같은 금속을 포함한다.
도 4a 내지 4j는 일부 실시예들에 따른 패키지(40)의 형성을 예증한다(도 4j). 이 실시예는, 장치 다이(10)가 금속 패드(12) 위에 형성된 금속 필라(52)(도 3j)를 가지지 않는다는 것을 제외하고는, 도 3a 내지 3j에 도시된 실시예와 본질적으로 동일하다. 형성 프로세스의 간단한 논의가 이하에서 제공된다. 이 실시예의 세부사항은 도 3a 내지 3j의 실시예에서 발견될 수 있어서 여기서 반복되지 않는다.
도 4a 내지 4c에 도시된 단계는 도 3a 내지 3c에 도시된 단계와 본질적으로 동일하다. 다음으로, 도 4d에 도시된 바와 같이, 장치 다이(10)가 장치 다이(20)(20-1과 20-2를 포함함)에 부착된다. 장치 다이(10)는 상단면 전도성 피처로서 금속 패드(12)를 포함하고, 어떠한 금속 필라도 금속 패드(12) 위에 형성되지 않는다. 장치(10)는 장치 다이(20-1) 바로 위의 관통 비아(14)와 장치 다이(20-2) 바로 위의 관통 비아(14) 사이에 또한 배치된다.
도 4e는, 평탄화 없이 금속 패드(12)와 관통 비아(14)를 노출시키면서, 캡슐화 물질(30)의 직접 형성을 예증한다. 도 4f 내지 4j에 도시된 프로세스 단계는, 도 3f 내지 3j에 도시된 프로세스 단계와 본질적으로 동일하며, 그 세부사항은 여기서 반복되지 않는다.
도 5 내지 10은 본 발명 개시의 일부 실시예에 따라 형성된 패키지를 예증한다. 형성 프로세스는 도 1a 내지 4j의 실시예로부터 이해될 수 있다. 도 5에 도시된 패키지(40)는, 도 5에서 어떠한 금속 필라도 형성되지 않고, 금속 패드(24)가 다이(20)의 상단 전도성 피처인 것을 제외하고는, 도 1i에 도시된 피키지와 유사하다. RLD(34)는 금속 패드(24)와 물리적으로 접촉하는 비아를 포함한다.
도 6에 도시된 패키지(40)는, 도 6에서 어떠한 금속 필라도 형성되지 않고, 금속 패드(24)가 다이(20)의 상단 전도성 피처인 것을 제외하고는, 도 2i에 도시된 피키지와 유사하다. RLD(34)는 금속 패드(24)와 물리적으로 접촉하는 비아를 포함한다.
도 7은, 장치 다이(20)가 장치 다이(10)으로부터 부분적으로 오프셋되는 것을 제외하고는, 도 2i의 패키지(40)와 유사한 패키지(40)를 예증한다. 부분적 오프셋으로, 장치 다이(20)의 제1 부분이 캡슐화 물질(30)의 일부분과 중첩되고, 장치 다이(10)의 어떠한 부분과도 중첩되지 않는다. 장치 다이(20)의 제2 부분은 장치 다이(10)의 일부분과 중첩된다. 따라서, 장치 다이(20)의 제1 부분이 장치 다이(10)의 어떠한 하부 지지도 없이 고정된다(suspended). 장치 다이(10)에 대한 장치 다이(20)의 부분적 오프셋은 장치 다이들(10과 20)의 중첩 영역을 이롭게 감소시킨다. 따라서, 장치 다이(10)의 상단면 영역의 증가된 백분율이, 장치 다이(20)에 의해 중첩되기 보다는, 금속 패드(12)와 관통 비아(14)를 형성하기 위해 사용될 수 있다. 하지만, 장치 다이(20)의 장치 다이(10)로부터의 오프셋은, 일부 실시예에 따라 패키지(40)의 폼 팩터(평면도 면적)에 있어서의 바람직하지 않은 증가를 초래하지는 않는다. 예를 들면, 패키지(40)의 평면적이 모든 전기 커넥터(36)에 적합(fit)하도록 요구되는 영역에 의해 결정될 때, 장치 다이(10과 20)의 전체 풋프린트 영역이 모든 전기 커넥터(36)에 맞도록 요구되는 영역을 초과하지 않는 한, 장치 다이(20)의 장치 다이(10)로부터의 부분적 오프셋은 폼 팩터(평면적)에 있어서의 증가를 야기하지 않을 것이다. 도 8은, 어떠한 금속 필라도 금속 패드(24) 위에 형성되지 않는 것을 제외하고는, 도 7에 도시된 것과 유사한 패키지(40)를 예증한다.
도 9는 일부 실시예에 따른 패키지(40)를 예증하고, 각각의 장치 다이(10)로부터 부분적으로 오프셋된 두 개의 장치 다이(10)와 두 개의 장치 다이(20)가 존재한다. 각각의 장치 다이(10)는 각각의 하부 장치 다이(20)의 일부분과 중첩되는 제1 부분과, 각각의 하부 장치 다이(20)로부터 오프셋된 제2 부분을 갖는다. 관통 비아(14)는 장치 다이(20) 각각의 금속 패드(24) 바로 위에 형성된다.
도 10은 일부 실시예에 따른 패키지(40)를 예증하고, 4개의 장치 다이(20)(20-3과 20-4를 포함함)와 하나의 장치 다이(10)가 존재한다. 4개의 장치 다이(20)는 두 개의 상위 레벨 장치 다이(20-4)와, 상기 상위 레벨 장치 다이(20-4) 아래에 배치된 2개의 하위 레벨 장치 다이(20-3)를 포함한다. 상위 레벨 장치 다이(20-4) 각각은, 각각의 하부의 하위 레벨 장치 다이(20-3)의 일부분과 중첩된 제1 부분과, 각각의 하부의 하위 레벨 장치 다이(20-3)로부터 오프셋된 제2 부분을 갖는다. 4개의 장치 다이(20)는 제1 캡슐화 프로세스에서 제1 캡슐화 물질(30A) 내에 캡슐화된다.
장치 다이(10)는 상위 레벨 장치 다이(20-4) 위에 있고, 제2 캡슐화 프로세스에서 제2 캡슐화 물질(30B) 내에 캡슐화된다. 장치 다이(10)는 상위 레벨 장치 다이(20-4) 모두로부터 부분적으로 오프셋된다. 예를 들면, 장치 다이(10)는 상위 레벨 장치 다이(20-4)의 부분과 중첩되는 제1 부분과, 상위 레벨 장치 다이(20-4) 사이의 갭에 중첩되는 제2 부분을 갖는다.
캡슐화 물질(30A과 30B)은 서로 동일하거나 서로 상이할 수 있다. 관통 비아(14A)는 하위 레벨 장치 다이(20-3)의 금속 패드(24A) 바로 위에 형성된다. 관통 비아(14B) 중 일부는 상위 레벨 장치 다이(20-4)의 금속 패드(24B) 바로 위에 형성된다. 캡슐화 물질들(30A와 30B)의 계면은, 캡슐화 물질(30A)의 상단면 상에서 수행되는 CMP에 기인해서 서로 구별가능할 수 있으며, 이 CMP는 캡슐화 물질(30A) 내의 구형 필러(sphere-shaped filler)(58)의 일부분이 평면형(구형이 아님) 상단면을 갖도록 그라인딩되게 한다. 반면에, 캡슐화 물질(30B) 내에 있고, 캡슐화 물질(30A)과 접촉하는 구형 필러(60)는 둥근(rounded) 형상을 가진채로 유지된다. 더 나아가, 관통 비아(14A와 14B)의 형성 프로세스의 특성 때문에, 관통 비아(14A와 14B) 각각은 각각의 하단 폭보다 큰 상단 폭을 가질 수 있다. 관통 비아(14B)로부터 각각의 하부 관통 비아(14A)로의 전이는 또한 비연속성을 보일 것이고, 관통 비아(14A)의 상단 폭이 각각의 상부 관통 비아(14B)의 하단 폭보다 클 수 있다.
도 9와 10에서, 상위 레벨 다이(들)의 하위 레벨 다이로부터의 부분적 오프셋은, 금속 패드와 관통 비아를 형성하기 위해 사용될 수 있는 하위 레벨 다이(20-3)의 표면적의 이로운 증가를 초래한다. 반면에, 하위 레벨 다이(20-3)가 패키지(40)의 대부분의 평면적을 점유하므로, 패키지(40)의 왜곡(warpage)은 심하지 않다.
본 발명 개시의 실시예는 일부 이로운 피처를 가진다. 하위 레벨 다이의 금속 패드 바로 위에 관통 비아를 형성함으로써, 패키지 기판이 사용되지 않고, 결과적인 패키지는 얇다. DAF를 사용하여 논리 다이와 메모리 다이를 열 디커플링(thermal decoupling)하는 것은, 논리 다이에서 생성된 열에 의해 야기된 성능 저하로부터 메모리 다이를 보호한다. 패키지의 평면적이 최소화된다. 상위 레벨 다이와 하위 레벨 다이는 동일한 캡슐화 프로세스에 의해 캡슐화될 수 있고, 따라서, 패키지의 비용 및 왜곡이 감소된다.
본 발명 개시의 일부 실시예에 따라, 방법은 제1 장치 다이의 제1 전도성 패드로부터 관통 비아를 형성하는 것을 포함한다. 제1 전도성 패드는 제1 장치 다이의 상단면에 있다. 제2 전도성 다이는 제1 장치 다이의 상단면에 부착된다. 제2 장치 다이는 표면 전도성 피처(feature)를 갖는다. 제2 전도성 다이와 관통 비아는 캡슐화 물질(encapsulating material) 내에 캡슐화된다. 캡슐화 물질은 관통 비아와 표면 전도성 피처를 노출시키도록 평탄화된다. 재배선 라인이, 관통 비아와 표면 전도성 피처 위에 형성되고 이들에 전기적으로 연결된다.
본 발명 개시의 일부 실시예에 따라, 방법은 제1 장치 다이의 제1 전도성 패드 상에 제1 관통 비아를 형성하는 단계, 제2 다이의 제2 전도성 패드 상에 제2 관통 비아를 형성하는 단계, 캐리어 위에 제1 장치 다이와 제2 장치 다이를 배치하는 단계와, 제1 장치 다이의 상단면과 제2 장치 다이의 상단면에 제3 장치 다이를 부착시키는 단계를 포함한다. 본 방법은 또한, 제3 장치, 제1 관통 비아, 및 제2 관통 비아를 캡슐화 물질에서 캡슐화시키는 단계, 제1 관통 비아, 제2 관통 비아, 및 제3 장치 다이의 표면 전도성 피처를 노출시키도록 캡슐화 물질을 평탄화하는 단계, 및 제1 관통 비아, 제2 관통 비아, 및 제3 장치 다이 위에서 이것들에 전기적으로 연결되는 재배선 라인을 형성하는 단계를 포함한다.
본 발명 개시의 일부 실시예에 따라, 방법은 제1 장치 다이의 상단면 상에 제1 관통 비아를 형성하는 단계, 제2 장치 다이의 상단면 상에 제2 관통 비아를 형성하는 단계, 캐리어 위에 제1 장치 다이와 제2 장치 다이를 배치하는 단계와, 제1 장치 다이의 상단면과 제2 장치 다이의 상단면에 제3 장치 다이를 부착시키는 단계를 포함한다. 제3 장치 다이는 제1 관통 비아와 제2 관통 비아 사이에 있다. 제1 장치 다이의 전면과 제2 장치 다이의 전면은 제3 장치 다이의 후면을 향한다. 본 방법은 동일한 캡슐화 프로세스에서, 제1 장치 다이, 제2 장치 다이, 제3 장치 다이, 제1 관통 비아, 및 제2 관통 비아를 캡슐화 물질 내에 캡슐화하는 단계를 더 포함한다. 캡슐화 물질은, 제3 장치 다이의 표면 전도성 피처, 제2 관통 비아, 및 제1 관통 비아를 노출시키도록 평탄화된다. 재배선 라인은, 제3 장치 다이의 표면 전도성 피처, 제2 관통 비아, 및 제1 관통 비아 위에 형성되고 이것들에 전기적으로 연결된다.
전술된 설명은, 당업자가 본 발명 개시의 양상을 더 잘 이해할 수 있도록 다수의 실시예의 특징을 서술한다. 당업자는, 자신이 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고, 그리고/또는 동일한 이점을 달성하기 위해 다른 프로세스와 구조체를 설계하거나 수정하기 위한 기초로서 본 발명 개시를 쉽게 이용할 수 있다는 것을 인식해야 한다. 당업자는, 이러한 등가의 구성이 본 발명 개시의 정신과 범위를 이탈하지 않고, 자신이 본 발명 개시의 정신과 범위를 이탈하지 않으면서 본 명세서의 다양한 변화, 대체, 및 교체를 할 수 있다는 것을 또한 인식해야 한다.

Claims (10)

  1. 집적 팬아웃(fan-out) 패키지를 제조하는 방법에 있어서,
    제1 장치 다이의 제1 전도성 패드로부터 제1 관통 비아를 형성하는 단계로서, 상기 제1 전도성 패드는 상기 제1 장치 다이의 상단면에 있는 것인, 상기 형성 단계;
    제2 장치 다이의 제2 전도성 패드로부터 제2 관통 비아를 형성하는 단계로서, 상기 제2 전도성 패드는 상기 제2 장치 다이의 상단면에 있는 것인, 상기 형성 단계;
    제3 장치 다이를 상기 제1 장치 다이의 상단면 및 상기 제2 장치 다이의 상단면에 부착하는 단계로서, 상기 제3 장치 다이는 표면 전도성 피처(feature)를 포함하는 것인, 상기 부착 단계;
    상기 제1 장치 다이, 상기 제2 장치 다이, 상기 제3 장치 다이, 상기 제1 관통 비아 및 상기 제2 관통 비아를 캡슐화 물질 내에 캡슐화하는 단계;
    상기 제1 관통 비아, 상기 제2 관통 비아 및 상기 표면 전도성 피처를 노출시키도록 상기 캡슐화 물질을 평탄화하는 단계; 및
    상기 제1 관통 비아, 상기 제2 관통 비아 및 상기 표면 전도성 피처 위에서 이들에 전기적으로 연결되는 재배선 라인을 형성하는 단계
    를 포함하는, 집적 팬아웃 패키지를 제조하는 방법.
  2. 제1항에 있어서, 상기 캡슐화 물질은 상기 제1 장치 다이 및 상기 제2 장치 다이의 각각의 에지(edge)에 정렬된 에지를 갖는 것인, 집적 팬아웃 패키지를 제조하는 방법.
  3. 제1항에 있어서, 상기 캡슐화 물질은 상기 제1 장치 다이 및 상기 제2 장치 다이의 각각의 에지를 넘어서 확장하며, 상기 캡슐화 물질의 하단면은 상기 제1 장치 다이 및 상기 제2 장치 다이의 하단면과 공면(coplanar)인 것인, 집적 팬아웃 패키지를 제조하는 방법.
  4. 제1항에 있어서, 상기 제3 장치 다이는 상기 제1 장치 다이의 일부분에 중첩되는 제1 부분과, 상기 캡슐화 물질의 일부분에 중첩되는 제2 부분을 포함하는 것인, 집적 팬아웃 패키지를 제조하는 방법.
  5. 제4항에 있어서, 상기 제3 장치 다이는 상기 제2 장치 다이의 일부분과 중첩되는 제3 부분을 더 포함하는 것인, 집적 팬아웃 패키지를 제조하는 방법.
  6. 제5항에 있어서, 상기 제1 장치 다이는 제1 하부 부분과, 상기 제1 하부 부분 위의 제1 상부 부분을 포함하며, 상기 제1 하부 부분은 제1 능동 장치를 포함하고, 상기 제1 상부 부분은 제1 라우팅층을 포함하고, 상기 제2 장치 다이는 제2 하부 부분과, 상기 제2 하부 부분 위의 제2 상부 부분을 포함하며, 상기 제2 하부 부분은 능동 장치를 포함하고, 상기 제2 상부 부분은 제2 라우팅층을 포함하고, 상기 제1 하부 부분은 상기 제2 하부 부분과 동일하며, 상기 제1 상부 부분은 상기 제2 상부 부분과는 상이한 것인, 집적 팬아웃 패키지를 제조하는 방법.
  7. 제4항에 있어서, 상기 제1 장치 다이, 상기 제2 장치 다이 및 상기 제3 장치 다이는 동일한 캡슐화 프로세스에서 캡슐화되는 것인, 집적 팬아웃 패키지를 제조하는 방법.
  8. 제1항에 있어서, 상기 제3 장치 다이의 표면 전도성 피처는 금속 필라(pillar) 또는 금속 패드인 것인, 집적 팬아웃 패키지를 제조하는 방법.
  9. 집적 팬아웃 패키지를 제조하는 방법에 있어서,
    제1 장치 다이의 제1 전도성 패드 상에 제1 관통 비아를 형성하는 단계;
    제2 장치 다이의 제2 전도성 패드 상에 제2 관통 비아를 형성하는 단계;
    상기 제1 장치 다이 및 상기 제2 장치 다이를 캐리어 위에 배치하는 단계;
    제3 장치 다이를, 상기 제1 장치 다이의 상단면 및 상기 제2 장치 다이의 상단면에 부착하는 단계;
    상기 제3 장치 다이, 상기 제1 관통 비아, 및 상기 제2 관통 비아를 캡슐화 물질 내에 캡슐화는 단계;
    상기 제3 장치 다이의 표면 피처, 상기 제2 관통 비아, 및 상기 제1 관통 비아를 노출시키도록 상기 캡슐화 물질을 평탄화하는 단계; 및
    상기 제1 관통 비아, 상기 제2 관통 비아, 및 상기 제3 장치 다이 위에서 이들에 전기적으로 연결되는 재배선 라인을 형성하는 단계
    를 포함하는, 집적 팬아웃 패키지를 제조하는 방법.
  10. 집적 팬아웃 패키지를 제조하는 방법에 있어서,
    제1 장치 다이의 상단면 상에 제1 관통 비아를 형성하는 단계;
    제2 장치 다이의 상단면 상에 제2 관통 비아를 형성하는 단계;
    캐리어 위에 제1 장치 다이 및 제2 장치 다이를 배치하는 단계;
    제3 장치 다이를 상기 제1 장치 다이의 상단면과 상기 제2 장치 다이의 상단면에 부착하는 단계로서, 상기 제3 장치 다이는 상기 제1 관통 비아와 상기 제2 관통 비아 사이에 있고, 상기 제1 장치 다이의 전면과 상기 제2 장치 다이의 전면은 상기 제3 장치 다이의 후면을 향하는 것인, 상기 부착 단계;
    동일한 캡슐화 프로세스에서, 상기 제1 장치 다이, 상기 제2 장치 다이, 상기 제3 장치 다이, 상기 제1 관통 비아, 및 상기 제2 관통 비아를 캡슐화 물질 내에 캡슐화하는 단계;
    상기 제3 장치 다이의 표면 전도성 피처, 상기 제2 관통 비아, 및 상기 제1 관통 비아를 노출시키도록 상기 캡슐화 물질을 평탄화하는 단계; 및
    상기 제3 장치 다이의 표면 전도성 피처, 상기 제2 관통 비아, 및 상기 제1 관통 비아 위에서 이들에 전기적으로 연결되는 재배선 라인을 형성하는 단계
    를 포함하는, 집적 팬아웃 패키지를 제조하는 방법.
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