KR100910233B1 - 적층 웨이퍼 레벨 패키지 - Google Patents

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Abstract

적층 웨이퍼 레벨 패키지가 개시되어 있다. 적층 웨이퍼 레벨 패키지는 제1 본딩 패드를 갖는 제1 반도체 칩, 상기 제1 반도체 칩과 나란하게 배치되며, 제1 본딩 패드와 동일한 방향을 향하는 제2 본딩 패드를 갖는 제2 반도체 칩, 상기 제1 및 제2 반도체 칩들 상에 배치되며, 상기 제1 및 제2 반도체 칩들 사이로 노출된 제3 본딩 패드를 갖는 제3 반도체 칩 및 상기 제1 본딩 패드, 상기 제2 본딩 패드 및 상기 제3 본딩 패드와 전기적으로 연결된 재배선 구조물을 포함한다.

Description

적층 웨이퍼 레벨 패키지{STACKED WAFER LEVEL PACKAGE}
본 발명은 적층 웨이퍼 레벨 패키지에 관한 것이다.
최근 들어, 반도체 제조 기술의 개발에 따라 단시간 내에 보다 많은 데이터를 처리하기에 적합한 반도체 소자를 갖는 다양한 종류의 반도체 패키지들이 개발되고 있다.
최근에는 반도체 패키지에 저장되는 데이터의 양 및 반도체 패키지로부터 데이터의 처리 속도를 보다 향상시키기 위하여 복수개의 반도체 칩들을 적층한 적층 반도체 패키지가 개발되고 있다.
적층 반도체 패키지들에 포함된 복수개의 반도체 칩들을 전기적으로 연결하기 위해서는 도전성 와이어 또는 반도체 칩을 관통하는 관통 전극을 필요로 한다.
도전성 와이어를 이용하여 적층 반도체 패키지의 반도체 칩들을 전기적으로 연결할 경우 도전성 와이어에 의하여 적층 반도체 패키지의 크기가 크게 증가 된다.
또한, 관통 전극을 이용하여 반도체 칩들을 전기적으로 연결할 경우, 반도체 칩에 비아홀을 형성해야 하기 때문에 적층 반도체 패키지의 제조 공정이 복잡해지 고 불량률이 크게 증가 되는 문제점을 갖는다.
본 발명은 도전성 와이어 또는 관통 전극 및 기판을 사용하지 않고 복수개의 반도체 칩을 적층한 적층 웨이퍼 레벨 패키지를 제공한다.
본 발명에 따른 적층 웨이퍼 레벨 패키지는 제1 본딩 패드를 갖는 제1 반도체 칩, 상기 제1 반도체 칩과 나란하게 배치되며, 제1 본딩 패드와 동일한 방향을 향하는 제2 본딩 패드를 갖는 제2 반도체 칩, 상기 제1 및 제2 반도체 칩들 상에 배치되며, 상기 제1 및 제2 반도체 칩들 사이로 노출된 제3 본딩 패드를 갖는 제3 반도체 칩 및 상기 제1 본딩 패드, 상기 제2 본딩 패드 및 상기 제3 본딩 패드와 전기적으로 연결된 재배선 구조물을 포함한다.
적층 웨이퍼 레벨 패키지는 상기 제1 및 제2 반도체 칩들 및 상기 제3 반도체 칩 사이에 개재된 접착 부재를 더 포함한다.
적층 웨이퍼 레벨 패키지는 상기 제3 반도체 칩이 삽입되는 관통공을 갖는 플레이트 형상의 몰딩 부재를 더 포함한다.
적층 웨이퍼 레벨 패키지의 상기 제1 내지 제3 반도체 칩들 중 적어도 하나는 다른 종류이다.
적층 웨이퍼 레벨 패키지의 상기 제1 및 제2 본딩 패드들은 상기 각 제1 및 제2 반도체 칩들의 중앙 부분에 배치된다.
적층 웨이퍼 레벨 패키지의 상기 제1 및 제2 본딩 패드들은 상기 각 제1 및 제2 반도체 칩들의 에지 부분에 배치된다.
적층 웨이퍼 레벨 패키지의 상기 제1 본딩 패드 및 상기 제2 본딩 패드는 실질적으로 동일 평면상에 배치된다.
적층 웨이퍼 레벨 패키지의 상기 재배선 구조물은 상기 제1 및 제2 반도체 칩을 덮고, 상기 제1 내지 제3 본딩 패드들을 노출하는 제1 개구들을 갖는 제1 절연막 패턴, 상기 제1 절연막 패턴 상에 배치되며, 상기 제1 본딩 패드와 전기적으로 접속된 제1 재배선, 상기 제1 절연막 패턴 상에 배치되며, 상기 제2 본딩 패드와 전기적으로 접속된 제2 재배선, 상기 제1 절연막 패턴 상에 배치되며, 상기 제3 본딩 패드와 전기적으로 접속된 제3 재배선 및 상기 제1 절연막 패턴 상에 배치되며, 상기 제1 내지 제3 재배선들의 일부를 노출하는 제2 개구들을 갖는 제2 절연막 패턴을 포함한다.
적층 웨이퍼 레벨 패키지는 상기 제1 내지 제3 재배선들과 전기적으로 접속되는 솔더볼을 포함한다.
본 발명에 따른 적층 웨이퍼 레벨 패키지는 수납부를 갖는 칩 영역 및 상기 칩 영역의 주변에 배치된 주변 영역을 갖는 절연 부재, 상기 수납부에 결합 되며 제1 본딩 패드를 갖는 제1 반도체 칩, 상기 제1 반도체 칩 상에 배치되며, 상기 주변 영역에 대응하는 상기 절연부재를 관통하는 제1 연결 전극에 전기적으로 연결된 제2 본딩 패드를 갖는 제2 반도체 칩, 상기 제1 반도체 칩 상에 배치되며, 상기 주변 영역에 대응하는 상기 절연부재를 관통하는 제2 연결 전극에 전기적으로 연결된 제3 본딩 패드를 갖는 제3 반도체 칩 및 상기 제1 본딩 패드, 상기 제1 연결 전극 및 상기 제2 연결 전극과 전기적으로 연결된 재배선 구조물을 포함한다.
적층 웨이퍼 레벨 패키지의 상기 절연 부재의 두께는 상기 제1 반도체 칩의 두께와 실질적으로 동일하다.
적층 웨이퍼 레벨 패키지의 상기 제2 및 제3 본딩 패드들은 상기 제2 및 제3 반도체 칩의 중앙에 배치된다.
적층 웨이퍼 레벨 패키지의 상기 제2 및 제3 본딩 패드들은 상기 제2 및 제3 반도체 칩들의 에지에 배치된다.
본 발명에 따른 적층 웨이퍼 레벨 패키지의 상기 재배선 구조물은 상기 제1 반도체 칩 및 상기 절연 부재를 덮고, 상기 제1 본딩 패드, 상기 제1 및 제2 연결 전극들을 노출하는 제1 개구들을 갖는 제1 절연막 패턴, 상기 제1 절연막 패턴 상에 배치되며, 상기 제1 본딩 패드와 전기적으로 접속된 제1 재배선, 상기 제1 절연막 패턴 상에 배치되며, 상기 제1 연결 전극과 전기적으로 접속된 제2 재배선, 상기 제1 절연막 패턴 상에 배치되며, 상기 제2 연결 전극과 전기적으로 접속된 제3 재배선 및 상기 제1 절연막 패턴 상에 배치되며, 상기 제1 내지 제3 재배선들의 일부를 노출하는 제2 개구들을 갖는 제2 절연막 패턴을 포함한다.
적층 웨이퍼 레벨 패키지의 상기 제1 내지 제3 반도체 칩들 중 적어도 하나는 다른 종류이다.
본 발명에 따른 적층 웨이퍼 레벨 패키지는 관통부를 갖는 칩 영역 및 상기 칩 영역의 주변에 배치된 주변 영역을 갖는 절연 부재, 상기 관통부에 결합 되며 제1 본딩 패드를 갖는 제1 반도체 칩, 상기 제1 반도체 칩 상에 배치되며 상기 주 변 영역에 대응하는 상기 절연 부재를 관통하는 연결 전극에 전기적으로 연결된 제2 본딩 패드를 갖는 제2 반도체 칩 및 상기 제1 본딩 패드 및 상기 연결 전극과 전기적으로 연결된 재배선 구조물을 포함한다.
적층 웨이퍼 레벨 패키지의 상기 절연 부재는 제1 절연 부재 및 상기 제2 절연 부재를 포함하고, 상기 제1 및 제2 절연 부재들은 플랙시블하다.
적층 웨이퍼 레벨 패키지의 상기 재배선 구조물은 상기 제1 반도체 칩 및 상기 절연 부재를 덮고, 상기 제1 본딩 패드, 상기 연결 전극들을 노출하는 제1 개구들을 갖는 제1 절연막 패턴, 상기 제1 절연막 패턴 상에 배치되며, 상기 제1 본딩 패드와 전기적으로 접속된 제1 재배선, 상기 제1 절연막 패턴 상에 배치되며, 상기 연결 전극과 전기적으로 접속된 제2 재배선 및 상기 제1 절연막 패턴 상에 배치되며, 상기 제1 내지 제2 재배선들의 일부를 노출하는 제2 개구들을 갖는 제2 절연막 패턴을 포함한다.
적층 웨이퍼 레벨 패키지의 상기 제1 및 제2 반도체 칩들은 이종 반도체 칩이다.
적층 웨이퍼 레벨 패키지의 상기 제2 반도체 칩의 사이즈는 상기 제1 반도체 칩의 사이즈보다 크고 상기 제2 반도체 칩은 상기 제1 반도체 칩을 덮는다.
본 발명에 따르면, 적층 된 복수개의 반도체 칩들 중 하부에 배치된 반도체 칩을 상부에 배치된 반도체 칩을 지지하는 기판으로 이용 및 도전성 와이어 또는 관통 전극 없이 적층 된 반도체 칩들을 전기적으로 연결하여 부피, 두께 및 무게 등을 감소시키는 효과를 갖는다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 적층 웨이퍼 레벨 패키지에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
도 1은 본 발명의 일실시예에 의한 적층 웨이퍼 레벨 패키지를 도시한 단면도이다.
도 1을 참조하면, 적층 웨이퍼 레벨 패키지(100)는 제1 반도체 칩(110), 제2 반도체 칩(120), 제3 반도체 칩(130) 및 재배선 구조물(150)을 포함한다. 이에 더하여, 적층 웨이퍼 레벨 패키지(100)는 접착 부재(140) 및 몰딩 부재(170)를 포함할 수 있다.
본 실시예에 의한 제1 및 제2 반도체 칩(110,120)들은 제3 반도체 칩(130)을 서포트 하는 기판으로서 역할한다. 본 실시예에서, 제1 및 제2 반도체 칩(110,120)들이 제3 반도체 칩(130)을 서포트 하는 기판 역할을 하기 때문에 본 실시예에 의한 적층 웨이퍼 레벨 패키지(100)는 제1 내지 제3 반도체 칩(110,120,130)들을 서포트하기 위한 기판을 필요로 하지 않는다. 이로써, 본 실시예에 의한 적층 웨이퍼 레벨 패키지(100)의 두께 및/또는 부피를 크게 감소 시킬 수 있다.
구체적으로, 제3 반도체 칩(130)을 지지하는 기판으로서 역할하는 제1 반도체 칩(110)은, 예를 들어, 직육면체 플레이트 형상을 갖는다.
제1 반도체 칩(110)은 회로부(미도시) 및 제1 본딩 패드(115)를 포함한다.
회로부(미도시)는, 예를 들어, 데이터를 저장하는 데이터 저장부(미도시) 및 데이터를 처리하는 데이터 처리부(미도시)를 포함한다.
제1 본딩 패드(115)는 제1 반도체 칩(110)의 표면에 배치되며, 제1 본딩 패드(115)는 회로부와 전기적으로 연결된다. 본 실시예에서, 제1 본딩 패드(115)는 제1 반도체 칩(110)의 상면 중앙 또는 제1 반도체 칩(110)의 상면 에지에 배치될 수 있다.
제3 반도체 칩(130)을 지지하는 기판으로서 역할하는 제2 반도체 칩(120)은 제1 반도체 칩(110)과 나란하게 배치된다. 제3 반도체 칩(130)을 서포트 하는 기판으로서 역할하는 제2 반도체 칩(120)은, 예를 들어, 직육면체 플레이트 형상을 갖는다.
제2 반도체 칩(120)은 회로부(미도시) 및 제2 본딩 패드(125)를 포함한다.
회로부(미도시)는, 예를 들어, 데이터를 저장하는 데이터 저장부(미도시) 및 데이터를 처리하는 데이터 처리부(미도시)를 포함한다.
제2 본딩 패드(125)는 제2 반도체 칩(120)의 표면에 배치되며, 제2 본딩 패드(125)는 회로부와 전기적으로 연결된다. 본 실시예에서, 제2 본딩 패드(125)는 제2 반도체 칩(120)의 상면 중앙 또는 제2 반도체 칩(120)의 상면 에지에 배치될 수 있다.
본 실시예에서, 제3 반도체 칩(130)의 기판으로서 역할하는 제1 및 제2 반도체 칩(110,120)들은, 예를 들어, 동일한 종류일 수 있다. 이와 다르게, 제3 반도체 칩(130)의 기판으로서 역할하는 제1 및 제2 반도체 칩(110,120)들은 서로 다른 종류일 수 있다.
본 실시예에서, 제1 반도체 칩(110)의 제1 본딩 패드(115) 및 제2 반도체 칩(120)의 제2 본딩 패드(125)는 동일한 방향을 향해 배치된다. 또한, 제1 반도체 칩(110)의 제1 본딩 패드(115) 및 제2 반도체 칩(120)의 제2 본딩 패드(125)는 실질적으로 동일한 평면상에 배치된다.
제3 반도체 칩(130)은 제1 및 제2 반도체 칩(110,120)들의 후면에 배치된다. 제3 반도체 칩(130)은 회로부(미도시) 및 제3 본딩 패드(135)들을 포함한다.
제3 반도체 칩(130)의 회로부는 데이터를 저장하는 데이터 저장부(미도시) 및 데이터를 처리하는 데이터 처리부(미도시)를 포함한다.
본 실시예에서, 제3 본딩 패드(135)는 회로부와 전기적으로 연결되며, 제3 본딩 패드(135)는 제1 및 제2 반도체 칩(110,120)들에 배치된 제1 및 제2 본딩 패드(115,125)들과 동일한 방향을 향해 배치되며, 제3 본딩 패드(135)들은 제1 및 제2 반도체 칩(110,120)들의 사이에 배치된다.
몰딩 부재(170)는 제3 반도체 칩(130)의 측면과 결합 된다. 구체적으로, 몰딩 부재(170)는 제3 반도체 칩(130)의 주변을 둘러싸며 제3 반도체 칩(130)을 수용하는 개구(172)가 형성된 플레이트 형상을 갖는다. 개구(172)에 제3 반도체 칩(130)이 삽입된 몰딩 부재(170)는 제1 및 제2 반도체 칩(110,120)들과 부착된다.
한편, 접착 부재(140)는 제1 및 제2 반도체 칩(110,120)들 및 제3 반도체 칩(130) 사이에 개재되고 이로 인해 제1 반도체 칩(110)과 제3 반도체 칩(130) 및 제2 반도체 칩(120)과 제3 반도체 칩(130)들은 각각 부착된다.
본 실시예에서, 제1 내지 제3 반도체 칩(110,120,130)들은 모두 동종 반도체 칩일 수 있다. 이와 다르게, 제1 내지 제3 반도체 칩(110,120,130)들 중 적어도 하나는 이종 반도체 칩일 수 있다.
재배선 구조물(150)은 제1 반도체 칩(110)의 제1 본딩 패드(115), 제2 반도체 칩(120)의 제2 본딩 패드(125) 및 제3 반도체 칩(130)의 제3 본딩 패드(135)와 전기적으로 각각 연결된다.
재배선 구조물(150)은 제1 절연막 패턴(152), 제1 재배선(154), 제2 재배선(156), 제3 재배선(158) 및 제2 절연막 패턴(159)을 포함한다.
제1 절연막 패턴(152)은 제1 반도체 칩(110), 제2 반도체 칩(120) 및 제1 및 제2 반도체 칩(110,120)들의 사이에 노출된 제3 반도체 칩(130)을 덮는다. 본 실시예에서, 제1 절연막 패턴(152)은 유기물을 포함하는 유기막일 수 있다.
제1 절연막 패턴(152)은 제1 반도체 칩(110)의 제1 본딩 패드(115), 제2 반도체 칩(120)의 제2 본딩 패드(125) 및 제3 반도체 칩(130)의 제3 본딩 패드(135)를 각각 노출하는 개구들을 갖는다.
제1 재배선(154)은 제1 절연막 패턴(152) 상에 배치된다. 제1 재배선(154)은 제1 반도체 칩(110)의 제1 본딩 패드(115)와 전기적으로 연결된다.
제2 재배선(156)은 제1 절연막 패턴(152) 상에 배치된다. 제2 재배선(154)은 제2 반도체 칩(120)의 제2 본딩 패드(125)와 전기적으로 연결된다.
제3 재배선(158)은 제1 절연막 패턴(152) 상에 배치된다. 제3 재배선(158)은 제3 반도체 칩(130)의 제3 본딩 패드(135)와 전기적으로 연결된다.
제2 재배선 패턴(159)은 제1 절연막 패턴(152) 상에 배치된다. 제2 절연막 패턴(159)은 유기물을 포함하는 유기막일 수 있고, 제2 절연막 패턴(159)은 제1 내지 제3 재배선(154,156,158)들의 일부를 노출하는 개구들을 포함한다.
한편, 재배선 구조물(150)은 솔더볼(180)을 더 포함할 수 있다. 솔더볼(180)은 제2 절연막 패턴(159)에 형성된 각 개구들에 의하여 노출된 제1 내지 제3 재배선(154,156,158)들의 일부에 접속된다.
본 실시예에서, 재배선 구조물(150)의 제1 재배선(154), 제2 재배선(156) 및 제3 재배선(158)들은 상호 전기적으로 연결될 수 있다.
본 실시예에 의한 적층 웨이퍼 레벨 패키지(100)는 제3 반도체 패키지(130)의 하부에 배치된 제1 및 제2 반도체 패키지(110,120)들이 제3 반도체 패키지(130)를 지지하는 기판 역할을 하여 적층 웨이퍼 레벨 패키지(100)의 부피, 두께 및 무게를 감소시킬 뿐만 아니라 조립 공정수 감소 및 생산 코스트를 크게 감소 시킨다.
또한, 본 실시예에 의한 적층 웨이퍼 레벨 패키지(100)는 도전성 와이어 또는 관통 전극 없이 재배선을 이용하여 제1 내지 제3 반도체 패키지(110,120,130)들의 제1 내지 제3 본딩 패드(115,125,135)들을 전기적으로 연결하여 적층 웨이퍼 레벨 패키지(100)의 부피 및 두께를 추가적으로 감소시킬 수 있다.
이하, 도 1에 도시된 적층 웨이퍼 레벨 패키지의 제조 방법을 첨부된 도 2 내지 도 9들을 참조하여 설명하기로 한다.
도 2는 캐리어 기판상에 제3 반도체 칩을 배치한 것을 도시한 단면도이다.
도 2를 참조하면, 캐리어 기판(carrier substrate; 101) 상에는, 예를 들어, 제3 반도체 칩(130)이 배치된다. 본 실시예에서, 캐리어 기판(101)은, 예를 들어, 더미 웨이퍼(dummy wafer)일 수 있다. 이와 다르게, 캐리어 기판(101)은 합성 수지 기판, 금속 기판, 유리 기판 등 다양한 기판을 포함할 수 있다.
복수개의 제3 반도체 칩(130)들은 캐리어 기판(101) 상에 소정 간격 이격 되어 배치된다. 각 제3 반도체 칩(130)은 회로부(미도시) 및 제3 본딩 패드(135)를 포함하며, 제3 본딩 패드(135)는, 예를 들어, 캐리어 기판(101)과 접촉되는 제3 반도체 칩(130)의 하면(131)과 대향 하는 상면(132)의 중앙 부분에 배치된다.
도 3은 도 2에 도시된 캐리어 기판상에 예비 몰딩 부재를 형성한 것을 도시한 단면도이다.
도 3을 참조하면, 캐리어 기판(101) 상에 제3 반도체 칩(130)이 배치된 후, 상호 소정 간격 이격 된 제3 반도체 칩(130)들의 사이 공간에는 예비 몰딩 부재(171)가 배치된다.
본 실시예에서, 예비 몰딩 부재(171)는 유기물을 포함하며, 예비 몰딩 부재(171)는 유동성을 갖는 유기물을 제3 반도체 칩(130)들의 사이 공간에 배치한 후, 유기물을 경화시켜 제조될 수 있다.
본 실시예에서, 비록 예비 몰딩 부재(171)는 상호 소정 간격 이격 된 제3 반도체 칩(130)들 사이에 형성되지만 이와 다르게 제3 반도체 칩(130)들 사이에 예비 몰딩 부재(171)를 형성하지 않아도 무방하다.
도 4는 도 3에 도시된 제3 반도체 칩 상에 제1 및 제2 반도체 칩들을 배치한 것을 도시한 단면도이다.
제2 반도체 칩(120)은 제3 반도체 칩(130)의 상면(132) 상에 배치된다. 본 실시예에서, 제2 반도체 칩(120)은, 예를 들어, 제3 반도체 칩(130)의 제3 본딩 패드(135)의 우측에 배치된다.
제2 반도체 칩(120)은 하면(121) 및 상면(122)을 갖는다. 제2 반도체 칩(120)의 하면(121)은 제3 반도체 칩(130)의 상면(132)에 배치된다.
제2 반도체 칩(120)은 제2 본딩 패드(125)를 포함하며, 제2 반도체 칩(120)의 제2 본딩 패드(125)는 제2 반도체 칩(120)의 상면(122) 상에 배치된다.
한편, 제1 반도체 칩(110)은 제3 반도체 칩(130)의 상면(132) 상에 배치된다. 본 실시예에서, 제1 반도체 칩(110)은, 예를 들어, 제3 반도체 칩(130)의 제3 본딩 패드(135)의 좌측에 배치된다.
제1 반도체 칩(110)은 하면(111) 및 상면(112)을 갖는다. 제1 반도체 칩(110)의 하면(111)은 제3 반도체 칩(130)의 상면(132)과 접촉된다.
제1 반도체 칩(110)은 제1 본딩 패드(115)를 포함한다. 제1 반도체 칩(110)의 제1 본딩 패드(115)는 제1 반도체 칩(110)의 상면(112) 상에 배치된다.
본 실시예에서, 제1 및 제2 반도체 칩(110,120)은 접착 부재를 이용하여 제3 반도체 칩(130)에 부착되고, 제3 본딩 패드(135)는 제1 반도체 칩(110) 및 제2 반도체 칩(120)의 사이에 배치된다.
도 5 내지 도 7들은 도 4에 도시된 제1 내지 제3 반도체 칩들에 재배선 구조물을 형성한 것을 도시한 단면도들이다.
도 5를 참조하면, 도 4에 도시된 제1 내지 제3 반도체 칩(110,120,130)들 상에 제1 절연막(미도시)을 형성된다. 본 실시예에서, 제1 절연막은 유기물을 포함할 수 있다.
제1 절연막은 포토레지스트 패턴(미도시)을 식각 마스크로 이용하여 패터닝 되어 제1 반도체 칩(110)의 제1 본딩 패드(115), 제2 반도체 칩(120)의 제2 본딩 패드(125) 및 제3 반도체 칩(130)의 제3 본딩 패드(135)를 노출하는 개구들을 갖는 제1 절연막 패턴(152)이 제1 내지 제3 반도체 칩(110,120,130)들 상에 형성된다.
도 6을 참조하면, 제1 내지 제3 반도체 칩(110,120,130)들 상에 제1 절연막 패턴(152)이 형성된 후, 제1 절연막 패턴(152)의 전면적에 걸쳐 씨드 금속막(미도시)이 형성된다.
씨드 금속막으로 사용될 수 있는 물질의 예로서는 티타늄, 니켈, 바나듐 및 구리 등을 들 수 있다. 씨드 금속막은 스퍼터링 공정 또는 화학 기상 증착 공정 등을 이용하여 형성될 수 있다.
씨드 금속막이 제1 절연막 패턴(152) 상에 형성된 후, 씨드 금속막 상에는 후술 될 제1 내지 제3 재배선들을 형성하기 위한 개구를 갖는 도금 마스크(미도시)가 형성된다. 도금 마스크는, 예를 들어, 포토레지스트 패턴을 포함할 수 있다.
도금 마스크를 이용하여 씨드 금속막 상에는 제1 내지 제3 재배선(154,156,158)들이 배치된다. 제1 내지 제3 재배선(154,156,158)들로 사용될 수 있는 물질의 예로서는 구리 등을 들 수 있다.
제1 재배선(154)은 제1 절연막 패턴(152) 상에 배치되며, 제1 재배선(154)은 제1 반도체 칩(110)의 제1 본딩 패드(115)와 전기적으로 연결된다.
제2 재배선(156)은 제1 절연막 패턴(152) 상에 배치되며, 제2 재배선(156)은 제2 반도체 칩(120)의 제2 본딩 패드(125)와 전기적으로 연결된다.
제3 재배선(158)은 제1 절연막 패턴(152) 상에 배치되며, 제3 재배선(158)은 제3 반도체 칩(130)의 제3 본딩 패드(135)와 전기적으로 연결된다.
도 7을 참조하면, 제1 내지 제3 재배선(154,156,158)이 제1 절연막 패턴(152) 상에 배치된 후, 제1 절연막 패턴(152) 상에는 제2 절연막(미도시)이 형성된다. 제2 절연막은, 예를 들어, 유기물을 포함할 수 있다.
제2 절연막은 포토레지스트 패턴에 의하여 패터닝 되고, 이로 인해 각 제1 내지 제3 재배선(154,156,158)들의 일부를 노출하는 개구들을 갖는 제2 절연막 패턴(159)이 제1 절연막 패턴(152) 상에 형성된다.
제1 절연막 패턴(152) 상에 제2 절연막 패턴(159)이 형성된 후, 제2 절연막 패턴(159)의 개구들에 의하여 노출된 각 제1 내지 제3 재배선(154,156,158)들에는 솔더볼(180)이 배치되어 재배선 구조물(150)이 제조된다.
도 8은 도 7의 캐리어 기판을 제거한 것을 도시한 단면도이다.
도 8을 참조하면, 재배선 구조물(150)이 제조된 후, 제3 반도체 칩(130)과 부착된 캐리어 기판(101)은 제3 반도체 칩(130)으로부터 분리된다.
도 9는 도 8로부터 적층 웨이퍼 레벨 패키지를 개별화한 것을 도시한 단면도이다.
도 9를 참조하면, 각 제1 내지 제3 반도체 칩(110,120,130)들을 절단하여 적 층 웨이퍼 레벨 패키지(100)가 제조된다.
도 10은 본 발명의 다른 실시예에 의한 적층 웨이퍼 레벨 패키지를 도시한 단면도이다.
도 10을 참조하면, 적층 웨이퍼 레벨 패키지(200)는 절연 부재(210), 제1 반도체 칩(220), 제2 반도체 칩(230), 제3 반도체 칩(240) 및 재배선 구조물(250)을 포함한다.
절연 부재(210)는 칩 영역(chip region, CR) 및 칩 영역(CR)의 주변에 배치된 주변 영역(peripheral region, PR)을 갖고, 절연 부재(210)의 칩 영역(CR)에는 절연 부재(210)를 관통하는 관통부(211)가 형성된다.
본 실시예에서, 절연 부재(210)는, 예를 들어, 유기물을 포함할 수 있다.
제1 반도체 칩(220)은 절연 부재(210)의 관통부(211)에 결합 되며, 제1 반도체 칩(220)은 제1 본딩 패드(225)를 갖는다. 제1 본딩 패드(225)는 제1 반도체 칩(220)의 회로부와 전기적으로 연결되며, 제1 본딩 패드(225)는, 예를 들어, 제1 반도체 칩(220)의 상면(221) 중앙에 배치된다. 본 실시예에서, 제1 반도체 칩(220)의 두께는, 예를 들어, 절연 부재(210)의 두께와 실질적으로 동일할 수 있다.
제2 반도체 칩(230)은 제1 반도체 칩(220)의 상면(221)과 대향 하는 하면(222)과 접촉된다. 제2 반도체 칩(230)은 제2 본딩 패드(235)를 포함하며, 제2 본딩 패드(235)는 제1 반도체 칩(220)으로부터 노출된다. 본 실시예에서, 제2 반도체 칩(230)의 제2 본딩 패드(235)는 제2 반도체 칩(230)의 중앙에 배치될 수 있다. 이와 다르게, 제2 반도체 칩(230)의 제2 본딩 패드(235)는 제2 반도체 칩(230)의 에지에 배치될 수 있다.
제2 반도체 칩(230)은 제1 반도체 칩(220)의 하면(222)과 마주하는 상면(231) 및 상면(231)과 대향 하는 하면(232)을 갖는다.
한편, 제2 반도체 칩(230)의 상면(231)은 절연 부재(210)와 마주하며, 제2 반도체 칩(230)의 제2 본딩 패드(235)와 대응하는 절연 부재(210)에는 제2 본딩 패드(235)를 노출하는 제1 관통부(212)가 형성된다.
제1 관통부(212)에는 제1 연결 전극(213)이 배치되고, 제1 연결 전극(213)은 제2 본딩 패드(235)와 전기적으로 연결된다. 제1 연결 전극(213)으로 사용될 수 있는 금속의 예로서는 구리를 들 수 있다.
제3 반도체 칩(240)은 제1 반도체 칩(220)의 하면(222)과 접촉된다. 제3 반도체 칩(240)은 제3 본딩 패드(245)를 포함하며, 제3 본딩 패드(245)는 제1 반도체 칩(220)으로부터 노출된다. 본 실시예에서, 제3 반도체 칩(240)의 제3 본딩 패드(245)는 제3 반도체 칩(240)의 중앙에 배치될 수 있다. 이와 다르게, 제3 반도체 칩(240)의 제3 본딩 패드(245)는 제3 반도체 칩(240)의 에지에 배치될 수 있다.
제3 반도체 칩(240)은 제1 반도체 칩(220)의 하면(222)과 마주하는 상면(241) 및 상면(241)과 대향 하는 하면(242)을 갖는다.
본 실시예에서, 제1 내지 제3 반도체 칩(220,230,240)들은 동종 반도체 칩일 수 있다. 이와 다르게, 제1 내지 제3 반도체 칩(220,230,240)들 중 적어도 하나는 이종 반도체 칩일 수 있다.
한편, 제3 반도체 칩(240)의 상면(241)은 절연 부재(210)와 마주하며, 제3 반도체 칩(240)의 제3 본딩 패드(245)와 대응하는 절연 부재(210)에는 제3 본딩 패드(245)를 노출하는 제2 관통부(214)가 형성된다.
제2 관통부(214)에는 제2 연결 전극(215)이 배치되고, 제2 연결 전극(215)은 제3 본딩 패드(245)와 전기적으로 연결된다. 제2 연결 전극(215)으로 사용될 수 있는 금속의 예로서는 구리를 들 수 있다.
한편, 제2 및 제3 반도체 칩(230,240)들 사이에 형성된 공간에도 절연 부재(216)가 배치될 수 있다.
재배선 구조물(250)은 제1 절연막 패턴(252), 제1 재배선(254), 제2 재배선(256), 제3 재배선(258) 및 제2 절연막 패턴(259)을 포함한다.
제1 절연막 패턴(252)은 제1 반도체 칩(220)의 제1 면(221) 및 절연 부재(210)를 덮는다. 제1 절연막 패턴(252)은 유기막 패턴일 수 있고, 제1 절연막 패턴(252)은 제1 반도체 칩(220)의 제1 본딩 패드(225) 및 절연 부재(210)에 배치된 제1 및 제2 연결 전극(213,215)들을 각각 노출하는 개구들을 갖는다.
제1 절연막 패턴(252) 상에는 제1 재배선(254), 제2 재배선(256) 및 제3 재배선(258)을 포함한다. 제1 내지 제3 재배선(254,256,258)들로서 사용될 수 있는 물질의 예로서는 구리를 들 수 있다.
제1 재배선(254)은 제1 반도체 칩(220)의 제1 본딩 패드(225)와 전기적으로 연결되고, 제2 재배선(256)은 제1 연결 전극(213)과 전기적으로 연결되고, 제3 재배선(258)은 제2 연결 전극(215)과 전기적으로 연결된다.
제2 절연막 패턴(259)은 제1 절연막 패턴(252) 상에 배치된다. 제2 절연막 패턴(259)은 유기막을 포함하며, 제2 절연막 패턴(259)은 제1 내지 제3 재배선(254,256,258)들의 일부를 노출하는 개구들을 포함한다.
본 실시예에서, 제1 재배선(254), 제2 재배선(256) 및 제3 재배선(258)들은 상호 전기적으로 연결될 수 있다.
솔더볼(280)들은 제2 절연막 패턴(259)에 의하여 노출된 제1 내지 제3 재배선(254,256,258)들에 전기적으로 연결된다.
도 11 내지 도 13들은 도 10에 도시된 적층 웨이퍼 레벨 패키지의 제조 방법을 도시한 단면도들이다.
도 11을 참조하면, 캐리어 기판(미도시) 상에는 제2 반도체 칩(230) 및 제3 반도체 칩(240)이 배치된다. 본 실시예에서, 캐리어 기판(미도시)은 더미 웨이퍼(dummy wafer)일 수 있다.
캐리어 기판상에 배치된 제2 반도체 칩(230) 및 제3 반도체 칩(240)은 상호 이격되어 배치된다. 본 실시예에서, 제2 반도체 칩(230)의 상면(231)에는 제2 본딩 패드(235)가 형성되고, 제3 반도체 칩(240)의 상면(241)에는 제3 본딩 패드(245)가 형성된다.
캐리어 기판상에 제2 및 제3 반도체 칩(230,240)들이 배치된 후, 제2 및 제3 반도체 칩(230,240)들 상에는 예비 절연 부재(205)가 형성된다. 예비 절연 부재(205)는 유동성 유기물을 제2 및 제3 반도체 칩(230,240) 상에 도포한 후 유동성 유기물을 경화시켜 제조될 수 있다.
도 12를 참조하면, 캐리어 기판상에 제2 및 제3 반도체 칩(230,240)들을 덮 는 예비 절연 부재(205)가 제조된 후, 제2 반도체 칩(230)의 제2 본딩 패드(235) 및 제3 반도체 칩(240)의 제3 본딩 패드(245)의 사이에 대응하는 예비 절연 부재(205)에는 제1 반도체 칩(220)을 수납하기에 적합한 수납홈(211)이 형성된다.
한편, 예비 절연 부재(205)에는 제2 반도체 칩(230)의 제2 본딩 패드(235)를 노출하는 제1 관통부(212) 및 제3 반도체 칩(240)의 제3 본딩 패드(245)를 노출하는 제2 관통부(214)가 형성되고, 이로 인해 제2 및 제3 반도체 칩(230,240)들을 덮는 절연 부재(210)가 제조된다.
제1 관통부(212)가 형성된 후, 제1 관통부(212) 내에는 제1 연결 전극(213)이 형성된다. 또한, 제2 관통부(214)가 형성된 후, 제2 관통부(214) 내에는 제2 연결 전극(215)이 형성된다.
도 13을 참조하면, 절연 부재(210)의 수납부(211) 내에는 제1 반도체 칩(220)이 배치되고, 제1 반도체 칩(220)의 제1 본딩 패드(225)는 외부에 대하여 노출된다.
도 10을 다시 참조하면, 절연 부재(210)의 수납부(211) 내에 제1 반도체 칩(220)이 결합 된 후, 절연 부재(210) 및 제2 반도체 칩(220) 상에는 제1 절연막(미도시)이 형성된다.
제1 절연막이 형성된 후, 제1 절연막은 패터닝 되어 제1 반도체 칩(220)의 제1 본딩 패드(225) 및 절연 부재(210)의 제1 및 제2 연결 전극(213,215)들을 각각 노출하는 개구들을 갖는 제1 절연막 패턴(252)이 형성된다.
제1 절연막 패턴(252) 상에는, 예를 들어, 도금 공정에 의하여 제1 본딩 패 드(225)와 전기적으로 연결된 제1 재배선(254), 제1 연결 전극(213)과 전기적으로 연결된 제2 재배선(256) 및 제2 연결 전극(215)과 전기적으로 연결된 제3 재배선(258)이 함께 형성된다.
본 실시예에서, 제1 재배선(254), 제2 재배선(256) 및 제3 재배선(258)은 각각 전기적으로 연결될 수 있다.
이어서, 제1 절연막 패턴(252) 상에는 제2 절연막(미도시)이 형성되고, 제2 절연막은 패터닝 되어, 제1 절연막 패턴(252) 상에는 제1 내지 제3 재배선(254,256,258)들의 일부를 노출하는 개구들을 갖는 제2 절연막 패턴(259)이 형성된다.
제2 절연막 패턴(259)이 형성된 후, 제2 절연막 패턴(259)의 각 개구들에 의하여 노출된 제1 내지 제3 재배선(254,256,258)들에는 솔더볼(280)이 전기적으로 어탯치된다.
도 14는 본 발명의 다른 실시예에 의한 적층 웨이퍼 레벨 패키지를 도시한 단면도이다.
도 14를 참조하면, 적층 웨이퍼 레벨 패키지(300)는 절연 부재(310), 제1 반도체 칩(320), 제2 반도체 칩(330) 및 재배선 구조물(350)을 포함한다.
절연 부재(310)는 칩 영역(CR) 및 칩 영역(CR)의 주변에 배치된 주변 영역(PR)을 갖고, 절연 부재(310)의 칩 영역(CR)에는 절연 부재(310)를 관통하는 관통부(311)가 형성된다.
본 실시예에서, 절연 부재(310)는, 예를 들어, 유기물을 포함할 수 있다.
제1 반도체 칩(320)은 절연 부재(310)의 관통부(311)에 결합 되며, 제1 반도체 칩(320)은 제1 본딩 패드(325)를 갖는다. 제1 본딩 패드(325)는 제1 반도체 칩(320)의 회로부와 전기적으로 연결되며, 제1 본딩 패드(325)는, 예를 들어, 제1 반도체 칩(320)의 상면(321) 중앙에 배치된다. 본 실시예에서, 제1 반도체 칩(320)의 두께는, 예를 들어, 절연 부재(310)의 두께와 실질적으로 동일할 수 있다.
제2 반도체 칩(330)은 제1 반도체 칩(320)의 상면(321)과 대향 하는 하면(322)과 접촉된다. 제2 반도체 칩(330)은 제2 본딩 패드(335)를 포함하며, 제2 본딩 패드(335)는 제1 반도체 칩(320)으로부터 노출된다. 본 실시예에서, 제2 반도체 칩(330)의 제2 본딩 패드(335)는 제2 반도체 칩(330)의 에지에 배치된다.
본 실시예에서, 제2 반도체 칩(330)은 제1 사이즈를 갖고, 제1 반도체 칩(320)은 제1 사이즈보다 작은 제2 사이즈를 갖는다. 예를 들어, 제2 반도체 칩(330)은 제1 반도체 칩(320)을 덮고, 제2 반도체 칩(330)의 제2 본딩 패드(335)는 제1 반도체 칩(320)으로부터 노출된다.
절연 부재(310) 중 제2 반도체 칩(330)의 제2 본딩 패드(335)와 대응하는 부분에는 관통부(312)가 형성되고, 관통부(312) 내에는 연결 전극(313)이 배치된다.
각 연결 전극(313)은 각 제2 본딩 패드(335)와 전기적으로 연결된다. 연결 전극(313)으로 사용될 수 있는 금속의 예로서는 구리를 들 수 있다.
본 실시예에서, 제1 및 제2 반도체 칩(320,330)들은 동종 반도체 칩일 수 있다. 이와 다르게, 제1 및 제2 반도체 칩(320,330)들은 이종 반도체 칩일 수 있다.
재배선 구조물(350)은 제1 절연막 패턴(352), 제1 재배선(354), 제2 재배 선(356) 및 제2 절연막 패턴(359)을 포함한다.
제1 절연막 패턴(352)은 제1 반도체 칩(320)의 제1 면(321) 및 절연 부재(310)를 덮는다. 제1 절연막 패턴(352)은 유기막 패턴일 수 있고, 제1 절연막 패턴(352)은 제1 반도체 칩(320)의 제1 본딩 패드(325) 및 절연 부재(310)에 배치된 연결 전극(313)을 각각 노출하는 개구들을 갖는다.
제1 절연막 패턴(352) 상에는 제1 재배선(354) 및 제2 재배선(356)이 배치된다. 제1 및 제2 재배선(354,356)들로서 사용될 수 있는 물질의 예로서는 구리를 들 수 있다.
제1 재배선(354)은 제1 반도체 칩(320)의 제1 본딩 패드(325)와 전기적으로 연결되고, 제2 재배선(356)은 연결 전극(313)과 전기적으로 연결된다.
제2 절연막 패턴(359)은 제1 절연막 패턴(352) 상에 배치된다. 제2 절연막 패턴(359)은 유기막을 포함하며, 제2 절연막 패턴(359)은 제1 및 제2 재배선(354,356)들의 일부를 노출하는 개구들을 포함한다.
본 실시예에서, 제1 재배선(354), 제2 재배선(356)들은 상호 전기적으로 연결될 수 있다.
솔더볼(380)들은 제2 절연막 패턴(359)에 의하여 노출된 제1 및 제2 재배선(354,356)들에 전기적으로 연결된다.
본 실시예에서, 비록 절연 부재(310)는 유기물을 포함하지만 이와 다르게, 도 15에 도시된 바와 같이 절연 부재(310)는 복층으로 이루어진 제1 절연 부재(316) 및 제2 절연 부재(317)를 포함할 수 있다. 본 실시예에서, 제1 및 제2 절 연 부재(316,317)들은 플랙시블 기판일 수 있다.
한편, 제1 및 제2 절연 부재(316,317)들은 제2 재배선(356) 및 제2 반도체 칩(330)의 제2 본딩 패드(335)를 전기적으로 연결하는 연결 부재(318)를 더 포함할 수 있다.
이상에서 상세하게 설명한 바에 의하면, 적층 된 복수개의 반도체 칩들 중 하부에 배치된 반도체 칩을 상부에 배치된 반도체 칩을 지지하는 기판으로 이용 및 도전성 와이어 또는 관통 전극 없이 적층 된 반도체 칩들을 전기적으로 연결하여 부피, 두께 및 무게 등을 감소시키는 효과를 갖는다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일실시예에 의한 적층 웨이퍼 레벨 패키지를 도시한 단면도이다.
도 2는 캐리어 기판상에 제3 반도체 칩을 배치한 것을 도시한 단면도이다.
도 3은 도 2에 도시된 캐리어 기판상에 예비 몰딩 부재를 형성한 것을 도시한 단면도이다.
도 4는 도 3에 도시된 제3 반도체 칩 상에 제1 및 제2 반도체 칩들을 배치한 것을 도시한 단면도이다.
도 5 내지 도 7들은 도 4에 도시된 제1 내지 제3 반도체 칩들에 재배선 구조물을 형성한 것을 도시한 단면도들이다.
도 8은 도 7의 캐리어 기판을 제거한 것을 도시한 단면도이다.
도 9는 도 8로부터 적층 웨이퍼 레벨 패키지를 개별화한 것을 도시한 단면도이다.
도 10은 본 발명의 다른 실시예에 의한 적층 웨이퍼 레벨 패키지를 도시한 단면도이다.
도 11 내지 도 13들은 도 10에 도시된 적층 웨이퍼 레벨 패키지의 제조 방법을 도시한 단면도들이다.
도 14는 본 발명의 다른 실시예에 의한 적층 웨이퍼 레벨 패키지를 도시한 단면도이다.
도 15는 본 발명의 또 다른 실시예에 의한 적층 웨이퍼 레벨 패키지를 도시 한 단면도이다.

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  11. 수납부를 갖는 칩 영역 및 상기 칩 영역의 주변에 배치된 주변 영역을 갖는 절연 부재;
    상기 수납부에 결합 되며 제1 본딩 패드를 갖는 제1 반도체 칩;
    상기 제1 반도체 칩 상에 배치되며, 상기 주변 영역에 대응하는 상기 절연부 재를 관통하는 제1 연결 전극에 전기적으로 연결된 제2 본딩 패드를 갖는 제2 반도체 칩;
    상기 제1 반도체 칩 상에 배치되며, 상기 주변 영역에 대응하는 상기 절연부재를 관통하는 제2 연결 전극에 전기적으로 연결된 제3 본딩 패드를 갖는 제3 반도체 칩; 및
    상기 제1 본딩 패드, 상기 제1 연결 전극 및 상기 제2 연결 전극과 전기적으로 연결된 재배선 구조물을 포함하는 적층 웨이퍼 레벨 패키지.
  12. 제11항에 있어서,
    상기 절연 부재의 두께는 상기 제1 반도체 칩의 두께와 실질적으로 동일한 것을 특징으로 하는 적층 웨이퍼 레벨 패키지.
  13. 제11항에 있어서,
    상기 제2 및 제3 본딩 패드들은 상기 제2 및 제3 반도체 칩의 중앙에 배치된 것을 특징으로 하는 적층 웨이퍼 레벨 패키지.
  14. 제11항에 있어서,
    상기 제2 및 제3 본딩 패드들은 상기 제2 및 제3 반도체 칩들의 에지에 배치된 것을 특징으로 하는 적층 웨이퍼 레벨 패키지.
  15. 제11항에 있어서,
    상기 재배선 구조물은
    상기 제1 반도체 칩 및 상기 절연 부재를 덮고, 상기 제1 본딩 패드, 상기 제1 및 제2 연결 전극들을 노출하는 제1 개구들을 갖는 제1 절연막 패턴;
    상기 제1 절연막 패턴 상에 배치되며, 상기 제1 본딩 패드와 전기적으로 접속된 제1 재배선;
    상기 제1 절연막 패턴 상에 배치되며, 상기 제1 연결 전극과 전기적으로 접속된 제2 재배선;
    상기 제1 절연막 패턴 상에 배치되며, 상기 제2 연결 전극과 전기적으로 접속된 제3 재배선; 및
    상기 제1 절연막 패턴 상에 배치되며, 상기 제1 내지 제3 재배선들의 일부를 노출하는 제2 개구들을 갖는 제2 절연막 패턴을 포함하는 것을 특징으로 하는 적층 웨이퍼 레벨 패키지.
  16. 제11항에 있어서,
    상기 제1 내지 제3 반도체 칩들 중 적어도 하나는 다른 종류인 것을 특징으로 하는 적층 웨이퍼 레벨 패키지.
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