CN100533728C - 集成的多芯片芯片级封装 - Google Patents
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- 239000000758 substrate Substances 0.000 claims abstract description 97
- 239000000463 material Substances 0.000 claims abstract description 12
- 239000000565 sealant Substances 0.000 claims abstract description 9
- 238000005538 encapsulation Methods 0.000 claims description 102
- 239000004020 conductor Substances 0.000 claims description 11
- 239000000853 adhesive Substances 0.000 claims description 7
- 230000001070 adhesive effect Effects 0.000 claims description 7
- 229910000679 solder Inorganic materials 0.000 abstract 2
- 238000002507 cathodic stripping potentiometry Methods 0.000 abstract 1
- 238000012856 packing Methods 0.000 description 16
- 230000015654 memory Effects 0.000 description 13
- 241000218202 Coptis Species 0.000 description 9
- 235000002991 Coptis groenlandica Nutrition 0.000 description 9
- 238000000034 method Methods 0.000 description 7
- 238000003475 lamination Methods 0.000 description 6
- 238000004806 packaging method and process Methods 0.000 description 6
- 238000007789 sealing Methods 0.000 description 6
- 238000001465 metallisation Methods 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- 229910052737 gold Inorganic materials 0.000 description 4
- 239000010931 gold Substances 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 230000000712 assembly Effects 0.000 description 3
- 238000000429 assembly Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000004377 microelectronic Methods 0.000 description 3
- 229920000106 Liquid crystal polymer Polymers 0.000 description 2
- 239000004977 Liquid-crystal polymers (LCPs) Substances 0.000 description 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 238000003491 array Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 1
- 238000004026 adhesive bonding Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 229920001940 conductive polymer Polymers 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 239000008393 encapsulating agent Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 239000000686 essence Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000012530 fluid Substances 0.000 description 1
- 238000009432 framing Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000011031 large-scale manufacturing process Methods 0.000 description 1
- 238000003698 laser cutting Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 230000002787 reinforcement Effects 0.000 description 1
- 239000012812 sealant material Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73215—Layer and wire connectors
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
- H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
- H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
-
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- H01—ELECTRIC ELEMENTS
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19107—Disposition of discrete passive components off-chip wires
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Abstract
一种集成的芯片级封装(CSP)(55)，其布置在垂直堆叠中并且包括两个或多个单一芯片封装子组件，该子组件具有直接叠放在下一级CSP子组件(50)上的上一级CSP子组件(20)。在垂直堆叠中的最下面的CSP子组件(50)包括焊球(64)的阵列以和印刷线路板互联。通过使用从位于上一级衬底延伸部(24)上的周界线接合焊盘(40)到位于下一级衬底延伸部(24)上的匹配的周界线接合焊盘(40-1)的线接合实现在上一级和下一级封装子组件(20.50)之间的垂直电气连接，其中下一级衬底延伸部(24)在长度上比上一级衬底延伸部要长。通过使用薄粘合材料将堆叠的子组件(20，50)接合在一起，并且以密封剂密封周界线接合以便保护。装配的垂直堆叠具有单一的CSP的外观但是在高度上比两个单独的封装要小，其中单独封装以位于它们之间的焊球互联堆叠在一起。
Description
技术领域
本发明总体上涉及一种集成的、节省空间的多级半导体芯片级封装，并且更为特别的，涉及一种使用最小数量的用于板级互联的焊球阵列的大容量存储器半导体封装。
背景技术
为了好的电性能和节约空间，现在在许多高密度双列直插存储器模块(DIMM)中使用芯片级封装(CSP)，因为封装尺寸通常不超过裸芯片尺寸的20％。相比诸如引线框型薄型小尺寸封装(TSOP)或球栅阵列(BGA)封装的其它的半导体封装类型，CSP封装在大小上实质上更小，这样可以在DIMM模块上放置大量的存储器封装来达成更大的存储容量。
当通常的半导体封装的单片电路布置占据在DIMM模块中使用的印刷线路板(PWB)上的所有可用空间时，增加存储器密度的一般方法是通过使用垂直堆叠的封装，比如在于2002年6月11日授权的U.S.专利No.6,404,662中描述的那些，其中表示出用于Rambus存储器封装的堆叠的存储器封装。在于2001年5月29日授权的U.S.专利No.6,239,496中公开了一种非常薄的多芯片封装组件。在于2002年9月24日授权的U.S.专利No.6,455,928中描述了一种多个可堆叠微球栅阵列(FBGA)组件。在这种可堆叠组件中，通常通过以如图1所示的方式将一个封装放置在另一个的顶部来垂直堆叠相同的FBGA封装。
在图1的组件中示出的堆叠的封装10-1和10-2包括许多(例如，两个)一个位于另一个上面的集成电路(IC)芯片1。通过芯片附着粘合剂5将每一堆叠的封装10-1和10-2的IC芯片1接合到衬底3。每一衬底3位于衬底金属化电路7上，并且每一金属化电路7由沿着封装的外部周界的导电焊球9的阵列支撑。与上面的IC芯片封装10-1相关联的焊球9在通过下一级衬底3连接在一起的相应电焊盘处和与下面的IC芯片封装10-2相关联的焊球9电气连接。这样，可以明白携带各自的IC芯片1的上一级和下一级封装10-1和10—2由焊球9彼此隔开。金连接线11从每一IC芯片1上的面朝下的输入/输出焊盘13突出，以便通过形成在上一级和下一级封装10-1和10-2的衬底3中的开口附着到衬底金属化电路7。金连接线11由合适的保护性密封剂15围绕。
因此，图1的堆叠的封装组件的高度和单独的IC芯片封装10-1和10-2的组合高度相等。另外，通过在每一单独的封装10-1和10-2上为了封装到封装的电气互联使用焊球9的阵列，通常在厚度上大于半导体芯片1和它的支撑衬底的焊球高度，将使得在垂直堆叠中的上面的和下面的IC芯片封装10-1和10-2之间形成间隙16，除非在相邻的堆叠的封装之间使用空间填充材料。不使用这种空间填充材料的话，堆叠的封装10-1和10-2会具有弱结构整体性，因为仅仅互联了沿着组件的外部周界的焊球9而在焊球阵列之间悬臂或者甚至部分悬挂薄的、易损坏的IC芯片。
如图1所示的周界焊球互联的另一个不足是必须增大封装的总尺寸来容纳位于沿着周界处的相对大的焊球。但是，图1的堆叠的封装组件的尺寸大于具有直接位于IC芯片下的焊球阵列的相当的单一芯片CSP封装10-1或10-2。这个尺寸的增加减小了堆叠的封装组件作为小型芯片级封装的有效性。因此，需要一种堆叠的封装组件，其相比具有直接附加到IC芯片下的焊球的组件的单一芯片封装不增加平面区域(在x-y维度)。就是说，需要具有一种多级堆叠的封装组件，其仅些微增加由相当的单一芯片封装占据的区域。堆叠的封装组件必须还具有用于处理，装配的强结构整体性和长时间的可靠性。
在这个相同考虑中，在便携式电子设备中的应用继续需要IC芯片封装更薄，更轻，并且在结构上更坚固。因此，需要提供用于DRAM存储器和其它应用的改进的结构坚固、低型面、高密度、堆叠的CSP封装。相比通常的可堆叠CSP组件，改进的封装应该具有更低的总型面(高度)以及更好的坚固性和硬度，其中通常的可堆叠CSP组件具有处在如图1所示的单独的垂直堆叠的单一芯片封装之间的周界焊球互联。为了灵活性的最大化，在装配之前，单一芯片封装应该具有单独的用作用于单片电路板组件的独立式单一芯片封装的选择。或者，当需要时，应该可以将独立式单一芯片封装装配在一起来形成垂直集成的多级芯片级封装，该多级芯片级封装具有和在封装前的单一芯片封装本质上相同的覆盖区。另外，当使用单独的封装的各自附着的焊球阵列将它们堆叠在一起时，集成的封装组件的总高度应该小于单独的封装的和。
发明内容
总体而言，通过将两个或多个单一芯片CSP子组件一个堆叠在另一个上面来装配垂直集成的多芯片CSP封装。之后以密封剂材料密封组件周界，这样完成的堆叠的封装组件具有单一CSP封装的外观，其中单一CSP封装具有用于板级装配到印刷线路板(PWB)的互联焊球的相同阵列。通过使用现有的芯片附着粘合材料将上一级和下一级CSP封装子组件接合在一起。在一个具有两芯片封装堆叠的实施例中，上一级和下一级封装子组件都是单一芯片存储器球栅阵列(mBGA)，也就是，其特点为以正面向下的组态结合中心焊盘并且适于用在DRAM存储器模块中的CSP封装。
更为特别的，将实质上相同的上面的和下面的独立式CSP封装子组件一个堆叠在另一个上面来形成节省空间的集成的两封装堆叠的组件。上面的和下面的独立式封装子组件中的每一个都包括接合到薄衬底的单一的集成电路芯片。位于芯片下的输入/输出焊盘通过金线的方式和在衬底上的线接合焊盘电气地连接。在衬底上的线接合焊盘由保护性密封剂密封。周界线接合焊盘位于衬底的顶部并且焊球接合焊盘位于衬底的底部。位于衬底的相对侧的周界线接合焊盘和焊球接合焊盘通过衬底电气的连接在一起。沿着衬底的底部在那里的焊球接合焊盘上附着焊球阵列。两封装堆叠的组件的上一级和下一级CSP封装子组件彼此不同，其不同在于下一级子组件的衬底和下一级衬底上的周界线接合焊盘比上一级子组件的衬底和那上面的线接合焊盘略长。这种长度上的不同对于线接合机器执行在上一级和下一级CSP封装子组件的上面的和下面的线接合焊盘之间的垂直线接合是必要的。
将上一级CSP封装子组件安装在并且粘合地接合在下一级封装子组件上，但是，没有任何焊球位于它们之间。因此，集成的堆叠封装形成有一个直接堆叠在另一个上的上面的和下面的CSP封装子组件。通过在上面的和下面的CSP封装子组件的衬底上的周界线接合焊盘之间附着金线来线接合堆叠的CSP封装子组件。之后将密封剂应用到整个堆叠的组件来封闭线，从而加强在上一级和下一级子组件之间的粘合接合。在完成的堆叠的组件中，仅沿着下一级CSP封装子组件的衬底的底部附加单一阵列的焊球。
虽然优选的堆叠的组件具有一对一个堆叠在另一个上的CSP封装子组件，也可将任意合适数量(例如，四)的CSP封装子组件以根据本发明的说明的其它方式在垂直堆叠中集成。因此，集成的封装组件现在可以包括多个一个堆叠在其它上的相同的集成电路芯片，同时不占据PWB上的另外的空间，使得其理想地适于用在大容量DRAM存储器模块中。
附图说明
图1示出了具有周界焊球互联的多个阵列的现有的堆叠CSP封装组件；
图2示出了独立式单一芯片CSP封装子组件，其适于用作用于本发明的改进的堆叠封装组件的上一级子组件；
图3示出了独立式单一芯片CSP封装子组件，其适于用作用于本发明的改进的堆叠封装组件的下一级子组件；
图4示出了本发明的改进的集成堆叠封装组件，其在将焊球和图2的上一级CSP封装子组件附着之前在图3的下一级CSP封装子组件上安装焊球；
图5示出了在图4的集成堆叠封装组件的上一级和下一级CSP封装子组件之间的线接合互联和密封，其中集成堆叠封装组件具有沿着下一级封装子组件的底部附着的单一阵列的焊球；
图6是图5的集成堆叠封装组件的透视的局部剖切视图，其中封装组件具有一对一个堆叠在另一个上面的单一芯片CSP封装子组件；
图7A和7B示出了衬底带和单一的衬底图案的顶视图，其中在那上面具有电路配线和用于构成图2和3的单一芯片CSP封装子组件的周界接合焊盘；
图8示出了另一个用于用在本发明的堆叠封装组件中的独立式单一芯片CSP封装子组件；
图9A和9B示出了在集成堆叠封装组件的上一级和下一级CSP封装子组件之间的线接合互联和密封，其中每一CSP封装子组件根据图8的另外的组件制造；并且
图10示出了根据本发明的具有四个一个堆叠在其它上面的CSP封装子组件的集成堆叠封装组件。
具体实施方式
在图2的附图中，示出了独立型单一芯片CSP封装20的横截面。像将要在参考图4时解释的那样，CSP封装20也适于用作在改进的、节省空间的可堆叠封装组件中的上一级封装子组件。将集成电路(IC)芯片22通过粘合的芯片附着材料层26的方式装配到薄衬底24。粘合材料26可以是柔性材料，来减轻在衬底24和IC芯片22之间因为热膨胀产生的压力。通过实例的方式，衬底24可以是灵活的聚酰亚胺，薄芯(thin-core)层压的玻璃环氧树脂印刷线路板(PWB)，或者液晶聚合物(LCP)膜。将位于IC芯片22的中心区域上的面朝下的IC输入/输出焊盘28通过金线32的方式线接合到衬底线接合焊盘30，其中金线延伸通过在衬底24中的开口以附着到焊盘30。线32由密封剂密封以便保护。
单一芯片封装20的衬底24包括金属化导体电路迹线36，其用于安排来自衬底线接合焊盘30的电信号到焊球接合焊盘38和周界线接合焊盘40的路径。最后，沿着衬底24的底部在焊球接合焊盘38上附着焊球42的阵列。在图2的单一芯片封装20中，周界线接合焊盘40和焊球接合焊盘38位于衬底24的相对侧并且通过电镀通孔41的方式彼此互联。
转到图8，示出了具有衬底24-1和沿着衬底24-1的底部的单一金属化电路层46的单一芯片封装20-1。在该例中，周界线接合焊盘48位于焊球线接合焊盘38的相同侧。在周界线接合焊盘48上形成通过衬底24-1的开口49，通过这个开口可以接收金线(在图9A和9B中示出)。可以通过例如光刻或激光剥离的方式将开口49预先制造在衬底24-1中。
附图的图3示出了也适于用作在图4的改进的可堆叠封装组件中的下一级封装子组件的独立式单一芯片CSP封装50的横截面。图3的单一芯片下一级封装50在结构上和图2所示的单一芯片上一级封装20几乎相同。除了衬底24-2的侧面延伸部和下一级CSP封装50的周界线接合焊盘40-1比上一级CSP封装20的那些略长。这个衬底24-2和下一级CSP封装50的线接合焊盘40-1的附加的边缘延伸部是需要用于线接合机器执行在图5的堆叠的封装组件中，沿着上一级和下一级封装20和50的边缘在上面的和下面的线接合焊盘40和40-1之间的垂直线接合。附加的长度可能根据选择的线接合机器毛细管尖端(capillary tip)大小和线直径而改变。估计下一级CSP封装50的线接合焊盘40-1将仅比上一级CSP封装20的线接合焊盘40长十分之几微米(例如，0.1-0.2微米)。另外，可以制造图2的单一芯片CSP封装20和图3的单一芯片CSP封装50中的每一个使其具有衬底，其中该衬底具有以如图8所示的方式沿着它的底部的单一的金属化电路层46。
在独立使用的过程中，图2和3的单独的CSP封装20和50能够彼此独立工作并且可被以现有的单一电路表面安装装配处理通过它们各自的焊球42的阵列装配到印刷线路板。但是，像刚刚描述的，图2的上一级封装20将相比图3的下一级封装50具有略小的周界接合区域，使得当垂直堆叠上面的和下面的封装子组件时，下面的封装的周界接合焊盘向外突出以致提供足够的空隙用于线接合机器执行在上面的和下面的接合焊盘之间的向下线接合。
在图4的附图中，示出图2的上一级CSP封装子组件20安装在图3的下一级CSP封装子组件50的顶部，但是在它们之间没有附着占据空间的焊球。就是说，在如图4所示的集成装配之前，不需要将焊球42的阵列附着到图2的上一级封装20，但是如果封装20要被用作独立式的单一芯片封装的话，这将会是需要的。应用电子级粘合剂57来将上一级封装子组件20直接接合到下一级封装子组件50来形成集成的堆叠封装组件55。接合粘合剂57可以是以如图4所示的方式放置在横过下一级封装子组件50的IC芯片22的上表面或横过上一级封装子组件20的衬底24的下表面的粘合材料的薄片。另外，并且由图5的堆叠封装组件55-1最好的示出的，可以将多滴粘合剂59分配到下一级封装子组件50的IC芯片22的上面。通过使用预先确定的温度和压力应用粘合剂57或59的合适的层压和处理来以一个在另一个上的有效的堆叠格式来层压两个相邻的CSP封装子组件20和50。
层压之后，通过使用合适的连接在微电子级金线60，或类似的方式来线接合图5的堆叠的封装组件55-1，其中金线连接在上一级封装20的暴露的周界线接合焊盘40和下一级封装50的暴露的周界线接合焊盘40-1之间。堆叠的封装55-1可能还通过线接合焊盘40和40-1通过使用其它互联方式比如，带状导线，卷带式自动接合，带状接合，焊带，或者导电聚合体垂直互联。在完成线接合之后，应用密封材料62来密闭线60并且保护在集成的封装组件55-1的上面的和下面的封装子组件20和50之间的层压。
图6的附图示出了在通过锯切，激光切割或者穿孔的方式从带分隔(singulate)堆叠的封装组件55-1之后的密封62，其中穿孔是以将要在参考图7A时更为详细的讨论的方式。可以通过使用将液体密封剂分配通过上一级衬底24的带中的空穴开口或者通过使用合适的压模加工的传递模型法完成密封。沿着堆叠的封装组件55-1的下一级封装50的衬底24的底部附着导体焊球64的单一阵列。
图6还示出了沿着堆叠的组件55-1的上一级和下一级CSP封装子组件20和50的衬底24的外部边缘在周界线接合焊盘40和40-1之间的微电子级金线60的线接合。可能将堆叠的封装组件55-1的密封仅限于相对的边缘周界，其中线接合焊盘40和40-1以及线互联60位于那里(如图6所示)，或者密封可能还包括上一级子组件20的暴露的芯片表面，这样密封62覆盖组件55-1的顶部的所有四个侧面。通过前述的优点，现在可能实现具有一对相同的堆叠的IC芯片1的增大容量的集成组件55-1，而且不会增加仅由单一的一个CSP封装在印刷线路板上正常占据的空间。
可以使用隔开的(也就是，单独的)封装用于制造图6的堆叠组件55-1的整个集成过程。但是，在大规模生产中，这个过程还可以以衬底带格式执行，这种格式通常用在制造单一芯片CSP封装中。在带格式中，由框架定位物(framing fixture)支撑的衬底材料带用来在一批处理中装配多个集成电路。根据它的大小，带可能包括10到50个单独封装的阵列。在衬底带的每一衬底中形成多个电路72和开口75(如图7A所示)。开口75的宽度反过来影响衬底的宽度。例如，对于用作上一级封装子组件的衬底带，可以预先切割开口75使得其比在用作下一级封装子组件的带中预先切割的开口略大。
图7A的附图示出了包括多个相同的单一芯片衬底72的衬底带70。在图7B中示出了对于每一单独的衬底72的电路路径安排配线的示意图，其中线接合焊盘30位于中心开口74的附近并且焊球接合焊盘38和周界线接合焊盘40由单独的导电金属迹线36连接。
图7b的衬底72上的电路是用于变更来自集成电路的信号输入/输出的路径安排并且用于使形成的接合焊盘用于线接合附着和用于焊球附着。在制造过程中，以在上面参考图2和3时描述的方式将单独的集成电路芯片附着到并且线接合到图7A的衬底带70。当执行堆叠装配时，将意在为顶部子组件的带使用合适的粘合材料叠放(superimpose)或层压在下面的带上。使用合适的温度和压力挤压和处理层压的带。
像在早先参考图8时公开的那样，每一上一级和下一级CSP封装(例如，20-1)的衬底24-1可能包括沿着底部接受线接合的单一的金属化电路层46。在这个另外的情形中，并且现在参考图9A和9B的附图，形成集成的堆叠CSP封装组件80，其中一对独立式CSP封装20-1的上一级和下一级衬底24-1都包括单一的金属化电路层46和各自的周界线接合焊盘48和48-1，其中焊盘具有可线接合的金属涂层(finish)比如镍和金。通常电镀镍/金涂层但是也可以通过化学镀层方法沉积。像在参考图8时公开的，通过蚀刻或者激光剥离移去衬底材料，例如，在预先制造衬底带来创建通过衬底24-1的开口，从而允许微电子级金线82的线接合和位于沿着开口49的底部的暴露的周界接合焊盘48和48-1接触的过程中。
尽管图4和图9A的集成的堆叠封装组件55和58示出了一对以一个垂直堆叠在另一个上面的方式布置的CSP封装子组件，应该理解可以将任意合适数量的CSP封装堆叠在一起来达成本发明的大容量，节省空间的优点。例如，图10的附图示出了具有以层叠方式一个堆叠在其它上面的总共四个独立式CSP封装20-1，20-2，20-3和20-4的多级芯片级封装组件90。仅需要将单一阵列的焊球92接合到最下面的CSP封装20-4的底部来最小化封装90的垂直高度。另外，就像当参考图2和3时首次描述的那样，使得堆叠封装的衬底24-1，24-2，24-3，24-4的周界渐次的更长，从而可以在应用密封剂94完成封装90之前通过线接合机器完成在逐次更长的周界线接合焊盘之间的线接合。
上面描述的集成的堆叠CSP封装55，80和90的特点都在于相对小的大小。就是说，每一堆叠的封装将具有从外部看单一封装的外观以及小于将两个单独的封装以其它方式一个堆叠在另一个上面并且在它们之间放置有焊球互联的高度。本发明的堆叠的封装组件是理想地适于用在大存储器容量DRAM存储器模块中的。在这个情形中，组件的上一级和下一级封装优选的是单一芯片存储器球栅阵列(mBGA)，该阵列具有以如图2和3所示的面朝下组态接合的中心焊盘。
Claims (6)
1.一种集成电路(IC)芯片封装组件，包括一个放置在另一个上的至少第一集成电路芯片封装(20)和第二集成电路芯片封装(50)，所述第一集成电路芯片封装(20)具有第一集成电路芯片(22)并且还包括：
衬底(24)，所述第一集成电路芯片(22)置于该衬底上，所述衬底向外延伸并且超出所述第一集成电路芯片的相对端部；
多个周界线接合焊盘(40)，所述多个周界线接合焊盘位于所述衬底延伸部上；
导电信号迹线(36)，所述导电信号迹线位于所述衬底上并且在所述多个周界线接合焊盘(40)和所述第一集成电路芯片(22)之间电连接；
面朝下的信号输入/输出焊盘(28)，所述面朝下的信号输入/输出焊盘安装在所述第一集成电路芯片(22)的底部，以及多个衬底线接合焊盘(30)，所述多个衬底线接合焊盘位于所述衬底(24)的底部并且通过所述导电信号迹线(36)与所述多个周界线接合焊盘(40)电连接；
导电线(32)，通过该导电线将所述第一集成电路芯片封装(20)的输入/输出焊盘(28)连接至所述多个衬底线接合焊盘(30)；以及
所述第二集成电路芯片封装(50)具有第二集成电路芯片(20)并且还包括：
衬底(24)，所述第二集成电路芯片置于该衬底上，所述衬底向外延伸并且超出所述第二集成电路芯片的相对端部；所述第二集成电路芯片封装(50)的衬底延伸部比所述第一集成电路芯片封装(20)的衬底延伸部长；
多个焊球接合焊盘(38)，所述多个焊球接合焊盘位于所述衬底(24)的底部；
多个周界线接合焊盘(40-1)，所述多个周界线接合焊盘位于所述衬底延伸部上；
导电信号迹线(36)，所述导电信号迹线位于所述衬底(24)上并且在所述第二集成电路芯片(22)和所述多个焊球接合焊盘(38)和所述多个周界线接合焊盘(40-1)的每一个之间电连接；
多个焊球互联部(42)，所述多个焊球互联部在所述衬底(24)底部连接至所述多个焊球接合焊盘(38)的相应的那个，通过所述焊球互联部所述第二集成电路芯片封装(50)能被附着到印刷线路板；
面朝下的信号输入/输出焊盘(28)，所述面朝下的信号输入/输出焊盘安装在所述第二集成电路芯片(22)的底部，以及多个衬底线接合焊盘(30)，所述多个衬底线接合焊盘位于所述衬底(24)的底部并且通过所述导电信号迹线(36)与所述多个焊球接合焊盘(38)和所述多个周界线接合焊盘(40-1)电连接；
导电线(32)，通过该导电线将所述第二集成电路芯片封装(50)的输入/输出焊盘(28)连接至所述多个衬底线接合焊盘(30)；
所述第一集成电路芯片封装(20)放置在所述第二集成电路芯片封装(50)上方并且附着于所述第二集成电路芯片封装，并且在所述第一集成电路芯片封装衬底(24)的底部不使用焊球互联部，使得所述第一集成电路芯片封装和第二集成电路芯片封装以垂直堆叠布置，它们之间不存在焊球互联部；
导电体(60)，所述导电体在位于所述第二集成电路芯片封装(50)的相对长的衬底延伸部上的多个周界线接合焊盘(40-1)和位于所述第一集成电路芯片封装(20)的相对短的衬底延伸部上的多个周界线接合焊盘(40)之间连接；以及
密封剂(62)，所述密封剂围绕由所述第一集成电路芯片封装(20)和所述第二集成电路芯片封装(50)形成的垂直堆叠并且密封在它们之间延伸的所述导电体(60)。
2.如权利要求1所述的集成电路芯片封装组件(55-1)，其中所述多个衬底线接合焊盘(30)、所述多个焊球接合焊盘(38)、以及所述导电信号迹线(36)中的每一个在所述第二集成电路芯片封装(50)的衬底(24)的单一侧上全部彼此电连接，所述单一侧是所述衬底的底侧。
3.如权利要求1所述的集成电路芯片封装组件(55-1)，其中所述多个周界线接合焊盘(40-1)位于所述第二集成电路芯片封装(50)的衬底(24)的顶部以致与所述衬底的底部上的所述多个焊球接合焊盘(38)相反放置。
4.如权利要求1所述的集成电路芯片封装组件(55-1)，其中所述第二集成电路芯片封装(50)通过位于所述第一集成电路芯片封装的衬底(24)和所述第二集成电路芯片封装的集成电路芯片(22)之间的粘合材料层(57)粘合地接合到所述第一集成电路芯片封装(20)。
5.如权利要求4所述的集成电路芯片封装组件(55-1)，其中所述第二集成电路芯片封装(50)通过位于所述第一集成电路芯片封装的衬底(24)和所述第二集成电路芯片封装的集成电路芯片(22)之间的粘合剂滴(59)粘合地接合到所述第一集成电路芯片封装(20)。
6.如权利要求1所述的集成电路芯片封装组件(80)，其中所述导电体(82)通过孔(49)在所述第一集成电路芯片封装(20)和所述第二集成电路芯片封装(50)的多个周界线接合焊盘(48，48-1)之间连接，所述孔形成通过所述第一集成电路芯片封装和所述第二集成电路芯片封装的各自的衬底延伸部(24-1)。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 200410002598 CN100533728C (zh) | 2004-02-02 | 2004-02-02 | 集成的多芯片芯片级封装 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 200410002598 CN100533728C (zh) | 2004-02-02 | 2004-02-02 | 集成的多芯片芯片级封装 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1652334A CN1652334A (zh) | 2005-08-10 |
| CN100533728C true CN100533728C (zh) | 2009-08-26 |
Family
ID=34867397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN 200410002598 Expired - Lifetime CN100533728C (zh) | 2004-02-02 | 2004-02-02 | 集成的多芯片芯片级封装 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN100533728C (zh) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101236959B (zh) * | 2007-02-02 | 2010-05-19 | 南茂科技股份有限公司 | 多芯片交错堆栈的封装结构 |
| KR100910233B1 (ko) * | 2008-01-02 | 2009-07-31 | 주식회사 하이닉스반도체 | 적층 웨이퍼 레벨 패키지 |
| US8847377B2 (en) | 2008-01-02 | 2014-09-30 | SK Hynix Inc. | Stacked wafer level package having a reduced size |
| US7897481B2 (en) * | 2008-12-05 | 2011-03-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | High throughput die-to-wafer bonding using pre-alignment |
| US20100174858A1 (en) * | 2009-01-05 | 2010-07-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Extra high bandwidth memory die stack |
-
2004
- 2004-02-02 CN CN 200410002598 patent/CN100533728C/zh not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| CN1652334A (zh) | 2005-08-10 |
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Legal Events
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| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CX01 | Expiry of patent term |
Granted publication date: 20090826 |
|
| CX01 | Expiry of patent term |