CN104008982B - 芯片封装工艺及芯片封装 - Google Patents

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Abstract

本发明提供一种芯片封装工艺及芯片封装，芯片封装工艺包括下列步骤：提供晶圆。晶圆具有主动表面以及相对于主动表面的背面。晶圆包括多个彼此连接且数组排列的芯片。设置可挠性重配置线路薄膜于晶圆的背面上。可挠性重配置线路薄膜包括多个数组排列且对应于芯片的重配置线路图案。切割晶圆及可挠性重配置线路薄膜以使芯片彼此分离，并使重配置线路图案彼此分离。将其中一个芯片设置于承载器上，并使芯片的主动表面朝向承载器。设置电子组件于重配置线路图案上。通过多个连接端子电性连接电子组件与承载器。

Description

芯片封装工艺及芯片封装
技术领域
本发明是有关于一种封装工艺及封装结构，且特别是有关于一种芯片封装工艺及芯片封装结构。
背景技术
随着数字信息时代（digital information age）的到来，多媒体商品、家用电器、个人数字商品等已快速发展。此等商品通常需要小型、高效能、多功能、高速、大容量、低价格等特征。因此，已发展了堆栈封装（stacked package）或系统级封装（system inpackage），其中多个芯片在单个半导体封装（single semiconductor）中平行地堆栈或一个在另一个的上面垂直地堆栈。
堆栈封装或系统级封装，包括在单个封装中组装的多个芯片，且具有以下优势：可增加电效能，可缩小封装的大小，以及可减小制造成本。然而，由于在堆栈封装或系统级封装中芯片垫的间距较小，因此在芯片垫与互连基板（interconnection substrate）的互连垫（interconnection pad）之间的连接较为困难。
为解决此问题，在堆栈封装或系统级封装中使用多层互连基板（multi-layeredinterconnection substrate），或额外中介层（interposer）用于芯片垫与互连基板的互连垫之间的连接。意即，在已知堆栈封装或系统级封装中，在多层互连基板或额外中介层中形成重配置线路层（redistribution layer），且然后使用重配置线路层将芯片垫连接至互连基板的互连垫。
然而，由于在已知堆栈封装或系统级封装中使用多层互连基板或额外中介层芯片来执行再分配，因此增加了封装成本以及封装厚度，如此将难以满足现今对电子装置的薄型化要求。
发明内容
本发明提供一种芯片封装工艺，其制作出的芯片封装的厚度较薄且工艺较为简单。
本发明提供一种芯片封装，其具有较薄的封装厚度且其工艺较为简单。
本发明的芯片封装工艺，其包括下列步骤。首先，提供晶圆。晶圆具有主动表面以及相对于主动表面的背面。晶圆包括多个彼此连接且数组排列的第一芯片。接着，设置可挠性重配置线路薄膜于晶圆的背面上。可挠性重配置线路薄膜包括多个数组排列且对应于第一芯片的重配置线路图案。接着，切割晶圆及可挠性重配置线路薄膜以使第一芯片彼此分离，并使重配置线路图案彼此分离。接着，将其中一个第一芯片设置于承载器上，并使第一芯片的主动表面朝向承载器。接着，设置电子组件于重配置线路图案上。之后，通过多个连接端子电性连接电子组件与承载器。
本发明提出一种芯片封装，其包括一承载器、一第一芯片、一可挠性重配置线路图案、一电子组件以及多个连接端子。第一芯片设置于承载器上并具有一主动表面以及相对主动表面的一背面。主动表面朝向承载器。可挠性重配置线路图案设置于第一芯片的背面上。可挠性重配置线路图案的边缘与第一芯片的边缘实质上切齐。电子组件设置于可挠性重配置线路图案上。连接端子分别电性连接电子组件与承载器。
在本发明的一实施例中，上述的可挠性重配置线路薄膜利用一黏着层贴附于晶圆的背面上。
在本发明的一实施例中，上述的设置可挠性重配置线路薄膜于晶圆的背面上的步骤更包括下列步骤。首先，提供一重配置线路组件。重配置线路组件包括一基膜（basefilm）、一离型膜（release film）以及可挠性重配置线路薄膜。离型膜设置于基膜以及可挠性重配置线路薄膜之间。可挠性重配置线路薄膜包括一可挠性基材以及一图案化金属层。图案化金属层位于离型膜及可挠性基材之间。接着，使重配置线路组件的可挠性基材与晶圆的背面接合。接着，切割晶圆以及可挠性基材。之后，使离型膜与各第一芯片分离，以暴露出各第一芯片上的图案化金属层。
在本发明的一实施例中，上述的使离型膜与各第一芯片分离的方法包括下列步骤。首先，通过一顶针推顶基膜，以减少其中一个第一芯片与离型膜的接合面积。拾取被顶针推顶的第一芯片。
在本发明的一实施例中，上述的第一芯片通过倒装焊的方式设置于承载器上。
在本发明的一实施例中，上述的电子组件更包括多个焊球，重配置线路图案包括多个焊垫，以分别与焊球接合，而承载器更包括多个接垫。电子组件通过焊球、焊垫、连接端子以及接垫与承载器电性连接。
在本发明的一实施例中，上述的通过连接端子电性连接电子组件与承载器的方法包括下列步骤：首先，分别形成多个第一端点于焊垫上。接着，分别形成多个第二端点于接垫上。以多个导电材由第一端点分别连接至第二端点而形成连接端子。
在本发明的一实施例中，上述的电子组件包括第二芯片。
在本发明的一实施例中，上述的电子组件包括内存或被动组件。
在本发明的一实施例中，上述的可挠性重配置线路薄膜的厚度介于25μm至150μm之间。
在本发明的一实施例中，上述的连接端子包括一第一端点、一第二端点以及一焊线。各第一端点设置于对应的焊垫上。各第二端点设置于对应的接垫上。各焊线由对应的第一端点连接至对应的第二端点。
基于上述，本发明将一可挠性重配置线路薄膜设置于晶圆的背面上，其中可挠性重配置薄膜包括多个数组排列且对应晶圆的多个芯片而设置的重配置线路图案。接着再执行切割工艺以使芯片彼此分离并使重配置线路图案彼此分离。如此，切割后的各芯片皆具有重配置线路图案，而无须依照已知工艺在切割晶圆后，将单体化的多个芯片分别设置一具有重配置线路层的中介层，以进行后续的组件堆栈工艺。此外，由此工艺所制作出的芯片封装，由于重配置线路薄膜的厚度较已知的中介层薄，因此，本发明不但可大幅简化已知繁复的芯片封装工艺，更可有效降低芯片封装的厚度。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。
附图说明
图1A至1G是依照本发明的一实施例的一种芯片封装工艺的流程剖面示意图。
图2是图1G的可挠性重配置线路薄膜的上视示意图。
具体实施方式
图1A至1G是依照本发明的一实施例的一种芯片封装工艺的流程剖面示意图。在本实施例中，芯片封装工艺包括下列步骤：首先，请参照图1A，提供晶圆100。晶圆100具有一主动表面110以及相对于主动表面110的一背面120。晶圆100包括多个彼此连接且数组排列的第一芯片130，各第一芯片130上设置有多个焊垫132；于其一较佳的实施例中，第一芯片130的焊垫132上也可预先形成凸块134，其中，预先形成的凸块134可为锡球（solder ball）、结线凸块（stud bump）、金凸块（gold bump）或铜凸块（copper pillar）等。接着，请参照图1B，设置一可挠性重配置线路薄膜230于晶圆100的背面120上。可挠性重配置线路薄膜230包括多个对应于第一芯片130的焊垫132而设置的重配置线路图案234a。
具体而言，在本实施例中，设置可挠性重配置线路薄膜230于晶圆100的背面120上的方法更包括下列步骤：首先，提供如图1B所示的一重配置线路组件200。重配置线路组件200包括一基膜210（base film）、一离型膜220（release film）以及可挠性重配置线路薄膜230，其中，离型膜220设置于基膜210以及可挠性重配置线路薄膜230之间。一般而言，离型膜220为表面具有分离性的薄膜，其与特定的材料在特定的条件下接触后不具有黏性或仅具有轻微的黏性。可挠性重配置线路薄膜230包括一可挠性基材232以及一图案化金属层234，其中，图案化金属层234位于离型膜220及可挠性基材232之间，且具有上述的多个数组排列且对应于第一芯片130的焊垫132而设置的重配置线路图案234a。
接着，将重配置线路组件200的可挠性基材232与晶圆100的背面120接合。详细而言，重配置线路组件200更包括一黏着层240，重配置线路组件200即通过黏着层240将其可挠性基材232贴附于晶圆100的背面120上。在本实施例中，黏着层240可例如为一胶带、B阶（B-Stage）黏胶或黏晶胶（DAF）等。接着，请参照图1C，切割晶圆100以及可挠性重配置线路薄膜230，以使第一芯片130彼此分离，并使重配置线路图案234a彼此分离。接着，再利用离型膜220易于剥离的特性，使离型膜220与各第一芯片130分离，以暴露出各第一芯片130上的图案化金属层234。值得注意的是，本实施例的切割步骤并未切断重配置线路组件200的离型膜220与基膜210。
举例而言，将离型膜220与各第一芯片130分离的方法可包括下列步骤：如图1D所示，通过一顶针20往上推顶基膜210，以减少其中一个第一芯片130与离型膜220的接合面积。换句话说，由于受到顶针20的推顶，基膜210以及离型膜220往一推顶方向D1挠曲，因而使离型膜220与第一芯片130上的图案化金属层234的接触面积减小至约等于顶针20截面积的大小。此时。再利用例如一拾取治具30由上方拾取被顶针20推顶的第一芯片130，即可使第一芯片130与离型膜220分离。本实施例中，拾取治具30可为一真空吸嘴(图示仅为示意)。
承上述，如图1E所示，将上述被拾取的第一芯片130设置于承载器300上，并使第一芯片130的主动表面110朝向承载器300。在本实施例中，第一芯片130通过倒装焊封装的方式设置于承载器300上。于其它较佳的实施例中，承载器300可为导线架、基板、软板（如薄膜）、或印刷电路板等。接着，再如图1F所示，设置电子组件400于重配置线路图案234a上。在本实施例中，电子组件400可为堆栈于第一芯片130上的一第二芯片。在本发明的其它实施例中，电子组件400也可为内存、被动组件或散热片等其它电子组件，本发明并不限定电子组件400的种类。电子组件400包括多个焊球410，电子组件400通过焊球410分别与重配置线路图案234a上的多个焊垫234b接合。
图2是图1G的可挠性重配置线路薄膜的上视示意图。接着，请同时参照图1G以及图2，通过多个连接端子500电性连接电子组件400与承载器300。在本实施例中，承载器300包括多个第一接垫310，而重配置线路图案234a如图1G以及图2所示包括多个焊垫234b以及多个第二接垫234c，焊垫234b用以与焊球410接合。第二接垫234c则用以与连接端子500接合。电子组件400通过焊球410、焊垫234b、第二接垫234c、连接端子500以及第一接垫310所形成的电连接路径而与承载器300电性连接。具体而言，连接端子500是以反向焊线接合（reverse wire-bonding）的方式电性连接电子组件400与承载器300，更进一步来说，本实施例可例如通过一打线机在承载器300的第一接垫310上形成多个第一端点510，再以打线机在第二接垫234c上形成多个第二端点520，再将打线机由第一端点510移动至第二端点520，且打线机在移动的过程中稳定地释放出一导电材质，以形成连接第一端点510及第二端点520的焊线530，连接端子500即由第一端点510、第二端点520及焊线530所组成，较佳地，焊线530材质可选自于铜、银、金或其合金。如此，即可以反向焊线接合的方式电性连接电子组件400与承载器300。此种反向焊线接合的方式可降低焊线高度对于芯片封装10的厚度的影响，因而可进一步降低芯片封装10的厚度。
如此，本实施例将一可挠性重配置线路薄膜230设置于晶圆100的背面120上，可挠性重配置薄膜包括多个数组排列且对应晶圆100的多个芯片130而设置的重配置线路图案234a，接着再执行切割工艺以使芯片130彼此分离以及使重配置线路图案234a彼此分离。如此，切割后的各独立的芯片130皆已具有重配置线路图案234a，而无须依照已知工艺，在切割晶圆程序后，再将单体化的多个芯片逐一设置具有重配置线路层的中介层，以进行后续的组件堆栈工艺。因此，本实施例可省略已知的中介层工艺，更可大幅简化已知繁复的芯片封装10工艺。此外，由于可挠性重配置线路薄膜230的厚度较已知的中介层为薄，因此本实施例以可挠性重配置线路薄膜230取代中介层，可有效降低芯片封装10的厚度。
如上述的芯片封装工艺可制作出如图1G所示的芯片封装10。在本实施例中，芯片封装10包括一承载器300、一第一芯片130、一可挠性重配置线路图案234a、一电子组件400以及多个连接端子500。值得注意的是，本实施例沿用前述实施例的组件标号与部分内容，其中采用相同的标号来表示相同或近似的组件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，本实施例不再重复赘述。第一芯片130设置于承载器300上并具有主动表面110以及相对主动表面110的背面120。主动表面110朝向承载器300。可挠性重配置线路图案234a设置于第一芯片130的背面120上，且可挠性重配置线路图案234a的边缘与第一芯片130的边缘实质上切齐。而可挠性重配置线路薄膜230的厚度介于25μm至150μm之间。电子组件400设置于可挠性重配置线路图案234a上。连接端子500分别电性连接电子组件400与承载器300。在本实施例中，连接端子500是以反向焊线接合的方式电性连接电子组件400与承载器300，更详细而言，连接端子500包括一第一端点510、一第二端点520以及一焊线530。各第一端点510设置于对应的第二接垫234c上。各第二端点520设置于对应的第一接垫310上。各焊线530由对应的第一端点510连接至对应的第二端点520。此种反向焊线接合的方式可降低焊线高度对于芯片封装10的厚度的影响，因而可进一步降低芯片封装10的厚度。
综上所述，本发明将一可挠性重配置线路薄膜设置于晶圆的背面上，其中可挠性重配置薄膜包括多个数组排列且对应晶圆的多个芯片而设置的重配置线路图案。接着再执行切割工艺以使芯片彼此分离并使重配置线路图案彼此分离。如此，切割后的各芯片皆具有重配置线路图案，而无须依照已知工艺在切割晶圆后，将单体化的多个芯片分别设置一具有重配置线路层的中介层，以进行后续的组件堆栈工艺。因此，本发明可省略中介层的工艺，更可大幅简化已知的芯片封装的繁复工艺。此外，由此工艺所制作出的芯片封装，由于重配置线路薄膜的厚度较已知的中介层为薄，因此，本发明以可挠性重配置线路薄膜取代中介层，可有效降低芯片封装的厚度。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视后附的权利要求所界定者为准。
【符号说明】
10：芯片封装
20：顶针
30：拾取治具
100：晶圆
110：主动表面
120：背面
130：第一芯片
134：凸块
200：重配置线路组件
210：基膜
220：离型膜
230：可挠性重配置线路薄膜
232：可挠性基材
234：图案化金属层
234a：重配置线路图案
234b、132：焊垫
234c：第二接垫
240：黏着层
300：承载器
310：第一接垫
400：电子组件
410：焊球
500：连接端子
510：第一端点
520：第二端点
530：焊线
D1：推顶方向

Claims (10)

1.一种芯片封装工艺，其特征在于，包括：
提供晶圆，该晶圆具有主动表面以及相对于该主动表面的背面，其中该晶圆包括多个彼此连接且数组排列的第一芯片，且各所述多个第一芯片上设置有多个焊垫；
设置可挠性重配置线路薄膜于该晶圆的该背面上，其中该可挠性重配置线路薄膜包括多个数组排列且对应于所述多个第一芯片的重配置线路图案，且所述多个重配置线路图案对应所述多个焊垫设置，其中设置该可挠性重配置线路薄膜于该晶圆的该背面上的步骤更包括：
提供重配置线路组件，该重配置线路组件包括基膜、离型膜以及该可挠性重配置线路薄膜，该离型膜设置于该基膜以及该可挠性重配置线路薄膜之间，该可挠性重配置线路薄膜包括可挠性基材以及图案化金属层，该图案化金属层位于该离型膜及该可挠性基材之间；
使该重配置线路组件的该可挠性基材与该晶圆的该背面接合；
切割该晶圆以及该可挠性基材；以及
将该离型膜与各该第一芯片分离，以暴露出各该第一芯片上的该图案化金属层；
切割该晶圆以及该可挠性重配置线路薄膜以使所述多个第一芯片彼此分离，并且使所述多个重配置线路图案彼此分离；
将其中一个第一芯片设置于承载器上，并使该第一芯片的该主动表面朝向该承载器；
设置电子组件于该第一芯片上的该重配置线路图案上；以及
通过多个连接端子电性连接该电子组件与该承载器。
2.如权利要求1所述的芯片封装工艺，其特征在于，将该离型膜与各该第一芯片分离的步骤包括：
通过顶针推顶该基膜，以减少其中一个第一芯片与该离型膜的接合面积；以及
拾取被该顶针推顶的第一芯片。
3.如权利要求1所述的芯片封装工艺，其特征在于，该第一芯片通过倒装焊的方式设置于该承载器上。
4.如权利要求1所述的芯片封装工艺，其特征在于，该电子组件包括多个焊球，重配置线路图案包括多个焊垫，以分别与所述多个焊球接合，而该承载器包括多个接垫，该电子组件通过所述多个焊球、该重配置线路图案的所述多个焊垫、所述多个连接端子以及所述多个接垫与该承载器电性连接。
5.如权利要求4所述的芯片封装工艺，其特征在于，通过多个连接端子电性连接该电子组件与该承载器的步骤包括：
分别形成多个第一端点于所述多个接垫上；
分别形成多个第二端点于该重配置线路图案的所述多个焊垫上；以及
以多个导电材由所述多个第一端点分别连接至所述多个第二端点而形成所述多个连接端子。
6.如权利要求1所述的芯片封装工艺，其特征在于，该电子组件包括第二芯片、内存或被动组件。
7.一种芯片封装，其特征在于，包括：
承载器；
第一芯片，设置于该承载器上并具有主动表面以及相对该主动表面的背面，该主动表面朝向该承载器，且该第一芯片上设置有多个焊垫；
可挠性重配置线路图案，设置于该第一芯片的该背面上，该可挠性重配置线路图案的边缘与该第一芯片的边缘实质上切齐，且该可挠性重配置线路图案对应所述多个焊垫而设置，其中该可挠性重配置线路图案包括可挠性基材以及图案化金属层，该可挠性基材配置于该图案化金属层以及该第一芯片之间；
电子组件，设置于该可挠性重配置线路图案上；以及
多个连接端子，分别电性连接该电子组件与该承载器。
8.如权利要求7所述的芯片封装，其特征在于，该电子组件更包括多个焊球，重配置线路图案包括多个焊垫，分别与所述多个焊球接合，该承载器更包括多个接垫，该电子组件通过所述多个焊球、该重配置线路图案的所述多个焊垫、所述多个连接端子以及所述多个接垫与该承载器电性连接。
9.如权利要求8项所述的芯片封装，其特征在于，各该连接端子包括第一端点、第二端点以及焊线，各该第一端点设置于对应的接垫上，各该第二端点设置于对应的该重配置线路图案的所述多个焊垫上，各该焊线由对应的第一端点连接至对应的第二端点。
10.如权利要求7所述的芯片封装，其特征在于，该电子组件包括第二芯片、内存或被动组件。
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