CN101866895A - 芯片结构及其形成方法 - Google Patents

Abstract

一种芯片结构，包括一晶粒、一第一绝缘层、一导电层、一凹口(notch)及一第一线路图案。晶粒具有一上表面、一下表面及一侧面，晶粒具有至少一接垫，至少一接垫形成于上表面上，侧面连接上表面与下表面。第一绝缘层形成于下表面。导电层形成于第一绝缘层上。凹口形成于侧面上，并且从上表面延伸至导电层的下表面。第一线路图案具有一走线，部分的走线形成于上表面，并电性连接至对应的接垫，部分的走线形成于凹口上，并与导电层电性连接。

Description

芯片结构及其形成方法

技术领域

本发明是有关于一种芯片结构及其形成方法，且特别是有关于一种提高晶圆使用率的芯片结构及其形成方法。

背景技术

传统的芯片级封装是将晶粒先自晶圆上切割下来，再进行封装(利用胶体)和测试。封装后的芯片体积约比裸晶体积增加了20％。而晶圆级封装则是先在整片晶圆上进行封装和测试，然后才切割成一个个的芯片封装结构，因此封装后的芯片结构体积即约等同于晶粒的原尺寸。因此使用晶圆级的封装方式，明显地芯片尺寸可以比芯片级封装小，更可符合可携式产品轻薄短小的特性需求。

对于一个传统晶圆级芯片组件而言，其线路分布(Layout)主要是分布在晶圆的上、下表面，上、下表面的线路的电性连接则一般是以贯穿通孔(via hole)再配合电镀的方式完成。

然而，贯穿通孔占位了晶圆的一部分面积，使得晶圆的使用率受限。而且，线路的分布也会因贯穿通孔于晶圆中的配置位置而受到限制。因此贯穿通孔的使用也增加了线路在设计上的复杂度。

发明内容

有鉴于此，本发明就是在提供一种芯片结构及其形成方法，在芯片结构的侧面形成多个电性连接晶粒的上表面的线路与下表面的线路的凹口。本发明可以更有效节省晶圆的空间，使得晶圆上的芯片尺寸得以缩小，晶圆的使用率得以提高。

根据本发明的一方面，提出一种芯片结构，包括一晶粒、一第一绝缘层、一导电层、一凹口及一第一线路图案。晶粒具有一上表面、一下表面及一侧面，晶粒具有至少一接垫，至少一接垫形成于上表面上，侧面连接上表面与下表面。第一绝缘层形成于下表面。导电层形成于第一绝缘层上。凹口形成于侧面上，并且从上表面延伸至导电层的下表面。第一线路图案具有一走线，部份的走线形成于上表面，并电性连接至对应的接垫，部份的走线形成于凹口上，并与导电层电性连接。

根据本发明的另一方面，提出一种芯片结构形成方法。芯片结构形成方法包括，提供一晶圆，晶圆具有一上表面、一下表面，晶圆具有至少一接垫，至少一接垫形成于上表面上；形成一第一绝缘层于下表面；形成一导电层于第一绝缘层；形成至少一凹口于上表面，凹口并从上表面延伸至导电层的下表面；形成一第一线路图案于上表面与凹口，第一线路图案具有一走线，部份的走线形成于上表面，并电性连接至对应的接垫，部份的走线形成于凹口上，并与导电层电性连接；以及，切割晶圆为多个芯片结构，并使切割路径经过至少一凹口，以使凹口在切割后露出于此些芯片结构的至少一者的一侧面，侧面连接上表面与下表面。

为让本发明的上述内容能更明显易懂，下文特举一较佳实施例，并配合附图，作详细说明如下：

附图说明

图1绘示依照本发明较佳实施例的芯片结构形成方法的流程图。

图2A绘示的具有至少一接垫的晶圆的俯视图。

图2B绘示图2A中晶圆沿着2B-2B’的前视图。

图3A绘示承载于载体上的晶圆的俯视图。

图3B绘示图3A中晶圆沿着3B-3B’之前视图。

图4A绘示的形成有凹口的晶圆的俯视图。

图4B绘示图4A中晶圆沿着4B-4B’的前视图。

图4C绘示图4B中局部D的放大示意图。

图5A绘示的形成有第一线路图案的晶圆的俯视图。

图5B绘示图5A中晶圆沿着5B-5B’的剖视图。

图6绘示的移除载体后的晶圆的示意图。

图7绘示的形成有第二线路图案的晶圆的示意图。

图8绘示的形成有晶粒保护层的晶圆的示意图。

图9绘示的形成有金属层与锡球的晶圆的示意图。

图10绘示的切割后的晶圆的示意图。

主要组件符号说明

302：晶圆

303：接垫保护膜

304：上表面

306：下表面

308：接垫

310：第一绝缘层

312：导电层

314：载体

316：凹口

317：第二绝缘层

318：第一线路图案

320：走线

322：第二线路图案

324：晶粒保护层

326：第一部份

328：开口

330：第二部份

332：金属层

334：锡球

336：芯片结构

338：侧面

具体实施方式

本发明揭露一种种芯片结构，包括一晶粒、一第一绝缘层、一导电层、一凹口及一第一线路图案。一晶粒具有一上表面、一下表面及一侧面。晶粒具有至少一接垫(Pad)。此至少一接垫形成于上表面上。侧面连接上表面与下表面。第一绝缘层形成于下表面。导电层形成于第一绝缘层上。凹口形成于侧面上，并且从上表面延伸至导电层的下表面。而第一线路图案具有一走线。部份的走线形成于上表面，并电性连接至对应的接垫，部份的走线形成于凹口上，并与导电层电性连接。兹举一实施例说明如下。

请参照图1，其绘示依照本发明较佳实施例的芯片结构形成方法的流程图。首先，请同时参照图2A及图2B所示，图2A绘示的具有至少一接垫的晶圆的俯视图，图2B绘示图2A中晶圆沿着2B-2B’的前视图。

于步骤102中，提供一晶圆302，晶圆302具有一上表面304、一下表面306，晶圆302具有至少一接垫308，接垫308形成于上表面304上。此外，为了降低接垫受外界的侵蚀及提供接垫之间的绝缘保护，晶圆302更具有一接垫保护膜303，形成于上表面304，接垫保护膜303露出接垫308。

接着，请同时参照图3A及图3B，图3A绘示承载于载体上的晶圆的俯视图，图3B绘示图3A中晶圆沿着3B-3B’之前视图。于步骤104中，形成一第一绝缘层310于下表面306。

再来，请再参照图3B，于步骤106中，形成一导电层312于第一绝缘层310。第一绝缘层310位于晶圆302与导电层312之间。然后，使用一载体(carrier)314来承载晶圆312。此时，形成有导电层312与第一绝缘层310的晶圆302置放于载体314上。

再来，请同时参照图4A及图4B，图4A绘示的形成有凹口的晶圆的俯视图，图4B绘示图4A中晶圆沿着4B-4B’的前视图。于步骤108中，形成至少一凹口316于上表面304，凹口316并从上表面304延伸至导电层312的下表面。图4B的凹口例如是经由蚀刻、激光、或使用切割刀片切割的方式形式。

此外，请同时参照图4C，其绘示图4B中局部D的放大示意图。如图4C所示，之后，接着形成一第二绝缘层317于凹口316的表面上。其中，第二绝缘层317例如采用电泳沉积(Electrophoretic Deposition，EPD)法完成。第二绝缘层317的材质例如为氮化硅层或二氧化硅层。

再来，请同时参照图5A及图5B，图5A绘示的形成有第一线路图案的晶圆的俯视图，图5B绘示图5A中晶圆沿着5B-5B’的剖视图。于步骤110中，形成一第一线路图案318于上表面304与凹口316，第一线路图案318具有一走线320，部份的走线320形成于上表面304，并电性连接至对应的接垫308，部份的走线320形成于凹口316上，并与导电层312电性连接。其中，走线320可以填满整个凹口316，也可以薄层的形式形成于凹口316的表面上。本实施例以薄层方式成于凹口的表面上为例作说明。另外，形成第一线路的方式可以采用全加成法完成。

此外，为了于导电层312上制作线路图案，必须先将载体314移除。请参照图6，其绘示的移除载体后的晶圆的示意图。于图1的步骤110之后，芯片结构形成方法更包括移除载体314，以及平整化导电层312的与载体314的连接面。其中，平整化的方法可采用化学方式或等离子技术完成。平整化可以去除载体在移除后于导电层上留下的毛边，以提供后续的工艺中较佳的工艺环境。

此外，请参照图7，其绘示形成有第二线路图案的晶圆的示意图。于平整化载体的步骤后，芯片结构形成方法更包括图案化导电层312，使导电层212具有一第二线路图案322。

此外，请参照图8，其绘示形成有晶粒保护层的晶圆的示意图。于图案化导电层的步骤后，芯片结构形成方法更包括形成一晶粒保护层324，晶粒保护层324覆盖晶圆302、第一线路图案318，凹口316及导电层312的一第一部份326，晶粒保护层324具有一开口328，开口328露出导电层312的一第二部份330。

此外，请参照图9，其绘示形成有金属层与锡球的晶圆的示意图。于形成晶粒保护层的步骤后，芯片结构形成方法更包括形成一金属层332于导电层312的第二部份330上(第二部份330绘示于图8)；以及形成一锡球334于金属层332上。其中，金属层332用以加强了锡球334的附着力。经由锡球334的形成，使得第一线路图案318与导电层312上的第二线路图案322(第二线路图案322绘示于图7)得以与外界电性连接。

然后，请参照图10，其绘示的切割后的晶圆的示意图。于图1的步骤112中，切割晶圆为多个芯片结构336，并使切割路径经过凹口316，以使凹口316在切割后露出于此些晶粒336至少一者的一侧面338，侧面338连接上表面304与下表面306。

本发明上述实施例所揭露的芯片结构及其形成方法，本发明于芯片结构的侧面制作导通上、下表面线路的凹口，提供了额外的垂直方向的电性连接的路径，更有效节省晶圆空间，使得晶圆的使用率提高。本发明更具有厚度薄、成本低、低输入输出接垫数目的优点。本发明亦适合将两个芯片结构堆栈，以产生堆栈式封装层叠(Package-on-package，PoP)的应用。

综上所述，虽然本发明已以一较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视后附的权利要求书所界定者为准。

Claims (12)

1.一种芯片结构，包括：

一晶粒，具有一上表面、一下表面及一侧面，该晶粒具有至少一接垫(Pad)，该至少一接垫形成于该上表面上，该侧面连接该上表面与该下表面；

一第一绝缘层，形成于该下表面；

一导电层，形成于该第一绝缘层上；

一凹口(notch)，是形成于该侧面上，并且从该上表面延伸至该导电层的下表面；以及

一第一线路图案，该第一线路图案具有一走线，部份的该走线形成于该上表面，并电性连接至对应的该接垫，部份的该走线形成于该凹口上，并与该导电层电性连接。

2.如权利要求1所述的芯片结构，其中该晶粒更具有一接垫保护膜，形成于该上表面，该接垫保护膜露出该至少一接垫。

3.如权利要求1所述的芯片结构，更包括：

一第二绝缘层，形成于该凹口中，并介于该晶粒的该侧面与该走线之间。

4.如权利要求1所述的芯片结构，更包括：

一晶粒保护层，具有一开口，该晶粒保护层覆盖该晶粒、该第一线路图案、该凹口及该导电层的一第一部份，该开口露出该导电层的一第二部份。

5.如权利要求4所述的芯片结构，更包括：

一金属层，形成于该导电层的该第二部份上；以及

一锡球，形成于该金属层上。

6.一种芯片结构的形成方法，包括：

(a)提供一晶圆，该晶圆具有一上表面、一下表面，该晶圆更具有至少一接垫，该至少一接垫形成于该上表面上；

(b)形成一第一绝缘层于该下表面；

(c)形成一导电层于该第一绝缘层；

(d)形成至少一凹口，该凹口从该上表面延伸至该导电层的下表面；

(e)形成一第一线路图案于该上表面与该凹口上，该第一线路图案具有一走线，部份的该走线形成于该上表面，并电性连接至对应的该接垫，部份的该走线形成于该凹口上，并与该导电层电性连接；以及

(f)切割该晶圆为数个芯片结构，并使切割路径经过该至少一凹口，以使该至少一凹口在切割后露出于该些芯片结构的至少一者的一侧面，该侧面连接该上表面与该下表面。

7.如权利要求6所述的芯片结构的形成方法，其中该步骤(a)中，该晶圆更具有一接垫保护膜，形成于该上表面，该接垫保护膜露出该至少一接垫。

8.如权利要求6所述的芯片结构的形成方法，其中于该步骤(d)之后，步骤(e)之前，该方法更包括：

(d1)形成一第二绝缘层于该凹口的表面上。

9.如权利要求8所述的芯片结构的形成方法，其中该步骤(d1)采用一电泳沉积(Electrophoretic Deposition，EPD)方法完成。

10.如权利要求9所述的芯片结构的形成方法，其中于该步骤(e)与步骤(f)之间，该方法更包括：

(e1)移除该载体；以及

(e2)平整化该导电层的与该载体的连接面。

11.如权利要求10所述的芯片结构的形成方法，其中该步骤(e2)采用化学方式或等离子技术完成。

12.如权利要求11所述的芯片结构的形成方法，其中于该步骤(e2)后，该方法更包括：

(e3)图案化该导电层，使该导电层具有一第二线路图案。

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