CN104752325A - 半导体器件及其形成方法、提高晶圆切割成品率的方法 - Google Patents

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Abstract

一种半导体器件及其形成方法、提高晶圆切割成品率的方法，其中半导体器件的形成方法包括：提供晶圆，晶圆分为多个芯片区、和位于相邻两芯片区之间的切割道；在晶圆上形成层间介质层；在层间介质层中形成对应芯片区的多层互连金属层和多层插塞层，相邻两层互连金属层之间通过插塞层电连接；在层间介质层中形成对应切割道的多层伪插塞层，每层伪插塞层包括多个伪插塞。在沿切割道切割半导体器件时，切割道位置产生的应力主要作用在伪插塞上，芯片区的层间介质层部分和其中的插塞层不会受到应力或仅受到较小应力，防止芯片区的层间介质层部分和其中的插塞层断裂，确保芯片区的互连金属层和插塞层的互连性能良好。这显著提高了晶圆切割成品率。

Description

半导体器件及其形成方法、提高晶圆切割成品率的方法
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体器件及其形成方法、提高晶圆切割成品率的方法。
背景技术
在半导体制程中，通常是将形成有集成电路的晶圆切割成一个个芯片，然后将这些芯片做成功能不同的半导体封装结构。
参照图1，图1为晶圆的俯视图，晶圆由多个芯片10组成，而相邻两芯片10之间以切割道（scribe line）11相隔。每个芯片10为通过沉积、微影、刻蚀、掺杂及热处理等工艺，在基底上形成器件结构、互连结构以及焊垫等。之后，沿切割道11将晶圆切割为多个独立的芯片10，因此在对应切割道11位置处不存在功能性元件，一般仅包括位于基底上的层间介质层。
在现有技术中，参照图1、图2，在晶圆上形成有包围芯片10的密封环（sealring）12，密封环12包括位于层间介质层13中的多层金属层14、和电连接相邻两金属层14的插塞层15，切割道11位于相邻两密封环12之间，密封环12可以阻挡水气渗透或例如含酸物、含碱物或污染源的扩散的化学损害，起到保护芯片10的作用。
在对晶圆进行切割时，是由晶圆正面向晶圆背面方向进行切割，使一个个芯片分离。在切割过程中，切割道附近的层间介质层部分会承受应力。随着集成电路的集成度提高，在一片晶圆上要求制作的芯片数量越来越多，切割道的宽度也越来越窄，由最初的200μm变为现有的80μm以下。随着切割道变窄，切割道附近的层间介质层部分所承受的应力越来越大，而出现裂缝，严重的裂缝会延伸到相邻的密封环，甚至延伸到芯片中。这会使得密封环的保护作用丧失，芯片在封装结构中易受损，芯片性能和使用寿命下降。另外，若裂缝延伸到芯片中，会破坏其中的互连结构，互连结构中的插塞层断裂，互连结构中信号传输通道断开，造成芯片失效，例如芯片的某些功能不能正常工作或芯片的性能达不到设计的要求。也就是，现有的晶圆切割成品率较低。
发明内容
本发明解决的问题是，现有的晶圆切割成品率较低。。
为解决上述问题，本发明提供一种半导体器件的形成方法，该半导体器件的形成方法包括：
提供晶圆，所述晶圆分为多个芯片区、和位于相邻两芯片区之间的切割道；
在所述晶圆上形成层间介质层；
在所述层间介质层中形成对应所述芯片区的多层互连金属层和多层插塞层，相邻两层互连金属层之间通过插塞层电连接；
在所述层间介质层中形成对应所述切割道的多层伪插塞层，每层伪插塞层包括多个伪插塞。
可选地，每层伪插塞层包括沿所述切割道长度方向的多个伪插塞组，每个伪插塞组包括切割道宽度方向上的多个相互隔开的伪插塞。
可选地，在相邻两层伪插塞层中，其中一伪插塞层的伪插塞和另一伪插塞层的伪插塞一一相对。
可选地，在每层伪插塞层的相邻两个伪插塞组中，其中一个伪插塞组的多个伪插塞、和另一个伪插塞组的多个伪插塞一一相对。
可选地，在相邻两层伪插塞层中，其中一伪插塞层的伪插塞和另一伪插塞层的伪插塞交错相对。
可选地，所述伪插塞层和同层的插塞层在同一步骤中形成。
可选地，在所述层间介质层中形成包围对应所述芯片区的多层互连金属层和插塞层的密封环，所述切割道位于相邻两密封环之间。
可选地，所述插塞和伪插塞的材料为钨或铜。
本发明还提供一种半导体器件，该半导体器件包括：
晶圆，所述晶圆分为多个芯片区、和相邻两芯片区之间的切割道；
位于所述晶圆上的层间介质层；
位于所述层间介质层中对应芯片区的多层互连金属层和多层插塞层，相邻两互连金属层之间通过插塞层电连接；
位于所述层间介质层中对应所述切割道的多层伪插塞层，每层伪插塞层包括多个伪插塞。
可选地，每层伪插塞层包括沿所述切割道长度方向的多个伪插塞组，每个伪插塞组包括切割道宽度方向上的多个相互隔开的伪插塞。
可选地，在相邻两层伪插塞层中，其中一伪插塞层的伪插塞和另一伪插塞层的伪插塞一一相对。
可选地，在每层伪插塞层的相邻两个伪插塞组中，其中一个伪插塞组的多个伪插塞、和另一个伪插塞组的多个伪插塞一一相对。
可选地，在相邻两层伪插塞层中，其中一伪插塞层的伪插塞和另一伪插塞层的伪插塞交错相对。
可选地，每层插塞层和一层伪插塞层同层。
可选地，还包括：位于所述层间介质层中，且包围对应所述芯片区的多层互连金属层和插塞层的密封环，所述切割道位于相邻两密封环之间。
本发明还提供一种提高晶圆切割成品率的方法，该提高晶圆切割成品率的方法包括：
提供前述任一所述的半导体器件；
沿所述切割道，由所述层间介质上表面切割所述半导体器件至所述晶圆的背面，形成多个芯片。
可选地，在切割所述半导体器件之前，对晶圆背面进行减薄处理。
与现有技术相比，本发明的技术方案具有以下优点：
在层间介质层中形成对应所述切割道的多层伪插塞层，每层伪插塞层包括多个伪插塞。多层伪插塞层位于切割道上，在沿切割道切割半导体器件时，切割道位置产生的应力主要作用在伪插塞上，芯片区的层间介质层部分和其中的插塞层不会受到应力或仅受到较小应力，防止芯片区的层间介质层部分和其中的插塞层断裂，确保芯片区的互连金属层和插塞层的互连性能良好。这显著提高了晶圆切割成品率。
附图说明
图1是现有技术的形成有芯片的晶圆的俯视图；
图2是现有技术的形成有密封环的晶圆的剖面结构示意图；
图3～图5是本发明具体实施例的半导体器件在形成过程中的示意图；
图6是本发明另一实施例的半导体器件中，在切割道位置产生的裂缝在层间介质层中延伸的路径示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
参照图3，提供晶圆100，所述晶圆100分为多个芯片区I、和位于相邻两芯片区I之间的切割道II。切割道II为后续晶圆切割位置。
在芯片区I形成有位于晶圆中的器件结构，该器件结构为功能器件，可实现特定功能。而在切割道II位置的晶圆中并没有形成任何功能器件。
在具体实施例中，晶圆100可以为硅晶圆，也可以是锗、锗硅、砷化镓晶圆或绝缘体上硅晶圆。本领域的技术人员可以根据需要选择晶圆，因此晶圆的类型不应限制本发明的保护范围。本实施例中的晶圆100选择硅晶圆，因为在硅晶圆上实施本技术方案要比在上述其他晶圆上实施本技术方案的成本低。
继续参照图3，在晶圆100上形成层间介质层101，层间介质层101覆盖晶圆100和器件结构。
在本实施例中，层间介质层101的材料为氧化硅，使用化学气相沉积形成层间介质层101。
参照图4、图5，图4是俯视图，图5是沿图4所示的AA方向的剖面结构示意图，在层间介质层101中形成对应芯片区I的多层互连金属层102和多层插塞层103，相邻两层互连金属层102之间通过插塞层103电连接；
在层间介质层101中形成对应切割道II的多层伪插塞层113，每层伪插塞层113包括多个伪插塞133。
多层伪插塞层113在切割道上，在后续沿切割道切割半导体器件时，切割刀具从伪插塞层位置切下，切割道位置产生的应力主要作用在伪插塞层上，芯片区的层间介质层部分和其中的插塞层不会受到应力作用或仅受到较小应力作用，防止芯片区的层间介质层部分和其中的插塞层断裂，确保芯片区的互连金属层和插塞层的互连性能较佳，保持芯片的良好性能。这显著提高了晶圆切割成品率。
在具体实施例中，沿切割道II长度方向的多个伪插塞组123，每个伪插塞组123包括切割道II宽度方向上的多个相互隔开的伪插塞133。这样，可保证在切割道的各个方向上均布有伪插塞，对切割道附近的应力形成更有效阻挡。
在具体实施例中，在相邻两层伪插塞层113中，其中一层伪插塞层113中的多个伪插塞133、和另一层伪插塞层113的多个伪插塞133一一相对。这样，在沿切割道切割时，可防止在相邻两层伪插塞层113之间产生裂缝。
进一步地，在每层伪插塞层113的相邻两个伪插塞组123中，其中一个伪插塞组123的多个伪插塞133、和另一个伪插塞组123的多个伪插塞133一一相对。这样，在沿切割道切割时，对每层伪插塞层113，位于切割道同一侧的所有伪插塞组123部分均受到等同的应力作用。
在本实施例中，伪插塞层113和同层的插塞层103为在不同步骤中分别形成。在其他实施例中，伪插塞层和同层的插塞层还可在同一步骤中形成。具体地，伪插塞层和插塞层的形成方法包括：
在层间介质层上形成光刻胶层；
对所述光刻胶层进行图形化，图形化后的光刻胶层定义插塞层和伪插塞层的位置；
以图形化后的光刻胶层为掩模，刻蚀层间介质层形成对应芯片区的通孔、和对应切割道的伪通孔；
去除图形化后的光刻胶层；
形成导电层，导电层的材料为钨或铜，在本实施例中，导电层的材料为铜，具有更好的信号传输品质，具体使用化学气相沉积或物理气相沉积形成导电层，导电层覆盖层间介质层、填充满通孔和伪通孔；
使用化学机械研磨或回刻蚀，去除层间介质层上的导电层部分，通孔中剩余的导电层部分作伪插塞层，伪通孔中剩余的导电层部分作为伪插塞层。
在形成插塞层后，在层间介质层上形成互连金属层，所述互连金属层和插塞层电连接。
在其他实施例中，还可以是：伪插塞层和插塞层不在同一层，或者伪插塞层的深度和插塞层的深度也可不相等。
在具体实施例中，在形成多层互连金属层和多层插塞层时，还形成包围对应芯片区的多层互连金属层和多层插塞层的密封环（图中未示出），切割道II将位于相邻两密封环之间。其中，密封环包括多层金属层和多层插塞层，密封环的金属层可以和同层的互连金属层在同一步骤中形成，密封环的插塞层可以和同层的芯片区的插塞层在同一步骤中形成。密封环用于保护芯片区免受污染。
本发明实施例还提供另一种半导体器件的形成方法。
参照图6，在本实施例中，在相邻两层伪插塞层213中，其中一层伪插塞层213的伪插塞233和另一伪插塞层213的伪插塞233交错相对，也就是，其中一层伪插塞层213的伪插塞233和另一伪插塞层213的伪插塞233不是一一相对，而是相互错开，其中一层伪插塞层213的伪插塞233和另一个伪插塞层213的两伪插塞233之间的空隙相对。
这样，如果切割道位置的层间介质层部分出现裂缝，裂缝会在层间介质层内延伸。参照图6，以在第四层伪插塞层产生裂缝为例，在裂缝产生后，一般会有三条延伸路径：逐渐向上延伸（路径A）、在平行于芯片正面方向延伸（路径B）、逐渐向下延伸（路径C）。当裂缝沿路径A延伸时，会受到第五层伪插塞层的阻挡；当裂缝沿着路径B延伸时，会受到第四层伪插塞层的阻挡；当裂缝沿着路径C延伸时，受到第三伪插塞层的阻挡。这样，裂缝无法继续在层间介质层内延伸，裂缝不会延伸至相邻的密封环和芯片区，避免了芯片区的层间介质层部分和其中的插塞层断裂，确保芯片区的互连金属层和插塞层的互连性能较佳，保持芯片的良好性能。这显著提高了晶圆切割成品率。
在本实施例中，设置同层的伪插塞层中，每两个伪插塞组成一个伪插塞对。相邻两层伪插塞层中，其中一伪插塞层的伪插塞对和另一伪插塞层的伪插塞对交错相对。相比单个伪插塞，伪插塞对能更有效阻挡裂缝延伸。
本发明实施例还提供一种提高晶圆切割成品率的方法。
在本实施例中，晶圆切割成品率的方法包括：
提供前述实施例的任意半导体器件；
沿切割道，由层间介质层上表面切割半导体器件至晶圆的背面，将晶圆分割成多个芯片。
在具体实施例中，在切割半导体器件之前，使用化学机械研磨，对晶圆背面进行减薄处理。
在切割过程中，多层伪插塞层可阻挡切割过程在层间介质层中可能产生的裂缝，向切割道两侧的芯片区延伸，保证得到的芯片性能稳定，提高晶圆切割成品率。
本发明实施例还提供一种半导体器件。
参照图4、图5，该半导体器件包括：
晶圆100，晶圆100分为多个芯片区I、和相邻两芯片区I之间的切割道II；
位于所述晶圆100上的层间介质层101；
位于所述层间介质层101中对应芯片区I的多层互连金属层102和多层插塞层103，相邻两互连金属层103之间通过插塞层102电连接；
位于层间介质层101中对应切割道II的多层伪插塞层113，每层伪插塞层113包括多个伪插塞133。
在具体实施中，每层伪插塞层113包括沿所述切割道长度方向的多个伪插塞组123，每个伪插塞组123包括切割道宽度方向上的多个相互隔开的伪插塞133。
在具体实施例中，在相邻两层伪插塞层113中，其中一层伪插塞层113的多个伪插塞133、和另一层伪插塞层113中的多个伪插塞133一一相对。
在具体实施例中，在每层伪插塞层113的相邻两个伪插塞组123中，其中一个伪插塞组123的多个伪插塞133、和另一个伪插塞组123的多个伪插塞133一一相对。
在具体实施例中，半导体器件还包括：位于层间介质层101中，且包围对应芯片区I的多层互连金属层102和插塞层103的密封环，所述切割道位于相邻两密封环之间。
本发明还提供另一种半导体器件。
参照图6，在相邻两层伪插塞层213中，其中一层伪插塞层213的伪插塞233和另一伪插塞层213的伪插塞233交错相对。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (17)

1.一种半导体器件的形成方法，其特征在于，包括：
提供晶圆，所述晶圆分为多个芯片区、和位于相邻两芯片区之间的切割道；
在所述晶圆上形成层间介质层；
在所述层间介质层中形成对应所述芯片区的多层互连金属层和多层插塞层，相邻两层互连金属层之间通过插塞层电连接；
在所述层间介质层中形成对应所述切割道的多层伪插塞层，每层伪插塞层包括多个伪插塞。
2.如权利要求1所述的半导体器件的形成方法，其特征在于，每层伪插塞层包括沿所述切割道长度方向的多个伪插塞组，每个伪插塞组包括切割道宽度方向上的多个相互隔开的伪插塞。
3.如权利要求2所述的半导体器件的形成方法，其特征在于，在相邻两层伪插塞层中，其中一伪插塞层的伪插塞和另一伪插塞层的伪插塞一一相对。
4.如权利要求3所述的半导体器件的形成方法，其特征在于，在每层伪插塞层的相邻两个伪插塞组中，其中一个伪插塞组的多个伪插塞、和另一个伪插塞组的多个伪插塞一一相对。
5.如权利要求2所述的半导体器件的形成方法，其特征在于，在相邻两层伪插塞层中，其中一伪插塞层的伪插塞和另一伪插塞层的伪插塞交错相对。
6.如权利要求1所述的半导体器件的形成方法，其特征在于，所述伪插塞层和同层的插塞层在同一步骤中形成。
7.如权利要求1所述的半导体器件的形成方法，其特征在于，在所述层间介质层中形成包围对应所述芯片区的多层互连金属层和插塞层的密封环，所述切割道位于相邻两密封环之间。
8.如权利要求1所述的半导体器件的形成方法，其特征在于，所述插塞和伪插塞的材料为钨或铜。
9.一种半导体器件，其特征在于，包括：
晶圆，所述晶圆分为多个芯片区、和相邻两芯片区之间的切割道；
位于所述晶圆上的层间介质层；
位于所述层间介质层中对应芯片区的多层互连金属层和多层插塞层，相邻两互连金属层之间通过插塞层电连接；
位于所述层间介质层中对应所述切割道的多层伪插塞层，每层伪插塞层包括多个伪插塞。
10.如权利要求9所述的半导体器件，其特征在于，每层伪插塞层包括沿所述切割道长度方向的多个伪插塞组，每个伪插塞组包括切割道宽度方向上的多个相互隔开的伪插塞。
11.如权利要求10所述的半导体器件，其特征在于，在相邻两层伪插塞层中，其中一伪插塞层的伪插塞和另一伪插塞层的伪插塞一一相对。
12.如权利要求11所述的半导体器件，其特征在于，在每层伪插塞层的相邻两个伪插塞组中，其中一个伪插塞组的多个伪插塞、和另一个伪插塞组的多个伪插塞一一相对。
13.如权利要求10所述的半导体器件，其特征在于，在相邻两层伪插塞层中，其中一伪插塞层的伪插塞和另一伪插塞层的伪插塞交错相对。
14.如权利要求9所述的半导体器件，其特征在于，每层插塞层和一层伪插塞层同层。
15.如权利要求9所述的半导体器件，其特征在于，还包括：位于所述层间介质层中，且包围对应所述芯片区的多层互连金属层和插塞层的密封环，所述切割道位于相邻两密封环之间。
16.一种提高晶圆切割成品率的方法，其特征在于，包括：
提供权利要求9～15任一项所述的半导体器件；
沿所述切割道，由所述层间介质上表面切割所述半导体器件至所述晶圆的背面，形成多个芯片。
17.如权利要求16所述的提高晶圆切割成品率的方法，其特征在于，在切割所述半导体器件之前，对晶圆背面进行减薄处理。
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