CN109461717A - 一种晶圆及其形成方法、等离子体裂片方法 - Google Patents

一种晶圆及其形成方法、等离子体裂片方法 Download PDF

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Abstract

本发明提供了一种晶圆及其形成方法、等离子体裂片方法，所述晶圆包括：半导体基底，所述半导体基底上具有若干个芯片区，相邻芯片区之间设置有划片道；形成于所述半导体基底上的介质层；以及形成于所述半导体基底上且位于所述介质层中的金属互连结构以及虚拟互连结构，所述金属互连结构位于所述芯片区中，所述虚拟互连结构位于相邻两芯片区之间的划片道上，其中，每一所述虚拟互连结构包括沿所述划片道的宽度方向排列的两个虚拟互连单元，所述两个虚拟互连单元共同作为等离子裂片时的自对准结构。通过在相邻两芯片区之间的划片道上设计两个虚拟互连单元，并以此作为等离子裂片时的自对准结构，有利于提高晶圆面积的利用率，降低成本。

Description

一种晶圆及其形成方法、等离子体裂片方法
技术领域
本发明涉及集成电路制造领域，特别涉及一种晶圆及其形成方法、等离子体裂片方法。
背景技术
集成电路在晶圆之上形成，通常使用掺杂、淀积、光刻和刻蚀等工艺处理形成于晶圆之上的半导电性、导电性或绝缘性的材料层以形成集成电路。每个晶圆经处理而形成数量庞大且包含有集成电路的单个区域，这些区域又称为芯片(die)。
发明人研究发现，在现有技术中分割晶圆(即裂片)的三种方式(激光裂片、刀片裂片，以及等离子体裂片)中都预留一定加工区域，例如，现有的等离子体刻蚀分割需要预留20μm以上的宽度才能完成裂片，激光需要预留40μm以上的宽度才能完成裂片，刀片的刀刃则需要50μm以上的宽度才能完成裂片，从而不至于损伤到芯片并较为顺利的实现分离。由于晶圆本身的尺寸是相对确定的，晶圆需要预留的加工区域往往会占据不少面积，从而降低了利用率，使单片晶圆上芯片的数量因此减少。
发明人还发现，现有的等离子体刻蚀裂片使用的光刻胶图案作为掩模，使得IMD(Inter Metal Dielectric，层间金属介质层)的沟槽开口处呈现上大下小的倒梯形形貌，导致IMD表面开口的尺寸大于定义尺寸，特别是，当刻蚀深度越深时，即，刻蚀时间增加时，IMD表面开口尺寸就越大，即，芯片金属互连层的顶层的金属的介质壁越薄，存在裂片后芯片可靠性降低的隐患，其不利于晶圆面积利用率的进一步提高。
发明内容
本发明的目的之一在于，提供一种晶圆，以提供可以用于裂片时自对准刻蚀的自对准结构，并可以提高晶圆面积的利用率，降低了成本。
本发明的再一目的在于，提供一种等离子裂片方法，以缩小裂片时第一沟槽在沿划片道宽度方向的尺寸。
为了实现上述技术目的，本发明提供了一种晶圆，包括：
半导体基底，所述半导体基底上具有若干个芯片区，相邻芯片区之间设置有划片道，每个所述芯片被相邻的四个划片道密闭包围；形成于所述半导体基底上的介质层；以及形成于所述半导体基底上且位于所述介质层中的金属互连结构以及虚拟互连结构，所述金属互连结构位于所述芯片区中，所述虚拟互连结构位于相邻两芯片区之间的划片道上，其中，每一所述虚拟互连结构包括沿所述划片道的宽度方向排列的两个虚拟互连单元，所述两个虚拟互连单元共同作为等离子裂片时的自对准结构。
可选的，所述两个虚拟互连单元之间的沿所述划片道的宽度方向上的最小距离小于5μm。
可选的，所述虚拟互连单元由若干个层叠设置的虚拟金属互连层通过虚拟插塞相互连接而成，所述金属互连结构由若干个层叠设置的金属互连层通过插塞相互连接而成。
可选的，所述虚拟金属互连层的材质为铜或铝。
可选的，所述虚拟金属互连层的厚度小于等于4μm。
可选的，所述虚拟互连单元的虚拟金属互连层的层数与所述芯片的金属互连层的层数相同。
可选的，每个所述芯片被相邻的所述四个划片道上最靠近所述芯片的四个虚拟互连单元密闭包围。
本发明还提供了一种等离子裂片自对准结构的形成方法，包括：
提供一半导体基底，所述半导体基底上具有若干个芯片区，相邻芯片区之间设置有划片道；以及在所述半导体基底上形成介质层、金属互连结构以及虚拟互连结构，所述金属互连结构位于所述芯片区中，所述虚拟互连结构位于相邻两芯片区之间的划片道上，其中，每一所述虚拟互连结构包括沿所述划片道的宽度方向排列的两个虚拟互连单元，所述两个虚拟互连单元共同作为等离子裂片时的自对准结构。
可选的，所述虚拟互连单元由若干个层叠设置的虚拟金属互连层通过虚拟插塞相互连接而成，所述金属互连结构由若干个层叠设置的金属互连层通过插塞相互连接而成。
可选的，所述虚拟互连单元与所述金属互连结构同时形成。本发明还提供了一种等离子裂片方法，包括：
提供一半导体基底，所述半导体基底上具有若干个芯片区，相邻芯片区之间设置有划片道；在所述半导体基底上形成介质层、金属互连结构以及虚拟互连结构，所述金属互连结构位于所述芯片区中，所述虚拟互连结构位于相邻两芯片区之间的划片道上，其中，每一所述虚拟互连结构包括沿所述划片道的宽度方向排列的两个虚拟互连单元，所述两个虚拟互连单元共同作为等离子裂片时的自对准结构；利用所述虚拟互连结构进行自对准刻蚀以在所述介质层中形成第一沟槽，并沿着所述第一沟槽对所述半导体基底进行等离子体刻蚀以在所述半导体基底中形成第二沟槽；以及对所述半导体基底的背面进行研磨。
可选的，先形成所述第一沟槽和第二沟槽，再对所述半导体基底的背面进行研磨，直至芯片区分离。
可选的，先对所述半导体基底的背面进行研磨，再形成所述第一沟槽和第二沟槽，以使芯片区分离。
可选的，所述自对准刻蚀过程中所述半导体基底与虚拟互连单元的刻蚀选择比大于100:1。
可选的，所述第二沟槽的深度为130μm～170μm。
可选的，所述虚拟互连单元由若干个层叠设置的虚拟金属互连层通过虚拟插塞相互连接而成，所述金属互连结构由若干个层叠设置的金属互连层通过插塞相互连接而成。
可选的，所述第一沟槽的顶部开口尺寸满足如下关系：
a＞b，并且，a＜b+c1+c2；
其中，a是所述第一沟槽的顶部开口尺寸，b是所述两个虚拟互连单元沿所述划片道的宽度方向上的最小距离，c1、c2分别是所述两个虚拟互连单元沿所述划片道的宽度方向上的尺寸。
可选的，利用所述虚拟互连结构进行自对准刻蚀以在所述介质层中形成第一沟槽之前，所述方法还包括：
在所述介质层上形成牺牲层；在所述牺牲层上形成光刻胶层；进行曝光显影工艺图形化所述光刻胶层；以图形化的光刻胶层为掩膜刻蚀所述牺牲层；
利用所述虚拟互连结构进行自对准刻蚀以在所述介质层中形成第一沟槽之后，，所述方法还包括：
去除图形化的光刻胶层。
本发明与现有技术相比具有显著的优点和有益效果，具体表现为：
本发明所提供的一种晶圆及其形成方法、等离子体裂片方法，在相邻两芯片区之间的划片道上形成沿划片道的宽度方向排列的两个虚拟互连单元(即虚拟互连结构)，以两个虚拟互连单元作为等离子裂片时的自对准结构，利用此结构进行自对准刻蚀可以形成裂片宽度较小的第一沟槽，有利于提高晶圆面积利用率，降低了成本，同时避免了因晶圆面积利用率提高时存在的可靠性将低的隐患。
附图说明
图1是本发明实施例的晶圆的示意图；
图2是本发明实施例中的自对准刻蚀后形成第一沟槽的示意图；
图3是本发明实施例中的第二刻蚀后形成第二沟槽的示意图。
附图标识说明：
10-半导体基底；
20-介质层；
30-金属互连结构；31-金属互连层；32-插塞；
40-虚拟互连单元；41-虚拟金属互连层；42-虚拟插塞；
50-第一沟槽；60-第二沟槽。
具体实施方式
如背景技术所述，用于晶圆裂片的三个主要技术为激光裂片、刀片裂片，以及等离子体裂片。发明人研究发现，等离子体分隔晶圆的工艺有两种：刻蚀在研磨之前和刻蚀在研磨之后。
刻蚀在研磨之前的主要步骤是：首先，在晶圆的正面形成牺牲层，牺牲层对芯片具有一定的保护作用；然后，在对形成牺牲层后的晶圆上形成光刻胶，再进行第一刻蚀形成第一沟槽，即对形成牺牲层和光刻胶后的晶圆的介质层的刻蚀，通过第一沟槽将芯片各自独立出来；接着，对第一刻蚀后的晶圆在清除掉牺牲层和光刻胶后，进行第二刻蚀形成第二沟槽，第二刻蚀为深硅刻蚀工艺，即对半导体基底的刻蚀，第二沟槽在第一构槽的槽底；最后，在通过研磨将芯片从第二沟槽的最深处分离。
刻蚀在研磨之后的主要步骤是：首先，从晶圆与载具接触面(即晶圆的背面)进行研磨，直至达到晶圆需求高度为止；然后，在晶圆的正面形成牺牲层；接着，在对形成牺牲层后的晶圆上形成光刻胶，再进行第一刻蚀形成第一沟槽；最后，对第一刻蚀后的晶圆在清除掉牺牲层和光刻胶后，进行第二刻蚀形成第二沟槽，第二刻蚀为深硅刻蚀工艺，第二沟槽在第一构槽的槽底，且第二沟槽的最深处已经被分离。
在上述的刻蚀在研磨之前中，由于光刻胶与晶圆的刻蚀选择比的比值较低，使得晶圆在刻蚀时，第一沟槽开口呈上大下小的倒梯形形状，并且在晶圆刻蚀的需求厚度增加的情况下，刻蚀所需要的时间会延长，第一沟槽开口位置的梯形形状也会随之变大，即第一沟槽开口的尺寸增加，这样很容易造成芯片金属互连层的顶层金属的介质壁太薄，在后续晶圆利用率提高时，由于芯片金属互连层的顶层金属的介质壁进一步的变薄，而引起的芯片的可靠性降低。
基于上述研究，本发明提供了一种晶圆及其形成方法、等离子体裂片方法通过在晶圆的划片道上增加设计了自对准结构进行自对准刻蚀，有利于降低IMD表面开口的尺寸，以提高了晶圆面积利用率提高，降低了成本，同时避免了由于晶圆利用率提高引起的芯片的可靠性降低的隐患。
以下结合附图和具体实施例对本发明的一种晶圆及其形成方法、等离子体裂片方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
图1为本实施例的晶圆的示意图。
如图1所示，本实施例公开了一种晶圆，包括：半导体基底10，所述半导体基底10(例如是硅基底)上具有若干个芯片区(图中未示出)，相邻芯片区之间设置有划片道(图中未示出)；形成于所述半导体基底10上的介质层20。
所述晶圆还包括形成于所述半导体基底上且位于所述介质层中的金属互连结构30以及虚拟互连结构(图中未示出)，所述金属互连结构30位于所述芯片区中，所述金属互连结构30由若干个层叠设置的金属互连层31通过插塞32相互连接而成，本实施例中，所述金属互连结构30例如是由M1、M2……M7，这七层金属互连层31通过插塞32相互连接而成。
所述虚拟互连结构位于相邻两芯片区之间的划片道上，每一所述虚拟互连结构包括沿所述划片道的宽度方向排列的两个虚拟互连单元40，所述两个虚拟互连单元40共同作为等离子裂片时的自对准结构，以该自对准结构进行自对准刻蚀，可以限制自对准刻蚀的沿划片道宽度方向的长度，有利于提高晶圆利用率的再提高，同时还避免了沟槽开口处的芯片顶层的金属互连层的介质壁太薄引起的可靠性降低的隐患。所述两个虚拟互连单元40由若干个层叠设置的虚拟金属互连层41通过虚拟插塞42相互连接而成，例如是虚拟金属互连层41由M1’、M2’……M7’，这7层通过虚拟插塞42相互连接而成。
每个所述芯片被相邻的四个划片道密闭包围，进一步的，每个所述芯片被相邻的所述四个划片道上最靠近所述芯片的四个虚拟互连单元40密闭包围。
所述两个虚拟互连单元40之间的沿所述划片道的宽度方向上的最小距离小于5μm，所述虚拟金属互连层41的厚度小于等于4μm，所述虚拟金属互连层41的材质为铜或铝。所述虚拟互连单元40的虚拟金属互连层41的层数较佳地与所述芯片的金属互连层31的层数相同。
虽然本实施例中的虚拟金属互连层的层数与所述芯片的金属互连层的层数相同，但是实际上，也可以根据实际需要来设定虚拟金属互连层的层数，虚拟金属互连层的层数只需要超过3层即可。
本实施例中，通过在相邻两芯片区之间的划片道上设置虚拟互连结构，该虚拟互连结构包括沿所述划片道的宽度方向排列的两个虚拟互连单元，以这两个虚拟互连单元共同作为等离子裂片时的自对准结构，有利于控制自对准刻蚀时的沟槽宽度，即，使得自对准刻蚀可以形成裂片宽度较小的沟槽，有利于晶圆面积利用率的进一步提高，降低了成本，同时避免了面积利用率提高时存在的可靠性降低的隐患。
请继续参阅图1，本实施例还提供了一种等离子裂片自对准结构的形成方法，包括以下步骤：
提供一半导体基底10，所述半导体基底10上具有若干个芯片区，相邻芯片区之间设置有划片道，所述半导体基底10例如是硅基底；
在所述半导体基底10上形成介质层20、金属互连结构30以及虚拟互连结构，所述金属互连结构30位于所述芯片区中，所述虚拟互连结构位于相邻两芯片区之间的划片道上，其中，每一所述虚拟互连结构包括沿所述划片道的宽度方向排列的两个虚拟互连单元40，所述两个虚拟互连单元40共同作为等离子裂片时的自对准结构。所述虚拟互连单元40由若干个层叠设置的虚拟金属互连层41通过虚拟插塞42相互连接而成，所述金属互连结构30由若干个层叠设置的金属互连层31通过插塞32相互连接而成。所述虚拟互连单元40与所述金属互连结构30同时形成。
图2是本实施例中的自对准刻蚀后形成第一沟槽的示意图。
图3是本实施例中的第二刻蚀后形成第二沟槽的示意图。
如图2和3所示，本实施例还提供了一种等离子裂片方法，包括：
提供一半导体基底10，所述半导体基底10上具有若干个芯片区，相邻芯片区之间设置有划片道；
在所述半导体基底10上形成介质层20、金属互连结构30以及虚拟互连结构，所述金属互连结构30位于所述芯片区中，所述虚拟互连结构位于相邻两芯片区之间的划片道上，其中，每一所述虚拟互连结构包括沿所述划片道的宽度方向排列的两个虚拟互连单元40，所述两个虚拟互连单元40共同作为等离子裂片时的自对准结构，所述虚拟互连单元40由若干个层叠设置的虚拟金属互连层41通过虚拟插塞42相互连接而成，所述金属互连结构30由若干个层叠设置的金属互连层31通过插塞32相互连接而成；
利用所述虚拟互连结构进行自对准刻蚀以在所述介质层中形成第一沟槽50，并沿着所述第一沟槽50对所述半导体基底10进行等离子体刻蚀以在所述半导体基底10中形成第二沟槽60，所述第二沟槽60的深度为130μm～170μm；以及
对所述半导体基底10的背面进行研磨。
本实施例中，所述自对准刻蚀过程中所述半导体基底10与虚拟互连单元40的刻蚀选择比大于100:1例如是1000:1，当刻蚀选择比较高时，其有利于减小第一沟槽50的顶部开口尺寸，在形成所述第一沟槽50后，所述芯片被分离，且每个所述芯片例如是被四个虚拟互连单元40密闭包围。
所述第一沟槽50的顶部开口尺寸满足如下关系：
a＞b，并且，a＜b+c1+c2；
其中，a是所述第一沟槽50的顶部开口尺寸，b是所述两个虚拟互连单元40沿所述划片道的宽度方向上的最小距离，c1、c2分别是所述两个虚拟互连单元40沿所述划片道的宽度方向上的尺寸。第一沟槽50的顶部开口尺寸的限定用于防止在刻蚀过程中，第一沟槽50的顶部开口尺寸过大造成刻蚀发生在虚拟互连单元40与金属互连层31之间。
利用所述虚拟互连结构进行自对准刻蚀以在所述介质层20中形成第一沟槽50之前，所述方法还包括：
在所述介质层20上形成牺牲层；在所述牺牲层上形成光刻胶层；进行曝光显影工艺图形化所述光刻胶层；以图形化的光刻胶层为掩膜刻蚀所述牺牲层等工艺步骤。
利用所述虚拟互连结构进行自对准刻蚀以在所述介质层20中形成第一沟槽50之后，所述方法还包括：
去除图形化的光刻胶层。
本实施例中，采用的是刻蚀在研磨之前的工艺，即，在等离子裂片时，可以先形成所述第一沟槽和第二沟槽，再对所述半导体基底的背面进行研磨，直至芯片区分离。
虽然本实施例采用的是刻蚀在研磨之前的工艺，但是实际上也可以采用刻蚀在研磨之后的工艺，即，先对所述半导体基底的背面进行研磨，再形成所述第一沟槽和第二沟槽，以使芯片区分离，具体旋选择可以根据实际工艺需求而定。
综上所述，采用本发明的晶圆及其形成方法、等离子体裂片方法，在相邻两芯片区之间的划片道上形成沿划片道的宽度方向排列的两个虚拟互连单元，以两个虚拟互连单元作为等离子裂片时的自对准结构，利用此结构进行自对准刻蚀可以形成裂片宽度较小的第一沟槽，有利于提高晶圆面积利用率，降低了成本，同时避免了面积利用率提高时引起的芯片可靠性降低的隐患。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (18)

1.一种晶圆，其特征在于，包括：
半导体基底，所述半导体基底上具有若干个芯片区，相邻芯片区之间设置有划片道，每个所述芯片被相邻的四个划片道密闭包围；
形成于所述半导体基底上的介质层；以及
形成于所述半导体基底上且位于所述介质层中的金属互连结构以及虚拟互连结构，所述金属互连结构位于所述芯片区中，所述虚拟互连结构位于相邻两芯片区之间的划片道上，其中，每一所述虚拟互连结构包括沿所述划片道的宽度方向排列的两个虚拟互连单元，所述两个虚拟互连单元共同作为等离子裂片时的自对准结构。
2.如权利要求1所述的晶圆，其特征在于，所述两个虚拟互连单元之间的沿所述划片道的宽度方向上的最小距离小于5μm。
3.如权利要求2所述的晶圆，其特征在于，所述虚拟互连单元由若干个层叠设置的虚拟金属互连层通过虚拟插塞相互连接而成，所述金属互连结构由若干个层叠设置的金属互连层通过插塞相互连接而成。
4.如权利要求3所述的晶圆，其特征在于，所述虚拟金属互连层的材质为铜或铝。
5.如权利要求3所述的晶圆，其特征在于，所述虚拟金属互连层的厚度小于等于4μm。
6.如权利要求3所述的晶圆，其特征在于，所述虚拟互连单元的虚拟金属互连层的层数与所述芯片的金属互连层的层数相同。
7.如权利要求1所述的方法，其特征在于，每个所述芯片被相邻的所述四个划片道上最靠近所述芯片的四个虚拟互连单元密闭包围。
8.一种等离子裂片自对准结构的形成方法，其特征在于，包括：
提供一半导体基底，所述半导体基底上具有若干个芯片区，相邻芯片区之间设置有划片道；以及
在所述半导体基底上形成介质层、金属互连结构以及虚拟互连结构，所述金属互连结构位于所述芯片区中，所述虚拟互连结构位于相邻两芯片区之间的划片道上，其中，每一所述虚拟互连结构包括沿所述划片道的宽度方向排列的两个虚拟互连单元，所述两个虚拟互连单元共同作为等离子裂片时的自对准结构。
9.如权利要求8所述的方法，其特征在于，所述虚拟互连单元由若干个层叠设置的虚拟金属互连层通过虚拟插塞相互连接而成，所述金属互连结构由若干个层叠设置的金属互连层通过插塞相互连接而成。
10.如权利要求9所述的方法，其特征在于，所述虚拟互连单元与所述金属互连结构同时形成。
11.一种等离子裂片方法，其特征在于，包括：
提供一半导体基底，所述半导体基底上具有若干个芯片区，相邻芯片区之间设置有划片道；
在所述半导体基底上形成介质层、金属互连结构以及虚拟互连结构，所述金属互连结构位于所述芯片区中，所述虚拟互连结构位于相邻两芯片区之间的划片道上，其中，每一所述虚拟互连结构包括沿所述划片道的宽度方向排列的两个虚拟互连单元，所述两个虚拟互连单元共同作为等离子裂片时的自对准结构；
利用所述虚拟互连结构进行自对准刻蚀以在所述介质层中形成第一沟槽，并沿着所述第一沟槽对所述半导体基底进行等离子体刻蚀以在所述半导体基底中形成第二沟槽；以及
对所述半导体基底的背面进行研磨。
12.如权利要求11所述的方法，其特征在于，先形成所述第一沟槽和第二沟槽，再对所述半导体基底的背面进行研磨，直至芯片区分离。
13.如权利要求11所述的方法，其特征在于，先对所述半导体基底的背面进行研磨，再形成所述第一沟槽和第二沟槽，以使芯片区分离。
14.如权利要求11所述的方法，其特征在于，所述自对准刻蚀过程中所述半导体基底与虚拟互连单元的刻蚀选择比大于100:1。
15.如权利要求13所述的方法，其特征在于，所述第二沟槽的深度为130μm～170μm。
16.如权利要求11所述的方法，其特征在于，所述虚拟互连单元由若干个层叠设置的虚拟金属互连层通过虚拟插塞相互连接而成，所述金属互连结构由若干个层叠设置的金属互连层通过插塞相互连接而成。
17.如权利要求11所述的方法，其特征在于，所述第一沟槽的顶部开口尺寸满足如下关系：
a＞b，并且，a＜b+c1+c2；
其中，a是所述第一沟槽的顶部开口尺寸，b是所述两个虚拟互连单元沿所述划片道的宽度方向上的最小距离，c1、c2分别是所述两个虚拟互连单元沿所述划片道的宽度方向上的尺寸。
18.如权利要求11至17中任一项所述的方法，其特征在于，利用所述虚拟互连结构进行自对准刻蚀以在所述介质层中形成第一沟槽之前，所述方法还包括：
在所述介质层上形成牺牲层；
在所述牺牲层上形成光刻胶层；
进行曝光显影工艺图形化所述光刻胶层；
以图形化的光刻胶层为掩膜刻蚀所述牺牲层；
利用所述虚拟互连结构进行自对准刻蚀以在所述介质层中形成第一沟槽之后，所述方法还包括：
去除图形化的光刻胶层。
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