CN104103574B - 半导体器件的制作方法 - Google Patents

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Abstract

一种半导体器件的制作方法。所述方法包括：提供半导体衬底；在所述半导体衬底上形成介质层；在所述介质层上形成矩阵式排布的多个柱状结构；在每个所述柱状结构的侧面形成位于所述介质层上的侧墙，同一行或同一列中相邻两个所述柱状结构之间的距离小于或等于所述侧墙厚度的两倍；去除所述柱状结构；以所述侧墙为掩模，刻蚀所述介质层，直至在所述介质层中形成多个沟槽或通孔。本发明可以提高通孔或沟槽的密度。

Description

半导体器件的制作方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体器件的制作方法。
背景技术
在半导体制造工业中，通常需要采用光刻技术将电路图案转移到单晶表面或者介质层中，以形成有效图形窗口或者功能图形。具体地，光刻技术利用光学—化学反应原理和化学、物理刻蚀方法实现。
为提高半导体器件的集成密度和形成具有纳米级尺寸的结构，高分辨率的光刻工艺已经被广泛运用。但是传统的光刻工艺分辨率已到达理论值，为了越过传统光刻工艺理论分辨率的限制，实现更高的分辨率，发展出了各种双重图形工艺，例如版-刻-版-刻(litho-etch-litho-etch，LELE)和版-版-刻(LLE)光刻技术。但是，随着与沟槽或通孔对应的掩模图案尺寸的减小，上述工艺中掩模版的制作越来越复杂，且越来越困难，从而利用这些技术制作通孔（via）或沟槽（trench）以形成金属插塞或金属互连线时，所形成的通孔或沟槽所需的排列密集度很低。即无法满足高密度、小尺寸的要求，且工艺复杂、成本较高。
因此，如何提高通孔或沟槽的密度就成为本领域技术人员亟待解决的问题之一。
发明内容
本发明解决的问题是提供一种半导体器件的制作方法，可以在保证沟槽或通孔的尺寸较小的前提下，提高介质层中沟槽或通孔的密度，且工艺简单、成本较低。
为解决上述问题，本发明提供一种半导体器件的制作方法，包括：
提供半导体衬底；
在所述半导体衬底上形成介质层；
在所述介质层上形成矩阵式排布的多个柱状结构；
在每个所述柱状结构的侧面形成位于所述介质层上的侧墙，同一行或同一列中相邻两个所述柱状结构之间的距离小于或等于所述侧墙厚度的两倍；
去除所述柱状结构；
以所述侧墙为掩模，刻蚀所述介质层，直至在所述介质层中形成多个沟槽或通孔。
可选的，所述侧墙的材料包括以下一种或多种的任意组合：氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、氮化钛、氮化铜。
可选的，形成所述侧墙的工艺包括原子层沉积工艺。
可选的，所述柱状结构的横截面的形状包括圆形、椭圆形或菱形。
可选的，所述柱状结构为圆柱，所述圆柱的直径范围包括：10nm～180nm。
可选的，所述介质层的材料包括以下一种或多种的任意组合：氧化硅、黑钻石、含碳氧化硅。
可选的，所述柱状结构的材料与所述侧墙的材料不同。
可选的，所述柱状结构的材料包括以下一种或多种的任意组合：氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、氮化钛、氮化铜，所述柱状结构采用刻蚀工艺去除。
可选的，所述柱状结构的材料为光刻胶、无定形碳或由正硅酸乙酯形成的氧化硅，所述柱状结构采用灰化工艺去除。
可选的，所述方法还包括：在形成所述沟槽或通孔之后，在所述沟槽或通孔中填充满金属材料。
与现有技术相比，本发明的技术方案具有以下优点：
本发明提供了一种半导体器件的制作方法，在呈矩阵式排布的柱状结构的侧面形成侧墙，同一行或同一列中相邻的两个柱状结构之间的侧墙连通在一起，而呈矩阵排布的四个柱状结构的侧墙中间产生一个通孔，后续将该通孔和柱状结构对应的图案一块转移到介质层中，从而可以在介质层中形成比柱状结构更多的沟槽或通孔，最终在保证沟槽或通孔比较小尺寸的前提下，提高了沟槽或通孔的密度，且工艺简单，成本低。
附图说明
图1是本发明实施例中半导体器件的制作方法的流程示意图；
图2是图1中形成柱状结构之后半导体器件的俯视示意图；
图3是半导体器件沿图2中AA方向的剖视示意图；
图4是半导体器件沿图2中BB方向的剖视示意图；
图5是图1中形成侧墙之后半导体器件的俯视示意图；
图6是半导体器件沿图5中AA方向的剖视示意图；
图7是半导体器件沿图5中BB方向的剖视示意图；
图8是图1中去除柱状结构之后半导体器件的俯视示意图；
图9是半导体器件沿图8中AA方向的剖视示意图；
图10是半导体器件沿图8中BB方向的剖视示意图；
图11是图1中刻蚀介质层之后半导体器件的俯视示意图；
图12是半导体器件沿图11中AA方向的剖视示意图；
图13是半导体器件沿图11中BB方向的剖视示意图；
图14是图1中形成金属材料之后半导体器件的俯视示意图；
图15是半导体器件沿图14中AA方向的剖视示意图；
图16是半导体器件沿图14中BB方向的剖视示意图。
具体实施方式
正如背景部分所述，现有技术中可以采用LELE技术形成多个通孔或沟槽，但是随着通孔尺寸的减小以及通孔密度的提高，掩膜板的制作变得越来越复杂，且成本越来越高。
针对上述问题，本发明提供了一种半导体器件的制作方法，无需直接在掩模版上制作高密度的掩模图案，而是在呈矩阵式排布的柱状结构的侧面形成侧墙，通过控制侧墙的尺寸以及柱状结构的形状、尺寸等因素，使同一行或同一列中相邻的两个柱状结构之间的侧墙连通在一起，而呈矩阵排布的四个柱状结构的侧墙中间产生一个通孔，后续将该通孔和柱状结构对应的图案一块转移到介质层中，从而可以在介质层中形成比较多的沟槽或通孔，最终在保证沟槽或通孔比较小尺寸的前提下，提高了沟槽或通孔的密度，且减小了掩模版的制作难度，简化了工艺步骤，降低了生产成本。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
参考图1所示，本实施例提供了一种半导体器件的形成方法，包括以下步骤：
步骤S11，提供半导体衬底；
步骤S12，在所述半导体衬底上形成介质层；
步骤S13，在所述介质层上形成矩阵式排布的多个柱状结构；
步骤S14，在每个所述柱状结构的侧面形成位于所述介质层上的侧墙，同一行或同一列中相邻两个所述柱状结构之间的距离小于或等于所述侧墙厚度的两倍；
步骤S15，去除所述柱状结构；
步骤S16，以所述侧墙为掩模，刻蚀所述介质层，直至在所述介质层中形成多个沟槽或通孔；
步骤S17，在所述沟槽或通孔中填充金属材料。
本实施例在介质层上形成矩阵式排布的柱状结构，并在柱状结构的侧面形成侧墙，通过使同一行或同一列中相邻两个柱状结构之间的距离小于或等于所述侧墙厚度的两倍，使得位于相邻两行和相邻两列中的四个柱状结构之间存在一个通孔，从而在去除柱状结构之后，不仅会在柱状结构对应的介质层中形成柱状沟槽或通孔，而且也会在四个柱状结构之间的通孔位置形成沟槽或通孔，从而提高了沟槽或通孔的密度。
下面结合图2至图14进行详细说明。
结合参考图2～图4所示，提供半导体衬底100，在半导体衬底100上形成介质层200，并在介质层200上形成矩阵式排布的多个柱状结构300。
所述半导体衬底100的材料既可以为单晶硅、多晶硅、非晶硅中的一种，也可以是硅锗化合物或是绝缘体上硅（SOI，Silicon On Insulator）等。
需要说明的是，在形成介质层200之前，还可以在所述半导体衬底100中形成器件层（如：MOS管、电阻或电容等）或金属互连结构等，其不限制本发明的保护范围。
所述介质层200的材料可以为氧化硅、硼硅玻璃、磷硅玻璃，硼磷硅玻璃等的一种；也可以为低K材料，如：黑钻石（black diamond）等；还可以为超低K材料，如：SiOCH（含碳氧化硅）等。本实施例所述介质层200采用的是氧化硅（SiO2）。
所述介质层200可以采用化学气相沉积（CVD）、物理气相沉积（PVD）、原子层沉积(ALD)或溅射等工艺形成，其不限制本发明的保护范围。
所述介质层200上形成呈矩阵式排列的多个柱状结构300。具体地，在介质层200的上表面同时形成M行相互平行的柱状结构300和N列相互平行的柱状结构300，M为大于1的整数，N为大于1的整数，M与N可以相同，也可以不同。
为了简单起见，以下以3行×4列的12个柱状结构300为例进行说明，但其不限制本发明的保护范围。
所述柱状结构300的横截面可以是圆形、椭圆形或菱形等，只要后续在柱状结构300的侧面形成位于介质层200上的侧墙之后，位于相邻两行和相邻两列的四个柱状结构300对应的侧墙之间的空隙（即通孔）能够与金属插塞或互连线的尺寸相对应，同行或同列相邻的两个柱状结构300通过侧墙连接在一起即可。
所述柱状结构300的材料可以包括以下一种或多种的任意组合：光刻胶、底部抗反射材料（如：由正硅酸乙酯形成的氧化硅等）、无定形碳、采用化学气相沉积工艺形成的氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、氮化钛、氮化铜。优选的，所述柱状结构300的材料为光刻胶、由正硅酸乙酯形成的氧化硅或无定形碳，从而后续可以采用灰化工艺去除所述柱状结构300。而当柱状结构300选择其他材料时，则可能需要采用刻蚀工艺进行去除。
不同的所述柱状结构300的形状或尺寸可以相同，也可以不同。同行或同列的相邻两个所述柱状结构300之间的距离可以相同，也可以不同。优选的，每个所述柱状结构300的形状与尺寸均相同，同行和同列的两个相邻的所述柱状结构之间的距离均相同，从而可以简化制作工艺，降低成本。
本实施例中所述柱状结构300为圆柱，其材料为负性光刻胶，所述圆柱的直径范围可以为10nm～180nm，如：10nm、50nm、120nm或180nm。
具体地，本实施例中所述柱状结构300可以采用以下方法形成：
在所述介质层200上涂覆负性的光刻胶材料；
对需要形成柱状结构300的区域进行曝光，并对所述光刻胶材料进行显影，从而去除未曝光区域，剩余的光刻胶材料形成12个所述柱状结构300。
需要说明的是，在其他实施例中，所述柱状结构300的材料也可以为正性光刻胶，在此不再赘述。
继续结合参考图5～图7，在所述柱状结构300的侧面形成位于所述介质层200上的侧墙400。
具体地，采用原子层沉积工艺在所述介质层200和所述柱状结构300上形成侧墙材料，然后采用现有技术中侧墙形成工艺刻蚀所述侧墙材料，仅保留位于所述介质层200上且所述柱状结构300侧面的侧墙材料，从而形成所述侧墙400。
由于后续需要先去除所述柱状结构300而保留所述侧墙400，因此需要使所述侧墙400与所述柱状结构300的材料不同。具体地，所述侧墙400的材料可以包括以下一种或多种的任意组合：氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、氮化钛、氮化铜。
所述侧墙400厚度的两倍需要大于或等于同一行或同一列中相邻两个所述柱状结构300之间的距离，从而在形成侧墙400之后，同一行或同一列中相邻两个所述柱状结构300的侧墙400连在一起，即使得同一行或同一列中相邻两个所述柱状结构300通过所述侧墙400连在一起，但位于对角线上的两个柱状结构300的侧墙400之间仍然存在间隙，从而使得相邻两行和相邻两列中的四个柱状结构300对应的四个侧墙400中间形成一个空隙，该空隙也可以看作是一个通孔500。通过合理控制柱状结构300的形状和尺寸以及侧墙400的形状和尺寸就可以精确控制该通孔500的位置、形状和尺寸，使之与后续形成的金属插塞或金属互连线的位置和尺寸等相对应。
由于在图案转移过程中，会存在转移损失（transfer loss），因此虽然此时的通孔500形状不规则，类似矩形，但是当将该通孔500转移至介质层200时，会有向圆形转变的趋势。
继续结合参考图8～图10所示，去除所述柱状结构300。
由于本实施例中所述柱状结构300的材料为光刻胶，因此可以采用灰化工艺去除，其具体过程对应本领域技术人员是熟知的，在此不再赘述。
当去除所述柱状结构300之后，原来对应柱状结构300的位置便会形成通孔600。
下面需要以侧墙400为掩模，将所述通孔500和600的图案转移到介质层200中。为了保护图8中介质层200边缘的区域不受破坏，此时需要先在介质层200边缘上形成保护层800，所述保护层800用于保护对应位置的介质层200在图案转移中不受影响。需要说明的是，本实施例中的附图仅为半导体器件的一部分，其主要示出了需要形成高密度金属插塞或金属互连线的区域，所述保护层800需要形成在金属插塞或金属互连线的区域之外的位置，且不能形成在金属插塞或金属互连线之间的区域，从而不影响将通孔500和600转移至介质层200中，也不影响互连结构之外区域对应的介质层200。
本实施例中所述保护层800的材料可以为光刻胶，具体可以采用光刻工艺形成。在本发明的其他实施例中，所述保护层800也可以采用其他材料，其不限制本发明的保护范围。
继续结合参考图11～图13所示，以图8中的保护层800和侧墙400为掩模，刻蚀所述介质层200，以将所述通孔500和所述通孔600的图案转移至介质层200，从而在介质层200中形成与所述通孔500对应的通孔750，并在介质层200中形成与所述通孔600对应的通孔760，所述通孔750和所述通孔760共有18个，其相对于原来的柱状结构300的数量（即12个）有了很大的提高，最终使介质层200中通孔的密度提高了50%。
发明人经过分析发现：当柱状结构300为M行×N列时，可以新增(M-1)×(N-1)个通孔500，最终在介质层200中通孔的密度可以提高因此，随着柱状结构300数量的增加，可以进一步提高介质层200中通孔的密度。如：当柱状结构300为100行×100列时，可以新增99×99个通孔，从而通孔的密度提高了98.1%。
具体地，可以采用干法刻蚀或/和湿法刻蚀工艺形成所述通孔750和760，其对于本领域技术人员是熟知的，在此不再赘述。
当形成所述通孔750和通孔760之后，就可以去除图8中的保护层800。
需要说明的是，在本发明的其他实施例中，也可以在介质层200中形成于通孔500和600对应的沟槽，即此时沟槽并为贯穿所述介质层200，其不限制本发明的保护范围。当柱状结构300为M行×N列时，也可以新增(M-1)×(N-1)个沟槽，最终在介质层200中沟槽的密度也可以提高
继续结合参考图14～图16所示，去除所述侧墙400，并在所述通孔750和760中填充满金属材料900，并通过平坦化工艺使所述金属材料900的上表面与所述介质层200的上表面齐平。
具体地，所述金属材料900可以为铜、铝、铜合金或铝合金等，以作为金属插塞。
当在介质层200中形成沟槽而非通孔时，此时的金属材料900可以作为互连线。
至此，采用简单和低成本的工艺在介质层200中形成了高密度的通孔或沟槽。
本实施例尤其适于应用到NAND（闪存）的BEOL（后段制程）中，从而可以提高其中金属插塞的密度，降低其制作的复杂度，最终可以提高器件的集成度，缩小器件体积。
进一步地，本领域的技术人员还可以结合本实施例提供的技术方案形成大马士革结构的互连结构，其都在本发明的保护范围之内，在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (8)

1.一种半导体器件的制作方法，其特征在于，包括：
提供半导体衬底；
在所述半导体衬底上形成介质层；
在所述介质层上形成矩阵式排布的多个柱状结构；
在每个所述柱状结构的侧面形成位于所述介质层上的侧墙，同一行或同一列中相邻两个所述柱状结构之间的距离小于所述侧墙厚度的两倍；
去除所述柱状结构；
在所述介质层边缘上形成保护层；
以所述保护层和所述侧墙为掩模，刻蚀所述介质层，直至在所述介质层中形成多个沟槽或通孔；
所述柱状结构的材料与所述侧墙的材料不同，所述柱状结构的材料包括以下一种或多种的任意组合：氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、氮化钛、氮化铜，所述柱状结构采用刻蚀工艺去除。
2.如权利要求1所述的半导体器件的制作方法，其特征在于，所述侧墙的材料包括以下一种或多种的任意组合：氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、氮化钛、氮化铜。
3.如权利要求1所述的半导体器件的制作方法，其特征在于，形成所述侧墙的工艺包括原子层沉积工艺。
4.如权利要求1所述的半导体器件的制作方法，其特征在于，所述柱状结构的横截面形状包括圆形、椭圆形或菱形。
5.如权利要求1所述的半导体器件的制作方法，其特征在于，所述柱状结构为圆柱，所述圆柱的直径范围包括：10nm～180nm。
6.如权利要求1所述的半导体器件的制作方法，其特征在于，所述介质层的材料包括以下一种或多种的任意组合：氧化硅、黑钻石、含碳氧化硅。
7.如权利要求1所述的半导体器件的制作方法，其特征在于，所述柱状结构的材料为光刻胶、无定形碳或由正硅酸乙酯形成的氧化硅，所述柱状结构采用灰化工艺去除。
8.如权利要求1所述的半导体器件的制作方法，其特征在于，还包括：在形成所述沟槽或通孔之后，在所述沟槽或通孔中填充满金属材料。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115377010A (zh) * 2021-05-19 2022-11-22 长鑫存储技术有限公司 半导体结构的形成方法及半导体结构
CN113471148B (zh) * 2021-07-01 2022-07-22 长鑫存储技术有限公司 半导体结构的制造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101542685A (zh) * 2006-11-29 2009-09-23 美光科技公司 减小半导体装置的临界尺寸的方法和具有减小的临界尺寸的部分制造的半导体装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5747369A (en) * 1997-01-13 1998-05-05 Chartered Semiconductor Manufacturing Ltd. Formation of a capacitor using a sacrificial etch stop
US6063688A (en) * 1997-09-29 2000-05-16 Intel Corporation Fabrication of deep submicron structures and quantum wire transistors using hard-mask transistor width definition
KR100761857B1 (ko) * 2006-09-08 2007-09-28 삼성전자주식회사 반도체 소자의 미세패턴 형성방법 및 이를 이용한 반도체소자의 제조방법
US7732235B2 (en) * 2008-06-30 2010-06-08 Sandisk 3D Llc Method for fabricating high density pillar structures by double patterning using positive photoresist
US8026172B2 (en) * 2009-06-29 2011-09-27 Sandisk 3D Llc Method of forming contact hole arrays using a hybrid spacer technique
KR20110002261A (ko) * 2009-07-01 2011-01-07 삼성전자주식회사 더미를 포함하는 반도체 소자
KR20110055912A (ko) * 2009-11-20 2011-05-26 주식회사 하이닉스반도체 반도체 소자의 콘택홀 형성방법
US9236240B2 (en) * 2013-02-28 2016-01-12 Globalfoundries Singapore Pte. Ltd. Wafer edge protection

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101542685A (zh) * 2006-11-29 2009-09-23 美光科技公司 减小半导体装置的临界尺寸的方法和具有减小的临界尺寸的部分制造的半导体装置

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