CN113471148B - 半导体结构的制造方法 - Google Patents

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Abstract

本发明实施例提供一种半导体结构的制造方法。半导体结构的制造方法包括：提供基底；于基底上形成多个相互分立的第一掩膜层；形成若干侧墙层，每一侧墙层环绕一个第一掩膜层，每一侧墙层与其余距离最近的侧墙层相连，多个相连的侧墙层背向第一掩膜层的侧壁围成初始第一通孔，初始第一通孔具有倒角；去除第一掩膜层，每一侧墙层围成第二通孔；去除第一掩膜层后，形成修复层，修复层位于侧墙层背向第二通孔的侧壁；修复层还填充于初始第一通孔的倒角，以形成第一通孔；沿第一通孔和第二通孔刻蚀基底，以形成位于基底内的电容孔。本发明实施例能够提高半导体结构的良率。

Description

半导体结构的制造方法
技术领域
本发明涉及半导体领域，特别涉及一种半导体结构的制造方法。
背景技术
动态随机存取存储器(Dynamic Random Access Memory，简称DRAM)是一种广泛应用于计算机系统的半导体存储器，其主要的作用原理是利用电容内存储电荷的多少来代表一个二进制比特(bit)。
现目前通常采用自对准双重成像技术(Self-aligned Double Patterning,SADP)形成电容。其一般需要形成两层掩膜图形，这两层掩膜图形均包括间隔排列的沟槽结构，并且从俯视的角度观察，两层掩膜图形相互斜交，然后将这两层掩膜图形转移到目标掩膜层上，以定义出电容孔图案并制备电容，然而由于刻蚀中负载效应，这样的SADP工艺容易造成电容尺寸不一、高度不同、刻蚀不足以及电容存储电量下降等问题，进而降低半导体结构的良率。
发明内容
本发明实施例提供一种半导体结构的制造方法，以提高半导体结构的良率。
本发明实施例提供一种半导体结构的制造方法，包括：提供基底；于所述基底上形成多个相互分立的第一掩膜层；形成若干侧墙层，每一所述侧墙层环绕一个所述第一掩膜层，每一所述侧墙层与其余距离最近的所述侧墙层相连，多个相连的所述侧墙层背向所述第一掩膜层的侧壁围成初始第一通孔，所述初始第一通孔具有倒角；去除所述第一掩膜层，每一所述侧墙层围成第二通孔；去除所述第一掩膜层后，形成修复层，所述修复层位于所述侧墙层背向所述第二通孔的侧壁；所述修复层还填充于所述初始第一通孔的倒角，以形成第一通孔；沿所述第一通孔和所述第二通孔刻蚀基底，以形成位于所述基底内的电容孔。
在一些实施例中，所述第一通孔的排布方式为四方排布，所述第二通孔的排布方式为四方排布，且每一所述第一通孔与四个所述第二通孔相邻。
在一些实施例中，形成所述第一掩膜层和所述侧墙层的步骤包括：在所述基底上形成第二掩膜层，第二掩膜层内具有多个相互分立的第三通孔；在第三通孔的侧壁形成第一侧墙层，所述第一侧墙层围成所述第二通孔；形成所述第一侧墙层后，去除所述第二掩膜层；去除所述第二掩膜层后，形成填充所述第二通孔的所述第一掩膜层；形成所述第一掩膜层后，在所述第一侧墙层背向所述第一掩膜层的侧壁形成第二侧墙层，所述第二侧墙层与其余距离最近的所述第二侧墙层相连，且相连的多个所述第二侧墙层背向所述第一掩膜层的侧壁围成所述初始第一通孔；所述第一侧墙层与所述第二侧墙层构成所述侧墙层。
在一些实施例中，所述第一掩膜层的材料包括光刻胶，且形成所述第一掩膜层的方法包括：形成光刻胶层，所述光刻胶层位于相邻所述第一侧墙层之间，且填充满所述第二通孔；对所述光刻胶层进行曝光处理和显影处理，去除位于相邻所述第一侧墙层之间的所述光刻胶层，所述第二通孔内剩余的所述光刻胶层作为所述第一掩膜层。
在一些实施例中，形成所述第一侧墙层的步骤包括：形成初始第一侧墙层，所述初始第一侧墙层位于所述第三通孔的侧壁和底部以及所述第二掩膜层的顶面；去除位于所述第二掩膜层顶面以及位于相邻所述第三通孔底部的所述初始第一侧墙层，剩余的所述初始第一侧墙层作为所述第一侧墙层。
在一些实施例中，形成所述初始第一侧墙层的方法包括原子层沉积工艺。
在一些实施例中，所述第一侧墙层的材料与所述第二侧墙层的材料相同。
在一些实施例中，在垂直于所述侧墙层侧壁的方向上，所述第一侧墙层的宽度小于所述第二侧墙层的宽度。
在一些实施例中，形成所述修复层的步骤包括：形成初始修复层，所述初始修复层位于所述侧墙层的表面，还覆盖相邻所述侧墙层之间的所述基底；去除覆盖所述基底的所述初始修复层，剩余的所述初始修复层作为所述修复层。
在一些实施例中，形成所述初始修复层的方法包括：原子层沉积工艺。
在一些实施例中，所述修复层的材料与所述侧墙层的材料相同。
在一些实施例中，在垂直于所述侧墙层侧壁的方向上，所述修复层的宽度小于所述侧墙层的宽度。
在一些实施例中，所述基底包括层叠设置的隔离层和第三掩膜层；所述第三掩膜层为多层结构，包括：层叠设置的第三下层掩膜层、第三中层掩膜层和第三上层掩膜层；形成所述电容孔的步骤包括：以所述侧墙层和所述修复层为掩膜，刻蚀部分所述第三上层掩膜层和部分所述第三中层掩膜层，以形成图形化的所述第三上层掩膜层和图形化的所述第三中层掩膜层；以图形化的所述第三上层掩膜层和图形化的所述第三中层掩膜层为掩膜，刻蚀部分所述第三下层掩膜层，以形成图形化的所述第三下层掩膜层；以图形化的所述第三下层掩膜层为掩膜，刻蚀所述隔离层，以形成所述电容孔。
在一些实施例中，形成所述电容孔后，还包括：形成下电极，所述下电极位于所述电容孔的底部和侧壁。
在一些实施例中，所述隔离层包括：层叠设置的底层支撑层、第一牺牲层、中间支撑层、第二牺牲层和顶层支撑层；所述电容孔贯穿所述底层支撑层、所述第一牺牲层、所述中间支撑层、所述第二牺牲层和所述顶层支撑层；形成所述下电极后还包括：去除所述部分所述顶层支撑层和部分所述中间支撑层，并去除所述第一牺牲层和所述第二牺牲层，以露出所述下电极；形成介质层，所述介质层覆盖所述下电极的表面；形成上电极，所述上电极覆盖所述介质层；所述上电极、所述下电极和所述介质层构成电容；形成覆盖层，所述覆盖层位于所述上电极的表面。
本发明实施例提供了一种半导体结构的制造方法，所述制造方法通过形成第一掩膜层；每一侧墙层环绕一个第一掩膜层，多个相连的侧墙层背向第一掩膜层的侧壁围成初始第一通孔，初始第一通孔具有倒角；去除第一掩膜层，每一侧墙层围成第二通孔；形成填充于初始第一通孔的倒角的修复层，以形成第一通孔；沿第一通孔和第二通孔刻蚀基底，以形成电容孔。即侧墙层既用于定义第一通孔的位置，也用于定义第二通孔的位置，因此，第一通孔与第二通孔的间距与侧墙层的宽度接近，如此，第一通孔和第二通孔的间距能够保持相对一致；此外，定义第一通孔和第二通孔的掩膜层均为侧墙层，如此，可以使得掩膜层的刻蚀速率保持一致；此外，第一通孔和第二通孔位于同一层，从而可以避免采用SADP工艺定义电容孔的图案时，因刻蚀负载效应造成的刻蚀深宽比不同的问题；此外，修复层还能够去除初始第一通孔的倒角，从而形成较为圆滑的第一通孔，进而形成圆滑的电容孔，有利于避免发生尖端放电或者漏电的现象。因此，本发明实施例能够提高电容孔的质量，进而提高半导体结构的良率。
另外，修复层的材料与侧墙层的材料相同，后续以侧墙层和修复层为掩膜，刻蚀基底时，侧墙层和修复层能够具有相同的刻蚀速率，从而保证具有相同的消耗程度，进而保证最终形成的若干电容孔具有均一的尺寸和高度。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。
图1为半导体结构的制造方法中对应的结构示意图；
图2为本发明实施例提供的半导体结构的制造方法的流程图；
图3-图22为本发明实施例提供的半导体结构的制造方法中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，半导体结构的良率较低。请参阅图1，提供基底201和位于基底201上的掩膜层202。掩膜层202被用来转移制作电容孔的图案，进而以转移图案后的图形化掩膜层202为掩膜版刻蚀基底201来形成电容孔结构，采用传统的双重成像技术例如是自对准双重成像技术(Self Aligned Double Patterning，SADP)定义电容管图案的过程中，由于存在负载效应，使得转移图案后的图形化掩膜层202存在大小不一(如图1中a1所示)、刻蚀不足(如图1中b1所示)、高低不平(如图1中c1所示)等缺陷，因此造成电容图像转移后形成的电容管相应存在具有大小不一、刻蚀不足、电容管高低不平以及后期电容管填充材料例如包括GeSi材料的缺失等缺陷，导致电容存储电量下降或电性失效，进而影响晶圆良率，并严重限制了进一步提高电容存储器的存储能力及稳定性的可能性，其中，宽度w1<宽度w2，高度h2<高度h1。
本发明实施例提供一种半导体结构的制造方法，参考图2，半导体结构的制造方法包括：S1:提供基底；S2:于基底上形成多个相互分立的第一掩膜层；S3:形成若干侧墙层，每一侧墙层环绕一个第一掩膜层，每一侧墙层与其余距离最近的侧墙层相连，多个相连的侧墙层背向第一掩膜层的侧壁围成初始第一通孔，初始第一通孔具有倒角；S4:去除第一掩膜层，每一侧墙层围成第二通孔；S5:形成修复层，修复层位于侧墙层背向第二通孔的侧壁，修复层还填充于初始第一通孔的倒角的修复层，以形成第一通孔；S6:沿第一通孔和第二通孔刻蚀基底，以形成电容孔。即侧墙层既用于定义第一通孔的位置，也用于定义第二通孔的位置，因此，第一通孔与第二通孔的间距与侧墙层的宽度接近，如此，第一通孔和第二通孔的间距能够保持相对一致；此外，定义第一通孔和第二通孔的掩膜层均为侧墙层，如此，可以使得掩膜层的刻蚀速率保持一致；此外，第一通孔和第二通孔位于同一层，即不需要上下两层掩膜层之间的图形转移，从而提高最终形成的电容孔的图形精度；此外，修复层还能够去除初始第一通孔的倒角，从而形成较为圆滑的第一通孔，进而形成圆滑的电容孔，有利于避免发生尖端放电或者漏电的现象。因此，本发明实施例能够提高电容孔的质量，进而提高半导体结构的良率。
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。
本发明一实施例提供一种半导体结构的制造方法，图2为本实施例提供的半导体结构的制造方法的流程图，图3-图22为本实施例提供的半导体结构的制造方法中各步骤对应的结构示意图。以下将结合附图进行具体说明。
结合参考图2-图3，S1:提供基底18，本实施例中，基底18可以包括衬底101。具体地，衬底101内可以具有字线、位线、有源区、隔离结构以及接触层等结构。
本实施例中，基底18还可以包括层叠设置的隔离层10和第三掩膜层11。
具体地，请参考图3，隔离层10位于衬底101上，后续将在隔离层10内形成电容17(参考图22)，电容17可以通过例如接触层的结构和衬底101内的有源区进行电连接。隔离层10可以包括：层叠设置的底层支撑层102、第一牺牲层103、中间支撑层104、第二牺牲层105和顶层支撑层106。底层支撑层102、中间支撑层104和顶层支撑层106用于支撑电容17。
底层支撑层102、中间支撑层104和顶层支撑层106具有较大的硬度和强度，从而可以提高电容17(参考图22)的稳定性。本实施例中，底层支撑层102、中间支撑层104和顶层支撑层106的材料可以为氮化硅。第一牺牲层103和第二牺牲层105将在形成电容17的下电极171(参考图22)后被去除，因此，第一牺牲层103和第二牺牲层105与底层支撑层102、中间支撑层104和顶层支撑层106具有较大的刻蚀选择比。本实施例中，第一牺牲层103和第二牺牲层105的材料可以为氧化硅。
请继续参考图3，第三掩膜层11可以为多层结构，包括：层叠设置的第三下层掩膜层111、第三中层掩膜层112和第三上层掩膜层113。多层结构的第三掩膜层11可以提高图形转移的精度，进而保证最终形成的电容孔具有较好的均一性。第三中层掩膜层112的材料与第三上层掩膜层113的材料和第三下层掩膜层111的材料不同，本实施例中，第三中层掩膜层112的材料可以为氧化硅，第三上层掩膜层113的材料和第三下层掩膜层111的材料可以为多晶硅。
结合参考图2、图3-图14，S2:于基底18上形成多个相互分立的第一掩膜层14；S3:形成若干侧墙层150，每一侧墙层150环绕一个第一掩膜层14，每一侧墙层150与相邻的其余距离最近的侧墙层150相连，多个相连的侧墙层150背向第一掩膜层14的侧壁围成初始第一通孔193，初始第一通孔193具有倒角194。
后续对初始第一通孔193进行修复处理后，形成第一通孔195(参考图18)；后续去除第一掩膜层14后即可露出第二通孔192(参考图15)。第一通孔195和第二通孔195的位置与后续在基底18内形成的电容孔196(参考图21)的位置相对应。不难发现，侧墙层150既用于定义出第一通孔195的位置，也用于定义出第二通孔192的位置；因此，第一通孔195与第二通孔192的间距与侧墙层150的宽度接近，如此，第一通孔195和第二通孔192的间距能够保持相对一致；此外，第一通孔195和第二通孔192位于同一层，即不需要上下两层掩膜层之间的图形转移，从而提高最终形成的电容孔196的图形精度。
以下将对第一掩膜层14和侧墙层150的形成步骤进行详细说明。
结合参考图3-图5，在基底18上形成第二掩膜层12，第二掩膜层12内具有多个相互分立的第三通孔191。后续对第三通孔191的尺寸进行调节可形成第二通孔192(参考图7)，且在垂直于基底18侧壁的方向上，第三通孔191的尺寸大于第二通孔192的尺寸。
具体地，参考图3-图4，图3为图4在A-A1方向上的剖面图；在基底18上形成层叠设置的初始第二掩膜层120和第一光刻胶层123。
本实施例中，初始第二掩膜层120为双层结构，包括层叠设置的初始下层第二掩膜层1210和初始上层第二掩膜层1220，初始下层第二掩膜层1210能够吸收光刻的反射光，从而能够减少反射和驻波，进而提高图形转移的精度。在其他实施例中，初始第二掩膜层120还可以为单层或其他多层结构。本实施例中，初始下层第二掩膜层1210的材料可以为碳化硅或碳氧化硅；初始上层第二掩膜层1220的材料还可以为氮化硅或氮氧化硅。
参考图5，以第一光刻胶层123为掩膜，刻蚀初始第二掩膜层120(参考图4)至第三掩膜层11，从而将掩膜板定义的初始圆形掩膜图案转移至初始第二掩膜层120中，此时，形成多个暴露第三掩膜层11表面的第三通孔191和由剩余的初始第二掩膜层120构成的第二掩膜层12。第二掩膜层12包括层叠设置的下层第二掩膜层121和上层第二掩膜层122。本实施例中，可以通过干法刻蚀形成第二掩膜层12。
结合参考图6-图8，在第三通孔191的侧壁形成第一侧墙层13，第一侧墙层13围成第二通孔192。在垂直于基底18侧壁的方向上，第一侧墙层13能够对第三通孔191的尺寸进行更为细致地调整，从而形成尺寸较为精准的第二通孔192，保证后续形成的电容孔196(参考图21)的关键尺寸。在其他实施例中，也可以不形成第一侧墙层，而直接通过第二掩膜层定义出第二通孔的位置，即直接通过第二掩膜层定义出第一掩膜层的填充位置。
本实施例中，第一侧墙层13的材料为氧化硅，在其他实施例中，第一侧墙层的材料还可以为氮化硅或氮氧化硅等等。
具体地，参考图6，形成初始第一侧墙层131，初始第一侧墙层131覆盖第三通孔191(参考图5)的侧壁和底部以及第二掩膜层12的顶面，即初始第一侧墙层131覆盖了第二掩膜层12和第三通孔191的表面。
本实施例中，形成初始第一侧墙层131的方法为原子层沉积工艺。原子层沉积工艺形成的初始第一侧墙层131具有较为均匀的厚度，能够提高后续形成的第二通孔的图形的精度。在其他实施例中，形成初始第一侧墙层的方法还可以为低压化学气相沉积工艺。
参考图7至图8，图7为图8在A-A1方向上的剖面图，去除位于第二掩膜层12顶面以及位于相邻第三通孔(参考图6)底部的初始第一侧墙层131(参考图6)，剩余的初始第一侧墙层131作为第一侧墙层13，每一第一侧墙层13围成第二通孔192。具体地，向下刻蚀初始第一侧墙层131，此时沉积在第二掩膜层12(参考图6)两侧的初始第一侧墙层131材料会残留下来，从而形成若干第一侧墙层13。若干第一侧墙层13之间相互独立。本实施例中，可以通过干法刻蚀形成第一侧墙层13。
本实施例中，第二通孔192的剖面图为圆形；在其他实施例中，第二通孔的剖面图还可以为椭圆形。本实施例中，第二通孔192为四方排列，即除位于边缘位置的第二通孔192外，每一第二通孔192均与其它四个第二通孔192相邻。在其他实施例中，第二通孔还可以为六方排列。
继续结合参考图7-图8，形成第一侧墙层13后，去除第二掩膜层12(参考图6)。本实施例中，通过干法刻蚀去除第二掩膜层12，在其他实施例，也可以通过湿法刻蚀去除第二掩膜层12。
结合参考图9-图11，形成填充第二通孔192(参考图8)的第一掩膜层14。本实施例中，第一掩膜层14的材料为光刻胶。光刻胶的去除难度较低，能够避免后续在去除第一掩膜层14的步骤中对第一侧墙层13造成损伤，进而提高最终形成的电容孔196的图形精度。在其他实施例中，第一掩膜层14的材料可以为氮化硅、氮化硅或氮氧化硅等硬掩膜材料。
具体地，形成第一掩膜层14的方法包括：参考图9，形成光刻胶层141，光刻胶层141位于相邻第一侧墙层13之间，且填充满第二通孔192(参考图8)；参考图10-图11，图10为图11在A-A1方向上的剖面图，对光刻胶层141(参考图9)进行曝光处理和显影处理，去除位于相邻第一侧墙层13之间的光刻胶层141，第二通孔192内剩余的光刻胶层141作为第一掩膜层14。
可以理解的是，本实施例中，通过曝光处理和显影处理即可去除部分光刻胶层141，工艺步骤较少，并且还可以降低对第一侧墙层13的损伤。在其他实施例中，第一掩膜层的材料的还可以为氮化硅或氮氧化硅等硬掩膜材料，相应地，可以通过干法刻蚀或湿法刻蚀的方法去除部分第一掩膜层。
结合参考图12-图14，在第一侧墙层13背向第一掩膜层14的侧壁形成第二侧墙层15，第二侧墙层15与其余距离最近的第二侧墙层15相连，且相连的多个第二侧墙层15背向第一掩膜层14的侧壁围成初始第一通孔193；第一侧墙层13与第二侧墙层15构成侧墙层150。即第二侧墙层15环绕于第一侧墙层13的外围，并用于增加第一侧墙层13的厚度，进而使得若干第一侧墙层13相连为一个整体，并能够围成多个初始第一通孔193，初始第一通孔193具有倒角194。
在本实施例中，参考图14，B-B1方向以及C-C1方向为相邻第二侧墙层15距离最近的方向，在B-B1方向上以及C-C1方向上，第二侧墙层15与其余距离最近的第二侧墙层15接触且相连，且相连的四个第二侧墙层15围成初始第一通孔193。在A-A1方向上排列的相邻第二侧墙层15的距离并不是最近距离，因此，在A-A1方向上的第二侧墙层15并未相连，也未接触。
参考图14，初始第一通孔193的剖面图为不规则的形状，具有倒角194，后续将会对其进行修饰。本实施例中，初始第一通孔193为四方排列，即每一初始第一通孔193与其它四个初始第一通孔193相邻。相应的，后续形成的第一通孔为四方排列，即每一第一通孔与其它四个第一通孔相邻。在其他实施例中，第一通孔还可以为六方排列。
本实施例中，第二侧墙层15的材料与第一侧墙层13的材料相同，比如二者均可以为氧化硅。如此，后续以第二侧墙层15和第一侧墙层13为掩膜，刻蚀基底18时，第二侧墙层15和第一侧墙层13能够具有相同的刻蚀速率，从而保证具有相同的消耗程度，进而保证最终形成的若干电容孔196(参考图21)具有均一的尺寸和高度。
以下将对第二侧墙层15的形成步骤进行详细说明。
参考图12，形成覆盖第一侧墙层13和第一掩膜层14的初始第二侧墙层151，初始第二侧墙层151还位于相邻第一侧墙层13之间的基底18上。本实施例中，可以通过原子层沉积法形成初始第二侧墙层151，以保证所述初始第二侧墙层151是预期的形状。
参考图13-图14，图13为图14在A-A1方向上的剖面图，去除位于第一掩膜层14的顶面、第一侧墙层13的顶面以及位于相邻第一侧墙层13之间的初始第二侧墙层151(参考图12)，剩余的初始第二侧墙层151作为第二侧墙层15。本实施例中，第二侧墙层15的顶面与第一侧墙层13的顶面齐平。本实施例中，可以采用干法刻蚀的方法向下刻蚀初始第二侧墙层151。
本实施例中，在垂直于侧墙层150侧壁的方向上，第一侧墙层13的宽度小于第二侧墙层15的宽度。可以理解的是，第一侧墙层13用于对第三通孔191(参考图5)的尺寸进行微调，进而形成尺寸更为精确的第二通孔192(参考图7)，因此，第一侧墙层13的宽度较小时，调节尺寸更为容易；第二侧墙层15用于将若干第一侧墙层13相连起来，进而围成初始第一通孔193，因此，第二侧墙层15的宽度较大时，能使若干第一侧墙层13更易连接为一个整体。在其他实施例中，第一侧墙层13的宽度也可以大于或等于第二侧墙层15的宽度。
值得注意的是，本实施例中，为提高图形的精度，侧墙层150为双层结构。在其他实施例中，可以直接通过第二掩膜层定义出第一掩膜层的位置；形成第一掩膜层后，去除第二掩膜层，并形成环绕第一掩膜层的侧墙层，此时，侧墙层为单层结构。
结合参考图2、图15-图16，图15为图16在A-A1方向上的剖面图，S4:去除第一掩膜层14(参考图14)，每一侧墙层150围成第二通孔192，即第一掩膜层14占据的是第二通孔192的空间位置，去除第一掩膜层14后，则露出第二通孔192。本实施例中，可以通过氧等离子体灰化处理去除第一掩膜层14。在其他实施例中，也可以通过湿法刻蚀去除第一掩膜层14。
结合参考图2、参考图17-图19，S5：形成修复层16，修复层16位于侧墙层150背向第二通孔192的侧壁；修复层16还填充于初始第一通孔193的倒角194，以形成第一通孔195。本实施例中，修复层16还可以位于侧墙层150朝向第二通孔192的侧壁。
修复层16用于对初始第一通孔193进行圆滑处理，以去除倒角194(参考图16)，并对初始第一通孔193的形状进行修饰，而形成第一通孔195，如此，后续可以形成较为圆滑的电容孔。圆滑过渡的表面有利于避免后续形成的电容发生尖端放电或者漏电的现象，从而进一步改善半导体结构的电学性能。此外，修复层16还能对侧墙层150的表面缺陷进行修复，以使侧墙层150具有较好的表面形貌。
本实施例中，第一通孔195的剖面图为圆形；在其他实施例中，第一通孔的剖面图还可以为椭圆形。本实施例中，第二通孔192为四方排列，即除位于边缘位置的第二通孔192外，每一第二通孔192均与其它四个第二通孔192相邻。进一步地，每一第一通孔195与四个第二通孔192相邻，即每一通孔195位于四个第二通孔192之间。在其他实施例中，每一第一通孔还可以位于六个第二通孔之间。
修复层16的材料与侧墙层150的材料相同，如此，后续以侧墙层150和修复层16为掩膜，刻蚀基底18时，侧墙层150和修复层16能够具有相同的刻蚀速率，从而保证具有相同的消耗程度，进而保证最终形成的若干电容孔196(参考图21)具有均一的尺寸和高度。
在垂直于侧墙层150侧壁的方向上，修复层16的宽度小于侧墙层150的宽度。可以理解的是，侧墙层150用于定义出第二通孔192和初始第一通孔193(参考图16)的位置，因此，侧墙层150需要具有较大的宽度来满足第一通孔195与第二通孔192之间的间距要求；修复层16主要用于去除倒角194，以规整初始第一通孔193的形状，保证第一通孔195和第二通孔192的孔径相同，因此，宽度较小的修复层16可以在圆滑第一通孔193的同时，保证占据较小的空间位置，进而降低对后续形成的电容孔196(参考图21)的尺寸的影响。
具体地，参考图17，形成修复层16的步骤包括：形成初始修复层161，初始修复层161位于侧墙层150的表面，还覆盖相邻侧墙层150之间的基底18。本实施例中，可以通过原子层沉积工艺形成初始修复层的161，在其他实施例中，也可以通过低压化学气相沉积工艺形成初始修复层。
参考图18-图19，图18为图19在A-A1方向上的剖面图，向下刻蚀初始修复层161(参考图17)，去除覆盖基底18的初始修复层161，剩余的初始修复层161作为修复层16。本实施例中，还去除了位于侧墙层150顶面的初始修复层161。本实施例中，可以通过干法刻蚀去除部分初始修复层161。
至此，本发明实施例通过如上的制程步骤，经侧墙层150和修复层16的结构，从而在第三掩膜层11表面形成了具有第一通孔195和第二通孔192掩膜结构，之后，以侧墙层150和修复层16为掩膜刻蚀基底18以形成电容孔，即第一通孔195和第二通孔192的位置与后续形成的电容孔的位置正对。由前述分析可知，第一通孔195与第二通孔192之间的间距与侧墙层150的宽度大致相同，第一通孔195与第二通孔192之间的间距能够基本保证相同，因此，在后续刻蚀基底18的过程中，能够保证刻蚀深度大致相同，进而避免过刻蚀以及刻蚀不足的问题；此外，本实施例无需通过上下两层掩膜层的图形共同定义出电容孔的图形，可以直接通过位于同一层的侧墙层150和修复层16定义出电容孔的图形，因此，本实施例可以采用同一种掩膜材料，从而避免由于掩膜材料不同而造成的刻蚀程度不一的问题。
结合参考图2、图20-图21，S6：沿第一通孔195和第二通孔192刻蚀基底18，以形成位于基底18内的电容孔196。电容孔196为后续形成的电容所占据的空间。
具体地，参考图20，以侧墙层150和修复层16为掩膜，刻蚀部分第三上层掩膜层113和部分第三中层掩膜层112，以形成图形化的第三上层掩膜层113和图形化的第三中层掩膜层112；以图形化的第三上层掩膜层113和图形化的第三中层掩膜层112为掩膜，刻蚀部分第三下层掩膜层111，以形成图形化的第三下层掩膜层111。本实施例中，可以采用干法刻蚀以形成图形化的第三上层掩膜层113、图形化的第三中层掩膜层112和图形化的第三下层掩膜层111。
参考图21，以图形化的第三下层掩膜层111为掩膜，刻蚀隔离层10，以形成电容孔196。具体地，电容孔196贯穿底层支撑层102、第一牺牲层103、中间支撑层105、第二牺牲层105和顶层支撑层106。
形成电容孔196后，还包括：形成下电极171，下电极171位于电容孔196的底部和侧壁。
本实施例中，下电极171可以通过物理气相沉积工艺形成，下电极171的材料可以为氮化钛、铜、钨或氮化钽。由前述可知，电容孔196具有均一的尺寸和高度，因此，沉积在电容孔196侧壁的下电极171也可以具有均一的尺寸和高度。
参考图22，图22为电容的局部结构放大图，形成下电极171后还包括：去除部分顶层支撑层106和部分中间支撑层104，并去除第一牺牲层103和第二牺牲层105，以露出下电极171；形成介质层172，介质层172覆盖下电极171的表面；形成上电极173，上电极173覆盖介质层172；上电极173、下电极171和介质层172构成电容17；形成覆盖层174，覆盖层位174于上电极173的表面。
介质层172的材料可以为高介电常数材料，比如可以为氧化钽、氧化铪、氧化锆、氧化铌、氧化钛、氧化钡、氧化锶、氧化钇、氧化镧、氧化镨或者钛酸锶钡等。本实施例中，上电极173的材料可以与下电极171的材料相同。在其实施例中，上电极的材料也可以与下电极的材料不同。覆盖层174的硬度较大，能够提高电容17的牢固性，比如，覆盖层174的材料可以为多晶硅或锗硅。
由前述可知，电容孔196具有均一的尺寸和高度，因此，形成的电容17也能够具有均一的尺寸和高度，进而避免发生电容17存储电量下降或电性失效的问题。
综上所述，本实施例中，侧墙层150既用于定义第一通孔195的位置，也用于定义第二通孔192的位置，因此，第一通孔195与第二通孔192的间距与侧墙层150的宽度接近，如此，第一通孔195和第二通孔192的间距能够保持相对一致；此外，侧墙层150和修复层16的材料相同，如此，可以使得二者刻蚀速率保持一致，进而避免刻蚀基底18时发生过刻蚀或刻蚀不足的问题；此外，修复层16还能够去除初始第一通孔193的倒角，从而形成较为圆滑的第一通孔195，进而形成圆滑的电容孔196，有利于避免发生尖端放电或者漏电的现象。因此，本发明实施例能够在保证电容孔196具有较大深宽比的同时，保证电容孔196尺寸和高度的均一性，进而提高电容的质量，从而提高半导体结构的良率。
本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各自更动与修改，因此本发明的保护范围应当以权利要求限定的范围为准。

Claims (15)

1.一种半导体结构的制造方法，其特征在于，包括：
提供基底；
于所述基底上形成多个相互分立的第一掩膜层；
形成若干侧墙层，每一所述侧墙层环绕一个所述第一掩膜层，每一所述侧墙层与其余距离最近的所述侧墙层相连，多个相连的所述侧墙层背向所述第一掩膜层的侧壁围成初始第一通孔，所述初始第一通孔具有倒角；
去除所述第一掩膜层，每一所述侧墙层围成第二通孔；
去除所述第一掩膜层后，形成修复层，所述修复层位于所述侧墙层背向所述第二通孔的侧壁；所述修复层还填充于所述初始第一通孔的倒角，以形成第一通孔；
沿所述第一通孔和所述第二通孔刻蚀所述基底，以形成位于所述基底内的电容孔。
2.根据权利要求1所述的半导体结构的制造方法，其特征在于，所述第一通孔的排布方式为四方排布，所述第二通孔的排布方式为四方排布，且每一所述第一通孔与四个所述第二通孔相邻。
3.根据权利要求1所述的半导体结构的制造方法，其特征在于，形成所述第一掩膜层和所述侧墙层的步骤包括：
在所述基底上形成第二掩膜层，所述第二掩膜层内具有多个相互分立的第三通孔；
在所述第三通孔的侧壁形成第一侧墙层，所述第一侧墙层围成所述第二通孔；
形成所述第一侧墙层后，去除所述第二掩膜层；
去除所述第二掩膜层后，形成填充所述第二通孔的所述第一掩膜层；
形成所述第一掩膜层后，在所述第一侧墙层背向所述第一掩膜层的侧壁形成第二侧墙层，所述第二侧墙层与其余距离最近的所述第二侧墙层相连，且相连的多个所述第二侧墙层背向所述第一掩膜层的侧壁围成所述初始第一通孔；所述第一侧墙层与所述第二侧墙层构成所述侧墙层。
4.根据权利要求3所述的半导体结构的制造方法，其特征在于，所述第一掩膜层的材料包括光刻胶，且形成所述第一掩膜层的方法包括：形成光刻胶层，所述光刻胶层位于相邻所述第一侧墙层之间，且填充满所述第二通孔；
对所述光刻胶层进行曝光处理和显影处理，去除位于相邻所述第一侧墙层之间的所述光刻胶层，所述第二通孔内剩余的所述光刻胶层作为所述第一掩膜层。
5.根据权利要求3所述的半导体结构的制造方法，其特征在于，形成所述第一侧墙层的步骤包括：
形成初始第一侧墙层，所述初始第一侧墙层位于所述第三通孔的侧壁和底部以及所述第二掩膜层的顶面；
去除位于所述第二掩膜层顶面以及位于相邻所述第三通孔底部的所述初始第一侧墙层，剩余的所述初始第一侧墙层作为所述第一侧墙层。
6.根据权利要求5所述的半导体结构的制造方法，其特征在于，形成所述初始第一侧墙层的方法包括原子层沉积工艺。
7.根据权利要求3所述的半导体结构的制造方法，其特征在于，所述第一侧墙层的材料与所述第二侧墙层的材料相同。
8.根据权利要求3所述的半导体结构的制造方法，其特征在于，在垂直于所述侧墙层侧壁的方向上，所述第一侧墙层的宽度小于所述第二侧墙层的宽度。
9.根据权利要求1所述的半导体结构的制造方法，其特征在于，形成所述修复层的步骤包括：
形成初始修复层，所述初始修复层位于所述侧墙层的表面，还覆盖相邻所述侧墙层之间的所述基底；
去除覆盖所述基底的所述初始修复层，剩余的所述初始修复层作为所述修复层。
10.根据权利要求9所述的半导体结构的制造方法，其特征在于，形成所述初始修复层的方法包括：原子层沉积工艺。
11.根据权利要求1所述的半导体结构的制造方法，其特征在于，所述修复层的材料与所述侧墙层的材料相同。
12.根据权利要求1所述的半导体结构的制造方法，其特征在于，在垂直于所述侧墙层侧壁的方向上，所述修复层的宽度小于所述侧墙层的宽度。
13.根据权利要求1所述的半导体结构的制造方法，其特征在于，所述基底包括层叠设置的隔离层和第三掩膜层；所述第三掩膜层为多层结构，包括：层叠设置的第三下层掩膜层、第三中层掩膜层和第三上层掩膜层；
形成所述电容孔的步骤包括：以所述侧墙层和所述修复层为掩膜，刻蚀部分所述第三上层掩膜层和部分所述第三中层掩膜层，以形成图形化的所述第三上层掩膜层和图形化的所述第三中层掩膜层；以图形化的所述第三上层掩膜层和图形化的所述第三中层掩膜层为掩膜，刻蚀部分所述第三下层掩膜层，以形成图形化的所述第三下层掩膜层；
以图形化的所述第三下层掩膜层为掩膜，刻蚀所述隔离层，以形成所述电容孔。
14.根据权利要求13所述的半导体结构的制造方法，其特征在于，形成所述电容孔后，还包括：形成下电极，所述下电极位于所述电容孔的底部和侧壁。
15.根据权利要求14所述的半导体结构的制造方法，其特征在于，所述隔离层包括：层叠设置的底层支撑层、第一牺牲层、中间支撑层、第二牺牲层和顶层支撑层；
所述电容孔贯穿所述底层支撑层、所述第一牺牲层、所述中间支撑层、所述第二牺牲层和所述顶层支撑层；
形成所述下电极后还包括：去除部分所述顶层支撑层和部分所述中间支撑层，并去除所述第一牺牲层和所述第二牺牲层，以露出所述下电极；
形成介质层，所述介质层覆盖所述下电极的表面；
形成上电极，所述上电极覆盖所述介质层；所述上电极、所述下电极和所述介质层构成电容；
形成覆盖层，所述覆盖层位于所述上电极的表面。
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