KR102015568B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
반도체 소자의 제조 방법이 제공된다. 이는 식각 대상막 상에 제1 방향으로 정렬된 제1 예비홀들을 형성하는 단계; 제1 예비홀들을 채우는 유전 패턴들을 형성하는 단계; 유전 패턴들 상에 차례로 배리어막 및 희생막을 컨포멀하게 형성하는 단계; 서로 인접한 유전 패턴들 사이에 식각 제어 패턴들을 형성하는 단계; 서로 인접한 적어도 3개의 유전 패턴들에 의해 한정된 영역의 희생막을 식각하여 제2 예비홀들을 형성하는 단계; 및 제1 및 제2 예비홀들에 대응되는 위치의 식각 대상막을 식각하여 컨택홀들을 형성하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 홀을 포함하는 반도체 소자의 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 기억 소자의 집적도를 증가시키는 것이 요구되고 있다. 반도체 기억 소자의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하고, 이들을 이용하지 않고는 패턴의 미세화에 한계가 있으므로, 반도체 기억 소자의 집적도는 증가시키는 것은 여전히 제한적이다.
제조 공정 기술을 이용하여 이러한 패턴의 미세화에 대한 한계를 극복하기 위한 다양한 연구들이 수행되고 있다. 즉, 초고가의 장비들을 이용하지 않고, 고집적화된 반도체 기억 소자를 구현하기 위해 미세 패턴을 형성하는 공정 방법에 대하여 다양한 연구들을 수행되고 있다.
본 발명이 해결하고자 하는 과제는 고집적화에 최적화된 반도체 소자의 제조 방법을 제공하는데 있다.
상술된 기술적 과제들을 해결하기 위한 반도체 기억 소자의 형성 방법이 제공된다. 본 발명의 일 실시 예에 따른 반도체 기억 소자의 형성 방법은 식각 대상막 상에 제1 방향으로 정렬된 제1 예비홀들을 형성하는 단계; 상기 제1 예비홀들을 채우는 유전 패턴들을 형성하는 단계; 상기 유전 패턴들 상에 차례로 배리어막 및 희생막을 컨포멀하게 형성하는 단계; 서로 인접한 상기 유전 패턴들 사이에 식각 제어 패턴들을 형성하는 단계; 서로 인접한 적어도 3개의 상기 유전 패턴들에 의해 한정된 영역의 상기 희생막을 식각하여 제2 예비홀들을 형성하는 단계; 및 상기 제1 및 제2 예비홀들에 대응되는 위치의 상기 식각 대상막을 식각하여 컨택홀들을 형성하는 단계를 포함할 수 있다.
상기 제1 예비홀들은 상기 제1 방향과 수직하는 제2 방향으로 지그재그로 형성되고, 상기 제2 예비홀들은 3개의 서로 인접하는 상기 식각 제어 패턴들에 의해 한정된 영역에 형성될 수 있다. 이와는 달리, 상기 제1 예비홀들은 상기 제1 방향과 수직하는 제2 방향으로 정렬되어 형성되고, 상기 제2 예비홀들은 4개의 서로 인접하는 상기 식각 제어 패턴들에 의해 한정된 영역에 형성될 수 있다. 상기 제1 예비홀들을 형성하는 단계는: 상기 식각 대상막 상에 식각 저지막 및 마스크막을 형성하는 것; 및 상기 식각 저지막 및 상기 마스크막을 이방성 식각하여 상기 식각 대상막을 노출시키는 것을 포함할 수 있다.
상기 유전 패턴들을 형성하는 단계는: 상기 제1 예비홀들을 채우는 유전막을 형성하는 것; 평탄화 공정을 수행하여 서로 이격된 상기 유전 패턴들을 형성하는 것; 및 상기 마스크막을 제거하는 것을 포함할 수 있다. 상기 희생막을 형성하는 단계는 서로 인접하는 상기 유전 패턴들 사이에 빈 공간을 형성하는 것을 포함할 수 있다. 상기 식각 제어 패턴들을 형성하는 단계는: 상기 희생막 상에 식각 제어막을 컨포멀하게 형성하는 것; 및 상기 식각 제어막의 일부를 제거하되, 서로 인접하는 상기 유전 패턴들 사이에 상기 식각 제어막을 잔존시키는 것을 포함할 수 있다.
제2 예비홀들을 형성하는 단계 후에, 상기 희생막, 상기 배리어막, 상기 식각 제어 패턴들, 노출된 상기 식각 저지막, 및 상기 유전 패턴들을 선택적으로 제거하는 단계를 더 포함할 수 있다. 상기 식각 제어 패턴들 및 상기 식각 저지막은 동시에 제거될 수 있다. 상기 제2 예비홀들은 상기 희생막을 식각하여 형성하되, 서로 인접하는 상기 유전 패턴들 사이에서, 상기 배리어막과 상기 식각 제어 패턴들 사이에 끼워진 상기 희생막은 잔존할 수 있다. 상기 제2 예비홀들은 서로 인접하는 적어도 3개의 상기 유전 패턴들 및 상기 식각 제어 패턴들에 의해 상기 제2 예비홀들의 크기 및 위치가 한정될 수 있다.
상기 배리어막 및 상기 식각 제어 패턴들은 상기 희생막에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 상기 식각 제어 패턴들은 상기 배리어막에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 상기 식각 제어 패턴들은 상기 식각 저지막과 동일한 물질을 포함할 수 있다. 상기 식각 제어 패턴들은 실리콘 질화물을 포함할 수 있다.
본 발명의 실시예들에 따르면, 선택적 식각 공정으로 구현할 수 있는 제1 컨택홀들의 간격보다 더 좁은 간격을 갖는 제2 컨택홀들을 추가로 형성할 수 있어, 반도체 소자의 집적도를 향상시킬 수 있다. 희생막을 식각하여 상기 제2 컨택홀들을 형성하는 과정에서, 상기 희생막에 대하여 식각 선택비를 갖는 식각 제어 패턴들 및 배리어막에 의해 상기 제2 컨택홀들이 원하는 위치에서 원하는 크기로 적절히 제어될 수 있어, 고신뢰성을 갖는 반도체 소자를 구현할 수 있다.
도 1a 내지 도 10a는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 1b 내지 도 10b는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위해 도 1a 내지 도 10a의 Ⅰ-Ⅰ'을 따라 취해진 단면도들이다.
도 1c 내지 도 10c는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위해 도 1a 내지 도 10a의 Ⅱ-Ⅱ'을 따라 취해진 단면도들이다.
도 11a 및 도 12a는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 11b 및 도 12b는 각각 도 11a 및 도 12a의 I-I'을 따라 취해진 단면도들이다.
도 11c 및 도 12c는 각각 도 11a 및 도 12a의 II-II'을 따라 취해진 단면도들이다.
도 1b 내지 도 10b는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위해 도 1a 내지 도 10a의 Ⅰ-Ⅰ'을 따라 취해진 단면도들이다.
도 1c 내지 도 10c는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위해 도 1a 내지 도 10a의 Ⅱ-Ⅱ'을 따라 취해진 단면도들이다.
도 11a 및 도 12a는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 11b 및 도 12b는 각각 도 11a 및 도 12a의 I-I'을 따라 취해진 단면도들이다.
도 11c 및 도 12c는 각각 도 11a 및 도 12a의 II-II'을 따라 취해진 단면도들이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시 예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 본 명세서에서 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다.
본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드 지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
본 명세서의 다양한 실시 예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에의 제1막질로 언급된 막질이 다른 실시 예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
이하, 도면을 참조하여 본 발명의 일 실시 예들에 따른 반도체 소자의 제조 방법에 대해 자세히 설명한다. 도 1a 내지 도 10a는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이고, 도 1b 내지 도 10b는 도 1a 내지 도 10a의 Ⅰ-Ⅰ'을 따라 취해진 단면도들이고, 도 1c 내지 도 10c는 도 1a 내지 도 10a의 Ⅱ-Ⅱ'을 따라 취해진 단면도들이다.
도 1a를 참조하면, 식각 대상막(100) 상에 제1 예비홀들(115)을 형성한다. 상기 식각 대상막(100)은 반도체 기판, 예를 들어 실리콘 또는 게르마늄 기판일 수 있으며, 이와는 달리 반도체 물질을 포함하는 산화막, 예를 들어 실리콘 산화막일 수 있다.
상기 제1 예비홀들(115)은 제1 방향으로 하나의 열을 이루어, 복수 개의 열로 형성될 수 있다. 일 실시예에 따르면, 상기 제1 예비홀들(115)은 상기 제1 방향과 수직하는 제2 방향으로 지그재그로 형성될 수 있다. 상기 제1 방향은 도 1a의 x축 방향이고, 상기 제2 방향은 도 1a의 y축 방향에 해당할 수 있다. 일례로, 상기 제1 방향으로 홀수번째 열들을 이루어 배치된 상기 제1 예비홀들(115) 사이에 각각 짝수번째 열들의 상기 제1 예비홀들(115)이 위치할 수 있다. 이에 따라, 상기 홀수번째 열들은 상기 제2 방향으로 일렬로 배치될 수 있으며, 상기 짝수번째 열들 또한 상기 제2 방향으로 일렬로 배치될 수 있다.
도 1b 및 도 1c를 참조하면, 상기 제1 예비홀들(115)을 형성하는 것은 상기 식각 대상막(100) 상에 식각 저지막(110), 마스크막(112)을 차례로 형성하는 것을 포함할 수 있다. 그 후, 상기 식각 대상막(100) 상에 상기 제1 예비홀들(115)이 형성될 영역을 정의하고, 상기 마스크막(112)을 식각하여 상기 제1 예비홀들(115)을 형성할 수 있다. 일례로, 상기 식각 저지막(110)은 실리콘 질화막을 포함할 수 있으며, 상기 마스크막(112)은 SOH(spin-on hard mask)막일 수 있다. 상기 마스크막(112) 상에 실리콘 산질화막(114)이 더 형성될 수 있으나, 이는 생략 가능하다. 이로써, 상기 식각 대상막(100)의 상부면이 노출시키는 상기 제1 예비홀들(115)이 형성될 수 있다.
도 2a, 2b, 및 2c를 참조하면, 상기 제1 예비홀들(115)을 채우는 유전 패턴들(120)이 형성될 수 있다. 상기 유전 패턴들(120)을 형성하는 것은 상기 제1 예비홀들(115)을 채우는 유전막을 증착하고, 평탄화 공정을 수행하는 것을 포함할 수 있다. 이 후, 상기 실리콘 산질화막(114) 및 상기 마스크막(112)을 제거하여 상기 제1 예비홀들(115)을 각각 채우는 상기 유전 패턴들(120)을 형성할 수 있다. 이로써, 상기 유전 패턴들(120)은 상기 식각 대상막(100) 상에 돌출된 형태로 형성될 수 있다. 상기 유전 패턴들(120)은 반도체 물질을 포함하는 산화물, 예를 들어 실리콘 산화물을 포함할 수 있다.
상기 식각 저지막(110)은 제거되지 않고 상기 식각 대상막(100)의 상부면을 보호할 수 있다. 상기 유전 패턴들(120)은 상기 제1 예비홀들(115) 내에 형성되므로, 상기 제1 예비홀들(115)과 같이, 상기 제1 방향으로 하나의 열을 이루어 복수 개의 열로 배치되며, 상기 제2 방향으로 지그재그로 배치될 수 있다.
도 3a, 3b, 및 3c를 참조하면, 상기 식각 대상막(100) 상에 배리어막(130)이 형성될 수 있다. 상기 배리어막(130)은 상기 식각 대상막(100) 상에 돌출된 상기 유전 패턴들(120)을 컨포멀하게 덮도록 형성될 수 있다. 즉, 상기 배리어막(130)은 노출된 상기 유전 패턴들(120)의 상부면 및 측벽을 따라 형성되고, 상기 유전 패턴들(120) 외의 영역은 상기 식각 저지막(110) 상에 일정한 두께를 가지며 형성될 수 있다. 상기 배리어막(130)은 이후 공정에 따라 형성되는 제2 홀들의 크기를 제어하기 위하여 다양한 두께로 형성될 수 있다. 상기 배리어막(130)은 반도체 물질을 포함할 수 있으며, 일례로 다결정 실리콘을 포함할 수 있다.
도 4a, 4b, 및 4c를 참조하면, 상기 배리어막(130) 상에 희생막(140)이 형성될 수 있다. 상기 희생막(140)은 상기 배리어막(130)이 형성된 상기 식각 대상막(100) 전면에 컨포멀하게 형성될 수 있다. 일 실시예에 따르면, 상기 희생막(140)은 상기 식각 대상막(100) 상에 돌출된 상기 유전 패턴들(120)을 따라 컨포멀하게 형성되되, 인접하는 상기 유전 패턴들(120) 사이에 빈 공간(142)이 잔존하도록 형성될 수 있다. 일례로, 도 4b에 도시된 바와 같이, 상기 제1 방향으로 서로 인접한 상기 유전 패턴들(120)의 사이를 채우도록 상기 배리어막(130) 및 상기 희생막(140)이 형성되되, 상기 유전 패턴들(120) 사이의 공간을 완전히 채우지 못하여 상기 빈 공간(142)이 형성되도록 상기 희생막(140)의 두께를 조절할 수 있다. 이와 마찬가지로, 도 4a에 도시된 바와 같이, 홀수번째 열의 상기 유전 패턴들(120)과, 그들에 인접한 짝수번째 열의 상기 유전 패턴들(120) 사이에도 상기 빈 공간(142)이 형성되도록 상기 희생막(140)의 두께를 조절하여 형성될 수 있다. 상기 빈 공간(142)의 폭은 예를 들어 수십 Å일 수 있다. 상기 희생막(140)은 상기 배리어막(130)과 식각 선택비를 갖는 물질로 형성될 수 있다. 일례로, 상기 희생막(140)은 반도체 물질을 포함하는 산화물, 예를 들어 실리콘 산화물을 포함할 수 있다.
다른 실시예에 따르면, 상기 희생막(140)을 이방성 식각하여, 상기 배리어막(130)이 형성된 상기 유전 패턴들(120)의 측벽에만 남도록 희생 패턴(미도시)을 형성하여 이후의 공정을 진행할 수도 있다.
도 5a, 5b, 및 5c를 참조하면, 상기 희생막(140) 상에 식각 제어막(150)을 형성할 수 있다. 상기 식각 제어막(150)은 상기 희생막(140)이 형성된 상기 식각 대상막(100) 전면에 컨포멀하게 증착될 수 있다. 일 실시예에 따르면, 상기 식각 제어막(150)은 인접한 상기 유전 패턴들(120) 사이의 상기 빈 공간(142)을 채우도록 형성될 수 있다. 즉, 도 5b에 도시된 바와 같이, 상기 제1 방향으로 인접한 상기 유전 패턴들(120) 사이의 상기 빈 공간(142)에 상기 식각 제어막(150)이 완전히 채워질 수 있다. 이와 동일하게, 도 5a에 도시된 바와 같이, 홀수번째 열의 상기 유전 패턴들(120)과, 그들에 인접한 짝수번째 열의 상기 유전 패턴들(120) 사이의 상기 빈 공간(142)에도 상기 식각 제어막(150)이 채워지도록 증착될 수 있다. 상기 식각 제어막(150)은 상기 희생막(140)과 식각 선택비를 갖는 물질, 예를 들어 실리콘 질화물을 포함할 수 있다. 일례로, 상기 식각 제어막(150)은 상기 배리어막(130)과 식각 선택비를 갖는 물질을 포함할 수 있다. 다른 예로, 상기 식각 제어막(150)은 상기 식각 저지막(110)과 동일한 물질을 포함할 수 있다.
도 6a, 6b, 및 6c를 참조하면, 상기 식각 제어막(도 5a의 150)의 일부를 제거하여 식각 제어 패턴들(155)을 형성할 수 있다. 일례로, 상기 식각 제어막(150)의 일부를 제거하는 것은 에치백 공정을 수행하여 상기 희생막(140) 상에 형성된 식각 제어막(150)을 제거하는 것을 포함할 수 있다. 이 과정에서, 서로 인접한 상기 유전 패턴들(120) 사이의 상기 빈 공간(142)에 형성된 상기 식각 제어막(150)은 제거되지 않고 잔존함으로써, 상기 유전 패턴들(120) 사이에 개재된 식각 제어 패턴들(155)이 형성될 수 있다. 구체적으로, 도 6b에 도시된 바와 같이, 상기 제1 방향으로 서로 인접한 상기 유전 패턴들(120) 사이의 상기 빈 공간(도 5b의 142)에 상기 식각 제어 패턴들(155)이 형성될 수 있다. 일례로, 상기 식각 제어 패턴들(155)은 그 상부면 일부가 식각되어 상기 희생막(140)의 상부면보다 낮게 형성될 수 있다. 이와 동일하게, 도 6a에 도시된 것처럼, 홀수번째 열에 배치된 상기 유전 패턴들(120)과, 그들에 인접한 짝수번째 열들에 배치된 상기 유전 패턴들(120) 사이에도 상기 식각 제어 패턴들(155)이 형성될 수 있다.
상기 식각 제어 패턴들(155)은 서로 인접하는 상기 유전 패턴들(120) 사이에 개재됨으로써, 이후의 공정에서 제2 홀들이 원하는 위치에 형성되도록 제2 홀들의 위치 및 크기를 제어하는 기능을 수행할 수 있다.
도 7a, 7b, 및 7c를 참조하면, 상기 희생막(140)의 일부를 식각하여 제2 예비홀들(116: 116a, 116b)을 형성할 수 있다. 상기 제2 예비홀들(116)은 상기 유전 패턴들(120: 120a, 120b, 120c, 120d) 사이의 공간에 형성될 수 있다. 상기 제2 예비홀들(116)은 서로 인접하는 상기 유전 패턴들(120) 및 상기 식각 제어 패턴들(155)에 의해 한정되는 영역에 형성될 수 있다. 일 실시예에 따르면, 서로 인접하는 3개의 상기 유전 패턴들(120) 및 상기 식각 제어 패턴들(155)에 의해 한정되는 영역 내에 상기 제2 예비홀들(116)이 각각 형성될 수 있다.
일례로, 도 7a에 도시된 것처럼, 첫번째 열의 두 개의 유전 패턴들(120a, 120b)과, 그들에 인접하는 두번째 열의 상기 유전 패턴(120c)의 사이 공간에 상기 제2 홀(116a)의 하나가 형성될 수 있다. 상기 제2 홀(116a)의 하나는 서로 인접하는 3개의 상기 식각 제어 패턴들(155)에 의해 한정되는 영역으로 그 크기 및 위치가 제어된다. 또한 첫번째 열의 상기 유전 패턴(120b)과, 그에 인접하는 두번째 열의 두 개의 상기 유전 패턴들(120c, 120d)의 사이 공간에 상기 제2 홀들(116b)의 다른 하나가 형성될 수 있다. 상기 제2 홀들(116b)의 다른 하나는 서로 인접하는 3개의 상기 식각 제어 패턴들(155)에 의해 한정되는 영역으로 그 크기 및 위치가 제어된다.
상기 제2 예비홀들(116)을 형성하는 것은 상기 희생막(140)을 이방성 식각하는 것을 포함할 수 있다. 이 과정에서, 상기 배리어막(130) 및 상기 식각 제어 패턴들(155)은 상기 희생막(140)에 대하여 식각 선택비를 가지므로 이들은 식각되지 않고, 상기 제2 홀들(116)의 크기를 제어하는 기능을 수행할 수 있다. 즉, 상기 제2 홀들(116)은 상기 희생막(140)이 식각됨으로써 형성되되, 서로 인접하는 상기 배리어막(130) 및 상기 식각 제어 패턴들(155)에 의해 한정되는 공간에 형성되도록 그 크기가 제어될 수 있다. 도 7b를 참조하면, 서로 인접하는 상기 유전 패턴들(120a, 120b) 사이에 형성된 상기 희생막(140)은 완전히 제거되지 않고 잔존할 수 있다. 즉, 상기 희생막(140)에 대하여 식각 선택비를 갖는 상기 배리어막(130) 및 상기 식각 제어 패턴들(155)에 의해, 그들 사이에 끼워진 상기 희생막(140)은 잔존할 수 있다. 상기 식각 제어 패턴들(155)은 인접하는 상기 유전 패턴들(120) 사이에 개재됨으로써, 상기 식각 제어 패턴들(155)이 개재된 영역에서의 불필요한 상기 희생막(140)의 식각을 저지하고, 원하는 위치 즉, 서로 인접하는 3개의 상기 유전 패턴들(120) 및 상기 식각 제어 패턴들(155)에 의해 한정되는 영역에 상기 제2 예비홀들(116)이 형성되도록 그 위치를 제어하는 기능을 수행할 수 있다.
이로써, 상기 유전 패턴들(120) 사이의 공간에 복수개의 상기 제2 예비홀들(116)이 형성될 수 있다. 일례로, 홀수번째 열의 상기 유전 패턴들(120)과 그에 인접한 짝수번째 열의 상기 유전 패턴들(120) 사이에 2열의 상기 제2 예비홀들(116)이 형성될 수 있다.
도 8a, 8b, 및 8c를 참조하면, 상기 배리어막(130)을 이방성 식각하여 상기 유전 패턴들(120)의 상부면을 노출시킬 수 있다. 이 과정에서 상기 배리어막(130)의 일부가 제거되지만, 상기 유전 패턴들(120)의 측벽 및 상기 식각 제어 패턴들(155) 아래에는 상기 배리어막(130)의 일부가 잔존하여 배리어 패턴(135)이 형성될 수 있다. 도 8c에 도시된 바와 같이, 상기 배리어 패턴(135)을 형성함으로써 상기 식각 저지막(110)이 노출될 수 있다. 일례로, 상기 식각 제어 패턴들(155)이 상기 배리어막(130)에 대하여 식각 선택비를 갖는 물질을 포함하는 경우, 도시된 바와 같이 상기 식각 제어 패턴들(155)은 식각되지 않고 잔존할 수 있다.
도 9a, 9b, 및 9c를 참조하면, 인접한 상기 유전 패턴들(120) 사이에 개재된 상기 식각 제어 패턴들(155)을 선택적으로 제거할 수 있다. 이어서, 노출된 상기 식각 저지막(110)을 제거하여 상기 식각 대상막(100)을 노출시킬 수 있다. 상기 식각 제어 패턴들(155)을 제거하는 것은 상기 배리어 패턴(135)들과의 식각 선택비를 이용하여 상기 식각 제어 패턴들(155)을 식각하는 것을 포함할 수 있다. 일례로, 상기 식각 제어 패턴들(155) 및 상기 식각 저지막(110)이 동일한 물질로 형성된 경우, 이들은 동시에 제거될 수 있다. 그 후, 상기 유전 패턴들(120)을 선택적으로 제거함으로써 상기 식각 대상막(100)이 노출된 상기 제1 예비홀들(115) 및 상기 제2 예비홀들(116)이 형성될 수 있다. 상기 배리어 패턴들(135)은 마스크로서 기능하여 상기 제1 및 제2 예비홀들(115, 116)의 위치를 제어할 수 있다.
도 10a, 10b, 및 10c를 참조하면, 상기 배리어 패턴들(135)은 제거되고, 상기 식각 대상막(100)에 제1 및 제2 컨택홀들(105, 106)을 형성할 수 있다. 상기 제1 및 제2 컨택홀들(105, 106)은 상기 제1 및 제2 예비홀들(도 9a의 115, 116)에 의해 노출된 상기 식각 대상막(100)은 이방성 식각하여 형성될 수 있다. 이로써, 선택적 식각 공정으로 구현할 수 있는 상기 제1 컨택홀들(105)의 간격보다 더 좁은 간격을 갖는 상기 제2 컨택홀들(116)을 추가로 형성할 수 있어, 반도체 소자의 집적도를 향상시킬 수 있다.
도 11a 및 도 12a는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 나타내는 평면도들이고, 도 11b 및 도 12b는 각각 도 11a 및 도 12a의 I-I'을 따라 취해진 단면도들이고, 도 11c 및 도 12c는 각각 도 11a 및 도 12a의 II-II'을 따라 취해진 단면도들이다. 도 1a 내지 도 10c에 따라 설명된 것과 동일한 구성 요소는 동일한 참조 부호를 사용하였으며, 중복되는 내용은 생략하고 본 실시예의 특징을 중심으로 설명한다.
도 11a, 11b, 및 11c를 참조하면, 제1 예비홀들(115)을 채우는 유전 패턴들(120)이 제1 방향으로 하나의 열을 이루어 복수 개의 열로 배치되고, 상기 제1 방향과 수직하는 제2 방향으로도 일렬로 정렬되어 배치될 수 있다. 즉, 도 1a 내지 도 10c에 따라 설명된 경우와 달리, 본 실시예에서는 상기 유전 패턴들(120)이 상기 제1 방향 및 상기 제2 방향으로 모두 정렬되어 매트릭스(matrix) 형태로 배치될 수도 있다. 상기 제1 및 제2 방향은 도 11a의 x축 및 y축 방향에 각각 해당할 수 있다.
상기 유전 패턴들(120) 상에 배리어막(130), 희생막(140)을 순차적으로 형성하고, 서로 인접하는 유전 패턴들(120) 사이에 식각 제어 패턴들(155)을 형성하는 것은 도 1a 내지 도 10c에 따라 설명된 것과 동일하다. 상기 유전 패턴들(120) 사이의 공간에 제2 예비홀들(116)을 형성한다. 이 때, 상기 유전 패턴들(120)은 상기 제1 및 제2 방향으로 정렬되어 배치되므로, 서로 인접하는 4개의 상기 유전 패턴들(120) 및 상기 식각 제어 패턴들(155)에 의해 한정되는 영역에 상기 제2 예비홀들(116)이 형성될 수 있다. 상기 제2 예비홀들(116)은 상기 배리어막(130) 및 상기 식각 제어 패턴들(155)을 마스크로 하여 상기 희생막(140)을 선택적으로 식각하여 형성될 수 있으며, 앞서 설명한 바와 같이 상기 식각 제어 패턴들(155) 및 상기 배리어막(130)에 의해 상기 제2 예비홀들(116)의 크기 및 위치가 제어될 수 있다. 본 실시예에서는 4개의 상기 식각 제어 패턴들(155)에 의해 상기 제2 예비홀들(116)이 제어되므로, 도 1a 내지 도 10c에 따라 설명된 경우보다 상기 제2 예비홀들(116)의 위치 및 크기가 보다 정교하게 제어될 수 있다.
도 12a, 12b, 및 12c를 참조하면, 앞서 설명한 바와 동일하게, 상기 식각 제어 패턴들(155), 상기 희생막(140), 상기 배리어막(130), 및 상기 유전 패턴들(120)을 제거하여 상기 제1 및 제2 예비홀들(115, 116)을 완성할 수 있으며, 이를 따라 식각 대상막(100)에 제1 및 제2 컨택홀들(105, 106)을 형성할 수 있다. 본 실시예에 따라 형성되는 상기 제1 및 제2 컨택홀들(105, 106) 또한 지그재그 형태로 형성되며, 선택적 식각 공정으로 구현할 수 있는 상기 제1 컨택홀들(105)의 간격보다 더 좁은 간격을 갖는 상기 제2 컨택홀들(116)을 형성할 수 있어, 반도체 소자의 집적도를 향상시킬 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (10)
- 식각 대상막 상에 제1 방향으로 정렬된 제1 예비홀들을 형성하는 단계;
상기 제1 예비홀들을 채우는 유전 패턴들을 형성하는 단계;
상기 유전 패턴들 상에 차례로 배리어막 및 희생막을 형성하는 단계;
서로 인접한 상기 유전 패턴들 사이에 식각 제어 패턴들을 형성하는 단계;
서로 인접한 적어도 3개의 상기 유전 패턴들에 의해 한정된 영역의 상기 희생막의 적어도 일부를 식각하여 제2 예비홀들을 형성하는 단계; 및
상기 제1 및 제2 예비홀들에 대응되는 위치의 상기 식각 대상막을 식각하여 컨택홀들을 형성하는 단계를 포함하되,
상기 제2 예비홀들을 형성하는 것은, 상기 희생막에 대해 식각 선택비를 갖도록 식각하여, 상기 배리어막과 상기 식각 제어 패턴들 사이의 상기 희생막은 잔존하는 것을 포함하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,
상기 제1 예비홀들은 상기 제1 방향과 수직하는 제2 방향으로 지그재그로 형성되고,
상기 제2 예비홀들은 3개의 서로 인접하는 상기 식각 제어 패턴들에 의해 한정된 영역에 형성되는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,
상기 제1 예비홀들은 상기 제1 방향과 수직하는 제2 방향으로 정렬되어 형성되고,
상기 제2 예비홀들은 4개의 서로 인접하는 상기 식각 제어 패턴들에 의해 한정된 영역에 형성되는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,
상기 제1 예비홀들을 형성하는 단계는:
상기 식각 대상막 상에 식각 저지막 및 마스크막을 형성하는 것; 및
상기 식각 저지막 및 상기 마스크막을 이방성 식각하여 상기 식각 대상막을 노출시키는 것을 포함하는 반도체 소자의 제조 방법.
- 제 4 항에 있어서,
상기 유전 패턴들을 형성하는 단계는:
상기 제1 예비홀들을 채우는 유전막을 형성하는 것;
평탄화 공정을 수행하여 서로 이격된 상기 유전 패턴들을 형성하는 것; 및
상기 마스크막을 제거하는 것을 포함하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,
상기 희생막을 형성하는 단계는 서로 인접하는 상기 유전 패턴들 사이에 빈 공간을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,
상기 식각 제어 패턴들을 형성하는 단계는:
상기 희생막 상에 식각 제어막을 컨포멀하게 형성하는 것; 및
상기 식각 제어막의 일부를 제거하되, 서로 인접하는 상기 유전 패턴들 사이에 상기 식각 제어막을 잔존시키는 것을 포함하는 반도체 소자의 제조 방법.
- 제 4 항에 있어서,
제2 예비홀들을 형성하는 단계 후에,
상기 배리어막을 식각하여 배리어 패턴을 형성하고 상기 식각 저지막을 노출하는 단계; 및
상기 희생막, 상기 배리어막, 상기 식각 제어 패턴들, 노출된 상기 식각 저지막, 및 상기 유전 패턴들을 선택적으로 제거하는 단계를 더 포함하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,
상기 식각 제어 패턴들은 실리콘 질화물을 포함하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,
상기 제2 예비홀들의 크기 및 위치는 서로 인접하는 적어도 3개의 상기 유전 패턴들 및 상기 식각 제어 패턴들에 의해 한정되는 반도체 소자의 제조 방법.
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