KR101948222B1 - 홀 패터닝을 위한 마스크패턴 및 그를 이용한 반도체장치 제조 방법 - Google Patents

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Abstract

본 기술은 주변영역을 덮는 마스크(PCM)를 적용하지 않으면서도 셀매트릭스 에지영역의 패터닝 불량을 방지할 수 있는 마스크패턴 및 그를 이용한 반도체장치 제조 방법에 관한 것으로서, 본 기술은 셀매트릭스영역과 셀매트릭스 에지영역을 포함하는 기판 상부에 식각대상막을 형성하는 단계; 상기 식각대상막 상에 하드마스크막을 형성하는 단계; 상기 하드마스크막 상에 복수의 라인패턴 및 상기 라인패턴 상에 형성된 희생스페이서막을 포함하는 제1식각마스크를 형성하는 단계; 상기 제1식각마스크 상에 메쉬형패턴과 상기 셀매트릭스에지영역을 덮는 블록킹패턴을 포함하는 제2식각마스크를 형성하는 단계; 상기 희생스페이서막을 제거하는 단계; 상기 제2식각마스크 및 제1식각마스크를 이용하여 상기 하드마스크막을 식각하여 복수의 홀을 갖는 하드마스크막패턴을 형성하는 단계; 상기 하드마스크막패턴을 식각마스크로 하여 상기 식각대상막을 식각하는 단계를 포함할 수 있고, 네가티브방식의 SPT(NSPT)와 파티지브 방식의 SPT(PSPT)를 1번씩 적용하여 PCM(Peri Close Mask) 없이 셀매트릭스 에지영역의 패터닝 불량을 개선할 수 있다.

Description

홀 패터닝을 위한 마스크패턴 및 그를 이용한 반도체장치 제조 방법{MASK PATTERN FOR HOLE PATTERNING AND METHOD FOR FABRICATING SEMICONDUCTOR DEVICE USING THE SAME}
본 기술은 반도체장치 제조 방법에 관한 것으로, 더욱 상세하게는 홀 패터닝을 위한 마스크패턴 및 그를 이용한 반도체장치 제조 방법에 관한 것이다.
DRAM 제조 공정에서 30nm 이하급의 홀패터닝(Hole Patterning) 공정은 스캐너(Scanner)의 분해능(Resolution) 한계보다 작아 스페이서패터닝(Spacer Patterning Technology; SPT) 공정을 각각 교차 방향으로 두번 진행하여 홀을 형성하게 된다. 홀패터닝 공정은 콘택홀, 스토리지노드가 형성될 홀 등을 형성하기 위한 공정을 포함할 수 있다. 이러한 홀패터닝 공정은 셀매트릭스영역에 진행될 수 있다.
스페이서패터닝 공정은 파지티브 SPT(Positive Spacer Patterning Technology; PSPT) 공정과 네가티브 SPT(Negative Spacer Patterning Technology; NSPT) 공정을 포함할 수 있다. 파지티브 SPT(PSPT) 공정은 스페이서패턴을 식각마스크로 사용하는 공정이다. 네가티브 SPT(NSPT) 공정은 스페이서패턴 사이에 식각마스크물질을 매립하고, 스페이서패턴을 제거한 후 매립된 식각마스크물질을 식각마스크로 사용하는 공정이다.
홀패터닝을 위해 파지티브 SPT(PSPT) 공정을 2회 진행하거나, 네가티브 SPT(NSPT) 공정을 2회 진행할 수 있다.
그러나, 파지티브 SPT(PSPT) 공정을 2회 사용할 경우 주변 영역이 모두 오픈되므로 PCM(Peripheral Close Mask), 즉 주변영역을 덮는 마스크(PCM)를 적용하여야 하나, 오버레이(Overlay; O/L) 마진이 부족하여 셀매트릭스영역(Cell matrix region)의 에지영역에서 패턴 불량이 발생하게 된다. 반면에 네가티브 SPT(NSPT) 공정을 2회 사용할 경우 주변영역을 덮는 마스크(PCM)를 적용할 필요는 없으나, 주변영역에서 형성되는 식각마스크 구조가 복잡하여 패터닝이 불가능하다.
파지티브 SPT(PSPT) 공정은 주변영역이 모두 오픈되는 구조이므로 주변영역을 덮는 마스크(PCM)를 적용하여 주변영역의 식각을 방지할 수 있다. 그러나, 주변영역을 덮는 마스크(PCM)와 셀매트릭스영역과의 오버레이가 불량하여 홀이 일부 형성되지 않거나 원하지 않는 홀이 형성될 수 있다. 또한, 홀이 형성되더라도 불량한 모양의 홀이 형성된다. 이러한 홀들은 후속의 공정중에 낫오픈(Not Open)이 되거나, 패턴 불량을 유발시켜 결함의 근본 원인이 되므로 반드시 제거해 주어야 한다.
본 발명의 실시예는 주변영역을 덮는 마스크(PCM)를 적용하지 않으면서도 셀매트릭스 에지영역의 패터닝 불량을 방지할 수 있는 마스크패턴 및 그를 이용한 반도체장치 제조 방법을 제공한다.
본 발명의 실시예에 따른 반도체장치 제조 방법은 제1영역과 제2영역을 포함하는 기판 상부에 식각대상막을 형성하는 단계; 상기 식각대상막 상에 하드마스크막을 형성하는 단계; 상기 하드마스크막 상에 복수의 라인패턴 및 상기 라인패턴 상에 형성된 희생스페이서막을 포함하는 제1식각마스크를 형성하는 단계; 상기 제1식각마스크 상에 메쉬형패턴과 상기 제2영역을 덮는 블록킹패턴을 포함하는 제2식각마스크를 형성하는 단계; 상기 희생스페이서막을 제거하는 단계; 상기 제2식각마스크 및 제1식각마스크를 이용하여 상기 하드마스크막을 식각하여 복수의 홀을 갖는 하드마스크막패턴을 형성하는 단계; 상기 하드마스크막패턴을 식각마스크로 하여 상기 식각대상막을 식각하여 상기 제1영역에 복수의 홀패턴을 형성하는 단계를 포함할 수 있다.
또한, 본 발명의 실시예에 따른 반도체장치 제조 방법은 제1영역과 제2영역을 포함하는 기판 상부에 식각대상막을 형성하는 단계; 상기 식각대상막 상에 하드마스크막을 형성하는 단계; 상기 하드마스크막 상에 교번하여 배치된 복수의 제1라인패턴 및 복수의 제2라인패턴을 포함하는 제1식각마스크를 형성하는 단계; 상기 제1식각마스크 상에 상기 제1 및 제2라인패턴과 교차하는 방향의 복수의 제3라인패턴과 상기 제2영역을 덮는 블록킹패턴을 포함하는 제2식각마스크를 형성하는 단계; 상기 제2식각마스크 및 제1식각마스크를 이용하여 상기 하드마스크막을 식각하여 복수의 홀을 갖는 하드마스크막패턴을 형성하는 단계; 상기 하드마스크막패턴을 식각마스크로 하여 상기 식각대상막을 식각하여 상기 제1영역에 복수의 홀패턴을 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 마스크패턴은 셀매트릭스영역에 홀을 패터닝하기 위한 마스크패턴으로서, 하드마스크막 상에 형성된 복수의 하위레벨 라인패턴; 상기 하위레벨 라인패턴과 교차하는 방향으로 연장된 복수의 상위레벨 라인패턴; 및 상기 셀매트릭스영역의 에지영역을 덮는 블록킹패턴을 포함할 수 있다.
본 기술은 네가티브 SPT(NSPT) 공정과 파티지브 SPT(PSPT) 공정을 1회씩 적용하여 주변영역을 덮는 마스크(PCM) 없이 셀매트릭스 에지영역의 홀 패터닝 불량을 개선할 수 있다. 이에 따라 30nm 이하급의 홀패터닝을 불량없이 가능하게 하여 캐패시터 형성이 가능하다.
도 1a 내지 도 1k는 제1실시예에 따른 반도체장치 제조 방법을 도시한 평면도이다.
도 2a 내지 도 2k는 도 1a 내지 도 1k의 A-A'선에 따른 단면도이다.
도 3a 내지 도 3k는 도 1a 내지 도 1k의 B-B'선에 따른 단면도이다.
도 4a 내지 도 4l은 제2실시예에 따른 반도체장치 제조 방법을 도시한 평면도이다.
도 5a 내지 도 5l은 도 4a 내지 도 4l의 A-A'선에 따른 단면도이다.
도 6a 내지 도 6l은 도 4a 내지 도 4l의 B-B'선에 따른 단면도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명의 실시예들에서는 네가티브 SPT(NSPT) 공정과 파지티브 SPT(PSPT) 공정을 1회씩 적용하여 주변영역을 덮는 마스크(PCM) 없이 셀매트릭스에지영역의 홀패터닝 불량을 개선할 수 있도록 레이아웃을 변경한다.
도 1a 내지 도 1k는 제1실시예에 따른 반도체장치 제조 방법을 도시한 평면도이다. 도 2a 내지 도 2k는 도 1a 내지 도 1k의 A-A'선에 따른 단면도이다. 도 3a 내지 도 3k는 도 1a 내지 도 1k의 B-B'선에 따른 단면도이다.
도 1a, 도 2a 및 도 3a에 도시된 바와 같이, 기판(11) 상부에 식각대상막(12)을 형성한다. 기판(11)은 제1영역(①), 제2영역(②), 제3영역(③) 및 제4영역(④)을 포함할 수 있다. 제1영역(①)은 후속하여 복수의 홀이 형성되는 영역이다. 제3영역(③)과 제4영역(④)은 홀이 형성되지 않는 영역이다. 제2영역(②)은 제1영역(①)과 제3영역(③) 사이의 경계영역으로서 제1영역(①)의 에지영역이다. 제1영역(①)은 셀매트릭스영역을 포함할 수 있고, 제3영역(③)과 제4영역(④)은 주변영역을 포함할 수 있다. 제2영역(②)은 셀매트릭스에지영역을 포함할 수 있다. 이하, 제1실시예에서, 제1영역(①)은 '셀매트릭스영역'이라 약칭하고, 제3영역(③)은 '제1주변영역'이라 약칭하며, 제2영역(②)은 '셀매트릭스에지영역'이라 약칭한다.제4영역(④)은 '제2주변영역'이라 약칭한다.
식각대상막(12)은 여러 물질을 포함할 수 있다. 예를 들어, 산화막, 질화막, 실리콘막, 금속막 등을 포함할 수 있다. 이하, 제1실시예에서 식각대상막(12)은 산화막을 포함할 수 있고, 식각대상막(12)은 콘택홀 또는 스토리지노드가 형성될 홀이 형성될 물질이다. 식각대상막(12) 상에 하드마스크막(13)을 형성한다. 하드마스크막(13)은 식각대상막(12)을 식각할 때 사용되는 식각마스크(Etch mask)이다. 따라서, 하드마스크막(13)과 식각대상막(12)은 식각선택비 차이가 있는 물질로 형성될 수 있다. 하드마스크막(13)은 단층 또는 2층 이상의 다층 구조를 포함할 수 있다. 예를 들어, 하드마스크막(13)은 폴리실리콘막, 산화막 또는 질화막 중에서 선택하여 단층으로 형성하거나, 이들의 적층하여 다층으로 형성할 수 있다. 제1실시예에서, 식각대상막(12)이 산화막을 포함하는 경우, 하드마스크막(13)은 폴리실리콘막, 산화막 및 질화막을 적층하여 형성할 수 있다. 이와 같이, 다층의 하드마스크막(13)은 식각 선택비 차이가 있는 서로 다른 물질로 적층하여 동시에 식각되는 것을 방지할 수 있다. 아울러, 다층의 하드마스크막(13)을 이용하므로써 식각대상막(12) 패터닝시 고종횡비 식각이 용이하다.
하드마스크막(13) 상에 복수의 제1라인패턴(14A)을 형성한다. 제1라인패턴(14A)은 제1방향으로 연장된 형태가 될 수 있다. 제1라인패턴(14A)은 셀매트릭스영역(①)에 형성될 수 있다. 제1라인패턴(14A)과 함께 제1,2주변영역(③, ④)에는 주변영역블록킹패턴(14B)이 형성될 수 있다. 제1라인패턴(14A)은 주변영역블록킹패턴(14B)과 결합될 수 있다. 즉, 제1라인패턴(14A)과 주변영역블록킹패턴(14B)은 동시에 형성될 수 있다. 복수의 제1라인패턴(14A)은 일정 간격을 갖고 형성될 수 있다. 제1라인패턴(14A)과 주변영역블록킹패턴(14B)은 카본을 함유하는 카본함유막(Carbon containing layer)을 포함할 수 있다. 카본함유막은 카본막을 포함할 수 있다. 카본막은 스핀온도포법(Spin On Coating)에 의해 형성할 수 있다. 이와 같이 스핀온도포법에 의한 카본막을 '스핀온카본(Spin On Carbon; SOC)'이라 약칭한다.
제1라인패턴(14A) 및 주변영역블록킹패턴(14B)은 하드마스크막(13)을 식각하기 위한 마스크로 사용될 수 있다. 제1라인패턴(14A)과 주변영역블록킹패턴(14B)은 카본함유막 외에 하드마스크막(13)과 선택비를 갖는 물질이 사용될 수도 있다.
제1라인패턴(14A)과 주변영역블록킹패턴(14B)을 형성하기 위해 제1실리콘산화질화막패턴(15A, 15B)이 식각마스크로 사용될 수 있다. 제1실리콘산화질화막패턴(15A, 15B)외에 카본함유막과 선택비를 갖는 물질이 사용될 수도 있다.
제1실리콘산화질화막패턴(15A, 15B)은 제1감광막패턴(16A, 16B)에 의해 패터닝될 수 있다. 도시하지 않았지만, 제1실리콘산화질화막패턴(15A, 15B) 상에 반사방지막이 더 형성될 수 있다. 반사방지막은 제1감광막패턴(16A, 16B)을 형성하는 과정에서 난반사에 의한 노광 특성이 저하되는 것을 방지하는 역할을 한다. 반사방지막은 BARC(Bottom Anti Reflection Coating)을 포함할 수 있다. 제1실리콘산화질화막패턴(15A, 15B)이 난반사 방지 기능도 수행할 수 있는 경우, 반사 방지막은 생략 가능하다.
제1감광막패턴(16A, 16B) 중 셀매트릭스영역(①)에 형성된 복수의 제1감광막패턴(16A)은 소정 간격으로 이격된 라인/스페이스 패턴(Line/Space pattern)으로 형성될 수 있다. 제1감광막패턴(16A) 형성시 1/4 피치로 패터닝하되 후속에서 식각트리밍타겟을 고려하여 2/4 피치까지 패터닝할 수 있다. 아울러, 제1,2주변영역(③, ④)에 형성된 제1감광막패턴(16B)은 주변영역블록킹패턴(14B)에 대응하는 패턴이다.
제1감광막패턴(16A, 16B)을 식각마스크로 이용한 식각 공정을 통해 제1라인패턴(14A)과 주변영역블록킹패턴(14B)을 형성한다. 제1라인패턴(14A)과 주변영역블록킹패턴(14B)을 형성하는 도중에 제1감광막패턴(16A, 16B)은 모두 소모되어 제거될 수 있다. 제1감광막패턴(16A, 16B)이 소모되더라도 제1실리콘산화질화막패턴(15A, 15B)이 식각마스크로 작용할 수 있다.
위와 같이, 제1감광막패턴(16A, 16B)을 이용하여 식각 공정을 진행하면, 제1감광막패턴(16A, 16B)의 형태가 전사된 제1라인패턴(14A) 및 주변영역블록킹패턴(14B)이 형성된다. 따라서, 제1라인패턴(14A)은 라인/스페이스 패턴이 되며, 1/4 피치로 패터닝될 수 있다.
제1라인패턴(14A) 및 주변영역블록킹패턴(14B)은 하드마스크막(13)을 식각하기 위한 마스크패턴으로서, 제1레벨에 형성될 수 있다. 즉, 레벨이란 표면레벨을 일컫는 것으로서, 제1라인패턴(14A)은 제1표면레벨에 형성된다. 후속의 제3라인패턴은 제2레벨에 형성된다. 제1레벨과 제2레벨은 높이 차이라 할 수 있다. 제2레벨은 제1레벨보다 높은 위치이다. 제1레벨은 하위레벨이 될 수 있고, 제2레벨은 상위레벨이 될 수 있다. 제1라인패턴(14A)은 하위레벨 라인패턴이 된다.
도 1b, 도 2b 및 도 3b에 도시된 바와 같이, 제1감광막패턴(16A, 16B)을 제거한다. 제1감광막패턴(16A, 16B)을 제거한 이후에 제1실리콘산화질화막패턴(15A, 15B)을 제거할 수도 있다.
이어서, 제1라인패턴(14A) 및 주변영역블록킹패턴(14B)을 포함한 전면에 희생스페이서막(17)을 형성한다. 희생스페이서막(17)의 두께는 1/4 피치로 한다. 희생스페이서막(17)은 제1라인패턴(14A) 및 주변영역블록킹패턴(14B)과 식각 선택비 차이가 있는 물질로 형성될 수 있다. 희생스페이서막(17)은 절연막을 이용하여 형성될 수 있다. 예를 들어, 희생스페이서막(17)은 극저온산화막(Ultra Low Temperature Oxide; ULTO) 등의 산화막으로 형성할 수 있다. 여기서, 피치(도면부호 'P' 참조)가 1P, 2P, 3P, 4P(1P=2P=3P=4P)를 더한 폭을 가진다고 할 때, 제1라인패턴(14A)에 의해 1P가 정의되고, 희생스페이서막(17)에 의해 2P와 4P가 정의될 수 있다. 따라서, 희생스페이서막(17)을 형성한 이후에 3P의 폭과 동일한 갭(18)이 형성된다. 제1라인패턴(14A)의 선폭과 희생스페이서막(17)의 두께가 동일할 수 있다.
희생스페이서막(17)을 형성하면 제1식각마스크가 형성된다. 즉, 제1식각마스크는 복수의 제1라인패턴(14A)과 복수의 제1라인패턴(14A) 상부를 덮는 희생스페이서막(17)을 포함한다.
전술한 바와 같은 일련의 공정은 네가티브 SPT(NSPT) 공정이다. 후술하겠지만, 후속 식각 공정시 희생스페이서막(17)은 제거되고, 제1라인패턴(14A)이 식각마스크의 역할을 수행한다.
도 1c, 도 2c 및 도 3c에 도시된 바와 같이, 희생스페이서막(17) 상에 평탄화막(19)을 형성한다. 평탄화막(19)은 희생스페이서막(17) 사이의 갭(도 1b의 '18')을 갭필하면서 형성될 수 있다. 평탄화막(19)은 스핀온도포법에 의해 형성될 수 있다. 평탄화막(19)은 카본이 함유된 카본함유막을 포함할 수 있다. 예를 들어, 평탄화막(19)은 스핀온도포법에 의한 카본막(SOC)을 포함할 수 있다. 평탄화막(19)은 제1라인패턴(14A) 사이의 희생스페이서막(17)에 형성된 갭(도 1b의 '18')을 채울수 있는 두께로 도포한다. 스핀온도포법에 의해 평탄화막(19)을 형성하므로써 제1라인패턴(14A) 사이를 보이드없이 갭필할 수 있다. 아울러, 평탄화막(19)은 하드마스크막(13) 및 희생스페이서막(17)을 식각하기 위한 마스크패턴으로 사용될 수 있다. 평탄화막(19)은 카본함유막 외에 하드마스크막(13) 및 희생스페이서막(17)에 대해 선택비를 갖는 물질이 사용될 수 있다. 평탄화막(19)은 제1라인패턴(14A)과 동일한 물질로 형성되거나 또는 서로 다른 물질로 형성될 수 있다. 예를 들어, 평탄화막(19)과 제1라인패턴(14A)은 카본함유막을 포함할 수 있다. 또한, 평탄화막(19)은 폴리실리콘막을 포함하고, 제1라인패턴(14A)은 카본함유막을 포함할 수 있다.
도 1d, 도 2d 및 도 3d에 도시된 바와 같이, 평탄화막(19) 상에 제2실리콘산화질화막(20)을 형성한 후 제2실리콘산화질화막(20) 상에 제2감광막패턴(21)을 형성한다. 제2감광막패턴(21)은 제1감광막패턴(16A)과 교차하는 방향의 라인/스페이스 패턴이다. 제2감광막패턴(21)은 1/4 피치로 패터닝하되 후속에서 식각트리밍타겟을 고려하여 2/4 피치까지 패터닝할 수 있다. 제2실리콘산화질화막(20)은 평탄화막(19)을 식각하기 위한 마스크로 사용될 수 있다. 제2실리콘산화질화막(20) 외에 평탄화막(19)과 선택비를 갖는 물질이 사용될 수도 있다. 도시하지 않았지만, 제2실리콘산화질화막(20) 상에 반사방지막이 더 형성될 수 있다. 반사방지막은 제2감광막패턴(21)을 형성하는 과정에서 난반사에 의한 노광 특성이 저하되는 것을 방지하는 역할을 한다. 반사방지막은 BARC(Bottom Anti Reflection Coating)을 포함할 수 있다. 제2실리콘산화질화막(20)이 난반사 방지 기능도 수행할 수 있는 경우, 반사 방지막은 생략 가능하다.
제2감광막패턴(21)은 후속 스페이서 형성 이후에 제거되는 희생물질이다. 따라서, 제2감광막패턴(21)은 '희생라인패턴'이라 할 수 있다. 제2감광막패턴(21)은 복수의 라인을 포함할 수 있고, 라인의 일측끝단들은 서로 연결될 수 있다. 연결된 끝단들은 제2주변영역(④)에 위치할 수 있다. 제2감광막패턴(21)의 라인들은 그 선폭이 모두 동일하며 제1간격을 갖고 형성될 수 있다. 예를 들어, 셀매트릭스영역(①)에 형성되는 라인들은 제1간격(S1, 3/4 피치)을 갖고 형성된다. 셀매트릭스에지영역(②)에 형성되는 라인들은 제2간격(S2, 2/4 피치)을 갖고 형성되며, 제2간격(S2)은 제1간격(S1)보다 더 좁게 형성될 수 있다. 제2간격(S2)은 2/4 피치 이하의 크기가 되도록 한다. 이에 따라 제2간격(S2) 아래는 셀매트릭스에지영역(②)이 대응하게 되며, 제2간격(S2)에는 후속하여 스페이서막이 갭필된다. 스페이서막이 셀매트릭스에지영역(②)에 갭필됨에 따라 그 아래의 희생스페이서막(17)이 후속 식각 공정으로부터 보호된다.
도 1e, 도 2e 및 도 3e에 도시된 바와 같이, 제2감광막패턴(21)을 포함한 전면에 스페이서막(22)을 형성한다. 스페이서막(22)을 형성할 때, 셀매트릭스영역(①)에서는 제2감광막패턴(21)의 양측벽에서 갭을 갖고 형성되나, 셀매트릭스에지영역(②)에서는 제2감광막패턴(21)의 제2간격을 매립하며 형성된다. 스페이서막(22)의 두께는 1/4 피치로 한다. 스페이서막(22)은 제2감광막패턴(21)과 식각 선택비 차이가 있는 물질로 형성될 수 있다. 스페이서막(22)은 절연막을 이용하여 형성될 수 있다. 예를 들어, 스페이서막(22)은 극저온산화막(ULTO) 등의 산화막으로 형성할 수 있다. 여기서, 피치가 1P, 제 3P, 4P(1P=2P=3P=4P)로 이루어진다고 할 때, 제1감광막패턴(21)에 의해 1P가 정의되고, 스페이서막(22)에 의해 2P와 4P가 정의될 수 있다. 따라서, 스페이서막(22)을 형성한 이후에 3P의 폭과 동일한 갭이 형성된다.
도 1f, 도 2f 및 도 3f에 도시된 바와 같이, 스페이서막(22)을 에치백하여 각각의 제2감광막패턴(21)의 양측벽에 스페이서패턴(22A)을 형성한다. 스페이서패턴(22A)은 라인 형태가 된다. 복수의 스페이서패턴(22A)은 제1라인패턴(14A)와 교차하는 방향으로 배열된다. 각각의 스페이서패턴(22A)은 2개의 라인이 결합된 형태를 가질 수 있다. 스페이서패턴(22A) 형성시 셀매트릭스에지영역(②)을 블록킹하는 블록킹라인(22B)이 형성된다. 블록킹라인(22B)은 제2감광막패턴(21)의 제2간격에 매립된 스페이서막(22)에 의해 형성된다.
도 1g, 도 2g 및 도 3g에 도시된 바와 같이, 제2감광막패턴(21)을 제거한다. 이에 따라, 복수의 스페이서패턴(22A) 사이에 제2실리콘산화질화막(20)이 노출된다.
상술한 바와 같이, 스페이서패턴(22A) 및 블록킹라인(22B)을 형성하면, 제1라인패턴(14A) 상부에 평탄화막(19)을 사이에 두고 스페이서패턴(22A)이 형성된다. 스페이서패턴(22A)은 셀매트릭스영역(①)에 형성된다. 블록킹라인(22B)은 셀매트릭스에지영역(②)에 형성된다.
스페이서패턴(22A)은 후속 식각 공정시 식각마스크로 사용하는 물질이다. 이를 파지티브 SPT 공정이라 한다.
도 1h, 도 2h 및 도 3h에 도시된 바와 같이, 스페이서패턴(22A) 및 블록킹라인(22B)을 식각마스크로 하여 하부 물질들을 식각한다. 먼저, 스페이서패턴(22A) 및 블록킹라인(22B)을 식각마스크로 하여 제2실리콘산화질화막(20)과 평탄화막(19)을 식각한다. 평탄화막(19) 식각시 희생스페이서막(17)에서 식각이 정지하도록 한다. 이에 따라, 제1라인패턴(14A) 사이에 형성되는 제1라인과 스페이서패턴(19A)의 형태가 전사된 제2라인이 형성된다. 예컨대, 제1라인은 제2라인패턴(19A)에 대응하고, 제2라인은 제3라인패턴(19B)에 대응할 수 있다. 제2라인패턴(19A)은 제1라인패턴(14A) 사이에 형성될 수 있으며, 제1라인패턴(14A)와 평행하게 형성된다. 제2라인패턴(19A)과 제3라인패턴(19B)은 결합된 형태이며, 이에 따라 메쉬형패턴의 구조를 가질 수 있다. 블록킹라인(22B)에 의해 평탄화막(19)이 식각되므로써 블록킹패턴(19C)이 형성된다. 블록킹패턴(19C)은 셀매트릭스에지영역(②)을 덮는다. 제3라인패턴(19B)과 블록킹패턴(19C)의 상부에는 각각 제2실리콘산화질화막패턴(20A, 20B)이 형성된다.
제1라인패턴(14A)과 제3라인패턴(19B)은 교차하는 방향이 된다. 제3라인패턴(19B)은 제2라인패턴(19A)과도 교차하는 방향이 된다. 제1라인패턴(14A)과 제2라인패턴(19A) 사이에 희생스페이서막(17)이 노출된다.
위와 같이, 평탄화막(19)을 식각하므로써 제2식각마스크가 형성된다. 제2식각마스크는 메쉬형패턴과 블록킹패턴(19C)을 포함한다. 메쉬형패턴은 제2라인패턴(19A)과 제3라인패턴(19B)의 결합에 의해 구축되는 구조이다. 메쉬형패턴은 셀매트릭스영역(①)에 형성된다.
도 1i, 도 2i 및 도 3i에 도시된 바와 같이, 노출된 희생스페이서막(17)을 식각한다. 이에 따라, 제1라인패턴(14A)과 제2라인패턴(19A) 사이의 희생스페이서막(17)이 제거된다. 제2라인패턴(19A) 아래에는 희생스페이서막패턴(17A)이 잔류할 수 있다. 희생스페이서막(17)은 제3라인패턴(19B)을 식각마스크로 하여 제거될 수 있다. 더불어, 제1라인패턴(14A)과 제2라인패턴(19A)도 식각마스크로 사용될 수 있다. 희생스페이서막(17) 식각시 산화막 물질인 스페이서패턴(22A)과 블록킹라인(22B)은 모두 소모되어 잔류하지 않을 수 있다. 제1라인패턴(14A) 상부의 제1실리콘산화질화막패턴(15A, 15B)이 노출될 수 있다. 스페이서패턴(22A)과 블록킹라인(22B)이 소모되더라도 제1 내지 제3라인패턴(14A, 19A, 19B)이 식각마스크의 역할을 수행할 수 있다. 희생스페이서막(17)을 선택적으로 식각하면, 제1라인패턴(14A), 제2라인패턴(19A) 및 제3라인패턴(19B)을 포함하는 메쉬형 구조물에 의해 오프닝(23)이 형성된다. 오프닝(23)은 홀 형태를 가질 수 있다.
상술한 바와 같은 일련의 방법에 따라 희생스페이서막(17)까지 제거하면, 하부의 하드마스크막(13)을 식각하기 위한 마스크패턴이 완성된다. 마스크패턴은 복수의 하위레벨 라인패턴과 복수의 상위레벨 라인패턴을 포함한다. 하위레벨 라인패턴은 제1라인패턴(14A)과 제2라인패턴(19A)을 포함한다. 상위레벨 라인패턴은 제3라인패턴(19B)을 포함한다. 제1라인패턴(14A)과 제2라인패턴(19A)은 교번하여 배치될 수 있다. 제3라인패턴(19B)은 제2라인패턴(19A)과 결합되며, 제2라인패턴(19A) 상부에서 제1라인패턴(14A)과 교차하는 방향으로 연장된다. 제1라인패턴(14A)과 제2라인패턴(19A)간의 간격은 제3라인패턴(19B)들 사이의 간격과 동일할 수 있다. 제2라인패턴(19A)과 제3라인패턴(19B)은 수직방향으로 형성되어 메쉬형 패턴을 이룰 수 있다. 제2라인패턴(19A) 아래에는 희생스페이서막패턴(17A)이 잔류할 수 있다. 블록킹패턴(19C) 아래에도 희생스페이서막패턴(17B)이 잔류할 수 있다. 희생스페이서막패턴(17B)은 후속 식각 공정으로부터 셀매트릭스에지영역(②)을 블록킹한다.
결국, 제1실시예는 NSPT 공정과 PSPT 공정을 순차적으로 적용하므로써 하드마스크막(13)을 식각하기 위한 마스크패턴을 형성할 수 있다. 아울러, 주변영역을 덮는 마스크(PCM)를 별도로 적용하지 않아도 된다. 즉, 셀매트릭스에지영역(②)을 덮는 블록킹패턴(19C)이 자기정렬적으로 형성된다.
도 1j, 도 2j 및 도 3j에 도시된 바와 같이, 제1라인패턴(14A), 제2라인패턴(19A), 제3라인패턴(19B) 및 블록킹패턴(19C)을 식각마스크로 하여 하드마스크막(13)을 식각한다. 이에 따라, 복수의 홀(24)을 갖는 하드마스크막패턴(13A)이 형성된다. 하드마스크막패턴(13A)에 형성된 홀(24)은 매트릭스배열을 가질 수 있다. 홀(24)은 규칙적으로 배열되며, 블록킹패턴(19C)에 의해 셀매트릭스에지영역(②)에서는 홀(24)이 형성되지 않는다. 하드마스크막(13) 식각시 셀매트릭스영역(①)에서는 제2실리콘산화질화막패턴(20A, 20B) 및 제1실리콘산화질화막패턴(15A, 15B)이 소모되어 제거될 수 있다. 제1,2주변영역(③, ④)에서는 제1실리콘산화막질화막패턴(15C)이 잔류할 수 있다.
도 1k, 도 2k 및 도 3k에 도시된 바와 같이, 제1라인패턴(14A), 제2라인패턴(19A), 제3라인패턴(19B) 및 블록킹패턴(19C)을 모두 제거한다. 이어서, 하드마스크막패턴(13A)이 다층 구조인 경우, 다층의 하드마스크막을 순차적으로 식각할 수 있다. 이와 같은 식각 공정 중에 제1실리콘산화질화막패턴(15C) 및 희생스페이서막패턴(17A, 17B)이 제거될 수 있다.
이어서, 하드마스크막패턴(13A)을 식각마스크로 하여 식각대상막(12)을 식각한다. 이에 따라 식각대상막패턴(12A)에 복수의 홀패턴(25)이 형성된다. 홀패턴(25)은 셀매트릭스영역(①)에서 형성되며, 셀매트릭스에지영역(②), 제1,2주변영역(③, ④)에서는 형성되지 않는다.
도 4a 내지 도 4l은 제2실시예에 따른 반도체장치 제조 방법을 도시한 평면도이다. 도 5a 내지 도 5l은 도 4a 내지 도 4l의 A-A'선에 따른 단면도이다. 도 6a 내지 도 6l은 도 4a 내지 도 4l의 B-B'선에 따른 단면도이다.
도 4a, 도 5a 및 도 6a에 도시된 바와 같이, 기판(31) 상부에 식각대상막(32)을 형성한다. 기판(31)은 제1영역(①), 제2영역(②), 제3영역(③) 및 제4영역(④)을 포함할 수 있다. 제1영역(①)은 후속하여 복수의 홀이 형성되는 영역이다. 제3영역(③)과 제4영역(④)은 홀이 형성되지 않는 영역이다. 제2영역(②)은 제1영역(①)과 제3영역(③) 사이의 경계영역으로서 제1영역(①)의 에지영역이다. 제1영역(①)은 셀매트릭스영역을 포함할 수 있고, 제3영역(③)과 제4영역(④)은 주변영역을 포함할 수 있다. 제2영역(②)은 셀매트릭스에지영역을 포함할 수 있다. 이하, 제2실시예에서, 제1영역(①)은 '셀매트릭스영역'이라 약칭하고, 제3영역(③)은 '제1주변영역'이라 약칭하며, 제2영역(②)은 '셀매트릭스에지영역'이라 약칭한다.제4영역(④)은 '제2주변영역'이라 약칭한다.
식각대상막(32)은 여러 물질을 포함할 수 있다. 예를 들어, 산화막, 질화막, 실리콘막, 금속막 등을 포함할 수 있다. 이하, 제2실시예에서 식각대상막(32)은 산화막을 포함할 수 있다. 하드마스크막(33)은 식각대상막(32)을 식각할 때 사용되는 식각마스크이다. 따라서, 하드마스크막(33)과 식각대상막(32)은 식각선택비 차이가 있는 물질로 형성될 수 있다. 하드마스크막(33)은 단층 또는 2층 이상의 다층 구조를 포함할 수 있다. 예를 들어, 하드마스크막(33)은 폴리실리콘막, 산화막 또는 질화막 중에서 선택하여 단층으로 형성하거나, 이들의 적층하여 다층으로 형성할 수 있다. 제2실시예에서, 하드마스크막(33)은 하드마스크폴리실리콘막, 하드마스크산화막 및 하드마스크질화막을 적층하여 형성할 수 있다. 이와 같이, 다층의 하드마스크막(33)은 식각 선택비 차이가 있는 서로 다른 물질로 적층하여 동시에 식각되는 것을 방지할 수 있다. 아울러, 다층의 하드마스크막(33)을 이용하므로써 식각대상막(32) 패터닝시 고종횡비 식각이 용이하다.
하드마스크막(33) 상에 복수의 제1라인패턴(34A)을 형성한다. 제1라인패턴(34A)은 제1방향으로 연장된 형태가 될 수 있다. 제1라인패턴(34A)은 셀매트릭스영역(①)에 형성될 수 있다. 제1라인패턴(34A)과 함께 제1,2주변영역(③, ④)에는 주변영역블록킹패턴(34B)이 형성될 수 있다. 제1라인패턴(34A)은 주변영역블록킹패턴(34B)과 결합될 수 있다. 즉, 제1라인패턴(34A)과 주변영역블록킹패턴(34B)은 동시에 형성될 수 있다. 복수의 제1라인패턴(34A)은 일정 간격을 갖고 형성될 수 있다. 제1라인패턴(34A)과 주변영역블록킹패턴(34B)은 카본을 함유하는 카본함유막을 포함할 수 있다. 카본함유막은 카본막을 포함할 수 있다. 카본막은 스핀온도포법(Spin On Coating)에 의해 형성할 수 있다. 이와 같이 스핀온도포법에 의한 카본막을 '스핀온카본(Spin On Carbon; SOC)'이라 약칭한다.
제1라인패턴(34A) 및 주변영역블록킹패턴(34B)은 하드마스크막(33)을 식각하기 위한 마스크로 사용될 수 있다. 제1라인패턴(34A)과 주변영역블록킹패턴(34B)은 카본함유막 외에 하드마스크막(33)과 선택비를 갖는 물질이 사용될 수도 있다.
제1라인패턴(34A)과 주변영역블록킹패턴(34B)을 형성하기 위해 제1실리콘산화질화막패턴(35A, 35B)이 식각마스크로 사용될 수 있다. 제1실리콘산화질화막패턴(35A, 35B)외에 카본함유막과 선택비를 갖는 물질이 사용될 수도 있다.
제1실리콘산화질화막패턴(35A, 35B)은 제1감광막패턴(36A, 36B)에 의해 패터닝될 수 있다. 도시하지 않았지만, 제1실리콘산화질화막패턴(35A, 35B) 상에 반사방지막이 더 형성될 수 있다. 반사방지막은 제1감광막패턴(36A, 36B)을 형성하는 과정에서 난반사에 의한 노광 특성이 저하되는 것을 방지하는 역할을 한다. 반사방지막은 BARC(Bottom Anti Reflection Coating)을 포함할 수 있다. 제1실리콘산화질화막패턴(35A, 35B)이 난반사 방지 기능도 수행할 수 있는 경우, 반사 방지막은 생략 가능하다.
제1감광막패턴(36A, 36B) 중 셀매트릭스영역(①)에 형성된 복수의 제1감광막패턴(36A)은 소정 간격으로 이격된 라인/스페이스 패턴으로 형성될 수 있다. 제1감광막패턴(36A) 형성시 1/4 피치로 패터닝하되 후속에서 식각트리밍타겟을 고려하여 2/4 피치까지 패터닝할 수 있다. 아울러, 제1,2주변영역(③, ④)에 형성된 제1감광막패턴(36B)은 주변영역블록킹패턴(34B)에 대응하는 패턴이다.
제1감광막패턴(36A, 36B)을 식각마스크로 이용한 식각 공정을 통해 제1라인패턴(34A)과 주변영역블록킹패턴(34B)을 형성한다. 제1라인패턴(34A)과 주변영역블록킹패턴(34B)을 형성하는 도중에 제1감광막패턴(36A, 36B)은 모두 소모되어 제거될 수 있다. 제1감광막패턴(36A, 36B)이 소모되더라도 제1실리콘산화질화막패턴(35A, 35B)이 식각마스크로 작용할 수 있다.
위와 같이, 제1감광막패턴(36A, 36B)을 이용하여 식각 공정을 진행하면, 제1감광막패턴(36A, 36B)의 형태가 전사된 제1라인패턴(34A) 및 주변영역블록킹패턴(34B)이 형성된다. 따라서, 제1라인패턴(34A)은 라인/스페이스 패턴이 되며, 1/4 피치로 패터닝될 수 있다.
제1라인패턴(34A)과 주변영역블록킹패턴(34B)은 하드마스크막(33)을 식각하기 위한 마스크패턴으로서, 제1레벨에 형성될 수 있다. 즉, 레벨이란 표면레벨을 일컫는 것으로서, 제1라인패턴(34A)은 제1표면레벨에 형성된다. 후속의 제3라인패턴은 제2레벨에 형성된다. 제1레벨과 제2레벨은 높이 차이라 할 수 있다. 제2레벨은 제1레벨보다 높은 위치이다. 제1레벨은 하위레벨이 될 수 있고, 제2레벨은 상위레벨이 될 수 있다. 제1라인패턴(34A)은 하위레벨 라인패턴이 된다.
도 4b, 도 5b 및 도 6b에 도시된 바와 같이, 제1감광막패턴(36A, 36B)을 제거한다. 제1감광막패턴(36A, 36B)을 제거한 이후에 제1실리콘산화질화막패턴(35A, 35B)을 제거할 수도 있다.
이어서, 제1라인패턴(34A) 및 주변영역블록킹패턴(34B)을 포함한 전면에 희생스페이서막(37)을 형성한다. 희생스페이서막(37)의 두께는 1/4 피치로 한다. 희생스페이서막(37)은 제1라인패턴(34A) 및 주변영역블록킹패턴(34B)과 식각 선택비 차이가 있는 물질로 형성될 수 있다. 희생스페이서막(37)은 절연막을 이용하여 형성될 수 있다. 예를 들어, 희생스페이서막(37)은 극저온산화막(ULTO) 등의 산화막으로 형성할 수 있다. 여기서, 피치가 1P, 2P, 3P, 4P(1P=2P=3P=4P)를 더한 폭을 가진다고 할 때, 제1라인패턴(34A)에 의해 1P가 정의되고, 희생스페이서막(37)에 의해 2P와 4P가 정의될 수 있다. 따라서, 희생스페이서막(37)을 형성한 이후에 3P의 폭과 동일한 갭(38)이 형성된다. 제1라인패턴(34A)의 선폭과 희생스페이서막(37)의 두께가 동일할 수 있다.
도 4c, 도 5c 및 도 6c에 도시된 바와 같이, 희생스페이서막(37) 상에 제1평탄화막(39)을 형성한다. 제1평탄화막(39)은 희생스페이서막(37) 사이의 갭(도 4b 의 '38')을 갭필하면서 형성될 수 있다. 제1평탄화막(39)은 스핀온도포법에 의해 형성될 수 있다. 제1평탄화막(39)은 카본이 함유된 카본함유막을 포함할 수 있다. 예를 들어, 제1평탄화막(39)은 스핀온도포법에 의한 카본막(SOC)을 포함할 수 있다. 제1평탄화막(39)은 제1라인패턴(34A) 사이의 희생스페이서막(37)에 형성된 갭(38)을 채울수 있는 두께로 도포한다. 스핀온도포법에 의해 제1평탄화막(39)을 형성하므로써 제1라인패턴(34A) 사이를 보이드없이 갭필할 수 있다. 아울러, 제1평탄화막(39)은 하드마스크막(33) 및 희생스페이서막(37)을 식각하기 위한 마스크패턴으로 사용될 수 있다. 제1평탄화막(39)은 카본함유막 외에 하드마스크막(33) 및 희생스페이서막(37)에 대해 선택비를 갖는 물질이 사용될 수 있다. 제1평탄화막(39)은 제1라인패턴(34A)과 동일한 물질로 형성되거나 또는 서로 다른 물질로 형성될 수 있다. 예를 들어, 제1평탄화막(39)과 제1라인패턴(34A)은 카본함유막을 포함할 수 있다. 또한, 제1평탄화막(39)은 폴리실리콘막을 포함하고, 제1라인패턴(34A)은 카본함유막을 포함할 수 있다.
도 4d, 도 5d 및 도 6d에 도시된 바와 같이, 제1평탄화막(39)을 평탄화한다. 평탄화는 희생스페이서막(37)의 표면이 노출될때까지 진행한다. 이에 따라, 제2라인패턴(39A)이 형성된다. 제2라인패턴(39A)과 제1라인패턴(34A)은 교번하여 배치되며, 제1라인패턴(34A)과 제2라인패턴(39A) 사이에 희생스페이서막(37)이 노출된다. 제2라인패턴(39A)는 셀매트릭스영역(①)에만 형성될 수 있다.
도 4e, 도 5e 및 도 6e에 도시된 바와 같이, 희생스페이서막(37)을 선택적으로 식각한다. 이에 따라, 제1라인패턴(34A)과 제2라인패턴(39A) 사이에 하드마스크막(33)이 노출된다. 제2라인패턴(39A) 아래에 희생스페이서막패턴(37A)이 잔류할 수 있다.
위와 같이, 희생스페이서막(37)을 제거하면 제1식각마스크가 형성된다. 즉, 제1식각마스크는 복수의 제1라인패턴(34A)과 복수의 제2라인패턴(39A)을 포함한다.
전술한 바와 같은 일련의 공정은 네가티브 SPT(NSPT) 공정이다. 후술하겠지만, 후속 식각 공정시 제1라인패턴(34A)과 제2라인패턴(39A)이 식각마스크의 역할을 수행한다.
도 4f, 도 5f 및 도 6f에 도시된 바와 같이, 제1라인패턴(34A) 및 제2라인패턴(39A)을 포함한 전면에 제2평탄화막(40)을 형성한다. 제2평탄화막(40)은 카본이 함유된 카본함유막을 포함할 수 있다. 예를 들어, 제2평탄화막(40)은 스핀온도포법에 의한 카본막(SOC)을 포함할 수 있다. 제2평탄화막(40)은 제1라인패턴(34A)과 제2라인패턴(39A) 사이를 채울수 있는 두께로 도포한다. 스핀온도포법에 의해 제2평탄화막(40)을 형성하므로써 제1라인패턴(34A)과 제2라인패턴(39A) 사이를 보이드없이 갭필할 수 있다. 아울러, 제2평탄화막(40)은 하드마스크막(33)을 식각하기 위한 마스크패턴으로 사용될 수 있다. 제2평탄화막(40)은 카본함유막 외에 하드마스크막(33)에 대해 선택비를 갖는 물질이 사용될 수 있다. 제2평탄화막(40)은 제1라인패턴(34A)과 동일한 물질로 형성되거나 또는 서로 다른 물질로 형성될 수 있다.
제2평탄화막(40) 상에 제2실리콘산화질화막(41)을 형성한 후 제2실리콘산화질화막(41) 상에 제2감광막패턴(42)을 형성한다. 제2감광막패턴(42)은 제1감광막패턴과 교차하는 방향의 라인/스페이스 패턴이다. 제2감광막패턴(42)은 1/4 피치로 패터닝하되 후속에서 식각트리밍타겟을 고려하여 2/4 피치까지 패터닝할 수 있다. 제2실리콘산화질화막(41)은 제2평탄화막(40)을 식각하기 위한 마스크로 사용될 수 있다. 제2실리콘산화질화막(41)외에 제2평탄화막(40)과 선택비를 갖는 물질이 사용될 수도 있다. 도시하지 않았지만, 제2실리콘산화질화막(41) 상에 반사방지막이 더 형성될 수 있다. 반사방지막은 제2감광막패턴(42)을 형성하는 과정에서 난반사에 의한 노광 특성이 저하되는 것을 방지하는 역할을 한다. 반사방지막은 BARC(Bottom Anti Reflection Coating)을 포함할 수 있다. 제2실리콘산화질화막(41)이 난반사 방지 기능도 수행할 수 있는 경우, 반사 방지막은 생략 가능하다.
제2감광막패턴(42)은 후속 스페이서 형성 이후에 제거되는 희생물질이다. 따라서, 제2감광막패턴(42)은 '희생라인패턴'이라 할 수 있다. 제2감광막패턴(42)은 복수의 라인을 포함할 수 있고, 라인들의 일측끝단들은 서로 연결될 수 있다. 연결된 끝단들은 제2주변영역(④)에 위치할 수 있다. 제2감광막패턴(42)의 라인들은 그 선폭이 모두 동일하며 제1간격을 갖고 형성될 수 있다. 예를 들어, 셀매트릭스영역(①)에 형성되는 라인들은 제1간격(3/4 피치)을 갖고 형성된다. 셀매트릭스에지영역(②)에 형성되는 라인들은 제2간격(2/4 피치)을 갖고 형성되며, 제2간격은 제1간격보다 더 좁게 형성될 수 있다. 제2간격은 2/4 피치 이하의 크기가 되도록 한다. 이에 따라 제2간격 아래는 셀매트릭스에지영역(②)이 대응하게 되며, 제2간격에는 후속하여 스페이서막이 갭필된다. 스페이서막이 셀매트릭스에지영역(②)에 갭필됨에 따라 후속 식각 공정으로부터 셀매트릭스에지영역(②)이 보호된다.
도 4g, 도 5g 및 도 6g에 도시된 바와 같이, 제2감광막패턴(42)을 포함한 전면에 스페이서막(43)을 형성한다. 스페이서막(43)을 형성할 때, 셀매트릭스영역(①)에서는 제2감광막패턴(42)의 양측벽에서 갭을 갖고 형성되나, 셀매트릭스에지영역(②)에서는 제2간격을 매립하며 형성된다. 스페이서막(43)의 두께는 1/4 피치로 한다. 스페이서막(43)은 제2감광막패턴(42)과 식각 선택비 차이가 있는 물질로 형성될 수 있다. 스페이서막(43)은 절연막을 이용하여 형성될 수 있다. 예를 들어, 스페이서막(43)은 극저온산화막(ULTO) 등의 산화막으로 형성할 수 있다. 여기서, 피치가 1P, 제 3P, 4P(1P=2P=3P=4P)로 이루어진다고 할 때, 제2감광막패턴(42)에 의해 1P가 정의되고, 스페이서막(43)에 의해 2P와 4P가 정의될 수 있다. 따라서, 스페이서막(43)을 형성한 이후에 3P의 폭과 동일한 갭이 형성된다.
도 4h, 도 5h 및 도 6h에 도시된 바와 같이, 스페이서막(43)을 에치백하여 제2감광막패턴(42)의 양측벽에 스페이서패턴(43A)을 형성한다. 스페이서패턴(43A)은 라인 형태가 된다. 스페이서패턴(43A)은 제1 및 제2라인패턴(34A, 39A)와 교차하는 방향으로 배열된다. 각각의 스페이서패턴(43A)은 2개의 라인이 결합된 형태를 가질 수 있다. 스페이서패턴(43A) 형성시 셀매트릭스에지영역(②)을 블록킹하는 블록킹라인(43B)이 형성된다. 블록킹라인(43B)은 제2감광막패턴(42)의 제2간격에 매립된 스페이서막(43)에 의해 형성된다.
도 4i, 도 5i 및 도 6i에 도시된 바와 같이, 제2감광막패턴(42)을 제거한다. 이에 따라, 스페이서패턴(43A) 사이에 제2실리콘산화질화막(41)이 노출된다.
상술한 바와 같이, 스페이서패턴(43A) 및 블록킹라인(43B)을 형성하면, 제1라인패턴(35A) 및 제2라인패턴(39A) 상부에 제2평탄화막(40)을 사이에 두고 스페이서패턴(43A)이 형성된다. 스페이서패턴(43A)은 셀매트릭스영역(①)에 형성된다. 블록킹라인(43B)은 셀매트릭스에지영역(②)에 형성된다.
스페이서패턴(43A)은 후속 식각 공정시 식각마스크로 사용하는 물질이다. 이를 파지티브 SPT 공정이라 한다.
도 4j, 도 5j 및 도 6j에 도시된 바와 같이, 스페이서패턴(43A) 및 블록킹라인(43B)을 식각마스크로 하여 하부 물질들을 식각한다. 먼저, 스페이서패턴(43A) 및 블록킹라인(43B)을 식각마스크로 하여 제2실리콘산화질화막(41)과 제2평탄화막(40)을 식각한다. 이에 따라, 스페이서패턴(43A)의 형태가 전사된 제3라인패턴(40A)이 형성될 수 있다. 블록킹라인(43B)에 의해 제2평탄화막(40)이 식각되므로써 블록킹패턴(40B)이 형성된다. 블록킹패턴(40B)은 셀매트릭스에지영역(②)을 덮는다. 제3라인패턴(40A)은 제1라인패턴(34A) 및 제2라인패턴(39A)과 교차하는 방향이 된다. 제3라인패턴(40A)과 블록킹패턴(40B) 상부에는 각각 제2실리콘산화질화막패턴(41A)이 잔류할 수 있다.
위와 같이, 제2평탄화막(40)을 식각하므로써 제2식각마스크가 형성된다. 제2식각마스크는 제3라인패턴(40A)과 블록킹패턴(40B)을 포함한다. 제1라인패턴(34A), 제2라인패턴(39A) 및 제3라인패턴(40A)을 포함하는 메쉬형 구조물에 의해 오프닝(44)이 형성된다. 오프닝(44)은 홀 형태를 가질 수 있다.
상술한 바와 같은 일련의 방법에 따라 하부의 하드마스크막(33)을 식각하기 위한 마스크패턴이 완성된다. 마스크패턴은 복수의 하위레벨 라인패턴과 복수의 상위레벨 라인패턴을 포함한다. 하위레벨 라인패턴은 제1라인패턴(34A)과 제2라인패턴(39A)을 포함한다. 상위레벨 라인패턴은 제3라인패턴(40A)을 포함한다. 제1라인패턴(34A)과 제2라인패턴(39A)은 교번하여 배치될 수 있다. 제3라인패턴(40A)은 제1,2라인패턴(34A, 39A)과 교차하는 방향으로 연장된다. 제1라인패턴(34A), 제2라인패턴(39A)및 제3라인패턴(40A)은 메쉬형 패턴을 이룰 수 있다. 제1라인패턴(34A)과 제2라인패턴(39A)간의 간격은 제3라인패턴(40A)들 사이의 간격과 동일할 수 있다.
결국, 제2실시예는 NSPT 공정과 PSPT 공정을 순차적으로 적용하므로써 하드마스크막(33)을 식각하기 위한 마스크패턴을 형성할 수 있다. 아울러, 주변영역을 덮는 마스크(PCM)를 적용하지 않아도 된다. 즉, 셀매트릭스에지영역(②)을 덮는 블록킹패턴(40B)을 자기정렬적으로 형성할 수 있다.
도 4k, 도 5k 및 도 6k에 도시된 바와 같이, 제1라인패턴(34A), 제2라인패턴(39A), 제3라인패턴(40A) 및 블록킹패턴(40B)을 식각마스크로 하여 하드마스크막(33)을 식각한다. 이에 따라, 복수의 홀(45)을 갖는 하드마스크막패턴(33A)이 형성된다. 하드마스크막패턴(33A)에 형성된 복수의 홀(45)은 매트릭스배열을 가질 수 있다. 복수의 홀(45)은 규칙적으로 배열되며, 블록킹패턴(40B)에 의해 셀매트릭스에지영역(②)에서는 형성되지 않는다. 하드마스크막(33) 식각시 셀매트릭스영역(①)에서 스페이서패턴(43A), 블록킹라인(43B), 제1실리콘산화질화막패턴(35A, 35B) 및 제2실리콘산화질화막패턴(41A)이 소모되어 제거될 수 있다. 제1,2주변영역(③, ④)에서는 제1실리콘산화막질화막패턴(35C)이 잔류할 수 있다.
도 4l, 도 5l 및 도 6l에 도시된 바와 같이, 제1라인패턴(34A), 제2라인패턴(39A), 제3라인패턴(40A) 및 블록킹패턴(40B)을 제거한다. 이어서, 하드마스크막패턴(33A)이 다층 구조인 경우, 다층의 하드마스크막을 순차적으로 식각할 수 있다. 이와 같은 식각 공정 중에 제1실리콘산화질화막패턴(35C) 및 희생스페이서막패턴(37A)이 제거될 수 있다.
이어서, 하드마스크막패턴(33A)을 식각마스크로 하여 식각대상막(32)을 식각한다. 이에 따라 식각대상막패턴(32A)에 복수의 홀패턴(46)이 형성된다. 홀패턴(46)은 셀매트릭스영역(①)에서 형성되며, 셀매트릭스에지영역(②), 제1,2주변영역(③, ④)에서는 형성되지 않는다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
11 : 기판 12 : 식각대상막
13 : 하드마스크막 14A : 제1라인패턴
15A, 15B : 제1실리콘산화질화막패턴 16A, 16B : 제1감광막패턴
17 : 희생스페이서막 19 : 평탄화막
19A : 제2라인패턴 19B : 제3라인패턴
19C : 블록킹패턴 20A, 20B : 제2실리콘산화질화막패턴
21 : 제2감광막패턴 22A : 스페이서패턴
22B : 블록킹라인 25 : 홀패턴

Claims (29)

  1. 셀매트릭스영역에 홀을 패터닝하기 위한 마스크패턴으로서,
    하드마스크막 상에 형성된 복수의 하위레벨 라인패턴;
    상기 하위레벨 라인패턴과 교차하는 방향으로 연장된 복수의 상위레벨 라인패턴; 및
    상기 셀매트릭스영역의 에지영역을 덮는 블록킹패턴
    을 포함하는 마스크패턴.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 하위레벨 라인패턴은 복수의 제1라인패턴과 복수의 제2라인패턴이 교번하여 배치되며, 상기 상위레벨 라인패턴은 상기 제2라인패턴과 결합되면서 상기 제1 및 제2라인패턴 상부에서 상기 제1라인패턴과 교차하는 방향으로 연장된 제3라인패턴을 포함하는 마스크패턴.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 제1라인패턴, 제2라인패턴, 제3라인패턴 및 블록킹패턴은 카본함유막을 포함하는 마스크패턴.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 하위레벨 라인패턴은 복수의 제1라인패턴과 복수의 제2라인패턴이 교번하여 배치되며, 상기 상위레벨 라인패턴은 상기 제1라인패턴과 제2라인패턴 사이를 채우면서 상기 제1라인패턴 및 제2라인패턴 상부에서 상기 제1,2라인패턴과 교차하는 방향으로 연장된 제3라인패턴을 포함하는 마스크패턴.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제4항에 있어서,
    상기 제1라인패턴, 제3라인패턴 및 블록킹패턴은 카본함유막을 포함하고, 상기 제2라인패턴은 폴리실리콘막을 포함하는 마스크패턴.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 블록킹패턴은 상기 상위레벨 라인패턴과 동일 표면 레벨에 형성된 마스크패턴.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 블록킹패턴은 상기 하위레벨 라인패턴 및 상위레벨 라인패턴보다 더 큰 선폭을 갖는 마스크패턴.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 하위레벨 라인패턴, 상위레벨 라인패턴 및 블록킹패턴은 카본함유막을 포함하는 마스크패턴.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 복수의 하위레벨 라인패턴은 제1간격을 갖고, 상기 복수의 상위레벨 라인패턴은 제2간격을 갖고 배열되며, 상기 제1간격과 제2간격을 동일한 선폭을 갖는 마스크패턴.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 홀은 콘택홀 또는 스토리지노드가 형성될 홀을 포함하는 마스크패턴.
  11. 제1영역과 제2영역을 포함하는 기판 상부에 식각대상막을 형성하는 단계;
    상기 식각대상막 상에 하드마스크막을 형성하는 단계;
    상기 하드마스크막 상에 복수의 라인패턴 및 상기 라인패턴 상에 형성된 희생스페이서막을 포함하는 제1식각마스크를 형성하는 단계;
    상기 제1식각마스크 상에 메쉬형패턴과 상기 제2영역을 덮는 블록킹패턴을 포함하는 제2식각마스크를 형성하는 단계;
    상기 희생스페이서막을 제거하는 단계;
    상기 제2식각마스크 및 제1식각마스크를 이용하여 상기 하드마스크막을 식각하여 복수의 홀을 갖는 하드마스크막패턴을 형성하는 단계; 및
    상기 하드마스크막패턴을 식각마스크로 하여 상기 식각대상막을 식각하여 상기 제1영역에 복수의 홀패턴을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 제2식각마스크를 형성하는 단계는,
    상기 제1식각마스크 상에 평탄화막을 형성하는 단계;
    상기 평탄화막 상에 상기 라인패턴과 교차하는 방향의 복수의 희생라인패턴을 형성하는 단계;
    상기 희생라인패턴을 포함한 전면에 스페이서막을 형성하는 단계;
    상기 스페이서막을 선택적으로 식각하여 상기 희생라인패턴의 양측벽에 스페이서패턴을 형성하는 단계;
    상기 희생라인패턴을 제거하는 단계; 및
    상기 스페이서패턴을 식각마스크로 하여 상기 평탄화막을 식각하여 상기 메쉬형패턴과 블록킹패턴을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 복수의 희생라인패턴을 형성하는 단계에서,
    상기 제1영역에 형성되는 복수의 희생라인패턴은 제1간격을 갖고 상기 제2영역에 형성되는 복수의 희생라인패턴은 제2간격을 갖고 형성되며,
    상기 제2간격은 상기 제1간격보다 더 좁게 형성하는 반도체장치 제조 방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 스페이서막을 형성하는 단계에서,
    상기 스페이서막은 상기 제2간격을 갭필하는 두께로 형성하는 반도체장치 제조 방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 스페이서막은 산화막을 포함하는 반도체장치 제조 방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 평탄화막을 식각하는 단계는,
    상기 희생스페이서막의 표면에서 식각이 정지할때까지 식각하는 반도체장치 제조 방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 제2식각마스크를 형성하는 단계에서,
    상기 메쉬형패턴은 상기 라인패턴 사이에 형성되는 복수의 제1라인과 상기 제1라인과 결합되며 상기 라인패턴과 교차하는 방향의 복수의 제2라인을 포함하는 반도체장치 제조 방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 희생스페이서막은 산화막으로 형성하는 반도체장치 제조 방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 라인패턴과 메쉬형패턴은 스핀온카본막으로 형성하는 반도체장치 제조 방법.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 제1영역은 셀매트릭스영역을 포함하고, 상기 제2영역은 상기 셀매트릭스영역의 에지영역을 포함하는 반도체장치 제조 방법.
  21. 제1영역과 제2영역을 포함하는 기판 상부에 식각대상막을 형성하는 단계;
    상기 식각대상막 상에 하드마스크막을 형성하는 단계;
    상기 하드마스크막 상에 교번하여 배치된 복수의 제1라인패턴 및 복수의 제2라인패턴을 포함하는 제1식각마스크를 형성하는 단계;
    상기 제1식각마스크 상에 상기 제1 및 제2라인패턴과 교차하는 방향의 복수의 제3라인패턴과 상기 제2영역을 덮는 블록킹패턴을 포함하는 제2식각마스크를 형성하는 단계;
    상기 제2식각마스크 및 제1식각마스크를 이용하여 상기 하드마스크막을 식각하여 복수의 홀을 갖는 하드마스크막패턴을 형성하는 단계; 및
    상기 하드마스크막패턴을 식각마스크로 하여 상기 식각대상막을 식각하여 상기 제1영역에 복수의 홀패턴을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 제2식각마스크를 형성하는 단계는,
    상기 제1식각마스크 상에 평탄화막을 형성하는 단계;
    상기 평탄화막 상에 상기 제1 및 제2라인패턴과 교차하는 방향의 복수의 희생라인패턴을 형성하는 단계;
    상기 희생라인패턴을 포함한 전면에 스페이서막을 형성하는 단계;
    상기 스페이서막을 선택적으로 식각하여 상기 희생라인패턴의 양측벽에 스페이서패턴을 형성하는 단계;
    상기 희생라인패턴을 제거하는 단계; 및
    상기 스페이서패턴을 식각마스크로 하여 상기 평탄화막을 식각하여 상기 제3라인패턴과 블록킹패턴을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제22항에 있어서,
    상기 복수의 희생라인패턴을 형성하는 단계에서,
    상기 제1영역에 형성되는 복수의 희생라인패턴은 제1간격을 갖고 상기 제2영역에 형성되는 복수의 희생라인패턴은 제2간격을 갖고 형성되며,
    상기 제2간격은 상기 제1간격보다 더 좁게 형성하는 반도체장치 제조 방법.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제23항에 있어서,
    상기 스페이서막을 형성하는 단계에서,
    상기 스페이서막은 상기 제2간격을 갭필하는 두께로 형성하는 반도체장치 제조 방법.
  25. ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈
    제22항에 있어서,
    상기 스페이서막은 산화막을 포함하는 반도체장치 제조 방법.
  26. ◈청구항 26은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 제1라인패턴, 제3라인패턴 및 블록킹패턴은 스핀온카본막으로 형성하고, 상기 제2라인패턴은 폴리실리콘막으로 형성하는 반도체장치 제조 방법.
  27. ◈청구항 27은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 제1식각마스크를 형성하는 단계는,
    상기 하드마스크막 상에 스핀온카본막을 이용하여 상기 복수의 제1라인패턴을 형성하는 단계;
    상기 제1라인패턴 상에 희생스페이서막을 형성하는 단계;
    상기 희생스페이서막 상에 폴리실리콘막을 갭필하는 단계;
    상기 폴리실리콘막을 에치백하여 상기 제2라인패턴을 형성하는 단계; 및
    상기 제1라인패턴과 제2라인패턴 사이의 희생스페이서막을 제거하는 단계
    를 포함하는 반도체장치 제조 방법.
  28. ◈청구항 28은(는) 설정등록료 납부시 포기되었습니다.◈
    제27항에 있어서,
    상기 희생스페이서막은 산화막을 포함하는 반도체장치 제조 방법.
  29. ◈청구항 29은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 제1영역은 셀매트릭스영역을 포함하고, 상기 제2영역은 상기 셀매트릭스영역의 에지영역을 포함하는 반도체장치 제조 방법.
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