KR100874433B1 - 반도체 소자의 패턴 형성 방법 - Google Patents

반도체 소자의 패턴 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 패턴 형성 방법에 관한 것으로, 본 발명에 의한 반도체 소자의 패턴 형성 방법은, 패턴 크기가 작은 제1 영역과 상기 제1 영역보다 패턴 크기가 큰 제2 영역을 갖는 기판 상에 피식각층을 형성하는 단계; 상기 피식각층 상에 희생막 및 보호막을 순차적으로 형성하는 단계; 상기 보호막 및 상기 희생막을 선택적으로 식각하여 희생막 패턴 및 보호막 패턴의 적층 구조를 형성하는 단계; 상기 적층 구조 양측벽에 스페이서를 형성하는 단계; 상기 제2 영역을 덮는 마스크 패턴을 형성하는 단계; 상기 마스크 패턴에 의해 드러나는 상기 제1 영역의 상기 보호막 패턴을 제거하여 상기 제1 영역의 상기 희생막 패턴을 노출시키는 단계; 노출된 상기 제1 영역의 상기 희생막 패턴을 제거하는 단계; 및 상기 제1 영역의 상기 스페이서와 상기 제2 영역의 상기 스페이서 및 그 사이의 상기 적층 구조를 이용하여 상기 피식각층을 식각하여 피식각층 패턴을 형성하는 단계를 포함하고, 상술한 본 발명에 의한 반도체 소자의 패턴 형성 방법은, 패턴 크기가 작은 영역의 패턴 형성은 포지티브 스페이서 패터닝 기술을 적용하면서 동시에 패턴 크기가 큰 영역의 패턴 형성은 네가티브 스페이서 패터닝 기술을 적용함으로써, 공정 정밀도를 향상시키고 공정을 단순화할 수 있다.
포지티브 스페이서 패터닝, 네가티브 스페이서 패터닝, 보호막

Description

반도체 소자의 패턴 형성 방법{METHOD FOR FORMING PATTERN IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 반도체 소자의 패턴 형성 방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 패턴의 미세화는 필수적으로 요구되고 있으나, 현재까지 개발된 노광 장비의 해상도(resolution) 한계로 인하여 40nm 이하의 미세 패턴을 갖는 소자를 구현하는 것은 어려운 실정이다.
이러한 문제를 해결하기 위하여 최근 2번의 포토리소그라피(photolithography) 공정을 이용하여 미세 패턴을 형성하는 더블 패터닝 기술(double patterning technology) 또는 스페이서를 이용하여 패터닝을 수행하는 스페이서 패터닝 기술(spacer patterning technology)이 제안되고 있다. 특히, 스페이서 패터닝 기술은 더블 패터닝 기술의 단점인 오버레이 마진(overlay margin) 부족을 해결할 수 있다는 점에서 더블 패터닝 기술에 비하여 더욱 개선된 발명으로 평가받고 있다.
이러한 스페이서 패터닝 기술은 크게, 스페이서가 직접 패턴 형성 공정의 마스크로 이용되는 포지티브(positive) 스페이서 패터닝 기술과, 스페이서 사이의 공간을 이용하는 네가티브(negative) 스페이서 패터닝 기술로 구분할 수 있다.
우선, 포티지브 스페이서 패터닝 기술을 간략히 설명하면 다음과 같다.
피식각층 상에 식각 정지막 및 희생막을 순차적으로 형성한 후, 이 희생막 상에 노광 한계 피치 이상의 값을 갖는 포토레지스트 패턴을 형성한다.
이어서, 이 포토레지스트 패턴을 이용하여 희생막을 식각함으로써 희생막 패턴을 형성한 후, 희생막 패턴의 양측벽에 스페이서를 형성한다.
이어서, 희생막 패턴을 제거하고, 그에 따라 잔류하는 스페이서를 이용하여 하부의 식각 정지막 및 피식각층을 식각함으로써 노광 한계 피치 이하의 값을 갖는 피식각층 패턴 형성이 가능하다.
또한, 네가티브 스페이서 패터닝 기술을 간략히 설명하면 다음과 같다.
피식각층 상에 식각 정지막 및 희생막을 순차적으로 형성한 후, 이 희생막 상에 노광 한계 피치 이상의 값을 갖는 포토레지스트 패턴을 형성한다.
이어서, 이 포토레지스트 패턴을 이용하여 희생막을 식각함으로써 희생막 패턴을 형성한 후, 희생막 패턴의 양측벽에 스페이서를 형성한다.
이어서, 희생막 패턴 및 스페이서를 포함하는 결과물의 전체 구조 상에 캡핑(capping)막을 형성한 후, 스페이서가 드러날 때까지 평탄화 공정을 수행하여 스페이서 사이에 매립되는 캡핑막 패턴을 형성한다.
이어서, 드러난 스페이서를 제거하고, 그에 따라 잔류하는 희생막 패턴 및 캡핑막 패턴을 이용하여 하부의 식각 정지막 및 피식각층을 식각함으로써 노광 한계 피치 이하의 값을 갖는 피식각층 패턴 형성이 가능하다.
반도체 소자의 패턴 형성시에는 이러한 포지티브 스페이서 패터닝 기술 또는 네가티브 스페이서 패터닝 기술을 선택적으로 적용한다. 그런데, 반도체 소자는 균일한 패턴 크기를 갖는 것이 아니라 작은 폭을 갖는 패턴이 형성되는 영역(예를 들어, 셀 영역)과 상대적으로 큰 폭을 갖는 패턴이 형성되는 영역(예를 들어, 주변회로 영역)을 모두 포함한다. 따라서, 이러한 반도체 소자의 패턴 형성시 포지티브 스페이서 패터닝 기술 또는 네가티브 스페이서 패터닝 기술 중 어느 하나를 선택적으로 적용하는 것은 장점뿐 아니라 단점을 함께 갖게 된다.
예를 들어, 포지티브 스페이서 패터닝 기술을 이용하여 셀 영역 및 주변회로 영역에 게이트 패턴을 형성하는 경우, 셀 영역의 게이트 패턴은 짝수개로 조밀하게 형성되기 때문에 희생막 패턴 양측에 형성되는 짝수개의 스페이서를 이용하여 용이하게 형성될 수 있다. 그러나, 주변회로 영역의 게이트 패턴은 상대적으로 큰 폭을 갖기 때문에 이와 같은 스페이서만을 이용하여 형성할 수는 없고 별도의 마스크 공정이 요구되며, 이는 더블 패터닝 기술과 같이 오버레이 문제가 발생할 수 있다는 것을 의미한다.
반면, 네가티브 스페이서 패터닝 기술을 이용하여 셀 영역 및 주변회로 영역에 게이트 패턴을 형성하는 경우, 스페이서 사이의 공간을 이용하기 때문에 상대적으로 큰 폭을 갖는 주변회로 영역의 게이트 패턴 형성이 용이하다. 그러나, 셀 영 역에 홀수개의 패턴이 형성되기 때문에, 결국 게이트 패턴 중 하나가 제거되어야 하는 문제가 있어 공정상의 어려움을 초래한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 패턴 크기가 작은 영역의 패턴 형성은 포지티브 스페이서 패터닝 기술을 적용하면서 동시에 패턴 크기가 큰 영역의 패턴 형성은 네가티브 스페이서 패터닝 기술을 적용함으로써, 공정 정밀도를 향상시키고 공정을 단순화할 수 있는 반도체 소자의 패턴 형성 방법을 제공하고자 한다.
상기 과제를 해결하기 위한 본 발명의 반도체 소자의 패턴 형성 방법은, 패턴 크기가 작은 제1 영역과 상기 제1 영역보다 패턴 크기가 큰 제2 영역을 갖는 기판 상에 피식각층을 형성하는 단계; 상기 피식각층 상에 희생막 및 보호막을 순차적으로 형성하는 단계; 상기 보호막 및 상기 희생막을 선택적으로 식각하여 희생막 패턴 및 보호막 패턴의 적층 구조를 형성하는 단계; 상기 적층 구조 양측벽에 스페이서를 형성하는 단계; 상기 제2 영역을 덮는 마스크 패턴을 형성하는 단계; 상기 마스크 패턴에 의해 드러나는 상기 제1 영역의 상기 보호막 패턴을 제거하여 상기 제1 영역의 상기 희생막 패턴을 노출시키는 단계; 노출된 상기 제1 영역의 상기 희생막 패턴을 제거하는 단계; 및 상기 제1 영역의 상기 스페이서와 상기 제2 영역의 상기 스페이서 및 그 사이의 상기 적층 구조를 이용하여 상기 피식각층을 식각하여 피식각층 패턴을 형성하는 단계를 포함한다.
상술한 본 발명에 의한 반도체 소자의 패턴 형성 방법은, 패턴 크기가 작은 영역의 패턴 형성은 포지티브 스페이서 패터닝 기술을 적용하면서 동시에 패턴 크기가 큰 영역의 패턴 형성은 네가티브 스페이서 패터닝 기술을 적용함으로써, 공정 정밀도를 향상시키고 공정을 단순화할 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도1a 내지 도1h는 본 발명의 일실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위한 공정 단면도이다. 설명에 앞서 본 명세서에서는, 패턴 크기가 작은 제1 영역에는 제1 선폭(w1)을 갖는 피식각층 패턴 형성이 요구되고, 제1 영역보다 패턴 크기가 큰 제2 영역에는 제1 선폭보다 큰 제2 선폭(w2)을 갖는 피식각층 패턴 형성이 요구되는 것을 전제로 한다. 여기서, 예를 들어, DRAM 소자에서 제1 영역은 셀 영역이고 제2 영역은 주변회로 영역일 수 있다. 또는, 플래쉬 메모리 소자에서 제1 영역은 복수의 메모리 셀이 형성될 영역이고 제2 영역은 선택 트랜지스터가 형성될 영역일 수 있다.
도1a에 도시된 바와 같이, 패턴 크기가 작은 제1 영역(A) 및 제1 영역(A)보다 패턴 크기가 큰 제2 영역(B)을 갖는 기판상에 피식각층(미도시됨)을 형성한 후, 이 피식각층 상에 후속 피식각층 식각시 식각 베리어로 작용하는 하드마스크(11)를 형성한다. 이때, 하드마스크(11)는 산화막, 비정질 탄소막(amourphous carbon) 또는 질화막으로 이루어질 수 있으며 그 두께는 1000~5000Å이 됨이 바람직하다.
이어서, 하드마스크(11) 상에 식각 정지막(12)을 형성한다. 이때, 식각 정지막(12)은 후속 희생막 식각 또는 후속 스페이서 식각시 식각 정지를 위한 것으로서, SiON막으로 이루어지고 그 두께는 500~2000Å이 됨이 바람직하다.
이어서, 식각 정지막(12) 상에 희생막(13) 및 희생막(13) 보호를 위한 보호막(14)을 순차적으로 형성한다. 이때, 희생막(13)은 폴리실리콘막 또는 산화막으로 이루어지고 그 두께는 1000~3000Å이 되는 것이 바람직하다. 또한, 보호막(14)은 질화막 또는 비정질 탄소막으로 이루어지고 그 두께는 100~1000Å이 되는 것이 바람직하다.
이어서, 보호막(14) 상에 원하는 피식각층 패턴의 선폭(w1, w2)에 대응하는 선폭을 갖는 포토레지스트 패턴(15)을 형성한다. 좀더 상세하게는, 제1 영역(A)에서 포토레지스트 패턴(15)의 선폭은 제1 영역(A)의 원하는 피식각층 패턴 선폭(w1)과 동일하고 그 스페이스(space) 폭은 제1 영역(A)의 원하는 피식각층 패턴 스페이스 폭의 두배 정도가 되는 것이 바람직하다. 반면, 제2 영역(B)에서 포토레지스트 패턴(15)의 선폭은 제2 영역(B)의 원하는 피식각층 패턴 선폭(w2)에서 후속 스페이서의 두께를 차감한 정도가 되는 것이 바람직하다.
도1b에 도시된 바와 같이, 포토레지스트 패턴(15)을 식각 마스크로 보호막(14) 및 희생막(13)을 식각하여, 희생막 패턴(13a) 및 보호막 패턴(14a)의 적층 구조를 형성한다.
이때, 포토레지스트 패턴(15)은 보호막(14) 및 희생막(13) 식각 과정에서 제거되거나, 별도의 제거 공정을 통하여 제거될 수 있다.
도1c에 도시된 바와 같이, 결과물의 전면에 스페이서용 절연막을 증착하고 스페이서 식각(spacer etch)을 수행함으로써, 희생막 패턴(13a) 및 보호막 패턴(14a)의 적층 구조 양측벽에 스페이서(16)를 형성한다. 이때, 스페이서(16)는 희생막 패턴(13a)과 다른 물질로 이루어지는 것을 전제로 하여, 폴리실리콘막 또는 산화막으로 이루어질 수 있다. 즉, 희생막(13)이 폴리실리콘막으로 이루어지는 경우 스페이서(16)는 산화막으로 이루어지는 것이 바람직하고 반면, 희생막(13)이 산화막으로 이루어지는 경우 스페이서(16)는 폴리실리콘막으로 이루어지는 것이 바람직하다. 특히, 제1 영역(A)에서는 스페이서(16)를 이용하여 후속 피식각층 패턴 형성 공정을 수행하므로, 스페이서(16)의 두께는 제1 영역(A)의 원하는 피식각층 패턴 선폭(w1)과 동일하게 형성되는 것이 바람직하다.
도1d에 도시된 바와 같이, 제2 영역(B)을 덮는 마스크 패턴(17)을 형성한 후, 그에 따라 드러난 제1 영역(A)의 보호막 패턴(14a)을 제거하여 제1 영역(A)의 희생막 패턴(13a)을 노출시킨다. 이때, 보호막 패턴(14a)이 질화막으로 이루어진 경우, 보호막 패턴(14a)의 제거는 H3PO4를 이용하는 습식 방식으로 수행되는 것이 바람직하다. 또는, 보호막 패턴(14a)이 비정질 탄소막으로 이루어진 경우, 보호막 패턴(14a) 상부를 제외한 결과물의 전면에 희생막 패턴(13a)과 동일한 물질로 이루 어진 물질막을 50~200Å 두께로 형성하고 드러나는 보호막 패턴(14a)을 애싱(ashing) 공정으로 제거하는 것이 바람직하다.
도1e에 도시된 바와 같이, 마스크 패턴(17)을 제거한 후, 도1f에 도시된 바와 같이, 습식 또는 건식 방식으로 희생막 패턴(13a)을 제거한다. 이때, 제2 영역(B)의 희생막 패턴(13a)은 보호막 패턴(14a)에 의하여 보호되기 때문에, 제1 영역(A)의 희생막 패턴(13a)만이 제거된다. 그 결과, 제1 영역(A)에는 스페이서(16)만 잔류하는 반면, 제2 영역(B)에는 스페이서(16) 및 그 사이의 희생막 패턴(13a)과 보호막 패턴(14a)의 적층 구조가 잔류한다. 따라서, 이를 이용하는 후속 피식각층 패턴 형성 공정에는, 제1 영역(A)의 스페이서(16)를 이용하는 포지티브 스페이서 패터닝 기술과 제2 영역(B)의 스페이서(16) 및 그 사이의 희생막 패턴(13a)과 보호막 패턴(14a)의 적층 구조를 이용하는 네가티브 스페이서 패터닝 기술이 동시에 적용될 수 있다.
도1g에 도시된 바와 같이, 제1 영역(A)의 스페이서(16)와 제2 영역(B)의 스페이서(16) 및 그 사이의 희생막 패턴(13a)과 보호막 패턴(14a)의 적층 구조를 식각 베리어로 식각 정지막(12)을 식각하여 식각 정지막 패턴(12a)을 형성한다.
도1h에 도시된 바와 같이, 적어도 식각 정지막 패턴(12a)을 식각 베리어로 하드마스크(11)를 식각하여 하드마스크 패턴(11a)을 형성한다.
이어서, 본 명세서에서는 도시되지 않았으나, 후속 공정으로 적어도 하드마스크 패턴(11a)을 식각 베리어로 피식각층을 식각하여 제1 영역(A)에서는 제1 선폭(w1)을 갖는 피식각층 패턴을 형성하고, 제2 영역(B)에서는 제1 선폭(w1)보다 큰 제2 선폭(w2)을 갖는 피식각층 패턴을 형성할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도1a 내지 도1h는 본 발명의 일실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
11 : 하드마스크 12 : 식각 정지막
13 : 희생막 14 : 보호막
15 : 포토레지스트 패턴 16 : 스페이서
17 : 마스크 패턴

Claims (9)

  1. 패턴 크기가 작은 제1 영역과 상기 제1 영역보다 패턴 크기가 큰 제2 영역을 갖는 기판 상에 피식각층을 형성하는 단계;
    상기 피식각층 상에 희생막 및 보호막을 순차적으로 형성하는 단계;
    상기 보호막 및 상기 희생막을 선택적으로 식각하여 희생막 패턴 및 보호막 패턴의 적층 구조를 형성하는 단계;
    상기 적층 구조 양측벽에 스페이서를 형성하는 단계;
    상기 제2 영역을 덮는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴에 의해 드러나는 상기 제1 영역의 상기 보호막 패턴을 제거하여 상기 제1 영역의 상기 희생막 패턴을 노출시키는 단계;
    노출된 상기 제1 영역의 상기 희생막 패턴을 제거하는 단계; 및
    상기 제1 영역의 상기 스페이서와 상기 제2 영역의 상기 스페이서 및 그 사이의 상기 적층 구조를 이용하여 상기 피식각층을 식각하여 피식각층 패턴을 형성하는 단계
    를 포함하는 반도체 소자의 패턴 형성 방법.
  2. 제1항에 있어서,
    상기 제1 영역은 셀 영역이고, 상기 제2 영역은 주변회로 영역인
    반도체 소자의 패턴 형성 방법.
  3. 제1항에 있어서,
    상기 제1 영역은 복수의 메모리 셀이 형성될 영역이고, 상기 제2 영역은 선택 트랜지스터가 형성될 영역인
    반도체 소자의 패턴 형성 방법.
  4. 제1항에 있어서,
    상기 피식각층과 상기 희생막 사이에는 하드마스크 및 식각 정지막이 개재되는
    반도체 소자의 패턴 형성 방법.
  5. 제4항에 있어서,
    상기 하드마스크는 산화막, 비정질 탄소막 또는 질화막으로 이루어지고,
    상기 식각 정지막은 SiON막으로 이루어지고,
    상기 희생막 및 상기 스페이서는 서로 다른 물질로 이루어지는 것을 전제로 폴리실리콘막 또는 산화막으로 이루어지고,
    상기 보호막은 질화막 또는 비정질 탄소막으로 이루어지고,
    반도체 소자의 패턴 형성 방법.
  6. 제1항에 있어서,
    상기 스페이서는,
    상기 제1 영역의 상기 피식각층 패턴 선폭과 동일한 두께를 갖는
    반도체 소자의 패턴 형성 방법.
  7. 제1항에 있어서,
    상기 보호막 패턴은 질화막으로 이루어지고,
    상기 제1 영역의 상기 보호막 패턴 제거 단계는,
    H3PO4를 이용하는 습식 방식으로 수행되는
    반도체 소자의 패턴 형성 방법.
  8. 제1항에 있어서,
    상기 보호막 패턴은 비정질 탄소막으로 이루어지고,
    상기 제1 영역의 상기 보호막 패턴 제거 단계 전에,
    상기 보호막 패턴 상부를 제외한 결과물의 전면에 상기 희생막 패턴과 동일한 물질막을 형성하는 단계를 더 포함하고,
    상기 제1 영역의 상기 보호막 패턴 제거 단계는,
    애싱 공정으로 수행되는
    반도체 소자의 패턴 형성 방법.
  9. 제1항에 있어서,
    상기 희생막 패턴을 노출시키는 단계 후에,
    상기 마스크 패턴을 제거하는 단계
    를 더 포함하는 반도체 소자의 패턴 형성 방법.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7972967B1 (en) 2010-07-09 2011-07-05 Hynix Semiconductor Inc. Method of forming patterns of a semiconductor device including forming spacers on sidewalls of auxiliary patterns and removing exposed auxiliary patterns
US8247291B2 (en) 2010-01-28 2012-08-21 Samsung Electronics Co., Ltd. Methods of forming fine patterns in integrated circuit devices and methods of manufacturing integrated circuit devices including the same
US8436412B2 (en) 2009-06-30 2013-05-07 Samsung Electronics Co., Ltd. Pattern structure and method of forming the same
US8617998B2 (en) 2010-06-29 2013-12-31 Samsung Electronics Co., Ltd. Method of forming a micro-pattern for semiconductor devices
CN112017947A (zh) * 2020-07-17 2020-12-01 中国科学院微电子研究所 一种半导体结构的制造方法

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8852851B2 (en) 2006-07-10 2014-10-07 Micron Technology, Inc. Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same
US7989307B2 (en) 2008-05-05 2011-08-02 Micron Technology, Inc. Methods of forming isolated active areas, trenches, and conductive lines in semiconductor structures and semiconductor structures including the same
US10151981B2 (en) * 2008-05-22 2018-12-11 Micron Technology, Inc. Methods of forming structures supported by semiconductor substrates
WO2009150870A1 (ja) * 2008-06-13 2009-12-17 東京エレクトロン株式会社 半導体装置の製造方法
US8796155B2 (en) 2008-12-04 2014-08-05 Micron Technology, Inc. Methods of fabricating substrates
US8273634B2 (en) 2008-12-04 2012-09-25 Micron Technology, Inc. Methods of fabricating substrates
US8247302B2 (en) 2008-12-04 2012-08-21 Micron Technology, Inc. Methods of fabricating substrates
US8268543B2 (en) 2009-03-23 2012-09-18 Micron Technology, Inc. Methods of forming patterns on substrates
US9330934B2 (en) * 2009-05-18 2016-05-03 Micron Technology, Inc. Methods of forming patterns on substrates
KR20100126998A (ko) * 2009-05-25 2010-12-03 삼성전자주식회사 라인 및 스페이스 패턴의 형성 방법
US20110129991A1 (en) * 2009-12-02 2011-06-02 Kyle Armstrong Methods Of Patterning Materials, And Methods Of Forming Memory Cells
US8455341B2 (en) 2010-09-02 2013-06-04 Micron Technology, Inc. Methods of forming features of integrated circuitry
US8575032B2 (en) 2011-05-05 2013-11-05 Micron Technology, Inc. Methods of forming a pattern on a substrate
US9177794B2 (en) 2012-01-13 2015-11-03 Micron Technology, Inc. Methods of patterning substrates
US8629048B1 (en) 2012-07-06 2014-01-14 Micron Technology, Inc. Methods of forming a pattern on a substrate
US8987142B2 (en) * 2013-01-09 2015-03-24 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-patterning method and device formed by the method
US10163652B2 (en) * 2014-03-13 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming patterns using multiple lithography processes
US9748110B2 (en) 2015-09-03 2017-08-29 Tokyo Electron Limited Method and system for selective spacer etch for multi-patterning schemes
KR20170050056A (ko) * 2015-10-29 2017-05-11 삼성전자주식회사 반도체 소자의 패턴 형성 방법
KR102607278B1 (ko) * 2016-04-28 2023-11-30 삼성전자주식회사 반도체 소자의 패턴 형성 방법
US10475648B1 (en) 2018-05-01 2019-11-12 United Microelectronics Corp. Method for patterning a semiconductor structure
KR20210001109A (ko) 2019-06-26 2021-01-06 삼성전자주식회사 패턴 형성 방법과 집적회로 소자 및 그 제조 방법
US11335568B2 (en) * 2020-05-12 2022-05-17 Winbond Electronics Corp. Method for forming semiconductor structure

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6750127B1 (en) * 2003-02-14 2004-06-15 Advanced Micro Devices, Inc. Method for fabricating a semiconductor device using amorphous carbon having improved etch resistance
US6835662B1 (en) * 2003-07-14 2004-12-28 Advanced Micro Devices, Inc. Partially de-coupled core and periphery gate module process
US7115525B2 (en) * 2004-09-02 2006-10-03 Micron Technology, Inc. Method for integrated circuit fabrication using pitch multiplication
US7192815B2 (en) * 2004-11-15 2007-03-20 Chunghwa Picture Tubes, Ltd. Method of manufacturing a thin film transistor
KR100790998B1 (ko) * 2006-10-02 2008-01-03 삼성전자주식회사 셀프 얼라인 더블 패터닝법을 사용한 패드 패턴 형성 방법 및 셀프 얼라인 더블 패터닝법을 사용한 콘택홀 형성방법

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8436412B2 (en) 2009-06-30 2013-05-07 Samsung Electronics Co., Ltd. Pattern structure and method of forming the same
US9087711B2 (en) 2009-06-30 2015-07-21 Samsung Electronics Co., Ltd. Pattern structure and method of forming the same
US8247291B2 (en) 2010-01-28 2012-08-21 Samsung Electronics Co., Ltd. Methods of forming fine patterns in integrated circuit devices and methods of manufacturing integrated circuit devices including the same
US8617998B2 (en) 2010-06-29 2013-12-31 Samsung Electronics Co., Ltd. Method of forming a micro-pattern for semiconductor devices
US7972967B1 (en) 2010-07-09 2011-07-05 Hynix Semiconductor Inc. Method of forming patterns of a semiconductor device including forming spacers on sidewalls of auxiliary patterns and removing exposed auxiliary patterns
CN112017947A (zh) * 2020-07-17 2020-12-01 中国科学院微电子研究所 一种半导体结构的制造方法

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