KR100948464B1 - 반도체 소자의 패턴 형성 방법 - Google Patents

반도체 소자의 패턴 형성 방법 Download PDF

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Abstract

본 발명은 제1 포토레지스트 패턴 및 제1 반사 방지막을 사용하여 게이트 라인용 패턴을 형성하고, 제2 포토레지스트 패턴 및 제2 반사 방지막을 사용하여 게이트 라인보다 넓은 폭의 패드 및 셀렉트 라인용 패턴을 형성함으로써 게이트 라인, 패드 및 셀렉트 라인을 동시에 형성할 수 있는 반도체 소자의 패턴 형성 방법으로 이루어진다.
미세패턴, 스페이서, 보조막, 반사 방지막, 노광, 평탄화, 게이트 패턴

Description

반도체 소자의 패턴 형성 방법{Method of forming patterns in semiconductor device}
본 발명은 반도체 소자의 패턴 형성 방법에 관한 것으로, 특히 셀 영역과 주변회로 영역에 게이트 패턴을 동시에 형성하는 반도체 소자의 패턴 형성 방법에 관한 것이다.
반도체 소자는 다수개의 게이트 라인들(예를 들면, 메모리 셀들 및 트랜지스터들) 및 금속배선들을 포함하는데, 반도체 소자의 저장 용량을 증가시키고 소형화를 이루기 위해서는 게이트 라인들 및 금속배선들을 포함한 다수개의 패턴들의 폭을 좁게 형성해야 한다.
일반적으로, 패턴을 형성하는 패터닝(patterning) 공정은 식각 대상막의 상부에 하드 마스크막을 형성하고, 하드 마스크막의 상부에 포토레지스트 패턴을 형성한다. 그리고, 포토레지스트 패턴에 따라 식각 공정을 실시하여 하드 마스크 패턴을 형성하고, 하드 마스크 패턴에 따라 식각 공정을 실시하여 식각 대상막을 패 터닝할 수 있다.
한편, 포토레지스트 패턴을 형성하기 위해서는 노광(exposure) 및 현상(develop) 공정을 실시하는데, 특히 노광 공정시에 사용하는 광원의 해상도(resolution)에 따라 패턴의 폭이 결정된다. 즉, 해상도의 한계로 인하여 더욱 미세한 패턴(micro pattern)을 형성하는 데에도 한계가 발생하게 된다.
또한, 셀 영역의 패턴을 형성한 후에 주변회로 영역의 패턴을 형성하기 위하여 반사 방지막을 형성하면, 패턴의 차이로 인하여 셀 영역과 주변회로 영역 간에 단차가 발생할 수 있다. 그리고, 단차가 발생한 상태에서 포토레지스트막을 형성하고 노광 공정을 실시하면 단차 발생 영역에서 빛의 산란으로 인한 노칭(notching) 현상이 발생할 수 있다. 이에 따라, 단차를 제거하기 위한 평탄화 공정을 실시하기도 하지만 이는 반도체 소자의 제조 공정의 단계를 증가시키게 되고, 이로써 제조 비용 및 시간이 증가할 수 있다.
본 발명이 해결하고자 하는 과제는, 제1 포토레지스트 패턴 및 제1 반사 방지막을 사용하여 게이트 라인용 패턴을 형성하고, 제2 포토레지스트 패턴 및 제2 반사 방지막을 사용하여 게이트 라인보다 넓은 폭의 패드 및 셀렉트 라인용 패턴을 형성함으로써 게이트 라인, 패드 및 셀렉트 라인을 동시에 형성할 수 있다.
본 발명의 일 실시 예에 따른 반도체 소자의 미세패턴 형성 방법은, 제1 목표패턴이 형성되는 제1 영역과 제1 목표패턴보다 넓은 폭의 제2 목표패턴이 형성되는 제2 영역을 포함하는 반도체 기판이 제공된다. 반도체 기판 상에 제1 목표패턴의 피치보다 2배 큰 피치를 갖는 제1 영역의 제1 패턴과 제2 영역의 제2 패턴을 포함하는 제1 보조패턴을 형성한다. 제1 보조패턴의 표면을 포함한 반도체 기판 상에 식각 마스크막을 형성한다. 제1 패턴의 측벽에 형성된 식각 마스크막의 사이의 제3 패턴과, 제2 패턴의 일측과 중첩되는 제4 패턴을 포함하는 제2 보조패턴을 형성한다. 제1 보조패턴의 상부에 형성된 식각 마스크막을 제거한다. 제1 및 제2 보조패턴의 상부에 형성된 식각 마스크막을 제거한다. 제1 및 제2 보조패턴들을 제거하고 식각 마스크막을 식각하여 제1 목표패턴이 형성될 영역에 식각 마스크막의 일부를 잔류시키고, 제2 목표패턴이 형성될 영역에 제1, 제2 보조패턴들 및 식각 마스크막을 잔류시키는 단계를 포함하는 반도체 소자의 미세패턴 형성 방법으로 이루어진 다.
제1 보조패턴을 형성하는 단계는, 반도체 기판의 상부에 제1 보조막을 형성하고, 제1 보조막의 상부에 제1 및 제2 영역의 패턴을 포함하는 제1 포토레지스트 패턴을 형성한다. 그리고, 제1 포토레지스트 패턴에 따라 제1 보조막을 식각하고, 제1 포토레지스트 패턴을 제거하는 단계를 포함한다.
제1 보조패턴은 제2 보조패턴을 형성하는 단계 시, 제1 및 제2 영역 사이에서 단차의 발생을 방지하기 위한 패턴을 포함한다. 그리고, 식각 마스크막은 산화막 또는 Si가 포함된 폴리머(polymer)로 형성한다.
제2 보조패턴을 형성하는 단계는, 식각 마스크막의 상부에 제2 보조막을 형성한다. 제2 보조막의 상부에 제2 목표패턴을 포함하는 제2 포토레지스트 패턴을 형성한다. 제2 포토레지스트 패턴에 따라 제2 보조막을 패터닝하는 단계를 포함한다.
제1 및 제2 보조패턴은 반사 방지막으로 형성하며, 반사 방지막은 유동성의 반사 방지막으로 형성한다.
제1 및 제2 보조패턴들을 제거하고 식각 마스크막을 식각하여 제1 목표패턴이 형성될 영역에 식각 마스크막의 일부를 잔류시킬 때, 잔류하는 식각 마스크막의 일부는 제1 보조패턴의 측벽에 형성된 식각 마스크막의 일부가 잔류한다.
제2 목표패턴이 형성될 영역에 제1, 제2 보조패턴들 및 식각 마스크막을 잔류시키는 단계는, 제1 영역 상의 제1 및 제2 보조패턴을 제거할 때, 제2 영역에 노출된 제1 및 제1 보조패턴의 일부도 동시에 제거한다.
제1 및 제2 보조패턴들을 제거하고 식각 마스크막을 식각하여 제1 목표패턴이 형성될 영역에 식각 마스크막의 일부를 잔류시키고, 제2 목표패턴이 형성될 영역에 제1, 제2 보조패턴들 및 식각 마스크막을 잔류시키는 단계 이후에, 잔류하는 식각 마스크막의 모서리 끝 단을 격리시켜 제1 및 제2 목표패턴의 마스크 패턴을 형성한다.
제1 보조패턴을 형성하는 단계 이전에, 식각 마스크막의 상부에 하드 마스크막을 형성하는 단계를 더 포함한다.
하드 마스크막은 단일막(single layer) 또는 다층막(multi layer)으로 형성하며, 다층막은 비정질 카본막, SiON막 및 폴리실리콘막을 적층하여 형성한다.
제1 목표패턴은 워드라인 패턴을 포함하고, 제2 목표패턴은 셀렉트 라인 패턴 및 패드(pad) 패턴을 포함한다.
본 발명의 다른 실시 예에 따른 반도체 소자의 미세패턴 형성 방법은, 제1 목표패턴이 형성되는 제1 영역과 제1 목표패턴보다 넓은 폭의 제2 목표패턴이 형성되는 제2 영역을 포함하고, 식각 대상막이 형성된 반도체 기판이 제공된다. 식각 대상막의 상부에 제1 영역과 제2 영역 사이의 단차 발생을 방지하기 위한 보조패턴을 포함한 제1 보조패턴을 형성하는 단계를 포함하는 반도체 소자의 미세패턴 형성 방법으로 이루어진다.
보조패턴을 포함한 제1 보조패턴이 형성된 식각 대상막의 상부에 제2 목표패턴이 형성된 제2 보조패턴을 형성하는 단계를 포함한다.
보조패턴을 제거한 후, 제1 및 제2 보조패턴에 따라 식각 대상막을 패터닝하 는 단계를 포함하며, 제1 및 제2 보조패턴은 반사 방지막으로 형성한다.
본 발명은, 제1 포토레지스트 패턴 및 제1 반사 방지막을 사용하여 게이트 라인용 패턴을 형성하고, 제2 포토레지스트 패턴 및 제2 반사 방지막을 사용하여 게이트 라인보다 넓은 폭의 패드 및 셀렉트 라인용 패턴을 형성함으로써 게이트 라인, 패드 및 셀렉트 라인을 동시에 형성할 수 있다.
또한, 패터닝 공정을 위하여 셀 영역 및 주변회로 영역 간의 평탄화 공정을 생략할 수 있고, 노광 장비의 교체 없이 미세패턴을 형성할 수 있으므로 제조 공정의 비용 및 시간을 감소시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1l은 본 발명에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위한 제1 단면도이고, 도 2a 내지 도 2l은 본 발명에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위한 제2 단면도이다. 그리고, 도 3a 내지 도 3l은 본 발명 에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위한 평면도이다.
구체적으로, 도 3a 내지 도 3l에서 A-A'방향의 단면도는 제1 단면도이고, B-B' 방향의 단면도는 제2 단면도이다. 제1 단면도, 제2 단면도 및 평면도를 동시에 참조하여 설명하면 다음과 같다.
도 1a, 도 2a 및 도 3a를 참조하면, 플래시 소자를 예를 들어 설명하면 다음과 같다. 식각 대상막(102)이 형성된 반도체 기판(100)이 제공된다. 식각 대상막(102)은 최종적으로 패터닝(patterning) 하고자 하는 막으로써, 예를 들면 절연막 및 도전막이 다수의 층들로 적층되거나 이들 중 어느 하나의 막으로 형성될 수도 있다. 만약, 식각 대상막(102)을 패터닝하여 후속 게이트 라인을 형성할 경우, 식각 대상막(102)은 게이트 절연막, 제1 도전막, 유전체막, 제2 도전막 및 금속막의 적층형 구조로 형성할 수 있다.
식각 대상막(102)의 상부에 하드 마스크막(103)을 형성한다. 하드 마스크막(103)은 단일막(single layer) 또는 다층막(multi layer)으로 형성할 수 있다. 이 중에서, 하드 마스크막(103)을 제1 내지 제3 하드 마스크막(104 내지 108)의 다층막 구조로 형성하는 경우를 예를 들어 설명하면 다음과 같다. 제1 하드 마스크막(104)은 비정질 카본(amorphous carbon)막으로 형성할 수 있고, 제2 하드 마스크막(106)은 SiON막으로 형성할 수 있으며, 제3 하드 마스크막(108)은 폴리실리콘막으로 형성할 수 있다.
이어서, 제3 하드 마스크막(108)의 상부에 제1 보조막(110)을 형성한다. 예를 들면, 제1 보조막(110)은 반사 방지막(Bottom ARC)으로 형성할 수 있다. 제1 보 조막(110)의 상부에 셀 영역(제1 영역) 및 주변회로 영역(제2 영역)의 폭이 서로 다른 제1 포토레지스트 패턴(112)을 형성한다. 예를 들면, 제1 보조막(110)의 상부에 포지티브(positive) 타입(type)의 포토레지스트막을 형성하고, 노광 및 현상 공정을 실시하여 셀 영역에 제1 피치(P1)의 패턴을 형성한다. 구체적으로, 제1 피치(P1)는 셀 영역에 최종적으로 형성될 제1 목표 패턴의 피치보다 2배 큰 피치로 형성하는 것이 바람직하다. 또한, 주변회로 영역에도 제1 포토레지스트 패턴(112)을 형성하는 이유는, 후속 제2 보조막(도 1d의 116)을 형성할 시, 셀 영역과 주변회로 영역 간(H)의 단차 발생을 방지하기 위하여 형성하는 것이 바람직하다.
도 1b, 도 2b 및 도 3b를 참조하면, 제1 포토레지스트 패턴(도 1a의 112)에 따라 제1 보조막(도 1a의 110)을 패터닝하여 제1 보조패턴(110a)을 형성한다. 제1 보조패턴(110a)은 후속 식각 마스크막을 형성하기 위한 역할을 하기도 한다.
이어서, 잔류하는 제1 포토레지스트 패턴(도 1a의 112)을 모두 제거한다. 이는, 후속 제2 보조막(도 1d의 116)을 형성한 후 실시하는 베이킹(baking, 열처리) 공정 시, 제1 포토레지스트 패턴(도 1a의 112)이 잔류하면 베이킹 온도차이로 인하여 제1 포토레지스트 패턴(도 1a의 112)이 휘어지는 현상(또는, 뒤틀림 현상)을 방지하기 위함이다. 예를 들면, 반사 방지막의 베이킹 온도(예컨대, 200℃)는 포토레지스트막의 베이킹 온도(예컨대, 100℃)보다 높다.
도 1c, 도 2c 및 도 3c를 참조하면, 제1 보조패턴(110a) 및 노출된 제3 하드 마스크막(108)의 표면을 따라 식각 마스크막(114)을 형성한다. 식각 마스크막(114)은 제1 보조패턴(110a)과 식각 선택비가 서로 다른 물질로 형성하는 것이 바람직하 며, 예컨대 산화막(oxide) 또는 실리콘(Si)이 포함된 폴리머(polymer)로 형성할 수 있다. 이때, 식각 마스크막(114)은 셀 영역 및 주변회로 영역에서 모두 동일한 두께로 형성되므로, 제1 보조패턴(110a)의 측벽에서도 모두 동일한 폭으로 형성된다. 특히, 셀 영역에서 제1 보조패턴(110a)의 측벽에 형성된 식각 마스크막(114)의 폭은 후속 셀 영역에 형성될 게이트 라인의 폭을 결정하게 된다.
도 1d, 도 2d 및 도 3d를 참조하면, 셀 영역 및 주변회로 영역에 형성된 식각 마스크막(114)의 상부에 제2 보조막(116)을 형성한다. 제2 보조막(116)은 상부로 돌출된 식각 마스크막(114)의 사이를 채우기 위하여 유동성의 반사 방지막(BARC)으로 형성하는 것이 바람직하다. 이때, 돌출된 식각 마스크막(114)의 사이에 채워진 제2 보조막(116)은 후속 식각 마스크 패턴을 형성하기 위한 역할을 하기도 한다.
특히, 주변회로 영역에도 제1 보조패턴(110a)이 형성되어 있으므로, 제2 보조막(116)을 형성해도 셀 영역과 주변회로 영역 간에 단차가 발생하지 않는다. 이에 따라, 단차를 감소시키기 위한 평탄화 공정을 생략할 수 있으므로 제조 비용 및 시간을 감소시킬 수 있다.
제2 보조막(116)을 형성한 후에는 베이킹 공정(예컨대, 200℃의 온도를 가하는 열처리 공정)을 실시하여 제2 보조막(116)을 치밀하게 한다.
이어서, 제2 보조막(116)의 상부에 주변회로 영역의 셀렉트 라인(select line) 및 패드(pad)용 패턴을 형성하기 위한 제2 포토레지스트 패턴(118)을 형성한다. 구체적으로 설명하면, 도 1d의 제2 포토레지스트 패턴(118)은 셀렉트 라인용 패턴이고, 도 2d의 제2 포토레지스트 패턴(118)은 패드(pad)용 패턴으로 형성할 수 있다.
도 1e, 도 2e 및 도 3e를 참조하면, 제2 포토레지스트 패턴(118)에 따라 제2 보조막(도 1d의 116)을 식각하여 제2 보조패턴(116a)을 형성한다. 구체적으로 설명하면, 제2 포토레지스트 패턴(118)에 따라 식각 공정을 실시하되, 식각 마스크막(114)보다 제2 보조패턴(116a)에 대한 식각 선택비가 높은 식각 공정을 실시하여 제1 보조패턴(110a)의 상부에 형성된 식각 마스크막(114)의 상부가 노출되도록 실시하는 것이 바람직하다. 이로써, 돌출된 식각 마스크막(114)의 사이마다 제2 보조패턴(116a)의 일부가 잔류하게 된다.
도 1f, 도 2f 및 도 3f를 참조하면, 제2 포토레지스트 패턴(118)에 따라 식각 공정을 실시하여 제1 보조패턴(110a)의 상부에 형성되었던 식각 마스크막(도 1e의 114)을 제거한다. 이로써, 식각 마스크 패턴(114a)을 형성할 수 있다. 이때, 식각 공정은 제1 및 제2 보조패턴(110a 및 116a)보다 식각 마스크 패턴(114)에 대한 식각 선택비가 높은 공정을 실시하여 제1 보조패턴(110a)의 상부가 노출되면 식각 공정을 정지한다.
도 1g, 도 2g 및 도 3g를 참조하면, 전면식각 공정을 실시하여 상부로 노출된 제1 보조패턴(도 1f의 110a) 및 제2 보조패턴(도 1f의 116a)을 제거하여 제3 하드 마스크막(108)의 일부를 노출시킨다. 이때, 셀렉트 라인 영역 및 패드 영역의 일부에는 제2 보조패턴(116a)의 일부가 잔류할 수 있다.
도 1h, 도 2h 및 도 3h를 참조하면, 잔류된 식각 마스크 패턴(114a)의 두께 차이를 이용한 식각 공정을 실시하여 식각 마스크 패턴(114a)의 일부를 제거한다.
구체적으로 설명하면, 식각 마스크 패턴(114a) 중에서 상부로 돌출된 부분보다 하부에 잔류된 부분의 두께가 더 얇기 때문에, 식각 공정을 실시하면 하부에 잔류된 부분이 먼저 제거되고 상부로 돌출된 부분은 잔류하게 된다.
이로써, 셀 영역에서는 잔류된 식각 마스크 패턴(114a)이 제1 피치의 1/2인 제2 피치(P2)로 잔류된다. 그리고, 주변회로 영역에 잔류하는 식각 마스크 패턴(114a)의 일부와 제1 및 제2 보조패턴(110a 및 116a)의 일부는 제2 피치(P2)보다 넓은 폭으로 형성된다. 예를 들면, 도 1h의 주변회로 영역에 잔류하여 하나의 패턴을 이루는 식각 마스크 패턴(114a), 제1 및 제2 보조패턴(110a 및 116a)은 셀렉트 라인용 패턴이 되고, 도 2h에서는 잔류하는 식각 마스크 패턴(114a), 제1 및 제2 보조패턴(110a 및 116a)의 일부는 패드용 패턴이 될 수 있다.
도 1i, 도 2i 및 도 3i를 참조하면, 식각 마스크 패턴(114a) 및 제1 및 제2 보조패턴(110a 및 116a)에 따라 제3 하드 마스크막(도 1h의 108)을 식각하여 제3 하드 마스크 패턴(108a)을 형성한다. 이어서, 잔류하는 식각 마스크 패턴(114a) 및 제1 및 제2 보조패턴(110a 및 116a)을 제거한다. 이로써, 제3 하드 마스크 패턴(108)은 셀 영역 및 주변회로 영역에 서로 다른 폭을 가지는 패턴들을 형성하게 된다.
도 1j, 도 2j 및 도 3j를 참조하면, 제3 하드 마스크 패턴(108a) 중 모서리 부분에서 연결된 영역을 격리시키기 위하여 제3 하드 마스크 패턴(108a) 및 제2 하드 마스크막(106)의 상부에 제3 하드 마스크 패턴(108a) 중 격리될 영역(120a)이 개방된 제3 포토레지스트 패턴(120)을 형성한다. 이어서, 제2 하드 마스크막(106)보다 제3 하드 마스크 패턴(108a)에 대한 식각 선택비가 높은 식각 공정을 실시하여 연결 영역(120a)에 노출된 제3 하드 마스크 패턴(108a)을 제거한다.
도 1k, 도 2k 및 도 3k를 참조하면, 제3 포토레지스트 패턴(120)을 제거한다. 이로써, 각각의 제3 하드 마스크 패턴(108a)을 서로 다른 폭을 가지는 패턴으로 형성할 수 있다. 예를 들면, 제3 하드 마스크 패턴(108a) 중 셀 영역에 형성된 패턴은 워드라인(word line)용 패턴을 형성하기 위한 게이트 마스크 패턴이 될 수 있다. 그리고, 제3 하드 마스크 패턴(108a) 중 주변회로 영역에 형성된 패턴은 워드라인보다 넓은 폭의 셀렉트 라인용 게이트 마스크 패턴이 될 수 있다. 또한, 제3 하드 마스크 패턴(108a) 중 도 2k에 도시된 패턴은 패드(pad)용 마스크 패턴이 될 수 있다.
이어서, 제3 하드 마스크 패턴(108a)에 따라 제2 하드 마스크막(도 1j의 106) 및 제1 하드 마스크막(도 1j의 104)을 순차적으로 패터닝하여, 제2 하드 마스크 패턴(106a) 및 제1 하드 마스크 패턴(104a)을 형성한다.
도 1l, 도 2l 및 도 3l을 참조하면, 제1, 제2 및 제3 하드 마스크 패턴(104a, 106a 및 108a)에 따라 식각 공정을 실시하여 식각 대상막(도 1k의 102)을 패터닝한다. 이로써, 식각 대상 패턴(102a)을 형성할 수 있다. 이때, 제3 및 제2 하드 마스크 패턴(도 1k의 108a 및 106a)은 식각 공정 시 모두 제거될 수 있다.
또한, 하드 마스크막(도 1a의 103)을 형성하지 않고, 식각 대상막(102)의 상부에(도 1h 참조) 식각 마스크 패턴(114a) 및 제1 및 제2 보조패턴(110a 및 116a) 을 형성한 후, 식각 마스크 패턴(114a) 및 제1 및 제2 보조패턴(110a 및 116a)에 따라 식각 공정을 실시하여 식각 대상막(102)을 패터닝 할 수도 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1l은 본 발명에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위한 제1 단면도이다.
도 2a 내지 도 2l은 본 발명에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위한 제2 단면도이다.
도 3a 내지 도 3l은 본 발명에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위한 평면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 식각 대상막
104 : 제1 하드 마스크막 106 : 제2 하드 마스크막
108 : 제3 하드 마스크막 110 : 제1 보조막
112 : 제1 포토레지스트 패턴 114 : 식각 마스크막
116 : 제2 보조막 118 : 제2 포토레지스트 패턴
120 : 제3 포토레지스트 패턴

Claims (18)

  1. 제1 목표패턴이 형성되는 제1 영역과 상기 제1 목표패턴보다 넓은 폭의 제2 목표패턴이 형성되는 제2 영역을 포함하는 반도체 기판이 제공되는 단계;
    상기 반도체 기판 상에 상기 제1 목표패턴의 피치보다 2배 큰 피치를 갖는 상기 제1 영역의 제1 패턴과 상기 제2 영역의 제2 패턴을 포함하는 제1 보조패턴을 형성하는 단계;
    상기 제1 보조패턴의 표면을 포함한 상기 반도체 기판 상에 식각 마스크막을 형성하는 단계;
    상기 제1 패턴의 측벽에 형성된 상기 식각 마스크막의 사이의 제3 패턴과, 상기 제2 패턴의 일측과 중첩되는 제4 패턴을 포함하는 제2 보조패턴을 형성하는 단계;
    상기 제1 보조패턴의 상부에 형성된 상기 식각 마스크막을 제거하는 단계;
    상기 제1 및 제2 보조패턴의 상부에 형성된 상기 식각 마스크막을 제거하는 단계;
    상기 제1 및 제2 보조패턴들을 제거하고 상기 식각 마스크막을 식각하여 상기 제1 목표패턴이 형성될 영역에 상기 식각 마스크막의 일부를 잔류시키고, 상기 제2 목표패턴이 형성될 영역에 상기 제1, 제2 보조패턴들 및 상기 식각 마스크막을 잔류시키는 단계를 포함하는 반도체 소자의 미세패턴 형성 방법.
  2. 제 1 항에 있어서, 상기 제1 보조패턴을 형성하는 단계는,
    상기 반도체 기판의 상부에 제1 보조막을 형성하는 단계;
    상기 제1 보조막의 상부에 상기 제1 및 제2 영역의 패턴을 포함하는 제1 포토레지스트 패턴을 형성하는 단계;
    상기 제1 포토레지스트 패턴에 따라 상기 제1 보조막을 식각하는 단계; 및
    상기 제1 포토레지스트 패턴을 제거하는 단계를 포함하는 반도체 소자의 미세패턴 형성 방법.
  3. 제 1 항에 있어서,
    상기 제1 보조패턴은 상기 제2 보조패턴을 형성하는 단계 시, 상기 제1 및 제2 영역 사이에서 단차의 발생을 방지하기 위한 패턴을 포함하는 반도체 소자의 미세패턴 형성 방법.
  4. 제 1 항에 있어서,
    상기 식각 마스크막은 산화막 또는 Si가 포함된 폴리머(polymer)로 형성하는 반도체 소자의 미세패턴 형성 방법.
  5. 제 1 항에 있어서, 상기 제2 보조패턴을 형성하는 단계는,
    상기 식각 마스크막의 상부에 제2 보조막을 형성하는 단계;
    상기 제2 보조막의 상부에 상기 제2 목표패턴을 포함하는 제2 포토레지스트 패턴을 형성하는 단계; 및
    상기 제2 포토레지스트 패턴에 따라 상기 제2 보조막을 패터닝하는 단계를 포함하는 반도체 소자의 미세패턴 형성 방법.
  6. 제 1 항에 있어서,
    상기 제1 및 제2 보조패턴은 반사 방지막으로 형성하는 반도체 소자의 미세패턴 형성 방법.
  7. 제 6 항에 있어서,
    상기 반사 방지막은 유동성의 반사 방지막으로 형성하는 반도체 소자의 미세패턴 형성 방법.
  8. 제 1 항에 있어서,
    상기 제1 및 제2 보조패턴들을 제거하고 상기 식각 마스크막을 식각하여 상기 제1 목표패턴이 형성될 영역에 상기 식각 마스크막의 일부를 잔류시킬 때,
    잔류하는 상기 식각 마스크막의 일부는 상기 제1 보조패턴의 측벽에 형성된 상기 식각 마스크막의 일부가 잔류하는 반도체 소자의 미세패턴 형성 방법.
  9. 제 1 항에 있어서,
    상기 제2 목표패턴이 형성될 영역에 상기 제1, 제2 보조패턴들 및 상기 식각 마스크막을 잔류시키는 단계는,
    상기 제1 영역 상의 상기 제1 및 제2 보조패턴을 제거할 때, 상기 제2 영역에 노출된 상기 제1 및 제1 보조패턴의 일부도 동시에 제거하는 반도체 소자의 미세패턴 형성 방법.
  10. 제 1 항에 있어서,
    상기 제1 및 제2 보조패턴들을 제거하고 상기 식각 마스크막을 식각하여 상기 제1 목표패턴이 형성될 영역에 상기 식각 마스크막의 일부를 잔류시키고, 상기 제2 목표패턴이 형성될 영역에 상기 제1, 제2 보조패턴들 및 상기 식각 마스크막을 잔류시키는 단계 이후에,
    잔류하는 상기 식각 마스크막의 모서리 끝 단을 격리시켜 상기 제1 및 제2 목표패턴의 마스크 패턴을 형성하는 반도체 소자의 미세패턴 형성 방법.
  11. 제 1 항에 있어서,
    상기 제1 보조패턴을 형성하는 단계 이전에,
    상기 식각 마스크막의 상부에 하드 마스크막을 형성하는 단계를 더 포함하는 반도체 소자의 미세패턴 형성 방법.
  12. 제 11 항에 있어서,
    상기 하드 마스크막은 단일막(single layer) 또는 다층막(multi layer)으로 형성하는 반도체 소자의 미세패턴 형성 방법.
  13. 제 12 항에 있어서,
    상기 다층막은 비정질 카본막, SiON막 및 폴리실리콘막을 적층하여 형성하는 반도체 소자의 미세패턴 형성 방법.
  14. 제 1 항에 있어서,
    상기 제1 목표패턴은 워드라인 패턴을 포함하고, 상기 제2 목표패턴은 셀렉트 라인 패턴 및 패드(pad) 패턴을 포함하는 반도체 소자의 미세패턴 형성 방법.
  15. 제1 목표패턴이 형성되는 제1 영역과 상기 제1 목표패턴보다 넓은 폭의 제2 목표패턴이 형성되는 제2 영역을 포함하고, 식각 대상막이 형성된 반도체 기판이 제공되는 단계;
    후속 실시하는 공정인 제2 보조패턴 형성 공정 시, 상기 제1 영역과 상기 제2 영역 사이의 단차 발생을 방지하기 위한 보조패턴이 포함된 제1 보조패턴을 상기 식각 대상막의 상부에 형성하는 단계를 포함하는 반도체 소자의 미세패턴 형성 방법.
  16. 제 15 항에 있어서,
    상기 보조패턴이 포함된 상기 제1 보조패턴 및 상기 식각 대상막의 상부에 상기 제2 목표패턴을 형성하기 위한 상기 제2 보조패턴을 형성하는 단계를 포함하는 반도체 소자의 미세패턴 형성 방법.
  17. 제 16 항에 있어서,
    상기 보조패턴을 제거한 후, 상기 제1 및 제2 보조패턴에 따라 상기 식각 대 상막을 패터닝하는 단계를 포함하는 반도체 소자의 미세패턴 형성 방법.
  18. 제 15 항에 있어서,
    상기 제1 및 제2 보조패턴은 반사 방지막으로 형성하는 반도체 소자의 미세패턴 형성 방법.
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