KR20090029521A - 반도체 소자의 미세 패턴 형성 방법 - Google Patents

반도체 소자의 미세 패턴 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 미세 패턴 형성 방법에 관한 것으로, 노광 장비의 해상도 한계를 극복하기 위하여 이중 패터닝(Double Patterning) 공정을 수행하는데 있어서, 제 1 마스크 공정과 제 2 마스크 공정을 정렬하는 공정이 용이하지 못하여 불량이 발생하는 문제를 해결하기 위하여, 스페이서 형성 공정을 이용하여 미세 패턴을 정의하는 하드마스크 패턴을 형성하되, 하드마스크 패턴을 폴리실리콘층 또는 a-C(amorphous Carbon)층으로 형성하여 반도체 소자의 미세 패턴 형성 공정 수율 및 신뢰성을 향상시킬 수 있도록 하는 발명에 관한 것이다.

Description

반도체 소자의 미세 패턴 형성 방법{METHOD FOR FORMING FINE PATTERN OF SEMICONDUCTOR DEVICE}
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 미세 패턴 형성 방법을 도시한 단면도들.
도 2a 내지 도 2d는 종래 기술에 따른 반도체 소자의 미세 패턴 형성 방법을 도시한 단면도들.
도 3a 내지 도 3d는 본 발명의 제 1 실시예에 따른 반도체 소자의 미세 패턴 형성 방법을 도시한 단면도들.
도 4a 내지 도 4g는 본 발명의 제 2 실시예에 따른 반도체 소자의 미세 패턴 형성 방법을 도시한 평면 및 단면도들.
도 5a 내지 도 5d는 본 발명의 제 3 실시예에 따른 반도체 소자의 미세 패턴 형성 방법을 도시한 단면도들.
도 6a 내지 도 6h는 본 발명의 제 4 실시예에 따른 반도체 소자의 미세 패턴 형성 방법을 도시한 평면 및 단면도들.
본 발명은 반도체 소자의 미세 패턴 형성 방법에 관한 것으로, 노광 장비의 해상도 한계를 극복하기 위하여 이중 패터닝(Double Patterning) 공정을 수행하는데 있어서, 제 1 마스크 공정과 제 2 마스크 공정을 정렬하는 공정이 용이하지 못하여 불량이 발생하는 문제를 해결하기 위하여, 스페이서 형성 공정을 이용하여 미세 패턴을 정의하는 하드마스크 패턴을 형성하되, 하드마스크 패턴을 폴리실리콘층 또는 a-C(amorphous Carbon)층으로 형성하여 반도체 소자의 미세 패턴 형성 공정 수율 및 신뢰성을 향상시킬 수 있도록 하는 발명에 관한 것이다.
최근 반도체 소자의 극미세화 및 고집적화가 진행됨에 따라 메모리 용량의 증가에 비례하여 전체적인 칩(chip) 면적은 증가되고 있지만 실제로 반도체 소자의 패턴이 형성되는 셀(cell) 영역의 면적은 감소되고 있다.
따라서, 원하는 메모리 용량을 확보하기 위해서는 한정된 셀 영역 내에 보다 많은 패턴이 형성되어야만 하므로, 패턴의 선폭(critical dimension)이 감소되어 점점 미세해 지고 있다.
이와 같이 선폭이 미세한 패턴을 형성하기 위해서 리소그래피 공정(Lithography Process)의 발전이 요구된다.
상기 리소그래피 공정이란, 기판 상부에 포토레지스트(photoresist)를 도포하고, 365㎚, 248㎚, 193㎚ 및 153㎚의 파장 길이를 가지는 광원을 이용하여 미세 패턴이 정의된 노광 마스크를 사용하여 포토레지스트에 노광 공정을 수행한 다음, 현상(development) 공정을 수행하여 미세 패턴을 정의하는 포토레지스트 패턴을 형성하는 공정이다.
이와 같은 리소그래피 공정은 R = k1×λ / NA와 같이 광원의 파장(λ)과 개구수 (Numercial Aperture:NA)에 따라 그 해상도(R)가 정해진다.
상기 식에서 k1은 공정 상수를 의미하는데, 이는 물리적인 한계를 가지므로 통상적인 방법으로 그 값을 감소시키는 것을 거의 불가능하며, 단파장을 이용하는 노광 장치와 함께 상기 단파장에 대해 반응성이 높은 포토레지스트용 물질을 새로 개발해야 하므로, 단파장 이하의 선폭을 갖는 미세 패턴을 형성하는 것이 어렵다.
따라서, 노광 장치의 공정 능력을 고려한 패턴을 이중으로 중첩시킴으로써 미세한 패턴이 형성될 수 있도록 하는 이중 패터닝 공정(Double Patterning Technology)이 개발되었다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 미세 패턴 형성 방법을 도시한 단면도들로, 듀얼 트렌치 어프로치(Dual Trench Approach) 기술을 이용한 미세 패턴 형성 방법을 도시한 것이다.
도 1a를 참조하면, 반도체 기판(10) 상부에 피식각층(20)을 형성하고, 그 상부에 제 1 하드마스크층을 형성한다.
다음에는, 제 1 하드마스크층 상부에 제 1 감광막을 형성하고, 미세 패턴의 3배에 해당하는 선폭을 정의하는 마스크(50)를 이용하여 제 1 감광막(40)을 노광 및 현상한다.
다음에는, 제 1 감광막 패턴(40)을 이용하여 제 1 하드마스크층을 식각하여 제 1 하드마스크 패턴(30)을 형성한다.
도 1b를 참조하면, 제 1 감광막 패턴(40)을 제거하고 제 1 하드마스크 패 턴(30) 상부에 제 2 감광막을 형성한 후 상기 도 1a의 공정에서 사용된 마스크(50)의 패턴이 상기 제 1 하드마스크 패턴(30)과 엇갈리도록 정렬하여 노광 및 현상 공정을 수행함으로써, 제 2 감광막 패턴(60)을 형성한다. 이때, 반도체 소자의 크기가 미세해질수록 제 2 감광막 패턴(60)을 제 1 하드마스크 패턴(30)에 정확하게 정렬시키는 공정이 매우 어려워지게 된다.
도 1c를 참조하면, 제 2 감광막 패턴(60)을 마스크로 제 1 하드마스크 패턴(30)을 식각하여 미세 패턴을 정의하는 제 2 하드마스크 패턴(35)을 형성한다.
다음에는, 제 2 감광막 패턴(60)을 제거한다.
도 1d를 참조하면, 제 2 하드마스크 패턴(35)을 마스크로 피식각층(25)을 식각하여 미세 패턴(25)을 형성한다. 이때, 상기 도 1b의 정렬 공정이 정확하게 수행되지 않아서 패턴의 선폭이 일정하지 않게 형성된 것을 알 수 있다.
도 2a 내지 도 2d는 종래 기술에 따른 반도체 소자의 미세 패턴 형성 방법을 도시한 단면도들로, 듀얼 라인 어프로치(Dual Line Approach) 기술을 이용한 미세 패턴 형성 방법을 도시한 것이다.
여기서, 듀얼 라인 어프로치 기술은 노광 장비의 공정 능력이 미세 패턴의 선폭을 구현할 수 있다 하더라도 패턴들이 밀집하여 패턴 형성 공정이 용이하지 않을 때 사용한다.
도 2a를 참조하면, 반도체 기판(10) 상부에 피식각층(20)을 형성하고, 피식각층(20) 상부에 제 1 하드마스크층(70)을 형성하고, 제 1 하드마스크층(70) 상부에 제 2 하드마스크층을 형성한다.
다음에는, 제 2 하드마스크층 상부에 제 1 감광막을 형성한 후 미세 패턴의 1/2만 정의된 마스크(90)를 이용하여 제 1 감광막을 노광 및 현상하고, 제 1 감광막 패턴(85a)을 형성한다.
그 다음에는, 제 1 감광막 패턴(85a)을 이용하여 제 2 하드마스크층을 식각하고, 제 2 하드마스크 패턴(80)을 형성한다.
도 2b를 참조하면, 제 1 감광막 패턴(85a)을 제거한다.
다음에는, 반도체 기판(10) 전면에 제 2 감광막을 형성한 후 상기 도 2a의 마스크(90)가 제 2 하드마스크 패턴(80)과 엇갈리게 배열되도록 정렬하여 노광 및 현상 공정을 수행함으로써, 제 2 감광막 패턴(85b)을 형성한다.
도 2c를 참조하면, 제 2 감광막 패턴(85b) 및 제 2 하드마스크 패턴(80)을 이용하여 제 1 하드마스크층(70)을 식각하고, 제 1 하드마스크 패턴(75)을 형성한다.
다음에는, 제 2 감광막 패턴(85b)을 제거하고 제 1 및 제 2 하드마스크 패턴(75, 80)을 이용하여 피식각층(20)을 식각함으로써, 미세 패턴(25)을 형성한다.
여기서, 도 2b의 정렬 공정이 정확하게 수행되지 못할 경우 미세 패턴들의 간격이 상이하게 형성될 위험이 있다.
상술한 바와 같이 종래 기술에 따른 반도체 소자의 미세 패턴 형성 방법에서, 노광 장비의 해상도에 한계로 인해 선폭이 미세한 패턴의 형성이 어려운 문제가 있으며, 이를 극복하기 위한 이중 패터닝 공정 시 2차에 걸친 노광 공정을 수행하면서 오정렬(Mis-align)이 발생하여 반도체 소자의 형성 공정 수율 및 신뢰성이 저하되는 문제점이 있다.
상기 문제점을 해결하기 위하여, 본 발명은 반도체 기판 상부에 1 : 2 ~ 10의 비율로 형성되는 라인/스페이스 패턴을 형성한 후 라인 패턴의 측벽에 폴리실리콘층 또는 a-C(amorphous Carbon)층으로 형성되는 스페이서를 형성하고, 스페이서를 미세 패턴을 정의하는 하드마스크 패턴으로 이용함으로써, 미세 패턴 형성 공정 수율 및 신뢰성을 향상시킬 수 있도록 하는 반도체 소자의 미세 패턴 형성 방법을 제공하는 것을 그 목적으로 한다.
본 발명의 제 1 실시예에 따른 반도체 소자의 미세 패턴 형성 방법은
반도체 기판 상부에 하드마스크용 폴리실리콘층을 형성하는 단계와,
상기 하드마스크용 폴리실리콘층 상부에 식각정지 질화막을 형성하는 단계와,
상기 식각 정지 질화막 상부에 희생 산화막층을 형성하는 단계와,
상기 희생 산화막층 상부에 라인/스페이스 폴리실리콘 패턴을 형성하는 단계와,
상기 라인/스페이스 폴리실리콘 패턴을 이용하여 상기 희생 산화막층을 식각하고 희생 산화막 패턴을 형성하는 단계와,
상기 희생 산화막 패턴의 측벽에 스페이서 폴리실리콘을 형성하는 단계와,
상기 희생 산화막 패턴을 제거하는 단계와,
상기 스페이서 폴리실리콘을 마스크로 상기 식각정지 질화막 및 상기 하드마스크용 폴리실리콘층을 식각하는 단계 및
상기 스페이서 폴리실리콘 및 식각 정지 질화막을 제거하여 하드마스크 폴리실리콘 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 라인/스페이스 폴리실리콘 패턴의 라인 및 스페이스의 선폭 비율은 1 : 2 ~ 10 으로 형성하는 것을 특징으로 하고, 상기 희생 산화막 패턴을 제거하는 단계는 습식 식각 공정을 이용하는 것을 특징으로 한다.
아울러, 본 발명의 제 2 실시예에 따른 반도체 소자의 미세 패턴 형성 방법은
반도체 기판 상부에 하드마스크용 폴리실리콘층을 형성하는 단계와
상기 하드마스크용 폴리실리콘층 상부에 식각정지 질화막을 형성하는 단계와,
상기 식각 정지 질화막 상부에 희생 산화막층을 형성하는 단계와,
상기 희생 산화막층 상부에 라인/스페이스 폴리실리콘 패턴을 형성하는 단계와,
상기 라인/스페이스 폴리실리콘 패턴을 이용하여 상기 희생 산화막층을 식각하고 희생 산화막 패턴을 형성하는 단계와,
상기 라인/스페이스 폴리실리콘 패턴 및 희생 산화막 패턴을 포함하는 반도체 기판 전면에 스페이서 형성용 폴리실리콘층을 형성하는 단계와,
에치백 공정을 수행하여 상기 희생 산화막 패턴의 측벽에 스페이서 폴리실리 콘을 형성하는 단계와,
상기 희생 산화막 패턴을 제거하는 단계와,
반도체 기판 상부에 상기 스페이서 폴리실리콘에 의해 형성되는 라인 패턴의 양 단부를 노출시키는 제 1 감광막 패턴을 형성하는 단계와,
상기 제 1 감광막 패턴을 이용하여 상기 스페이서 폴리실리콘을 식각하는 단계와,
상기 제 1 감광막 패턴을 제거하고, 상기 스페이서 폴리실리콘을 마스크로 상기 식각정지 질화막 및 상기 하드마스크용 폴리실리콘층을 식각하는 단계와,
상기 반도체 기판 상부에 주변 회로 영역에 구비되는 더미 패턴을 정의하는 제 2 감광막 패턴을 형성하는 단계와,
상기 제 2 감광막 패턴 및 상기 스페이서 폴리실리콘을 마스크로 상기 식각 정지 질화막 및 상기 하드마스크용 폴리실리콘층을 형성하는 단계 및
상기 스페이서 폴리실리콘 및 식각정지 질화막을 제거하여 하드마스크 폴리실리콘 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 라인/스페이스 폴리실리콘 패턴은 플레쉬 게이트를 정의하는 모양으로 형성하는 것을 특징으로 한다.
아울러, 본 발명의 제 3 실시예에 따른 반도체 소자의 미세 패턴 형성 방법은
반도체 기판 상부에 하드마스크용 a-C(amorphous Carbon)층을 형성하는 단계와,
상기 하드마스크용 a-C(amorphous Carbon)층 상부에 식각정지 산화막을 형성하는 단계와,
상기 식각 정지 산화막 상부에 희생 a-C(amorphous Carbon)층을 형성하는 단계와,
상기 희생 a-C(amorphous Carbon)층 상부에 라인/스페이스 질화막 패턴을 형성하는 단계와,
상기 라인/스페이스 질화막 패턴을 이용하여 상기 희생 a-C(amorphous Carbon)층을 식각하고 희생 a-C(amorphous Carbon) 패턴을 형성하는 단계와,
상기 희생 a-C(amorphous Carbon) 패턴의 측벽에 스페이서 질화막을 형성하는 단계와,
상기 희생 a-C(amorphous Carbon) 패턴을 제거하는 단계와,
상기 스페이서 질화막을 마스크로 상기 식각정지 산화막 및 상기 하드마스크용 a-C(amorphous Carbon)층을 식각하는 단계 및
상기 스페이서 질화막 및 식각정지 산화막을 제거하여 하드마스크 a-C(amorphous Carbon) 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 라인/스페이스 질화막 패턴의 라인 및 스페이스의 선폭 비율은 1 : 2 ~ 10 으로 형성하는 것을 특징으로 하고, 상기 희생 a-C(amorphous Carbon) 패턴을 제거하는 단계는 O2 플라즈마를 이용하는 것을 특징으로 한다.
아울러, 본 발명의 제 4 실시예에 따른 반도체 소자의 미세 패턴 형성 방법 은
반도체 기판 상부에 하드마스크용 a-C(amorphous Carbon)층을 형성하는 단계와,
상기 하드마스크용 a-C(amorphous Carbon)층 상부에 식각정지 산화막을 형성하는 단계와,
상기 식각정지 산화막 상부에 폴리실리콘층을 형성하는 단계와,
상기 폴리실리콘층 상부에 희생 a-C(amorphous Carbon)층을 형성하는 단계와,
상기 희생 a-C(amorphous Carbon)층 상부에 라인/스페이스 질화막 패턴을 형성하는 단계와,
상기 라인/스페이스 질화막 패턴을 이용하여 상기 희생 a-C(amorphous Carbon)층을 식각하고 희생 a-C(amorphous Carbon) 패턴을 형성하는 단계와,
상기 라인/스페이스 질화막 패턴 및 희생 a-C(amorphous Carbon) 패턴을 포함하는 반도체 기판 전면에 스페이서 형성용 질화막을 형성하는 단계와,
에치백 공정을 수행하여 상기 희생 a-C(amorphous Carbon) 패턴의 측벽에 스페이서 질화막을 형성하는 단계와,
상기 희생 a-C(amorphous Carbon) 패턴을 제거하는 단계와,
상기 반도체 기판 상부에 주변 회로 영역에 구비되는 더미 패턴을 정의하는 제 1 감광막 패턴을 형성하는 단계와,
상기 제 1 감광막 패턴 및 상기 스페이서 질화막을 마스크로 상기 폴리실리 콘층을 식각하여, 폴리실리콘 패턴을 형성하는 단계와,
상기 폴리실리콘 패턴 상부에 라인 패턴의 양 단부를 노출시키는 제 2 감광막 패턴을 형성하는 단계와,
상기 제 2 감광막 패턴을 마스크로 상기 라인 패턴의 양 단부를 식각하는 단계 및
상기 스페이서 질화막, 폴리실리콘 패턴 및 식각정지 산화막을 제거하여 하드마스크 a-C(amorphous Carbon) 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 라인/스페이스 질화막 패턴은 플레쉬 게이트를 정의하는 모양으로 형성하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 3a 내지 도 3d는 본 발명의 제 1 실시예에 따른 반도체 소자의 미세 패턴 형성 방법을 도시한 단면도들이다.
도 3a를 참조하면, 반도체 기판(100) 상부에 하드마스크용 제 1 폴리실리콘층(110)을 형성한다. 이때, 하드마스크용 제 1 폴리실리콘층(110) 및 반도체 기판(100) 사이에는 게이트 구성 물질층과 같은 피식각층이 구비되어야 하나, 본 발명은 피식각층을 식각하기 위한 하드마스크 패턴을 형성하는 것을 주 목적으로 하므로 여기에서는 생략하기로 한다.
다음에는, 하드마스크용 제 1 폴리실리콘층(110) 상부에 식각정지 질화 막(120)을 형성하고, 식각정지 질화막(120) 상부에 희생 산화막층(130)을 형성한다. 이때, 희생 산화막층(130)은 PE-TEOS막으로 형성하는 것이 바람직하다.
그 다음에는, 희생 산화막층(130) 상부에 제 2 폴리실리콘층(140)을 형성하고, 라인/스페이스 패턴을 정의하는 제 1 감광막 패턴(150)을 형성한다. 이때, 제 1 감광막 패턴(150)의 라인/스페이스 선폭 비율은 1 : 2 ~ 10이 되도록 하고, 800 ~ 1200Å두께로 형성한다.
도 3b를 참조하면, 제 1 감광막 패턴(150)을 마스크로 제 2 폴리실리콘층(140)을 식각하여 라인/스페이스를 정의하는 제 2 폴리실리콘 패턴(145)을 형성한다.
다음에는, 제 1 감광막 패턴을 제거하고 제 2 폴리실리콘 패턴(145)을 마스크로 희생 산화막층(130)을 식각하여 라인/스페이스를 정의하는 희생 산화막 패턴(135)을 형성한다.
도 3c를 참조하면, 반도체 기판(100) 전면에 제 3 폴리실리콘층을 형성한다. 그 다음에는, 에치백(Etch Back) 공정을 수행하여 희생 산화막 패턴(135)의 측벽에 스페이서 폴리실리콘(160)을 형성한다. 여기서, 스페이서 폴리실리콘(160)의 선폭(CD)가 후속 공정에서 형성하는 미세 패턴의 선폭이 된다.
도 3d를 참조하면, 습식 식각 공정을 수행하여 희생 산화막 패턴(135)을 제거한다.
다음에는, 스페이서 폴리실리콘(160)을 마스크로 식각정지 질화막(120)을 식각하여 식각정지 질화막 패턴을 형성한다.
그 다음에는, 스페이서 폴리실리콘(160) 및 식각정지 질화막 패턴을 마스크로 하드마스크용 제 1 폴리실리콘층(110)을 식각하여 미세 패턴을 정의하는 하드마스크 폴리실리콘 패턴(115)을 형성한다.
그 다음에는, 스페이서 폴리실리콘(160) 및 식각정지 질화막 패턴을 제거한다.
그 다음에는, 하드마스크 폴리실리콘 패턴(115)을 마스크로 반도체 기판(100)을 식각하거나, 피식각층을 식각하여 반도체 소자의 미세 패턴을 형성한다.
도 4a 내지 도 4g는 본 발명의 제 2 실시예에 따른 반도체 소자의 미세 패턴 형성 방법을 도시한 평면 및 단면도들로, 도 4a의 (i) 내지 도 4g의 (i)은 평면도를 도시한 것이고, 도 4a의 (ii) 내지 도 4g의 (ii)는 단면도를 도시한 것이다.
도 4a를 참조하면, 반도체 기판(200) 상부에 하드마스크용 제 1 폴리실리콘층(210)을 형성한다. 이때, 하드마스크용 제 1 폴리실리콘층(210) 및 반도체 기판(200) 사이에는 게이트 구성 물질층과 같은 피식각층이 구비되어야 하나, 본 발명은 피식각층을 식각하기 위한 하드마스크 패턴을 형성하는 것을 주 목적으로 하므로 여기에서는 생략하기로 한다.
다음에는, 하드마스크용 제 1 폴리실리콘층(210) 상부에 식각정지 질화막(220)을 형성하고, 식각정지 질화막(220) 상부에 희생 산화막층(230)을 형성한다. 이때, 희생 산화막층(230)은 PE-TEOS막으로 형성하는 것이 바람직하다.
그 다음에는, 희생 산화막층(230) 상부에 제 2 폴리실리콘층(240)을 형성하고, 제 2 폴리실리콘층(240) 상부에 플레쉬 게이트(Flash Gate) 모양으로 정의되는 제 1 감광막 패턴(250)을 형성한다. 이때, 제 1 감광막 패턴(250)은 플레쉬 게이트의 사이 영역을 차단하는 라인 패턴으로 구비되며, 라인 패턴 사이의 스페이스 선폭 비율은 라인 패턴의 3배가 되도록 하고, 800 ~ 1200Å두께로 형성한다.
여기서, 도 4a의 (i)에서 볼 수 있는 바와 같이 라인 패턴의 쓰러짐을 방지하기 위하여 일측 단부를 'ㄱ'자형으로 꺾어서 형성하며, 도시된 바와 같이 화살표 형태로 형성하는 것이 안정적이다.
도 4b를 참조하면, 제 1 감광막 패턴(250)을 마스크로 제 2 폴리실리콘층(240)을 식각하여 라인/스페이스를 정의하는 제 2 폴리실리콘 패턴을 형성한다.
다음에는, 제 1 감광막 패턴(250)을 제거하고 제 2 폴리실리콘 패턴을 마스크로 희생 산화막층(230)을 식각하여 플레쉬 게이트를 정의하는 희생 산화막 패턴(235)을 형성한다.
그 다음에는, 반도체 기판(200) 전면에 제 3 폴리실리콘층을 형성한다. 그 다음에는, 에치백(Etch Back) 공정을 수행하여 희생 산화막 패턴(235)의 측벽에 스페이서 폴리실리콘(260)을 형성한다. 여기서, 스페이서 폴리실리콘(260)의 선폭(CD)이 후속 공정에서 형성하는 미세 패턴의 선폭이 된다.
도 4c를 참조하면, 습식 식각 공정을 수행하여 희생 산화막 패턴(235)을 제거한다. 이때, 식각정지 질화막(220) 상부가 소정 부분 식각된다.
도 4d를 참조하면, 반도체 기판(200) 상부에 스페이서 폴리실리콘(260)에 의해 형성되는 라인 패턴의 양 단부인 에지부를 노출시키는 제 2 감광막 패턴(270)을 형성한다.
도 4d를 참조하면, 제 2 감광막 패턴(270)을 마스크로 노출된 스페이서 폴리실리콘(260)을 식각한다. 이때, 식각정지 질화막(220)은 폴리실리콘과 식각 선택비가 크기 때문에 하부의 하드마스크 제 1 폴리실리콘층(210)을 안정적으로 보호할 수 있다.
도 4e를 참조하면, 제 2 감광막 패턴을 제거한다. 따라서, 스페이서 폴리실리콘(260)이 각각 분리되어 플레쉬 게이트를 정의하는 스페이서 폴리실리콘 패턴(265)이 되도록 한다.
도 4f를 참조하면, 각각 분리된 스페이서 폴리실리콘 패턴(265)을 포함하는 식각정지 질화막(220) 상부에 더미 패턴을 정의하는 제 3 감광막 패턴(280)을 형성한다. 여기서, 더미 패턴은 반도체 기판(200)의 주변 회로 영역에 구비되며, 스페이서 폴리실리콘 패턴(265)의 단부에도 구비된다.
도 4g를 참조하면, 스페이서 폴리실리콘 패턴(265) 및 제 3 감광막 패턴(280)을 마스크로 식각정지 질화막(220) 및 하드마스크용 제 1 폴리실리콘층(210)을 식각한다. 따라서, 플레쉬 게이트를 정의하는 하드마스크 폴리실리콘 패턴(215) 및 주변회로 구비되어 하드마스크 폴리실리콘 패턴(215)의 쓰러짐을 방지하는 더미 패턴(215d)을 형성된다.
다음에는, 하드마스크 폴리실리콘 패턴(215)을 마스크로 반도체 기판(200)을 식각하여 미세 패턴을 형성한다.
도 5a 내지 도 5d는 본 발명의 제 3 실시예에 따른 반도체 소자의 미세 패턴 형성 방법을 도시한 단면도들이다.
도 5a를 참조하면, 반도체 기판(300) 상부에 하드마스크용 a-C(amorphous Carbon)층(310)을 형성한다. 이때, 하드마스크용 제 1 a-C(amorphous Carbon)층(310) 및 반도체 기판(300) 사이에는 게이트 구성 물질층과 같은 피식각층이 구비되어야 하나, 본 발명은 피식각층을 식각하기 위한 하드마스크 패턴을 형성하는 것을 주 목적으로 하므로 여기서는 생략하기로 한다.
다음에는, 하드마스크용 a-C(amorphous Carbon)층(310) 상부에 식각정지 산화막(320)을 형성하고, 식각정지 산화막(320) 상부에 희생 a-C(amorphous Carbon)층(330)을 형성한다.
그 다음에는, 희생 a-C(amorphous Carbon)층(330) 상부에 제 1 질화막(340)을 형성하고, 제 1 질화막(340) 상부에 라인/스페이스 패턴을 정의하는 제 1 감광막 패턴(350)을 형성한다. 이때, 제 1 감광막 패턴(350)의 라인/스페이스 선폭 비율은 1 : 2 ~ 10이 되도록 하고, 800 ~ 1200Å두께로 형성한다.
도 5b를 참조하면, 제 1 감광막 패턴(350)을 마스크로 제 1 질화막(340)을 식각하여 라인/스페이스를 정의하는 제 1 질화막 패턴(345)을 형성한다.
다음에는, 제 1 감광막 패턴(350)을 제거하고 질화막 패턴(345)을 마스크로 희생 a-C(amorphous Carbon)층(330)을 식각하여 라인/스페이스를 정의하는 희생 a-C(amorphous Carbon) 패턴(335)을 형성한다.
도 5c를 참조하면, 반도체 기판(300) 전면에 제 2 질화막을 형성한다. 그 다음에는, 에치백(Etch Back) 공정을 수행하여 희생 a-C(amorphous Carbon) 패턴(335)의 측벽에 스페이서 질화막(360)을 형성한다. 여기서, 스페이서 질화 막(360)의 선폭(CD)은 후속 공정에서 형성하는 미세 패턴의 선폭이 된다.
도 5d를 참조하면, O2 플라즈마 공정을 수행하여 희생 a-C(amorphous Carbon) 패턴(335)을 제거한다.
다음에는, 스페이서 질화막(360)을 마스크로 식각정지 산화막(320)을 식각하여 식각정지 산화막 패턴을 형성한다.
그 다음에는, 스페이서 질화막(360) 및 식각정지 산화막 패턴을 마스크로 하드마스크용 a-C(amorphous Carbon)층(310)을 식각하여 미세 패턴을 정의하는 하드마스크 a-C(amorphous Carbon) 패턴(315)을 형성한다.
그 다음에는, 스페이서 질화막(360) 및 식각정지 산화막 패턴을 제거한다.
그 다음에는, 하드마스크 a-C(amorphous Carbon) 패턴(315)을 마스크로 반도체 기판(300)을 식각하거나, 피식각층을 식각하여 반도체 소자의 미세 패턴을 형성한다.
도 6a 내지 도 6h는 본 발명의 제 4 실시예에 따른 반도체 소자의 미세 패턴 형성 방법을 도시한 평면 및 단면도들로, 도 6a의 (i) 내지 도 6h의 (i)은 평면도를 도시한 것이고, 도 6a의 (ii) 내지 도 6h의 (ii)는 단면도를 도시한 것이다.
도 6a를 참조하면, 반도체 기판(400) 상부에 하드마스크용 제 1 a-C(amorphous Carbon)층(410)을 형성한다. 이때, 하드마스크용 제 1 a-C(amorphous Carbon)층(410) 및 반도체 기판(400) 사이에는 게이트 구성 물질층과 같은 피식각층이 구비되어야 하나, 본 발명은 피식각층을 식각하기 위한 하드마스크 패턴을 형 성하는 것을 주 목적으로 하므로 여기에서는 생략하기로 한다.
다음에는, 하드마스크용 제 1 a-C(amorphous Carbon)층(410) 상부에 식각정지 산화막(420)을 형성하고, 식각정지 산화막(320) 상부에 폴리실리콘층(430)을 형성하고, 폴리실리콘층(430) 상부에 희생 a-C(amorphous Carbon)층(440)을 형성한다.
그 다음에는, 희생 a-C(amorphous Carbon)층(440) 상부에 제 1 질화막(450)을 형성하고, 제 1 질화막(450) 상부에 플레쉬 게이트(Flash Gate) 모양으로 정의되는 제 1 감광막 패턴(460)을 형성한다. 이때, 제 1 감광막 패턴(460)은 플레쉬 게이트의 사이 영역을 차단하는 라인 패턴으로 구비되며, 라인 패턴 사이의 스페이스 선폭 비율은 라인 패턴의 3배가 되도록 하고, 800 ~ 1200Å두께로 형성한다.
여기서, 도 6a의 (i)에서 볼 수 있는 바와 같이 라인 패턴의 쓰러짐을 방지하기 위하여 일측 단부를 'ㄱ'자형으로 꺾어서 형성하며, 전체적인 형태는 도시된 바와 같이 화살표 형태로 형성하는 것이 안정적이다.
도 6b를 참조하면, 제 1 감광막 패턴(460)을 마스크로 제 1 질화막(450)을 식각하여 라인/스페이스를 정의하는 질화막 패턴을 형성한다.
다음에는, 제 1 감광막 패턴(460)을 제거하고 질화막 패턴을 마스크로 희생 a-C(amorphous Carbon)층(440)을 식각하여 플레쉬 게이트를 정의하는 희생 a-C(amorphous Carbon) 패턴(445)을 형성한다.
그 다음에는, 반도체 기판(400) 전면에 제 2 질화막을 형성한다. 그 다음에는, 에치백(Etch Back) 공정을 수행하여 희생 a-C(amorphous Carbon) 패턴(445)의 측벽에 스페이서 질화막(470)을 형성한다. 여기서, 스페이서 질화막(470)의 선폭(CD)이 후속 공정에서 형성하는 플레쉬 게이트의 선폭이 된다.
도 6c를 참조하면, O2 플라즈마를 이용한 식각 공정을 수행하여 희생 a-C(amorphous Carbon) 패턴(445)을 제거한다.
도 6d를 참조하면, 반도체 기판(400) 상부에 스페이서 질화막(470)의 주변회로 영역이 'ㄱ' 부분과 최 외곽에 구비되는 스페이서 질화막(470)의 측면 주변회로 부분에 스페이서 질화막(470)의 쓰러짐을 방지하기 위한 더미 패턴을 정의하는 제 2 감광막 패턴(480)을 형성한다.
도 6e를 참조하면, 스페이서 질화막(470) 및 제 2 감광막 패턴(480)을 마스크로 폴리실리콘층(430)을 식각하여 스페이서 폴리실리콘(435) 및 더미 폴리실리콘 패턴(435d)을 형성한다.
다음에는, 스페이서 질화막(470) 및 제 2 감광막 패턴(480)을 제거한다.
도 6f를 참조하면, 반도체 기판(400) 상부에 스페이서 폴리실리콘(435)의 양 단부인 에지부를 노출시키는 제 3 감광막 패턴(490)을 형성한다.
도 6g를 참조하면, 제 3 감광막 패턴(490)을 마스크로 노출된 스페이서 폴리실리콘(435)을 식각한다. 이때, 식각정지 산화막(420)은 폴리실리콘과 식각 선택비를 갖으므로 하부의 하드마스크용 제 1 a-C(amorphous Carbon)층(410)을 안정적으로 보호하면서 플레쉬 게이트를 정의하는 각각의 스페이서 폴리실리콘 패턴(435a)으로 분리할 수 있다.
다음에는, 제 3 감광막 패턴(490)을 제거한다.
도 6h를 참조하면, 스페이서 폴리실리콘 패턴(435a) 및 더미 폴리실리콘 패턴(435d)을 마스크로 식각정지 산화막(420)을 식각하고, 식각정지 산화막 패턴을 마스크로 하드마스크용 제 1 a-C(amorphous Carbon)층(420)을 식각하여 플레쉬 게이트를 정의하는 하드마스크 a-C(amorphous Carbon) 패턴(415) 및 더미 a-C(amorphous Carbon) 패턴(415d)을 형성한다.
다음에는, 스페이서 폴리실리콘 패턴(435a) 및 더미 폴리실리콘 패턴(435d)을 제거하고, 식각정지 산화막 패턴을 제거한다.
그 다음에는, 하드마스크 a-C(amorphous Carbon) 패턴(415)을 마스크로 반도체 기판(400)을 식각하여 미세 패턴을 형성한다.
본 발명에 따른 반도체 소자의 미세 패턴 형성 방법은 반도체 기판 상부에 라인/스페이스 패턴을 형성한 후 라인 패턴의 측벽에 폴리실리콘층 또는 a-C(amorphous Carbon)층으로 형성되는 스페이서를 형성하고, 스페이서를 미세 패턴을 정의하는 하드마스크 패턴으로 이용함으로써, 미세 패턴 형성 공정 수율 및 신뢰성을 향상시킬 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (10)

  1. 반도체 기판 상부에 하드마스크용 폴리실리콘층을 형성하는 단계;
    상기 하드마스크용 폴리실리콘층 상부에 식각정지 질화막을 형성하는 단계;
    상기 식각 정지 질화막 상부에 희생 산화막층을 형성하는 단계;
    상기 희생 산화막층 상부에 라인/스페이스 폴리실리콘 패턴을 형성하는 단계;
    상기 라인/스페이스 폴리실리콘 패턴을 이용하여 상기 희생 산화막층을 식각하고 희생 산화막 패턴을 형성하는 단계;
    상기 희생 산화막 패턴의 측벽에 스페이서 폴리실리콘을 형성하는 단계;
    상기 희생 산화막 패턴을 제거하는 단계;
    상기 스페이서 폴리실리콘을 마스크로 상기 식각정지 질화막 및 상기 하드마스크용 폴리실리콘층을 식각하는 단계; 및
    상기 스페이서 폴리실리콘 및 식각 정지 질화막을 제거하여 하드마스크 폴리실리콘 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  2. 제 1 항에 있어서,
    상기 라인/스페이스 폴리실리콘 패턴의 라인 및 스페이스의 선폭 비율은 1 : 2 ~ 10 으로 형성하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  3. 제 1 항에 있어서,
    상기 희생 산화막 패턴을 제거하는 단계는 습식 식각 공정을 이용하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  4. 반도체 기판 상부에 하드마스크용 폴리실리콘층을 형성하는 단계;
    상기 하드마스크용 폴리실리콘층 상부에 식각정지 질화막을 형성하는 단계;
    상기 식각 정지 질화막 상부에 희생 산화막층을 형성하는 단계;
    상기 희생 산화막층 상부에 라인/스페이스 폴리실리콘 패턴을 형성하는 단계;
    상기 라인/스페이스 폴리실리콘 패턴을 이용하여 상기 희생 산화막층을 식각하고 희생 산화막 패턴을 형성하는 단계;
    상기 라인/스페이스 폴리실리콘 패턴 및 희생 산화막 패턴을 포함하는 반도체 기판 전면에 스페이서 형성용 폴리실리콘층을 형성하는 단계;
    에치백 공정을 수행하여 상기 희생 산화막 패턴의 측벽에 스페이서 폴리실리콘을 형성하는 단계;
    상기 희생 산화막 패턴을 제거하는 단계;
    반도체 기판 상부에 상기 스페이서 폴리실리콘에 의해 형성되는 라인 패턴의 양 단부를 노출시키는 제 1 감광막 패턴을 형성하는 단계;
    상기 제 1 감광막 패턴을 이용하여 상기 스페이서 폴리실리콘을 식각하는 단 계;
    상기 제 1 감광막 패턴을 제거하고, 상기 스페이서 폴리실리콘을 마스크로 상기 식각정지 질화막 및 상기 하드마스크용 폴리실리콘층을 식각하는 단계;
    상기 반도체 기판 상부에 주변 회로 영역에 구비되는 더미 패턴을 정의하는 제 2 감광막 패턴을 형성하는 단계;
    상기 제 2 감광막 패턴 및 상기 스페이서 폴리실리콘을 마스크로 상기 식각 정지 질화막 및 상기 하드마스크용 폴리실리콘층을 형성하는 단계; 및
    상기 스페이서 폴리실리콘 및 식각정지 질화막을 제거하여 하드마스크 폴리실리콘 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  5. 제 4 항에 있어서,
    상기 라인/스페이스 폴리실리콘 패턴은 플레쉬 게이트를 정의하는 모양으로 형성하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  6. 반도체 기판 상부에 하드마스크용 a-C(amorphous Carbon)층을 형성하는 단계;
    상기 하드마스크용 a-C(amorphous Carbon)층 상부에 식각정지 산화막을 형성하는 단계;
    상기 식각 정지 산화막 상부에 희생 a-C(amorphous Carbon)층을 형성하는 단 계; 및
    상기 희생 a-C(amorphous Carbon)층 상부에 라인/스페이스 질화막 패턴을 형성하는 단계;
    상기 라인/스페이스 질화막 패턴을 이용하여 상기 희생 a-C(amorphous Carbon)층을 식각하고 희생 a-C(amorphous Carbon) 패턴을 형성하는 단계;
    상기 희생 a-C(amorphous Carbon) 패턴의 측벽에 스페이서 질화막을 형성하는 단계;
    상기 희생 a-C(amorphous Carbon) 패턴을 제거하는 단계;
    상기 스페이서 질화막을 마스크로 상기 식각정지 산화막 및 상기 하드마스크용 a-C(amorphous Carbon)층을 식각하는 단계; 및
    상기 스페이서 질화막 및 식각정지 산화막을 제거하여 하드마스크 a-C(amorphous Carbon) 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  7. 제 6 항에 있어서,
    상기 라인/스페이스 질화막 패턴의 라인 및 스페이스의 선폭 비율은 1 : 2 ~ 10 으로 형성하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  8. 제 6 항에 있어서,
    상기 희생 a-C(amorphous Carbon) 패턴을 제거하는 단계는 O2 플라즈마를 이용하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  9. 반도체 기판 상부에 하드마스크용 a-C(amorphous Carbon)층을 형성하는 단계;
    상기 하드마스크용 a-C(amorphous Carbon)층 상부에 식각정지 산화막을 형성하는 단계;
    상기 식각정지 산화막 상부에 폴리실리콘층을 형성하는 단계;
    상기 폴리실리콘층 상부에 희생 a-C(amorphous Carbon)층을 형성하는 단계;
    상기 희생 a-C(amorphous Carbon)층 상부에 라인/스페이스 질화막 패턴을 형성하는 단계;
    상기 라인/스페이스 질화막 패턴을 이용하여 상기 희생 a-C(amorphous Carbon)층을 식각하고 희생 a-C(amorphous Carbon) 패턴을 형성하는 단계;
    상기 라인/스페이스 질화막 패턴 및 희생 a-C(amorphous Carbon) 패턴을 포함하는 반도체 기판 전면에 스페이서 형성용 질화막을 형성하는 단계;
    에치백 공정을 수행하여 상기 희생 a-C(amorphous Carbon) 패턴의 측벽에 스페이서 질화막을 형성하는 단계;
    상기 희생 a-C(amorphous Carbon) 패턴을 제거하는 단계;
    상기 반도체 기판 상부에 주변 회로 영역에 구비되는 더미 패턴을 정의하는 제 1 감광막 패턴을 형성하는 단계;
    상기 제 1 감광막 패턴 및 상기 스페이서 질화막을 마스크로 상기 폴리실리콘층을 식각하여, 폴리실리콘 패턴을 형성하는 단계;
    상기 폴리실리콘 패턴 상부에 라인 패턴의 양 단부를 노출시키는 제 2 감광막 패턴을 형성하는 단계;
    상기 제 2 감광막 패턴을 마스크로 상기 라인 패턴의 양 단부를 식각하는 단계; 및
    상기 스페이서 질화막, 폴리실리콘 패턴 및 식각정지 산화막을 제거하여 하드마스크 a-C(amorphous Carbon) 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  10. 제 9 항에 있어서,
    상기 라인/스페이스 질화막 패턴은 플레쉬 게이트를 정의하는 모양으로 형성하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
KR1020070094837A 2007-09-18 2007-09-18 반도체 소자의 미세 패턴 형성 방법 KR100905157B1 (ko)

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