KR100950480B1

KR100950480B1 - 스페이스 패터닝 기술을 이용한 반도체 소자의 활성영역형성방법

Info

Publication number: KR100950480B1
Application number: KR1020080058490A
Authority: KR
Inventors: 박찬하
Original assignee: 주식회사 하이닉스반도체
Priority date: 2008-06-20
Filing date: 2008-06-20
Publication date: 2010-03-31
Also published as: KR20090132294A; US20090317979A1; US8110507B2

Abstract

본 발명의 스페이스 패터닝 기술을 이용한 반도체 소자의 활성영역 형성방법은, 반도체 기판 상에 희생막 패턴을 형성하는 단계; 희생막 패턴의 각 면을 둘러싸는 스페이서를 형성하는 단계; 희생막 패턴을 제거하여 내측에 배치된 공간에서 반도체 기판을 노출시키는 링 타입의 스페이서를 형성하는 단계; 링 타입의 스페이서를 분리하여 제1 스페이서 및 제1 스페이서로부터 소정 거리만큼 이격하여 위치하면서 제1 스페이서와 미러 구조로 배치된 제2 스페이서를 형성하는 단계; 및 제1 및 제2 스페이서를 식각마스크로 반도체 기판의 노출 부분을 식각하여 제1 활성영역 및 제1 활성영역과 미러 구조로 배치되면서 소정 거리만큼 이격하여 위치한 제2 활성영역을 포함하는 단위 셀 영역을 형성하는 단계를 포함한다.

링 구조, 활성영역, 스페이스 패터닝

Description

스페이스 패터닝 기술을 이용한 반도체 소자의 활성영역 형성방법{Method for fabricating active region in semiconductor device using space patterning tech}

본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 스페이스 패터닝 기술을 이용한 반도체 소자의 활성영역 형성방법에 관한 것이다.

반도체 소자의 집적도가 높아지면서 디자인 룰(design-rule)이 축소됨에 따라 패턴의 크기 또한 미세화되고 있다. 그러나 미세 패턴 형성에 필요한 광학 노광기의 개발이 한계에 이르면서 디자인 룰의 축소 또한 어려운 실정이다. 현재까지 상용 툴(tool)로 개발된 노광기의 최대 개구수(NA; Numeral Aperture)는 1.35 수준이며, ArF 레이저를 광원으로 사용하는 경우 해상력의 한계는 하프 피치(Half pitch)를 기준으로 40nm 수준이다. 따라서 40nm노드 이하에서 8F2 또는 6F2와 같은 셀 구조를 채택하여 단일 노광(Single exposure)로 구현하는 데 어려운 점이 있다.

도 1은 일반적인 디램 소자의 8F2 셀 구조를 나타내보인 도면이다. 도 2는 디램 소자의 4F2 셀 구조를 나타내보인 도면이다. 그리고 도 3a 및 도 3b는 도 2의 4F2 셀 구조를 실제 패턴으로 형성하는 경우 유발된 문제를 설명하기 위해 나타내 보인 도면들이다.

도 1을 참조하면, 패턴(100)은 활성 영역을 나타내며, F2는 1비트(bit)를 저장하는 셀의 단위 면적이며, F는 하나의 피치(pitch)로 표현된다. 이 경우, 4개의 캐패시터를 포함하는 단위 구조의 면적을 8F2로 표현할 수 있다. 디자인 룰이 축소됨에 따라 이러한 활성 영역을 정의하는 패턴의 충실도(fidelity)가 급격히 감소하고 있다. 현재 상용되는 장비를 사용하여 형성할 수 있는 가장 미세한 패턴은 해상도 증가 기술(RET; Resolution Enhancement Technique)을 사용하는 경우에 40nm 내외의 단순한 라인 앤드 스페이스(line and space) 패턴을 형성할 수 있다. 그러나 패턴의 형상이 도 1에 도시된 바와 같이 2차원 형태인 경우에는 허용되는 디자인의 한계는 커질 수밖에 없다. 이와 같이 상용되는 장비를 사용하여 패턴의 미세화를 진행하기가 어려우므로 새로운 형태의 셀 디자인이 제안되고 있다.

도 2를 참조하면, 새로운 형태의 셀 디자인으로 제안되고 있는 셀 구조의 하나로 4F2 셀 구조가 있다. 여기서 패턴(200)은 활성 영역을 나타낸다. 이러한 4F2 셀 구조는 이론상으로는 8F2 셀 구조와 대비하여 셀 면적을 절반으로 감소시킬 수 있다. 그러나 도 3a에 도시된 바와 같이, 4F2 셀 구조를 실질적으로 웨이퍼 상에 형성하는 경우 구현되는 패턴(300)의 형태는 원형으로 나타나고, 이조차도 해상력의 불량으로 인해 패턴과 패턴 사이의 균일성을 보장하기가 매우 어렵다. 그 이유 가운데 하나로 패턴 사이의 간격이 너무 좁기 때문에 마스크 패턴에 의한 회절 정보가 현재의 노광기로는 충분히 전달되지 못하는 것을 들 수 있다. 50nm급 4F2 구조의 패턴을 웨이퍼 상에 구현한 패턴을 나타내보인 도 3a 및 도 3b를 참조하면, 패턴과 패턴의 형태가 일정하지 않거나, 콘트라스트(contrast) 저하로 인해 불규칙적으로 패턴 브릿지(pattern bridge, 305)가 발견되는 것을 확인할 수 있다. 이에 따라 작은 면적 안에 더 많은 메모리 셀을 구현할 수 있으면서 안정적인 형태로 패턴을 구현할 수 있는 활성 영역을 구성하는 방법이 요구된다.

본 발명의 일 실시예에 따른 스페이스 패터닝 기술을 이용한 반도체 소자의 활성영역 형성방법은, 반도체 기판 상에 희생막 패턴을 형성하는 단계; 상기 희생막 패턴의 각 면을 둘러싸는 스페이서를 형성하는 단계; 상기 희생막 패턴을 제거하여 내측에 배치된 공간에서 상기 반도체 기판을 노출시키는 링 타입의 스페이서를 형성하는 단계; 상기 링 타입의 스페이서를 분리하여 제1 스페이서 및 상기 제1 스페이서로부터 소정 거리만큼 이격하여 위치하면서 상기 제1 스페이서와 미러 구조로 배치된 제2 스페이서를 형성하는 단계; 및 상기 제1 및 제2 스페이서를 식각마스크로 상기 반도체 기판의 노출 부분을 식각하여 제1 활성영역 및 상기 제1 활성영역과 미러 구조로 배치되면서 소정 거리만큼 이격하여 위치한 제2 활성영역을 포함하는 단위 셀 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.

본 발명에 있어서, 상기 희생막 패턴은 산화막으로 형성할 수 있다.

상기 희생막 패턴은 장방형의 형상으로 형성할 수 있고, 피치의 크기가 75nm인 경우 50㎚× 75㎚의 크기로 형성하는 것이 바람직하다.

상기 스페이서는 상기 제1 및 제2 활성영역의 폭과 동일한 두께로 형성하며, 15nm 내지 25nm의 두께로 형성하는 것이 바람직하다.

상기 스페이서는 상기 희생막 패턴과 식각 선택비를 갖는 물질로 형성하는 것이 바람직하다.

상기 희생막 패턴은 산화막을 화학적으로 용해시키는 습식 식각 용액으로 제거하는 것이 바람직하다.

상기 링 타입의 스페이서를 분리하는 단계는, 상기 링 타입의 스페이서 상에 상기 반도체 기판의 일 방향으로 가로질러 뻗어 있는 라인 앤드 스페이스 타입의 마스크막 패턴을 형성하는 단계; 및 상기 마스크막 패턴을 식각 마스크로 상기 스페이서의 노출 부분을 식각하여 상기 스페이서를 분리하고, 반도체 기판의 표면 일부를 노출시키는 단계를 포함하는 것이 바람직하다.

상기 단위 셀 영역을 형성하는 단계 이후에, 상기 제1 및 제2 스페이서를 식각하여 제거하고, 세정 공정을 추가하여 잔여물을 제거하는 단계를 더 포함하는 것이 바람직하다.

상기 단위 셀 영역은 상기 제1 활성영역에 캐패시터 2개를 배치하고, 상기 제2 활성영역에 캐패시터 2개를 배치하는 영역이다.

상기 단위 셀 영역은 피쳐 사이즈가 F인 경우, 1.75F2의 면적으로 형성하는 것이 바람직하다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.

8F2 셀 구조에서 디자인 룰이 축소함에 따라 해상력 유지가 어려워지고, 4F2와 같은 새로운 셀 구조에서도 소정 크기 이하에서는 마스크 패턴을 웨이퍼 상에 구현할 수 있는 능력이 감소된다. 이에 따라 본 발명에서는 패턴의 해상력을 증대 시키기 위해서 노광 장치에서 허용하는 수준으로 피치를 크게 하여 패터닝을 실시하는 방법을 진행하고자 한다.

도 4a 내지 도 10b는 본 발명의 실시예에 따른 스페이스 패터닝 기술을 이용한 반도체 소자의 활성영역 형성방법을 설명하기 위해 나타내보인 도면들이다.

도 4a 및 도 4b를 참조하면, 반도체 기판(400) 상에 희생막(405)을 형성한다. 희생막(405)은 이후 스페이서 패터닝 기술(SPT; Space Patterning Tech.)에서 타겟 패턴이 형성될 영역을 정의한다. 이러한 희생막(405)은 산화막으로 형성할 수 있다. 다음에 희생막(405) 위에 제1 마스크막 패턴(410)을 형성한다. 구체적으로, 희생막(405) 위에 레지스트막을 도포한다. 다음에 레지스트막 상에 빛을 조사하는 노광 공정을 진행하면 빛의 조사 여부에 따라 레지스트막의 물성이 변하게 된다. 다음에 레지스트막 상에 현상 공정을 진행하여 물성이 변성된 부분의 레지스트막을 선택적으로 제거하여 희생막(405)을 선택적으로 노출시키는 제1 마스크막 패턴(410)을 형성한다. F2는 1비트(bit)를 저장하는 셀의 단위 면적이고, F는 라인 앤드 스페이스 패턴에서의 최소 피쳐(feature) 사이즈이다. 다시 도 4a를 참조하면, 제1 마스크막 패턴(410)은 최소 피쳐 사이즈(F)가 75nm인 경우, 가로× 세로의 크기가 50㎚× 75㎚의 크기로 형성한다. 이 경우, 제1 마스크막 패턴(410)은 패턴의 일 부분의 길이가 다른 부분의 길이보다 상대적으로 긴 장방형의 형상으로 형성하는 것이 바람직하다. 이러한 장방형의 제1 마스크막 패턴(410)에서 길이가 긴 부분을 제1 마스크막 패턴(410)의 장축으로 하고, 길이가 짧은 부분을 제1 마스크막 패턴(410)의 단축으로 한다. 여기서 도 4b는 도 4a를 대각선 방향인 A-A' 방향으로 잘라낸 단면을 나타내보인 도면이다. 또한, 도면에서 격자형태로 피쳐 사이즈(F)를 정의하고 있으나, 실제 패턴에서는 형성되지 않는다.

도 5a 및 도 5b를 참조하면, 제1 마스크막 패턴(410)을 식각마스크로 희생막(405, 도 4a 참조)의 노출 부분을 식각하여 희생막 패턴(415)을 형성한다. 희생막 패턴(415)은 후속 형성하고자 하는 타겟 패턴의 위치를 지정하며, 반도체 기판(100)의 표면을 일부 노출시킨다. 희생막 패턴(415)은 최소 피쳐 사이즈(F)가 75nm인 경우, 가로× 세로의 크기가 50㎚× 75㎚의 크기로 형성하여, 도 1 및 도 2에 도시된 8F2 또는 4F2의 패턴(100, 200)보다 노광 장치에서 허용하는 수준으로 피치가 크게 형성되어 패턴의 해상력을 증가시킬 수 있다.

도 6a 및 도 6b를 참조하면, 희생막 패턴(415) 측벽에 스페이서(420)를 형성한다. 구체적으로, 희생막 패턴(415) 및 반도체 기판(400) 상에 스페이서 대상막을 형성한다. 이러한 스페이서 대상막은 희생막 패턴(415)과 식각 선택비를 갖는 질화계 절연막, 예를 들어 실리콘나이트라이드(silicon nitride, Si₃N₄)막으로 형성할 수 있다. 여기서 스페이서 대상막은 폴리실리콘막으로 형성할 수도 있다. 다음에 스페이서 대상막을 식각하여 희생막 패턴(415)의 상부와 반도체 기판(400) 위의 스페이서 대상막을 제거한다. 그러면 희생막 패턴(415)의 측벽에 스페이서(420)가 형성된다. 여기서 반도체 기판을 상부에서 나타내보인 도 6a를 참조하면, 스페이서(420)는 희생막 패턴(415)의 각 면을 둘러싸는 링 타입(ring type)의 형상으로 형성된다. 이 경우, 스페이서(420)는 이후 형성할 활성영역의 폭과 동일한 두께로 형성하며, 바람직하게는 희생막 패턴(415)의 각 노출면으로부터 15nm 내지 25nm만큼 돌출하는 두께로 형성한다. 이때, 스페이서(420)는 도 4a를 대각선 방향으로 잘라낸 단면을 나타내보인 도 4b를 참조하면, 스페이서와 대각선 방향으로 인접하여 배치된 스페이서가 서로 접촉하지 않게 형성하는 것이 바람직하다. 이러한 스페이서(420)는 에치백(etch back) 공정을 진행하여 형성할 수 있으나, 이에 한정되는 것은 아니다.

도 7a 및 도 7b를 참조하면, 희생막 패턴(415)을 제거하는 식각 공정을 진행한다. 그러면 스페이서(420)의 직선 프로파일 측면이 노출된다. 희생막 패턴(415)은 산화막을 화학적으로 용해시키는 습식 식각 용액을 공급하여 제거할 수 있다. 이때, 희생막 패턴(415)은 스페이서(420)와 식각률 차이를 갖고 있으므로, 희생막 패턴(415)만 선택적으로 제거할 수 있다. 이러한 식각 공정을 진행하면, 도 7a에 도시한 바와 같이, 반도체 기판(400) 상에는 내측에 공간이 배치된 링 타입의 스페이서(420)가 남게 된다.

도 8a 및 도 8b를 참조하면, 반도체 기판(400) 상에 스페이서(420)의 일부를 선택적으로 노출시키는 제2 마스크막 패턴(425)을 형성한다. 구체적으로, 반도체 기판 상에 레지스트막을 도포한 다음, 노광 공정을 진행하면 빛의 조사 여부에 따라 레지스트막의 물성이 변하게 된다. 다음에 레지스트막 상에 현상 공정을 진행하여 물성이 변성된 부분의 레지스트막을 선택적으로 제거하여 스페이서(420)를 선택적으로 노출시키는 제2 마스크막 패턴(425)을 형성한다. 여기서 제2 마스크막 패턴(425)은 도 8a에 도시한 바와 같이, 반도체 기판(400)의 일 방향으로 가로질러 뻗어 있는 라인 앤드 스페이스 타입(line and space type)으로 형성한다. 이 경우, 제2 마스크막 패턴(425)에 의해 스페이서(420)의 단축 일부가 노출된다.

도 9a 및 도 9b를 참조하면, 제2 마스크막 패턴(425)을 식각마스크로 스페이서(420)의 노출 부분을 식각하여 반도체 기판(400)의 표면을 일부 노출시킨다. 제2 마스크막 패턴(425)을 식각마스크로 스페이서(420)의 노출 부분, 즉, 단축 일부를 제거하면 스페이서(420)가 두 부분으로 분리되면서 활성 영역이 형성될 부분을 정의하는 제1 스페이서(430) 및 제2 스페이서(435)가 형성된다. 여기서 제2 스페이서(435)는 제1 스페이서(430)와 소정 거리만큼 이격하여 위치하면서 미러(mirror) 구조로 배치된다. 그리고 제2 마스크막 패턴(425)은 스트립 공정을 진행하여 제거한다.

도 10a 및 도 10b를 참조하면, 제1 스페이서(430) 및 제2 스페이서(435)를 식각마스크로 반도체 기판(400)의 노출 부분을 소정 깊이만큼 식각한다. 다음에 제1 및 제2 스페이서(430, 435)를 제거한 다음, 세정 공정을 진행하여 잔여물을 제거하면, 반도체 기판(400) 상에 제1 활성영역(440) 및 제2 활성영역(445)을 포함하는 단위 셀 영역(X)이 형성된다. 여기서 제1 활성영역(440)과 제2 활성영역(445)은 소정 거리만큼 이격하여 배치되어 있으며, 미러 구조를 갖는다. 이 경우, 단위 셀 영역(X)은 제1 활성영역(440)에 캐패시터 2개를 배치하고, 제2 활성영역(445)에 캐패시터 2개를 배치하는 영역이다. 이때, 단위 셀 영역의 면적은 최소 피쳐 사이즈가 F인 경우, 1.75F2 면적으로 형성된다.

본 발명에 의한 스페이스 패터닝 기술을 이용한 반도체 소자의 활성영역 형 성방법은, 일차 패턴을 크게 형성한 다음 스페이스 패터닝 기술 및 분리 공정을 이용하여 최대한 작은 면적 안에 안정적인 형태로 활성 영역을 형성할 수 있다.

도 1은 일반적인 디램 소자의 8F2 셀 구조를 나타내보인 도면이다.

도 2는 디램 소자의 4F2 셀 구조를 나타내보인 도면이다.

도 3a 및 도 3b는 도 2의 4F2 셀 구조를 실제 패턴으로 형성하는 경우 유발된 문제를 설명하기 위해 나타내보인 도면들이다.

Claims

반도체 기판 상에 희생막 패턴을 형성하는 단계;

상기 희생막 패턴의 각 면을 둘러싸는 스페이서를 형성하는 단계;

상기 희생막 패턴을 제거하여 내측에 배치된 공간에서 상기 반도체 기판을 노출시키는 링 타입의 스페이서를 형성하는 단계;

상기 링 타입의 스페이서를 분리하여 제1 스페이서 및 상기 제1 스페이서로부터 소정 거리만큼 이격하여 위치하면서 상기 제1 스페이서와 미러 구조로 배치된 제2 스페이서를 형성하는 단계; 및

상기 제1 및 제2 스페이서를 식각마스크로 상기 반도체 기판의 노출 부분을 식각하여 제1 활성영역 및 상기 제1 활성영역과 미러 구조로 배치되면서 소정 거리만큼 이격하여 위치한 제2 활성영역을 포함하는 단위 셀 영역을 형성하는 단계를 포함하는 스페이스 패터닝 기술을 이용한 반도체 소자의 활성영역 형성방법.
제1항에 있어서,

상기 희생막 패턴은 산화막으로 형성하는 스페이스 패터닝 기술을 이용한 반도체 소자의 활성영역 형성방법.
제1항에 있어서,

상기 희생막 패턴은 장방형의 형상으로 형성하는 스페이스 패터닝 기술을 이 용한 반도체 소자의 활성영역 형성방법.
제1항에 있어서,

상기 희생막 패턴은 피치의 크기가 75nm인 경우 50㎚× 75㎚의 크기로 형성하는 스페이스 패터닝 기술을 이용한 반도체 소자의 활성영역 형성방법.
제1항에 있어서,

상기 스페이서는 상기 제1 및 제2 활성영역의 폭과 동일한 두께로 형성하는 스페이스 패터닝 기술을 이용한 반도체 소자의 활성영역 형성방법.
제1항에 있어서,

상기 스페이서는 15nm 내지 25nm의 두께로 형성하는 스페이스 패터닝 기술을 이용한 반도체 소자의 활성영역 형성방법.
제1항에 있어서,

상기 스페이서는 상기 희생막 패턴과 식각 선택비를 갖는 물질로 형성하는 스페이스 패터닝 기술을 이용한 반도체 소자의 활성영역 형성방법.
제1항에 있어서,

상기 희생막 패턴은 산화막을 화학적으로 용해시키는 습식 식각 용액으로 제 거하는 스페이스 패터닝 기술을 이용한 반도체 소자의 활성영역 형성방법.
제1항에 있어서, 상기 링 타입의 스페이서를 분리하는 단계는,

상기 링 타입의 스페이서 상에 상기 반도체 기판의 일 방향으로 가로질러 뻗어 있는 라인 앤드 스페이스 타입의 마스크막 패턴을 형성하는 단계; 및

상기 마스크막 패턴을 식각 마스크로 상기 스페이서의 노출 부분을 식각하여 상기 스페이서를 분리하고, 반도체 기판의 표면 일부를 노출시키는 단계를 포함하는 스페이스 패터닝 기술을 이용한 반도체 소자의 활성영역 형성방법.
제1항에 있어서,

상기 단위 셀 영역을 형성하는 단계 이후에, 상기 제1 및 제2 스페이서를 식각하여 제거하고, 세정 공정을 추가하여 잔여물을 제거하는 단계를 더 포함하는 스페이스 패터닝 기술을 이용한 반도체 소자의 활성영역 형성방법.
제1항에 있어서,

상기 단위 셀 영역은 상기 제1 활성영역에 캐패시터 2개를 배치하고, 상기 제2 활성영역에 캐패시터 2개를 배치하는 영역인 스페이스 패터닝 기술을 이용한 반도체 소자의 활성영역 형성방법.
제1항에 있어서,

상기 단위 셀 영역은 피쳐 사이즈가 F인 경우, 1.75F2의 면적으로 형성하는 스페이스 패터닝 기술을 이용한 반도체 소자의 활성영역 형성방법.