KR100914289B1 - 스페이서를 이용한 반도체 메모리소자의 패턴 형성방법 - Google Patents

스페이서를 이용한 반도체 메모리소자의 패턴 형성방법 Download PDF

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Abstract

스페이서를 이용한 반도체 메모리소자의 패턴 형성방법은, 일정 간격으로 반복되는 라인(line) 형태의 제1 패턴과, 제1 패턴보다 큰 제2 패턴을 반도체기판 상에 형성하는 방법에 있어서, 반도체기판 상에 형성된 대상막 상에, 제1 간격을 갖는 제1 스페이서와, 제1 간격보다 큰 제2 간격을 갖는 제2 스페이서를 형성하는 단계와, 인접하는 제2 스페이서 사이의 대상막을 덮는 마스크패턴을 형성하는 단계, 및 제1, 제2 스페이서 및 마스크패턴을 식각 마스크로 하여 대상막을 패터닝함으로써 제1 패턴 및 제2 패턴을 형성하는 단계를 포함하여 이루어진다.
스페이서, 미세패턴, 미스얼라인, 플래시 메모리, 선택 트랜지스터

Description

스페이서를 이용한 반도체 메모리소자의 패턴 형성방법{Method for forming patterns in semiconductor memory device using spacer}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 스페이서를 이용하여 반도체 메모리소자의 패턴을 형성하는 방법에 관한 것이다.
반도체 소자의 고집적화에 따라 포토리소그래피(photolithography) 장비를 이용하여 분해가능한 최소 해상력보다 반도체 소자에서 요구되는 해상력이 더욱 작아지고 있다. 예를 들어, 포토리소그래피 장비를 사용한 단일 노광을 통해 분해가능한 최소 해상력이 45㎚라 할 때, 반도체 소자에서 요구되는 해상력은 40㎚보다 작은 분해능을 요구하고 있다. 이러한 포토리소그래피 장비의 한계를 극복하여 초미세 패턴을 형성하기 위한 다양한 기술들이 제안되었다. 그 기술 중의 하나가 스페이서(spacer)를 이용한 패터닝 기술이다. 스페이서를 이용한 패터닝 기술은, 식각 대상막 위에 일정 크기의 물질막 패턴을 형성하고 그 물질막 패턴의 주위에 스페이서를 형성한 다음 스페이서를 식각 마스크로 사용하여 하부의 식각 대상막을 식각함으로써, 스페이서의 두께 정도로 미세한 패턴을 형성할 수 있도록 하는 방법이다.
도 1a 내지 도 1d는 스페이서를 이용하여 패턴을 형성하는 공정을 설명하기 위하여 도시한 단면도들이다. 그리고, 도 2는 스페이서를 이용한 패턴 형성시 미스얼라인이 발생한 상태를 도시한 단면도이다.
도 1a를 참조하면, 반도체기판(100) 상에 패터닝할 식각 대상막(102, 104)을 형성한다. 식각 대상막(102, 104)은 단일층 또는 도시된 바와 같이 두 층 이상이 적층된 다층막일 수 있다. 이 식각 대상막 위에 하드마스크(106)를 형성한 다음 하드마스크(106) 상에, 패턴을 형성하기 위한 제1 물질막(108)과 반사방지막(110)을 차례로 형성한다. 다음에, 제1 마스크를 사용하여 제1 포토레지스트 패턴(112)을 형성한다. 상기 제1 마스크는 메모리 소자의 셀과 같이 작은 피치(pitch)를 라인/스페이스 형태의 패턴을 형성하기 위한 마스크일 수 있다. 상기 제1 포토레지스트 패턴(112)은 더블 피치(double pitch)를 갖도록 형성한다.
도 1b를 참조하면, 제1 포토레지스트 패턴을 식각마스크로 사용하여 반사방지막 및 제1 물질막(108)을 차례로 패터닝한다. 다음에, 제1 포토레지스트 패턴과 반사방지막을 제거한다. 반도체기판의 전면에 폴리실리콘막을 증착한 다음, 증착된 폴리실리콘막을 에치백하여 제1 물질막(108)의 측벽에 스페이서(114)를 형성한다.
도 1c를 참조하면, 스페이서(114) 사이에 형성되어 있던 제1 물질막을 제거하면, 도시된 바와 같이 제1 패턴이 형성될 영역에 스페이서(114)만 남게 된다. 다음, 제2 마스크를 사용하여 제2 포토레지스트 패턴(116)을 형성한다. 상기 제2 마스크는 라인/스페이스 형태의 제1 패턴과 동일한 스페이서로는 구현할 수 없으면서 오버레이 에러(overlay error)에 민감한 일정 크기 이상의 패턴을 형성하기 위한 마스크일 수 있다.
도 1d를 참조하면, 상기 스페이서(도 1c의 114) 및 제2 포토레지스트 패턴(도 1c의 116)을 식각마스크로 사용하여 하부 물질층들을 차례로 식각하여 패터닝한다. 그런 다음, 상기 제2 포토레지스트 패턴을 제거한다. 다음에, 제3 마스크를 사용하여 불필요한 부분의 스페이서를 제거하면, 크기가 서로 다른 제1 패턴(120) 및 제2 패턴(122)을 형성하게 된다.
이와 같은 스페이서를 이용한 패턴 형성방법은 스페이서의 두께만큼의 미세한 패턴의 형성이 가능하기 때문에 고집적화된 반도체 메모리소자의 패턴 형성기술로 널리 사용되고 있다. 그런데, 식각 마스크로 사용되는 스페이서는 위치에 관계없이 동일한 두께로 형성되기 때문에, 라인(line)/스페이스(space)와 같은 반복되는 미세 패턴과, 일정 크기 이상의 패턴을 하나의 마스크로 구현할 수가 없다. 따라서, 제1 패턴(120)을 형성하는 공정과 제2 패턴(122)을 형성하는 공정이 서로 다른 마스크를 사용하여 진행되기 때문에, 두 마스크 사이에 미스얼라인(misalign)이 발생할 가능성이 매우 크다. 이렇게 서로 다른 크기의 패턴을 스페이서를 이용한 패터닝 공정으로 구현할 때, 노광공정에서의 미스얼라인으로 인해 부분적으로 패턴 간격에 불균형이 발생할 수 있다.
이러한 현상은, 플래시 메모리소자와 같이 패턴 사이의 간격이 소자의 특성에 매우 중요한 영향을 미치는 경우에 심각한 문제를 유발할 수 있다. 플래시 메모리소자에서 소자의 특성에 가장 민감한 부분이 소스 선택 트랜지스터와 인접 워드라인 사이의 간격, 그리고 드레인 선택 트랜지스터와 그 인접 워드라인 사이의 간 격이다. 이 간격들이 목표로 하는 임계치수(Critical Dimension; CD)를 만족시키지 못하고 불균일할 경우, 프로그램 디스터번스(program disturbance) 등 소자의 동작에 심각한 문제를 야기하여 소자가 정상적으로 동작하지 못하게 되는 문제점이 있다.
예를 들어, 스페이서를 이용한 패턴 형성공정에서 미스얼라인이 발생하여 도 2에 도시된 바와 같이, 드레인 선택 트랜지스터의 게이트(210)와 그 인접 셀 트랜지스터의 게이트(230) 사이의 간격, 그리고 이웃 블록의 드레인 선택 트랜지스터의 게이트(220)와 인접 셀 트랜지스터의 게이트(232) 사이의 간격이 서로 일치하지 않을 경우, 소자의 동작에 중대한 문제가 발생하게 되어 소자의 신뢰성이 저하되는 문제점이 있었다. 이러한 문제는 패턴 간격이 중요시되는 다른 메모리 소자의 경우에도 빈번하게 발생하고 있는 실정이다.
본 발명이 이루고자 하는 기술적 과제는, 반복되는 라인(line) 패턴과 일정 크기 이상의 패턴이 공존할 때 패턴 사이의 간격을 균일하게 형성할 수 있는 반도체 메모리소자의 패턴 형성방법을 제공하는 데 있다.
상기 기술적 과제를 이루기 위하여 본 발명에 따른 반도체 메모리소자의 패턴 형성방법은, 일정 간격으로 반복되는 라인(line) 형태의 제1 패턴과, 제1 패턴보다 큰 제2 패턴을 반도체기판 상에 형성하는 방법에 있어서, 반도체기판 상에 형성된 대상막 상에, 제1 마스크를 사용하여 제1 패턴을 형성하기 위한 복수의 제1 스페이서와, 제1 스페이서보다 큰 간격의 복수의 제2 스페이서를 형성하는 단계와, 제2 마스크를 사용하여, 인접하는 제2 스페이서 사이의 대상막을 덮는 마스크패턴을 형성하는 단계, 및 제1, 제2 스페이서 및 마스크패턴을 식각 마스크로 하여 대상막을 패터닝함으로써 제1 패턴 및 제2 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 제2 스페이서 사이의 간격은 상기 제2 패턴의 폭에서 상기 제2 스페이서의 두께의 두 배만큼 작은 크기일 수 있다.
상기 제1 스페이서 및 제2 스페이서를 형성하는 단계는, 상기 대상막 상에 희생막을 형성하는 단계와, 상기 희생막을 식각하여 제1 패턴을 형성하기 위한 제1 희생막 패턴 및 제2 패턴을 형성하기 위한 제2 희생막 패턴을 각각 형성하는 단계와, 상기 제1 희생막 패턴의 측벽에는 제1 스페이서를, 상기 제2 희생막 패턴의 측 벽에는 제2 스페이서를 각각 형성하는 단계, 및 상기 제1 및 제2 희생막 패턴을 제거하는 단계를 포함할 수 있다.
상기 제1 희생막 패턴은 상기 제1 패턴의 더블 피치(double pitch)로 형성할 수 있다.
상기 희생막은 상기 대상막에 대해 식각선택비를 갖는 물질로 형성할 수 있다.
상기 대상막은 폴리실리콘막 또는 폴리실리콘과 금속 실리사이드의 적층막으로 형성하고, 상기 희생막은 산화막으로 형성할 수 있다.
상기 마스크패턴을 형성하는 단계는, 제1 및 제2 스페이서가 형성된 반도체기판 상에 포토레지스트를 도포하는 단계, 및 상기 두 인접하는 제2 스페이서 사이의 대상막이 노출되지 않도록 그 크기(CD)를 조절하면서 상기 포토레지스트를 패터닝하는 단계를 포함할 수 있다.
상기 기술적 과제를 이루기 위하여 본 발명에 의한 반도체 메모리소자의 패턴 형성방법은, 일정 간격으로 반복되는 라인(line) 형태의 제1 패턴과, 상기 제1 패턴보다 큰 제2 패턴을 반도체기판 상에 구현하는 방법에 있어서, 반도체기판 상에 대상막을 형성하는 단계와, 대상막 상에, 제1 패턴을 형성하기 위한 제1 희생막 패턴과, 제2 패턴을 형성하기 위한 제2 희생막 패턴을 형성하는 단계와, 제1 희생막 패턴의 측벽에 제1 스페이서를, 제2 희생막 패턴의 측벽에 제2 스페이서를 각각 형성하는 단계와, 제1 및 제2 희생막 패턴을 제거하는 단계와, 인접하는 제2 스페이서 사이의 대상막을 덮는 마스크패턴을 형성하는 단계와, 제1 및 제2 스페이서 중 불필요한 스페이서를 제거하는 단계와, 제1 및 제2 스페이서, 및 마스크패턴을 식각마스크로 하여 대상막을 식각하는 단계, 및 제1, 제2 스페이서 및 마스크패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 대상막은 트랜지스터의 게이트 도전층 또는 비트라인 도전층일 수 있다.
상기 희생막은 산화막으로 형성할 수 있다.
상기 제1 희생막 패턴은 상기 제1 패턴의 더블 피치(double pitch)를 갖도록 형성할 수 있다.
상기 제2 희생막 패턴은 상기 제2 패턴의 폭에서 상기 제2 스페이서 두께의 두 배만큼 작은 크기로 형성할 수 있다.
상기 희생막을 형성하는 단계 전에, 상기 대상막 상에 단일층 또는 다층막으로 이루어진 하드마스크를 형성하는 단계를 포함할 수 있다.
상기 희생막 상에 반사방지막을 형성하는 단계를 포함할 수 있다.
상기 제1 및 제2 스페이서는 폴리실리콘막 또는 질화막으로 형성할 수 있다.
상기 기술적 과제를 이루기 위하여 본 발명에 의한 반도체 메모리소자의 패턴 형성방법은, 반도체기판 상에 형성된 게이트 도전층 상에, 셀 트랜지스터의 게이트를 패터닝하기 위한 제1 희생막 패턴과, 선택 트랜지스터의 게이트를 패터닝하기 위한 제2 희생막 패턴을 형성하는 단계와, 제1 희생막 패턴의 측벽에 제1 스페이서를, 제2 희생막 패턴의 측벽에 제2 스페이서를 형성하는 단계와, 제1 및 제2 희생막 패턴을 제거하는 단계와, 두 인접하는 제2 스페이서 사이의 게이트 도전층 이 노출되지 않도록 마스크 패턴을 형성하는 단계, 및 제1, 제2 스페이서 및 마스크 패턴을 식각 마스크로 사용하여 게이트 도전층을 패터닝함으로써 셀 트랜지스터의 게이트와 선택 트랜지스터의 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 게이트 도전층은 폴리실리콘막 또는 폴리실리콘막과 금속 실리사이드막의 이중막으로 이루어질 수 있다.
상기 제1 희생막 패턴은 셀 트랜지스터의 게이트 패턴의 더블 피치(double pitch)로 형성할 수 있다.
상기 제2 희생막 패턴은, 선택 트랜지스터의 게이트 폭보다 제2 스페이서 두께의 두 배만큼 작은 폭으로 형성할 수 있다.
상기 희생막 패턴을 형성하는 단계 전에, 상기 게이트 도전층 상에 단일층 또는 다층막으로 이루어진 하드마스크를 형성하는 단계를 포함할 수 있다.
상기 희생막 패턴은 산화막으로 형성하고, 상기 제1 및 제2 스페이서는 폴리실리콘막 또는 질화막으로 형성할 수 있다.
본 발명에 의한 스페이서를 이용한 패턴 형성방법에 따르면, 복수의 반복되는 라인(line) 패턴과 일정 크기 이상의 패턴을 함께 형성할 때 라인(line) 패턴을 형성하기 위한 제1 사진식각 단계에서 상기 일정 크기 이상의 패턴을 형성하기 위한 마스크패턴을 함께 형성하고, 후속 단계에서 스페이서를 형성할 때에도 함께 형성한다. 그런 다음에, 일정 크기 이상의 패턴을 위한 스페이서 사이에 식각 마스크 용 패턴을 형성하기 위한 제2 사진식각 단계를 진행하면, 제2 사진식각 단계에서 미스얼라인이 발생하더라도 스페이서의 두께만큼 여유가 있으므로, 공정마진을 확보할 수 있으며, 패턴 간격이 일정하게 형성되어 소자의 신뢰성을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안된다.
스페이서를 이용한 패턴 형성방법은, 미세하면서도 반복되는 라인(line) 형태의 패턴인 경우에 효과적으로 적용될 수 있다. 그러나, 일정 크기 이상의 패턴은 라인(line) 패턴과 동시에 하나의 마스크로 구현할 수 없기 때문에 별도의 마스크를 사용하여 구현하여야 한다. 특히, 플래시 메모리 소자의 경우 미세한 라인(line) 패턴이 반복되는 메모리 셀 트랜지스터와 패턴의 크기가 일정 크기 이상인 선택 트랜지스터를 별도의 마스크를 사용하여 구현하여야 한다. 그런데, 두 마스크를 사용한 사진식각 공정에서 미스얼라인(misalign)이 발생할 경우 소자의 동작에 중대한 결함이 발생하는 문제가 있다.
본 발명은 이러한 문제를 극복하기 위하여, 미세하고 반복되는 라인 형태의 제1 패턴을 형성하기 위한 1차 패터닝공정에서 일정 크기 이상의 제2 패턴을 형성하기 위한 마스크 패턴을 함께 형성하고, 제1 패턴을 형성하기 위한 스페이서를 형 성할 때 제2 패턴 영역에도 동시에 스페이서를 형성한다. 이후에 제2 패턴을 형성하기 위한 패터닝 공정에서 스페이서로 인해 미스얼라인 마진을 확보할 수 있으며, 패턴 간격의 불균일로 인한 소자의 오동작을 방지할 수 있게 된다.
도 3a 내지 도 3d는 본 발명에 따른 반도체 메모리소자의 패턴 형성방법을 설명하기 위하여 도시한 단면도들이고, 도 4a 내지 도 4d는 상기 단면도들에 각각 대응하는 평면도들이다.
도 3a 및 도 4a를 참조하면, 반도체기판(300) 상에 패터닝할 식각 대상막(302, 304)을 형성한다. 상기 식각 대상막(302, 304)은 단일층 또는 도시된 바와 같이 두 층 이상이 적층된 다층막일 수 있다. 메모리소자의 경우, 상기 식각 대상막(302)은 예컨대 폴리실리콘막으로 이루어진 트랜지스터의 게이트 도전층이 될 수 있으며, 식각 대상막(304)은 게이트의 저항을 감소시키기 위하여 예컨대 금속 실리사이드로 이루어진 저저항층이 될 수 있다. 플래시 메모리소자의 경우 상기 식각 대상막(302)은 메모리 셀 트랜지스터의 컨트롤 게이트용 도전층과 선택 트랜지스터의 게이트 도전층이 될 수 있다. 또한, 플래시 메모리소자의 경우 상기 식각 대상막(302) 하부에 층간절연막이 형성되며, 그 하부에는 셀 트랜지스터의 터널산화막과, 선택 트랜지스터의 게이트절연막이 형성되어 있음은 당연하다.
다음에, 식각 대상막(304) 상에 하드마스크(306)를 형성한 다음, 하드마스크(306) 상에 제1 물질막(308)과 반사방지막(310)을 차례로 형성한다.
하드마스크(306)는 식각 대상막(302, 304)을 패터닝하기 위한 식각공정에서 식각 대상막(302, 304)을 보호하기 위한 것이다. 따라서, 상기 하드마스크(306)는 식각 대상막을 식각하는 공정에서 식각 대상막에 대해 식각 선택비를 갖는 물질로 형성할 수 있다. 예컨대, 식각 대상막을 폴리실리콘막으로 형성할 경우, 하드마스크(306)는 질화막 또는 산화막으로 형성할 수 있다. 상기 하드마스크(306)를 다층막으로 형성할 수도 있다.
그리고, 제1 물질막(308)은 예컨대 산화막으로 형성할 수 있다. 상기 반사방지막(310)은 식각 대상막을 패터닝하기 위한 사진공정에서의 빛의 반사를 방지하기 위한 것으로, 예컨대 실리콘산화질화막(SiON)으로 형성할 수 있다.
다음에, 제1 마스크를 사용하여 반사방지막(310) 상에 포토레지스트 패턴들(312, 314)을 형성한다. 상기 포토레지스트 패턴은 미세한 라인/스페이스 형태의 제1 패턴을 형성하기 위한 제1 포토레지스트 패턴(312)과, 일정 크기 이상의 제2 패턴을 형성하기 위한 제2 포토레지스트 패턴(314)으로 구성된다. 플래시 메모리소자의 경우, 제1 포토레지스트 패턴(312)은 메모리 셀 트랜지스터의 게이트를 형성하기 위한 것이며, 제2 포토레지스트 패턴(314)는 선택 트랜지스터의 게이트를 형성하기 위한 것이 될 수 있다.
제1 및 제2 포토레지스트 패턴들(312, 314)은 후속 단계에서 제1 물질막(308)을 패터닝하기 위한 마스크 역할을 하게 된다. 후속 단계에서, 제1 포토레지스트 패턴(312)에 의해 패터닝된 제1 물질막의 측벽에 스페이서가 형성되며, 그 스페이서를 마스크로 하여 최종적으로 라인 형태의 제1 패턴이 형성된다. 따라서, 제1 포토레지스트 패턴(312)의 폭은 인접하는 제1 패턴 사이의 간격이 되고, 두 개의 인접하는 제1 패턴 사이마다 하나의 제1 포토레지스트 패턴(312)이 형성된다. 그리고, 제1 포토레지스트 패턴(312)의 간격은 두 인접하는 제1 패턴 사이의 스페이스와, 다른 인접하는 두 개의 제1 패턴 사이의 스페이스와의 간격, 즉 더블 피치(double pitch)를 갖도록 형성한다.
한편, 상기 제2 포토레지스트 패턴(314)에 의해 패터닝되는 제1 물질막(308)의 양 측벽에도 후속 단계에서 스페이서가 형성되지만, 그 스페이서 사이에 다시 제3 포토레지스트 패턴이 형성되고, 제3 포토레지스트 패턴과 스페이서가 함께 마스크 역할을 하여 제2 패턴을 형성하게 된다. 따라서, 상기 제2 포토레지스트 패턴(314)은 최종 원하는 제2 패턴의 폭보다 작게 형성할 수 있다. 예를 들어, 목표로 하는 제2 패턴의 폭이 100㎚이고 스페이서 하나의 두께가 20㎚라고 할 때, 상기 제2 포토레지스트 패턴(314)은 최소 60㎚의 폭으로 형성할 수 있다.
도 3b 및 도 4b를 참조하면, 제1 및 제2 포토레지스트 패턴을 식각마스크로 사용하여 반사방지막(도 3a의 310)과 제1 물질막을 식각한 다음, 제1 및 제2 포토레지스트 패턴과 반사방지막을 제거한다. 다음에, 제1 물질막 패턴(308a, 308b)이 형성된 반도체기판의 전면에 스페이서용 물질, 예컨대 폴리실리콘막을 증착한다. 증착된 폴리실리콘막을 에치백하여 상기 제1 물질막 패턴(308a, 308b)의 측벽에 스페이서(316a, 316b)를 형성한다.
상기 스페이서(316a, 316b)는 제1 물질막 패턴(308a, 308b) 및 하드마스크(306)에 대해 식각 선택비를 갖는 물질로 형성하는 것이 바람직하다. 예컨대, 제1 물질막 패턴(308a, 308b)이 산화막으로 이루어지고, 하드마스크(306)가 질화막으로 이루어져 있을 경우 스페이서(316a, 316b)는 폴리실리콘막으로 형성할 수 있다. 그리고, 스페이서(316a)의 두께에 따라 제1 패턴의 폭이 결정되므로, 원하는 제1 패턴의 폭을 얻기 위해서는 스페이서(3016a)의 두께를 적절히 조절하여야 한다.
도 3c 및 도 4c를 참조하면, 스페이서(316a, 316b) 사이에 존재하던 제1 물질막 패턴을 제거하여 스페이서(316a, 316b)만 남게 한다. 다음에, 제2 마스크를 사용하여 제2 패턴이 형성될 영역에 형성되어 있는 스페이서(316b) 사이의 노출된 하드마스크(306)를 덮도록 제3 포토레지스트 패턴(318)을 형성한다. 후속 식각 대상막(302, 304)을 패터닝하는 단계에서 제3 포토레지스트 패턴(318)과 스페이서(516b)가 함께 마스크 역할을 하게 된다. 제3 포토레지스트 패턴(318)은 스페이서(316b) 사이의 하부 막, 즉 하드마스크(306)의 표면이 노출되지 않도록 형성하면 되므로, 스페이서(316b)와 상당부분 중첩되도록 형성할 수도 있다. 따라서, 스페이서(316b)의 두께만큼 얼라인 마진(align margin)을 확보할 수가 있다.
특히 플래시 메모리 소자의 경우에는 패턴 사이의 간격의 균일성이 소자의 동작에 중요한 영향을 미치는데, 본 발명을 적용하면 셀 트랜지스터의 게이트를 패터닝하기 위한 제1 마스크와 선택 트랜지스터의 게이트를 패터닝하기 위한 제2 마스크 사이에 스페이서(316b)의 두께만큼 여유가 있기 때문에 미스얼라인에 덜 민감해지도록 할 수 있다.
도 3d 및 도 4d를 참조하면, 스페이서(316a, 316b) 및 제3 포토레지스트 패턴(도 3c의 318)을 식각 마스크로 사용하여 하드마스크(306)를 식각한 다음, 제3 포토레지스트 패턴을 제거한다. 이어서, 스페이서(316a, 316b)와 하드마스크(306)를 식각 마스크로 사용하여 식각 대상막(304, 302)을 식각하여 패터닝한다. 상기 하드마스크(306)을 식각한 다음 제3 포토레지스트 패턴이 있는 상태에서 식각 대상막(304, 302)을 식각할 수도 있다. 다음에, 제3 마스크를 사용하여 불필요한 부분의 스페이서를 제거한다.
도 3e 및 도 4e를 참조하면, 제1 및 제2 패턴 영역에 형성되어 있던 스페이서들(도 3d의 316a, 316b)을 모두 제거하면, 최종적으로 라인 형태의 제1 패턴(320)과, 상기 제1 패턴보다 큰 제2 패턴(322)을 원하는 패턴 크기 및 간격을 갖도록 형성할 수 있다.
이상 본 발명을 상세히 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
도 1a 내지 도 1d는 스페이서를 이용한 패턴 형성방법을 설명하기 위하여 도시한 단면도들이다.
도 2는 스페이서를 이용한 패터닝 공정시 미스얼라인이 발생한 상태를 도시한 단면도이다.
도 3a 내지 도 3e는 본 발명에 따른 반도체 메모리소자의 패턴 형성방법을 설명하기 위하여 도시한 단면도들이다.
도 4a 내지 도 4e는 도 3a 내지 도 3e에 대응하는 평면도들이다.

Claims (21)

  1. 일정 간격으로 반복되는 라인(line) 형태의 제1 패턴과, 상기 제1 패턴보다 큰 제2 패턴을 반도체기판 상에 형성하는 방법에 있어서,
    상기 반도체기판 상에 형성된 대상막 상에, 제1 마스크를 사용하여 상기 제1 패턴을 형성하기 위한 복수의 제1 스페이서와, 상기 제1 스페이서보다 큰 간격의 복수의 제2 스페이서를 각각 형성하는 단계;
    제2 마스크를 사용하여, 인접하는 상기 제2 스페이서 사이의 상기 대상막을 덮는 마스크패턴을 형성하는 단계; 및
    상기 제1, 제2 스페이서 및 상기 마스크패턴을 식각 마스크로 하여 상기 대상막을 패터닝함으로써 제1 패턴 및 제2 패턴을 형성하는 단계를 포함하는 반도체 메모리소자의 패턴 형성방법.
  2. 제1항에 있어서,
    상기 제2 스페이서 사이의 간격은 상기 제2 패턴의 폭에서 상기 제2 스페이서의 두께의 두 배만큼 작은 크기인 것을 특징으로 하는 반도체 메모리소자의 패턴 형성방법.
  3. 제1항에 있어서,
    상기 제1 스페이서 및 제2 스페이서를 형성하는 단계는,
    상기 대상막 상에 희생막을 형성하는 단계와,
    상기 희생막을 식각하여 제1 패턴을 형성하기 위한 제1 희생막 패턴 및 제2 패턴을 형성하기 위한 제2 희생막 패턴을 각각 형성하는 단계와,
    상기 제1 희생막 패턴의 측벽에는 제1 스페이서를, 상기 제2 희생막 패턴의 측벽에는 제2 스페이서를 각각 형성하는 단계, 및
    상기 제1 및 제2 희생막 패턴을 제거하는 단계를 포함하는 반도체 메모리소자의 패턴 형성방법.
  4. 제3항에 있어서,
    상기 제1 희생막 패턴은 상기 제1 패턴의 더블 피치(double pitch)로 형성하는 것을 특징으로 하는 반도체 메모리소자의 패턴 형성방법.
  5. 제3항에 있어서,
    상기 제1 및 제2 희생막 패턴은 상기 대상막에 대해 식각선택비를 갖는 물질로 형성하는 것을 특징으로 하는 반도체 메모리소자의 패턴 형성방법.
  6. 제5항에 있어서,
    상기 대상막은 폴리실리콘막 또는 폴리실리콘과 금속 실리사이드의 적층막으로 형성하고,
    상기 제1 및 제2 희생막 패턴은 산화막으로 형성하는 것을 특징으로 하는 반도체 메모리소자의 패턴 형성방법.
  7. 제1항에 있어서,
    상기 마스크패턴을 형성하는 단계는,
    제1 및 제2 스페이서가 형성된 반도체기판 상에 포토레지스트를 도포하는 단계; 및
    상기 두 인접하는 제2 스페이서 사이의 대상막이 노출되지 않도록 그 크기(CD)를 조절하면서 상기 포토레지스트를 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리소자의 패턴 형성방법.
  8. 일정 간격으로 반복되는 라인(line) 형태의 제1 패턴과, 상기 제1 패턴보다 큰 제2 패턴을 반도체기판 상에 구현하는 방법에 있어서,
    반도체기판 상에 대상막을 형성하는 단계;
    상기 대상막 상에, 상기 제1 패턴을 형성하기 위한 제1 희생막 패턴과, 상기 제2 패턴을 형성하기 위한 제2 희생막 패턴을 형성하는 단계;
    상기 제1 희생막 패턴의 측벽에 제1 스페이서를, 상기 제2 희생막 패턴의 측벽에 제2 스페이서를 각각 형성하는 단계;
    상기 제1 및 제2 희생막 패턴을 제거하는 단계;
    인접하는 상기 제2 스페이서 사이의 대상막을 덮는 마스크패턴을 형성하는 단계;
    상기 제1 및 제2 스페이서 중 불필요한 스페이서를 제거하는 단계;
    상기 제1 및 제2 스페이서, 및 상기 마스크패턴을 식각마스크로 하여 상기 대상막을 식각하는 단계; 및
    상기 제1, 제2 스페이서 및 마스크패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리소자의 패턴 형성방법.
  9. 제8항에 있어서,
    상기 대상막은 트랜지스터의 게이트 도전층 또는 비트라인 도전층인 것을 특징으로 하는 반도체 메모리소자의 패턴 형성방법.
  10. 제8항에 있어서,
    상기 희생막은 산화막으로 형성하는 것을 특징으로 하는 반도체 메모리소자의 패턴 형성방법.
  11. 제8항에 있어서,
    상기 제1 희생막 패턴은 상기 제1 패턴의 더블 피치(double pitch)를 갖도록 형성하는 것을 특징으로 하는 반도체 메모리소자의 패턴 형성방법.
  12. 제8항에 있어서,
    상기 제2 희생막 패턴은 상기 제2 패턴의 폭에서 상기 제2 스페이서 두께의 두 배만큼 작은 크기로 형성하는 것을 특징으로 하는 반도체 메모리소자의 패턴 형성방법.
  13. 제8항에 있어서,
    상기 희생막을 형성하는 단계 전에,
    상기 대상막 상에 단일층 또는 다층막으로 이루어진 하드마스크를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리소자의 패턴 형성방법.
  14. 제8항에 있어서,
    상기 희생막 상에 반사방지막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리소자의 패턴 형성방법.
  15. 제8항에 있어서,
    상기 제1 및 제2 스페이서는 폴리실리콘막 또는 질화막으로 형성하는 것을 특징으로 하는 반도체 메모리소자의 패턴 형성방법.
  16. 반도체기판 상에 형성된 게이트 도전층 상에, 셀 트랜지스터의 게이트를 패터닝하기 위한 제1 희생막 패턴과, 선택 트랜지스터의 게이트를 패터닝하기 위한 제2 희생막 패턴을 형성하는 단계;
    상기 제1 희생막 패턴의 측벽에 제1 스페이서를, 상기 제2 희생막 패턴의 측벽에 제2 스페이서를 형성하는 단계;
    상기 제1 및 제2 희생막 패턴을 제거하는 단계;
    두 인접하는 제2 스페이서 사이의 상기 게이트 도전층이 노출되지 않도록 마스크 패턴을 형성하는 단계; 및
    상기 제1, 제2 스페이서 및 마스크 패턴을 식각 마스크로 사용하여 상기 게이트 도전층을 패터닝함으로써 셀 트랜지스터의 게이트와 선택 트랜지스터의 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리소자의 게이트 형성방법.
  17. 제16항에 있어서,
    상기 게이트 도전층은 폴리실리콘막 또는 폴리실리콘막과 금속 실리사이드막의 이중막으로 이루어진 것을 특징으로 하는 플래시 메모리소자의 게이트 형성방법.
  18. 제16항에 있어서,
    상기 제1 희생막 패턴은 셀 트랜지스터의 게이트 패턴의 더블 피치(double pitch)로 형성하는 것을 특징으로 하는 플래시 메모리소자의 게이트 형성방법.
  19. 제16항에 있어서,
    상기 제2 희생막 패턴은, 선택 트랜지스터의 게이트 폭보다 제2 스페이서 두께의 두 배만큼 작은 폭으로 형성하는 것을 특징으로 하는 플래시 메모리소자의 게이트 형성방법.
  20. 제16항에 있어서,
    상기 희생막 패턴을 형성하는 단계 전에,
    상기 게이트 도전층 상에 단일층 또는 다층막으로 이루어진 하드마스크를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 플래시 메모리소자의 게이트 형성방법.
  21. 제16항에 있어서,
    상기 희생막 패턴은 산화막으로 형성하고,
    상기 제1 및 제2 스페이서는 폴리실리콘막 또는 질화막으로 형성하는 것을 특징으로 하는 플래시 메모리소자의 게이트 형성방법.
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