KR101053990B1 - 반도체 소자의 패턴 형성방법 - Google Patents

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Abstract

본 발명은 넓은 폭의 패턴 사이에 다수의 좁은 폭의 패턴을 형성할 때, 넓은 폭의 패턴에 인접한 좁은 폭의 패턴을 안정적으로 형성할 수 있는 반도체 소자의 패턴 형성방법에 관한 것이다.
본 발명에 따른 반도체 소자의 패턴 형성방법 반도체 기판상에 식각 대상막 및 하드 마스크막을 적층하는 단계, 하드 마스크막 상에 캡핑 패턴들을 형성하는 단계, 캡핑 패턴들이 형성된 하드 마스크막 상에 캡핑 패턴보다 좁은 폭의 보조 하드 마스크 패턴들을 형성하는 단계, 보조 하드 마스크 패턴들 및 캡핑 패턴들을 식각 베리어로 사용하여 하드 마스크막을 식각하여 캡핑 패턴의 하부에 제1 하드 마스크 패턴을 형성하고, 캡핑 패턴과 비중첩된 보조 하드 마스크 패턴의 하부에 제2 하드 마스크 패턴을 형성하는 단계, 및 제1 및 제2 하드 마스크 패턴을 식각 베리어로 사용하여 식각 대상막을 식각하여 제1 하드 마스크 패턴 하부에 제1 패턴을 형성하고, 제2 하드 마스크 패턴 하부에 상기 제1 패턴보다 좁은 폭의 제2 패턴을 형성하는 단계를 포함한다.
간섭 현상, 포토레지스트 패턴, 셀렉트 라인, 워드 라인

Description

반도체 소자의 패턴 형성방법{Method for forming pattern of a semiconductor device}
본 발명은 반도체 소자의 패턴 형성방법에 관한 것으로서, 특히 넓은 폭의 패턴 사이에 다수의 좁은 폭의 패턴을 형성할 때, 넓은 폭의 패턴에 인접한 좁은 폭의 패턴을 안정적으로 형성할 수 있는 반도체 소자의 패턴 형성방법에 관한 것이다.
반도체 소자는 데이터를 저장하는 다수의 메모리 셀들을 포함한다. 낸드 플래시 메모리 소자의 경우 다수의 메모리 셀들은 직렬로 연결되며, 직렬로 연결된 다수의 메모리 셀 양측에는 셀렉트 트랜지스터가 연결된다. 셀렉트 트랜지스터는 소스 셀렉트 트랜지스터 및 드레인 셀렉트 트랜지스터를 포함한다. 이와 같이 플래시 메모리 소자는 소스 셀렉트 트랜지스터와 드레인 셀렉트 트랜지스터 사이에 직렬로 연결된 다수의 메모리 셀이 연결된 스트링 구조가 반복되는 형태로 형성된다. 스트링 구조는 서로 평행하게 배열되며, 평행하게 배열된 스트링 구조의 메모 리 셀들 및 셀렉트 트랜지스터들은 게이트 라인으로 연결된다.
보다 상세히 하면, 낸드 플래시 메모리 소자의 게이트 패턴은 반도체 기판상에 게이트 절연막을 사이에 두고 적층된 플로팅 게이트용 도전막, 유전체막 및 콘트롤 게이트용 도전막을 포함한다. 이러한 게이트 패턴 중 이웃하는 스트링 구조의 메모리 셀들의 콘트롤 게이트용 도전막이 연결되어 워드 라인이 되며, 이웃하는 스트링 구조에 형성된 셀렉트 트랜지스터의 콘트롤 게이트용 도전막이 연결되어 셀렉트 라인이 된다.
플래시 메모리 소자의 경우, 일반적으로 두 개의 셀렉트 라인 사이에 다수의 워드 라인(예를 들어, 32개)이 형성된다. 일반적으로 셀렉트 라인에서 요구되는 전기적 특성과 워드 라인에서 요구되는 전기적 특성의 차이로 인하여 셀렉트 라인의 폭은 워드 라인의 폭보다 넓게 형성된다.
상술한 셀렉트 라인 및 워드 라인은 포토리소그래피 공정을 통해 형성된 포토레지스트 패턴의 형태에 따라 형성된다. 이에 따라 포토레지스트 패턴은 셀렉트 라인을 패터닝하기 위한 제1 포토레지스트 패턴 및 워드 라인을 패터닝하기 위한 제2 포토레지스트 패턴을 포함하며, 제1 포토레지스트패턴의 폭은 제2 포토레지스트 패턴의 폭보다 넓게 형성된다. 스트링 구조를 고려했을 때, 두 개의 제1 포토레지스트 패턴 사이에는 제1 포토레지스트 패턴보다 좁은 폭으로 형성된 다수의 제2 포토레지스트 패턴이 형성된다. 이러한 포토레지스트 패턴은 노광 공정을 실시하여 노광 마스크의 차광 패턴을 포토레지스트막에 전사한 후 포토레지스트막을 현상하는 일련의 공정을 통해 형성된다. 노광 공정 진행시 제2 포토레지스트 패턴을 형성시키기 위한 차광 패턴을 투과한 빛과 제1 포토레지스트 패턴을 형성시키기 위한 차광 패턴을 투과한 빛의 회절 간섭 현상으로 인해 제1 포토레지스트 패턴에 인접한 제2 포토레지스트 패턴의 임계 폭을 확보하기 어렵다. 이러한 제1 및 제2 포토레지스트 패턴을 이용하여 셀렉트 라인 및 워드 라인을 패터닝하기 위한 식각 공정을 실시하면, 셀렉트 라인에 인접한 워드 라인이 원하는 폭으로 식각되지 못하는 문제가 발생한다. 결과적으로 종래의 기술을 이용하여 게이트 라인들을 형성하면 셀렉트 라인에 인접한 워드 라인을 안정적으로 형성하기 어려운 문제가 있다.
본 발명은 넓은 폭의 패턴 사이에 다수의 좁은 폭의 패턴을 형성할 때, 넓은 폭의 패턴에 인접한 좁은 폭의 패턴을 안정적으로 형성할 수 있는 반도체 소자의 패턴 형성방법을 제공한다.
본 발명에 따른 반도체 소자의 패턴 형성방법 반도체 기판상에 식각 대상막 및 하드 마스크막을 적층하는 단계, 하드 마스크막 상에 캡핑 패턴들을 형성하는 단계, 캡핑 패턴들이 형성된 하드 마스크막 상에 캡핑 패턴보다 좁은 폭의 보조 하드 마스크 패턴들을 형성하는 단계, 보조 하드 마스크 패턴들 및 캡핑 패턴들을 식각 베리어로 사용하여 하드 마스크막을 식각하여 캡핑 패턴의 하부에 제1 하드 마스크 패턴을 형성하고, 캡핑 패턴과 비중첩된 보조 하드 마스크 패턴의 하부에 제2 하드 마스크 패턴을 형성하는 단계, 및 제1 및 제2 하드 마스크 패턴을 식각 베리어로 사용하여 식각 대상막을 식각하여 제1 하드 마스크 패턴 하부에 제1 패턴을 형성하고, 제2 하드 마스크 패턴 하부에 상기 제1 패턴보다 좁은 폭의 제2 패턴을 형성하는 단계를 포함한다.
캡핑 패턴의 상부에는 적어도 2개 이상의 보조 하드 마스크 패턴들이 형성된다.
캡핑 패턴과 비중첩된 보조 하드 마스크 패턴들 사이의 간격은 캡핑 패턴과 중첩된 보조 하드 마스크 패턴들 사이의 간격과 동일한 것이 바람직하다.
제2 하드 마스크 패턴은 2개의 제1 하드 마스크 패턴의 사이에서 다수개 형성된다.
캡핑 패턴들을 형성하는 단계는 하드 마스크막 상에 폴리 실리콘막을 형성하는 단계, 폴리 실리콘막상에 제1 포토레지스트 패턴을 형성하는 단계, 제1 포토레지스트 패턴 하부에 폴리 실리콘막이 남아 캡핑 패턴이 되도록 폴리 실리콘막을 식각하는 단계를 포함한다.
폴리 실리콘막은 100Å 내지 300Å의 두께로 형성하는 것이 바람직하다.
하드 마스크막은 산화막으로 형성하는 것이 바람직하다.
폴리 실리콘막을 식각하는 단계는 HBr가스 및 O2가스의 혼합가스를 이용하여 실시한다.
보조 하드 마스크 패턴은 애싱이 가능하며 유동성이 있는 물질을 이용하여 형성한다.
보조 하드 마스크 패턴들을 형성하는 단계는 캡핑 패턴이 형성된 하드 마스크막 상에 보조 하드 마스크막을 형성하는 단계, 보조 하드 마스크막 상에 제2 포토레지스트 패턴을 형성하는 단계, 제2 포토레지스트 패턴 하부에 보조 하드 마스크막이 남아 보조 하드 마스크 패턴이 되도록 보조 하드 마스크막을 식각하는 단계를 포함한다.
보조 하드 마스크막을 형성하기 전, 캡핑 패턴이 형성된 하드 마스크막 상에 버퍼 산화막을 형성하는 단계를 더 포함한다.
보조 하드 마스크막을 형성하는 단계 이 후, 보조 하드 마스크막 상에 SiON을 이용하여 보호막을 형성하는 단계를 더 포함한다.
제1 및 제2 하드 마스크 패턴을 형성하는 단계 이 후, 보조 하드 마스크 패턴을 제거하는 단계, 및 캡핑 패턴을 제거하는 단계를 더 포함한다.
보조 하드 마스크 패턴은 O2 플라즈마를 이용하여 제거한다.
보조 하드 마스크 패턴은 포토레지스트 및 아몰포스 카본 중 적어도 어느 하나를 포함한다.
식각 대상막은 게이트 절연막, 플로팅 게이트막, 유전체막 및 콘트롤 게이트막이 적층되어 형성된다.
제1 패턴은 콘트롤 게이트 막이 식각되어 형성된 셀렉트 라인, 유전체막이 식각되어 형성된 유전체 패턴, 및 플로팅 게이트막이 식각되어 형성된 도전 패턴을 포함한다.
제2 패턴은 콘트롤 게이트 막이 식각되어 형성된 워드 라인, 유전체막이 식각되어 형성된 유전체 패턴, 및 플로팅 게이트막이 식각되어 형성된 도전 패턴을 포함한다.
본 발명은 동일한 폭의 포토레지스트 패턴을 형성함으로써 서로 다른 폭의 포토레지스트 패턴 형성시 간섭 현상에 의해 포토레지스트 패턴이 비정상적으로 형성되는 현상을 개선한다. 또한 본 발명은 포토레지스트 패턴보다 넓은 폭의 패턴이 형성되어야 하는 영역의 하드 마스크막 상부에 포토레지스트 패턴보다 넓은 폭으로 형성되는 캡핑 패턴을 형성한다. 이에 따라 본 발명은 포토레지스트 패턴의 폭 및 캡핑 패턴의 폭을 따르는 이중 선폭의 패턴을 안정적으로 형성할 수 있게 된다.
또한 본 발명은 간섭 현상을 개선할 수 있으므로 간섭 현상의 영향을 줄이기 위해 넓은 폭의 패턴과 좁은 폭의 패턴간의 간격을 넓게 형성하지 않아도 되므로 반도체 소자를 더욱 고집적화시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1g는 본 발명의 실시예에 따른 반도체 소자의 게이트 라인 형성방법을 나타내는 단면도들이다. 이하에서는 플래시 메모리 소자의 게이트 라인 형성방법을 예로 들어 설명한다.
도 1a를 참조하면, 소자 분리 영역에 소자 분리막(미도시)이 형성되고 활성 영역상에는 게이트 절연막(102) 및 플로팅 게이트용 제1 도전막(103)이 적층된 반도체 기판(101)이 제공된다. 이러한 반도체 기판(101) 상에 유전체막(105), 콘트롤 게이트용 제2 도전막(107), 하드 마스크막(109), 및 캡핑막(111)을 적층한다. 이 후, 캡핑막(111) 상에는 제1 포토레지스트 패턴(115)을 형성한다.
소자 분리막은 반도체 기판(101)을 식각하여 형성된 트렌치 내부를 채우도록 형성되어 활성 영역을 구획한다. 제1 도전막(103)은 폴리 실리콘을 이용하여 형성하며, 언도프트(undoped) 폴리 실리콘 및 도프트(doped) 폴리 실리콘의 이중 구조로 형성될 수 있다. 제2 도전막(107)은 폴리 실리콘으로 형성할 수 있다. 하드 마스크막(109) 및 캡핑막(111)은 서로 다른 선택비를 가지는 물질로 형성되는 것이 바람직하다. 예를 들어, 하드 마스크막(109)은 산화막으로 형성하는 것이 바람직하고, 캡핑막(111)은 폴리 실리콘으로 형성하는 것이 바람직하다. 또한 셀렉트 라인이 형성될 영역에서 제1 도전막(103) 및 제2 도전막(107)이 전기적으로 연결될 수 있도록 게이트 라인이 형성될 영역의 유전체막(105)에는 제1 도전막(103)을 노출시키는 콘택홀(106)이 형성된다.
상술한 캡핑막(111)은 후속 공정에서 패터닝되어 하드 마스크막(109)을 식각할 때 셀렉트 라인이 형성될 영역의 하드 마스크막(109)이 식각되는 것을 방지한다. 셀렉트 라인이 형성될 영역의 하드 마스크막(109)이 식각되는 것을 방지하기 위해 캡핑막(111)은 100Å이상의 두께로 형성되는 것이 바람직하고, 후속 공정에서 형성되는 캡핑 패턴에 의해 단차가 증가하여 공정의 안정성이 저하되지 않도록 300 Å이하의 두께로 형성되는 것이 바람직하다.
도 1b를 참조하면, 도 1a에 도시된 제1 포토레지스트 패턴(115)을 식각 베리어로 사용하여 캡핑막을 식각함으로써 제1 포토레지스트 패턴(115) 하부에 캡핑 패턴(111a)이 형성된다. 캡핑 패턴(111a) 형성 후, 제1 포토레지스트 패턴(115)은 제거된다.
캡핑 패턴(111a)을 형성하기 위한 식각 공정은 하드 마스크막(109)의 손실을 최소화할 수 있도록 하드 마스크막(109)에 비해 캡핑막을 빠르게 식각하는 식각 물질을 이용하여 진행되는 것이 바람직하다. 예를 들어, 캡핑 패턴(111a)을 형성하기 위한 식각 공정은 HBr가스 및 O2가스의 혼합 가스를 이용하여 실시되는 것이 바람직하다.
도 1c를 참조하면, 캡핑 패턴(111a)이 형성된 하드 마스크막(109) 상에 보조 하드 마스크막(116)을 형성한 후, 보조 하드 마스크막(116) 상에 제2 포토레지스트 패턴(119)을 형성한다. 캡핑 패턴(111a)을 보호하기 위해 보조 하드 마스크막(116)을 형성하기 전 캡핑 패턴(111a)이 형성된 하드 마스크막(109) 상에 버퍼 산화막(113)을 형성할 수 있다. 또한 보조 하드 마스크막(116)을 보호하기 위해 제2 포토레지스트 패턴(119)을 형성하기 전, 보조 하드 마스크막(116) 상에 SiON 보호막(117)을 더 형성할 수 있다. 보호막(117) 상에는 제2 포토레지스트 패턴(119)을 형성하는 노광 공정 진행시 광원의 산란을 방지하기 위한 반사 방지막(미도시)을 더 형성할 수 있다.
보조 하드 마스크막(116)은 애싱이 가능한(ashable) 물질로 형성하는 것이 바람직하며, 캡핑 패턴(111a)에 의한 단차를 완화시킬 수 있도록 유동성이 있는 물질로 형성하는 것이 바람직하다. 예를 들어 보조 하드 마스크막(116)은 포토레지스트 물질 또는 비정질 카본(amorphous carbon)으로 형성할 수 있다.
제2 포토레지스트 패턴(119)은 노광 공정 진행시 광의 간섭 현상을 개선하기 위해 형성된 것이다. 간섭 현상을 개선하기 위해 제2 포토레지스트 패턴(119)은 워드 라인이 형성될 영역 및 셀렉트 라인이 형성될 영역에서 동일한 폭 및 동일한 간격으로 형성되는 것이 바람직하다. 이에 따라 셀렉트 라인이 형성될 영역을 정의하는 캡핑 패턴(111a) 상부에는 2개 이상의 제2 포토레지스트 패턴(119)이 중첩된다. 반도체 소자의 디자인 룰에 따라 다양하지만 셀렉트 라인 사이에 32개의 워드 라인이 형성되는 경우, 캡핑 패턴(111a) 상부에는 2개 내지 4개의 제2 포토레지스트 패턴(119)이 중첩된다. 이와 같이 워드 라인이 형성될 영역 및 셀렉트 라인이 형성될 영역에서 동일한 폭 및 동일한 간격으로 제2 포토레지스트 패턴(119)을 형성하면, 회절 간섭 현상이 발생하는 영역을 줄일 수 있다. 또한, 회절 간섭 현상이 발생하더라도, 회절 간섭은 주로 스트링 구조 최외각(즉, 셀렉트 라인이 형성될 영역)에서 발생하므로 셀렉트 라인이 형성될 영역에 형성된 제2 포토레지스트 패턴(119)의 최외각 1 내지 2 라인의 폭만 불균일하게 형성된다. 본 발명에서 셀렉트 라인은 캡핑 패턴(111a)에 의해 그 형성 영역이 정의되며, 셀렉트 라인이 형성될 영역에 형성된 제2 포토레지스트 패턴(119)은 셀렉트 라인의 형성 폭에 영향을 주지 않는 더미 패턴이므로 불균일하게 형성되어도 무관하다.
도 1d를 참조하면, 도 1c의 제2 포토레지스트 패턴(119)을 식각 베리어로 사용하여 보조 하드 마스크막을 식각함으로써 제2 포토레지스트 패턴(119) 하부에 보조 하드 마스크 패턴(116a)이 형성된다. 보조 하드 마스크 패턴(116a) 형성 후 제2 포토레지스트 패턴은 제거될 수 있다.
도 1e를 참조하면, 보조 하드 마스크 패턴(116a) 및 캡핑 패턴(111a)을 식각 베리어로 사용하여 도 1d의 버퍼 산화막(113) 및 하드 마스크막(109)을 식각하여 버퍼 패턴(113a), 제1 및 제2 하드 마스크 패턴(109a 및 109b)을 형성한다.
제1 하드 마스크 패턴(109a)은 캡핑 패턴(111a) 하부에 형성된다. 제2 하드 마스크 패턴(109b)은 캡핑 패턴(111a)이 비중첩된 영역에서 보조 하드 마스크 패턴(116a) 하부에 형성된다. 이에 따라 제1 하드 마스크 패턴(109a)은 캡핑 패턴(111a)의 폭에 따라 그 폭이 결정되고, 제2 하드 마스크 패턴(109b)은 보조 하드 마스크 패턴(116a)의 폭에 따라 그 폭이 결정된다. 결과적으로 제1 하드 마스크 패턴(109a)의 폭은 제2 하드 마스크 패턴(109b)의 폭보다 넓게 형성될 수 있다. 여기서 제1 하드 마스크 패턴(109a)은 셀렉트 라인이 형성될 영역을 정의하고 제2 하드 마스크 패턴(109b)은 워드 라인이 형성될 영역을 정의한다. 또한, 제1 하드 마스크 패턴(109a) 사이에는 다수의 제2 하드 마스크 패턴(109b)(예를 들어, 32개)이 형성된다.
도 1f를 참조하면, 도 1e에 도시된 보조 하드 마스크 패턴(116a)을 제거한다. 예를 들어 보조 하드 마스크 패턴(116a)이 포토레지스트막 또는 비정질 카본으로 형성된 경우, 보조 하드 마스크 패턴(116a)은 O2 플라즈마를 이용하여 제거할 수 있다.
도 1g를 참조하면, 제1 및 제2 하드 마스크 패턴(109a 및 109b)을 식각 베리어로 사용하여 제2 도전막, 유전체막, 및 제1 도전막을 식각한다. 이에 따라 셀렉트 라인(107a) 및 워드 라인(107b)을 형성하고, 그 하부에 유전체 패턴(105a, 105b) 및 제1 도전 패턴(103a,103b)을 형성한다. 보다 상세히 하면, 제1 하드 마스크 패턴(109a)의 하부에는 셀렉트 라인(107a), 유전체 패턴(105a), 및 제1 도전패턴(103a)이 적층된 제1 패턴(A)이 형성된다. 또한 제2 하드 마스크 패턴(109b)의 하부에는 워드 라인(107b), 유전체 패턴(105b), 및 제1 도전패턴(103b)이 적층된 제2 패턴(B)이 형성된다. 제1 하드 마스크 패턴(109a)의 폭이 제2 하드 마스크 패턴(109b)의 폭보다 넓으므로 제1 패턴(A)의 폭은 제2 패턴(B)의 폭보다 넓게 형성될 수 있다. 도 1f에 도시된 버퍼 패턴(113a) 및 캡핑 패턴(111a)은 셀렉트 라인(107a), 워드 라인(107b), 유전체 패턴(105a,105b) 및 제1 도전 패턴(103a,105b)을 형성하기 위한 식각 공정 중 제거되거나 별도의 식각 공정을 통해 제거될 수 있다.
상기와 같이 본 발명은 동일한 폭의 포토레지스트 패턴을 형성함으로써 서로 다른 폭의 포토레지스트 패턴 형성시 간섭 현상에 의해 포토레지스트 패턴이 비정상적으로 형성되는 현상을 개선한다. 또한 본 발명은 포토레지스트 패턴보다 넓은 폭의 패턴이 형성되어야 하는 영역의 하드 마스크막 상부에 포토레지스트 패턴 보다 넓은 폭으로 형성되는 캡핑 패턴을 형성한다. 이에 따라 본 발명은 포토레지스트 패턴의 폭 및 캡핑 패턴의 폭을 따르는 이중 선폭의 패턴을 안정적으로 형성할 수 있게 된다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 패턴 형성방법을 나타내는 단면도들.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 102 : 게이트 절연막
103 : 제1 도전막 105 : 유전체막
107 : 제2 도전막 109 : 하드 마스크막
111 : 캡핑막 115, 119 : 포토레지스트 패턴
116 : 보조 하드 마스크막 A : 제1 패턴
B : 제2 패턴

Claims (18)

  1. 반도체 기판상에 식각 대상막 및 하드 마스크막을 적층하는 단계;
    상기 하드 마스크막 상에 캡핑 패턴들을 형성하는 단계;
    상기 캡핑 패턴들이 형성된 상기 하드 마스크막 상에 상기 캡핑 패턴보다 좁은 폭의 보조 하드 마스크 패턴들을 형성하는 단계;
    상기 보조 하드 마스크 패턴들 및 상기 캡핑 패턴들을 식각 베리어로 사용하여 상기 하드 마스크막을 식각하여 상기 캡핑 패턴의 하부에 제1 하드 마스크 패턴을 형성하고, 상기 캡핑 패턴과 비중첩된 상기 보조 하드 마스크 패턴의 하부에 제2 하드 마스크 패턴을 형성하는 단계; 및
    상기 제1 및 제2 하드 마스크 패턴을 식각 베리어로 사용하여 상기 식각 대상막을 식각하여 상기 제1 하드 마스크 패턴 하부에 제1 패턴을 형성하고, 상기 제2 하드 마스크 패턴 하부에 상기 제1 패턴보다 좁은 폭의 제2 패턴을 형성하는 반도체 소자의 패턴 형성방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 캡핑 패턴의 상부에는 적어도 2개 이상의 상기 보조 하드 마스크 패턴들이 형성되는 반도체 소자의 패턴 형성방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 캡핑 패턴과 중첩된 상기 보조 하드 마스크 패턴들 사이의 간격과 동일한 반도체 소자의 패턴 형성방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 제2 하드 마스크 패턴은 2개의 상기 제1 하드 마스크 패턴의 사이에서 다수개로 형성되는 반도체 소자의 패턴 형성방법.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 캡핑 패턴들을 형성하는 단계는
    상기 하드 마스크막 상에 폴리 실리콘막을 형성하는 단계;
    상기 폴리 실리콘막상에 제1 포토레지스트 패턴을 형성하는 단계;
    상기 제1 포토레지스트 패턴 하부에 상기 폴리 실리콘막이 남아 상기 캡핑 패턴이 되도록 상기 폴리 실리콘막을 식각하는 단계를 포함하는 반도체 소자의 패턴 형성방법.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 5 항에 있어서,
    상기 폴리 실리콘막은 100Å 내지 300Å의 두께로 형성하는 반도체 소자의 패턴 형성방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    상기 하드 마스크막은 산화막으로 형성하는 반도체 소자의 패턴 형성방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제 7 항에 있어서,
    상기 폴리 실리콘막을 식각하는 단계는 HBr가스 및 O2가스의 혼합가스를 이용하여 실시하는 반도체 소자의 패턴 형성방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 보조 하드 마스크 패턴은 애싱이 가능하며 유동성이 있는 물질을 이용하여 형성하는 반도체 소자의 패턴 형성방법.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 보조 하드 마스크 패턴들을 형성하는 단계는
    상기 캡핑 패턴이 형성된 상기 하드 마스크막 상에 보조 하드 마스크막을 형성하는 단계;
    상기 보조 하드 마스크막 상에 제2 포토레지스트 패턴을 형성하는 단계;
    상기 제2 포토레지스트 패턴 하부에 상기 보조 하드 마스크막이 남아 상기 보조 하드 마스크 패턴이 되도록 상기 보조 하드 마스크막을 식각하는 단계를 포함하는 반도체 소자의 패턴 형성방법.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제 10 항에 있어서,
    상기 보조 하드 마스크막을 형성하기 전,
    상기 캡핑 패턴이 형성된 상기 하드 마스크막 상에 버퍼 산화막을 형성하는 단계를 더 포함하는 반도체 소자의 패턴 형성방법.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제 10 항에 있어서,
    상기 보조 하드 마스크막을 형성하는 단계 이 후,
    상기 보조 하드 마스크막 상에 SiON을 이용하여 보호막을 형성하는 단계를 더 포함하는 반도체 소자의 패턴 형성방법.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 제1 및 제2 하드 마스크 패턴을 형성하는 단계 이 후,
    상기 보조 하드 마스크 패턴을 제거하는 단계; 및
    상기 캡핑 패턴을 제거하는 단계를 더 포함하는 반도체 소자의 패턴 형성방법.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제 13 항에 있어서,
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제 14 항에 있어서,
    상기 보조 하드 마스크 패턴은 포토레지스트 및 아몰포스 카본 중 적어도 어느 하나를 포함하는 반도체 소자의 패턴 형성방법.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 식각 대상막은 게이트 절연막, 플로팅 게이트막, 유전체막 및 콘트롤 게이트막이 적층되어 형성된 반도체 소자의 패턴 형성방법.
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    제 16 항에 있어서,
    상기 제1 패턴은
    상기 콘트롤 게이트 막이 식각되어 형성된 셀렉트 라인;
    상기 유전체막이 식각되어 형성된 유전체 패턴; 및
    상기 플로팅 게이트막이 식각되어 형성된 도전 패턴을 포함하는 반도체 소자의 패턴 형성방법.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제 16 항에 있어서,
    상기 콘트롤 게이트 막이 식각되어 형성된 워드 라인;
    상기 유전체막이 식각되어 형성된 유전체 패턴; 및
    상기 플로팅 게이트막이 식각되어 형성된 도전 패턴을 포함하는 반도체 소자의 패턴 형성방법.
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