KR20100076317A - 반도체 소자의 패턴 형성방법 - Google Patents

반도체 소자의 패턴 형성방법 Download PDF

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Abstract

본 발명은 서로 다른 간격으로 이격되는 패턴들을 안정적으로 형성할 수 있는 반도체 소자의 패턴 형성방법에 관한 것이다.
본 발명에 따른 반도체 소자의 패턴 형성방법은 식각 대상막이 적층된 반도체 기판이 제공되는 단계, 식각 대상막 상에 제1 간격으로 이격된 다수의 제1 포토레지스트 패턴들을 형성하는 단계, 제1 포토레지스트 패턴을 마스크로 식각 대상막을 식각하여 동일한 간격으로 이격되며, 다수의 제1 및 제2 그룹들로 구분된 다수의 식각 패턴들을 형성하는 단계, 제1 포토레지스트 패턴들을 제거하는 단계, 제1 그룹에 포함된 식각 패턴들을 차단하며 제2 그룹에 포함된 식각 패턴들을 노출시키는 제2 포토레지스트 패턴들을 형성하는 단계, 및 제2 그룹에 포함된 식각 패턴들을 제거하는 단계를 포함한다.
포토레지스트 패턴, 드레인 콘택홀, 소스 콘택홀, 워드 라인, 셀렉트 라인

Description

반도체 소자의 패턴 형성방법{Method for forming pattern of a semiconductor device}
본 발명은 반도체 소자의 패턴 형성방법에 관한 것으로서, 서로 다른 간격으로 이격되는 패턴들을 안정적으로 형성할 수 있는 반도체 소자의 패턴 형성방법에 관한 것이다.
반도체 소자는 다수의 패턴들이 다층으로 적층된 구조로 형성되며, 각 층에 형성된 패턴들은 포토리소그래피 공정을 이용하여 반도체 소자를 구성하는 패턴들을 패터닝함으로써 형성된다. 포토리소그래피 공정을 통해 형성되는 패턴들의 폭 및 간격은 노광 해상도, 광원의 파장 또는 빛의 특성에 따라 제한을 받으므로 다양하게 설정되기 어렵다.
특히, 낸드 플래시 메모리 소자의 경우와 같이 동일한 간격으로 이격된 패턴들로 구성된 그룹을 다수 포함하되 각 그룹간 외곽에 위치한 패턴들 사이의 간격을 그룹내 패턴들 사이의 간격보다 넓게 형성해야 할 때, 회절 간섭의 영향으로 공정 을 안정적으로 진행하기 어렵다.
보다 상세히 하면, 낸드 플래시 메모리 소자의 셀 어레이는 매트릭스 형태로 배열된 다수의 스트링 구조를 포함한다. 각각의 스트링 구조는 세로방향으로 직렬로 연결된 소스 셀렉트 트랜지스터, 다수의 메모리 셀들, 및 드레인 셀렉트 트랜지스터를 포함한다. 가로방향으로 나란하게 배열된 스트링 구조는 게이트 라인을 통해 연결된다. 게이트 라인은 소스 셀렉트 라인, 드레인 셀렉트 라인, 소스 셀렉트 라인과 드레인 셀렉트 라인 사이에 형성된 다수의 워드 라인들을 포함한다.
워드 라인은 가로방향으로 나란하게 배열된 스트링 구조의 메모리 셀들을 연결한다. 그리고 소스 셀렉트 라인은 가로방향으로 나란하게 배열된 스트링 구조의 소스 셀렉트 트랜지스터들을 연결한다. 또한 드레인 셀렉트 라인은 가로방향으로 나란하게 배열된 스트링 구조의 드레인 셀렉트 트랜지스터들을 연결한다.
한편 세로 방향에서 이웃한 스트링 구조들은 서로 대칭된 구조로 형성된다. 이에 따라 낸드 플래시 메모리 소자의 셀 어레이에서는 소스 셀렉트 라인들끼리 서로 이웃하도록 형성되며, 드레인 셀렉트 라인들끼리 서로 이웃하도록 형성된다. 이 때, 세로 방향에서 이웃한 스트링 구조들은 소스 셀렉트 라인들 사이의 반도체 기판에 형성된 소스 영역 및 드레인 셀렉트 라인들 사이의 반도체 기판에 형성된 드레인 영역을 통해 연결될 수 있다.
상술한 소스 영역은 접지에 연결된 공통 소스 라인에 전기적으로 연결되며, 드레인 영역은 비트 라인에 전기적으로 연결된다. 소스 영역과 공통 소스 라인은 절연막을 사이에 두고 서로 다른 층에 형성되며, 드레인 영역과 비트 라인 또한 절 연막을 사이에 두고 서로 다른 층에 형성된다. 따라서 소스 영역과 공통 소스 라인을 연결하고, 드레인 영역과 비트 라인을 연결하기 위하여 절연막에 콘택홀 및 콘택 플러그를 포함하는 콘택 구조가 마련되어야 한다. 이러한 콘택 구조를 형성하기 위한 공정 마진을 확보하기 위해서는 동일한 스트링 구조 내에서 게이트 라인들 사이의 간격보다 이웃한 스트링 구조의 소스 셀렉트 라인들 사이의 간격 및 드레인 셀렉트 라인들 사이의 간격을 넓게 형성해야 한다. 서로 다른 간격으로 이격된 게이트 라인들을 형성하기 위하여 식각 대상막 상에 형성된 포토레지스트 패턴이 일부 영역에서는 동일한 제1 간격으로 이격되어야 하며, 다른 영역에서는 제1 간격보다 넓은 제2 간격으로 이격되어야 한다. 그러나 반도체 소자의 고집적화로 인하여 제1 간격이 미세화됨에 따라 회절 간섭 현상이 발생하여 제2 간격으로 이격되어야 할 포토레지스트 패턴의 형태가 왜곡되기 쉽다. 따라서 서로 다른 간격으로 이격되는 패턴을 안정적으로 형성하기 어렵다.
본 발명은 서로 다른 간격으로 이격되는 패턴들을 안정적으로 형성할 수 있는 반도체 소자의 패턴 형성방법을 제공한다.
본 발명에 따른 반도체 소자의 패턴 형성방법은 식각 대상막이 적층된 반도체 기판이 제공되는 단계, 식각 대상막 상에 제1 간격으로 이격된 다수의 제1 포토레지스트 패턴들을 형성하는 단계, 제1 포토레지스트 패턴을 마스크로 식각 대상막을 식각하여 동일한 간격으로 이격되며, 다수의 제1 및 제2 그룹들로 구분된 다수의 식각 패턴들을 형성하는 단계, 제1 포토레지스트 패턴들을 제거하는 단계, 제1 그룹에 포함된 식각 패턴들을 차단하며 제2 그룹에 포함된 식각 패턴들을 노출시키는 제2 포토레지스트 패턴들을 형성하는 단계, 및 제2 그룹에 포함된 식각 패턴들을 제거하는 단계를 포함한다.
식각 대상막과 반도체 기판 사이에는 게이트막이 더 적층되고, 제2 포토레지스트 패턴들을 형성하는 단계 이후, 제2 포토레지스트 패턴들을 제거하는 단계, 및 제1 그룹에 포함된 식각 패턴들을 마스크로 게이트막을 식각하여 다수의 워드 라인들, 다수의 워드 라인들 일측에 배치된 드레인 셀렉트 라인, 및 다수의 워드 라인들 타측에 배치된 소스 셀렉트 라인을 형성하는 단계를 포함한다.
제1 그룹 및 제2 그룹은 교대로 배치된다.
제2 포토레지스트 패턴들 사이의 간격은 제1 포토레지스트 패턴들 사이의 간격보다 넓다.
제2 포토레지스트 패턴은 ArF, KrF 또는 i-Line의 광원을 이용하여 패터닝한다.
본 발명은 동일한 선폭의 제1 포토레지스트 패턴을 이용하여 동일한 간격으로 이격된 패턴들을 형성한 후, 제1 포토레지스트 패턴보다 넓은 선폭의 제2 포토레지스트 패턴을 마스크로 일부 패턴들을 제거한다. 이 때, 제1 포토레지스트 패턴 및 제2 포토레지스트 패턴은 각각 별도의 공정을 통해 형성되므로 회절 간섭 현상의 영향으로 왜곡된 패턴이 형성되는 현상이 방지된다. 이로써 본 발명은 서로 다른 간격으로 이격되는 다수의 패턴들을 안정적으로 형성할 수 있으므로 반도체 소자의 특성과 수율 저하를 개선할 수 있다.
또한 본 발명은 고가의 노광 장비를 도입하지 않더라도 회절 간섭 현상을 방지하여 서로 다른 간격으로 이격된 다수의 패턴들을 안정적으로 형성할 수 있으므로 반도체 소자의 제조 비용을 절감할 수 있다.
또한 본 발명은 셀 사이즈를 증가시키지 않더라도 회절 간섭 현상을 방지하여 서로 다른 간격으로 이격된 다수의 패턴들을 안정적으로 형성할 수 있으므로 반도체 소자의 크기 증가를 방지할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 실시 예에 따른 반도체 소자의 일부를 나타내는 레이 아웃도이다. 또한 도 1은 낸드 플래시 메모리 소자를 예로 들어 도시한 것이다.
도 1을 참조하면, 낸드 플래시 메모리 소자의 셀 어레이는 매트릭스 형태로 배열된 다수의 스트링 구조를 포함한다. 각각의 스트링 구조는 소자 분리막(150)을 사이에 두고 전기적으로 격리된다. 각각의 스트링 구조는 세로방향으로 직렬로 연결된 소스 셀렉트 트랜지스터, 다수의 메모리 셀들, 및 드레인 셀렉트 트랜지스터를 포함한다. 또한 가로방향으로 나란하게 배열된 스트링 구조는 게이트 라인을 통해 연결된다. 게이트 라인은 소스 셀렉트 라인(SSL), 드레인 셀렉트 라인(DSL), 소스 셀렉트 라인(SSL)과 드레인 셀렉트 라인(DSL) 사이에 형성된 다수의 워드 라인(WL)들을 포함한다. 한편 세로 방향에서 이웃한 스트링 구조들은 서로 대칭된 구조로 형성된다. 따라서, 소스 셀렉트 라인(SSL)들끼리 서로 이웃하도록 형성되며, 드레인 셀렉트 라인(DSL)들끼리 서로 이웃하도록 형성된다. 이 때, 인접한 소스 셀렉트 라인(SSL)들 사이의 반도체 기판(101)에는 소스 영역이 형성되며, 인접한 드레인 셀렉트 라인(DSL)들 사이의 반도체 기판(101)에는 드레인 영역이 형성된 다.
소스 영역, 드레인 영역, 소스 셀렉트 라인(SSL), 드레인 셀렉트 라인(DSL)을 포함하는 반도체 기판(101)의 상부에는 절연막(미도시)이 형성되며, 절연막에는 소스 영역을 노출시키는 소스 콘택홀(H1) 및 드레인 영역을 노출시키는 드레인 콘택홀(H2)이 형성된다. 도면에 도시하지 않았으나, 소스 콘택홀(H1)은 소스 셀렉트 라인(SSL)과 나란한 라인 형태로 형성될 수 있다.
이와 같이 소스 셀렉트 라인들(SSL) 사이에는 소스 콘택홀(H1)이 형성되어야 하며 드레인 셀렉트 라인들(DSL) 사이에는 드레인 콘택홀(H2)이 형성되어야 한다. 이러한 소스 콘택홀(H1)과 드레인 콘택홀(H2)의 형성공정 시, 공정 마진을 확보하기 위해 동일한 스트링 구조 내에서 워드 라인(WL)들 사이의 간격(W1)에 비해 이웃한 스트링 구조의 소스 셀렉트 라인들(SSL) 사이의 간격(W2) 및 드레인 셀렉트 라인들(DSL) 사이의 간격(W2)을 더 넓게 형성한다.
이하 도 2a 내지 도 2g를 참조하여 상술한 바와 같이 서로 다른 간격(W1, W2)으로 게이트 라인들을 안정적으로 형성하는 방법에 대해 상세히 설명한다.
도 2a 내지 도 2e는 도 1에 도시된 선"I-I'"를 따라 절취하여 본 발명의 실시 예에 따른 반도체 소자의 패턴 형성방법을 설명하기 위한 단면도들이다.
도 1 및 도 2a를 참조하면, 반도체 기판(101)의 상부에 식각 대상막(113)을 적층한 후, 식각 대상막(113)의 상부에 제1 포토레지스트 패턴(115)을 형성한다.
식각 대상막(113)은 식각 공정에서 식각 마스크로 사용하기 위한 하드 마스크막이 될 수 있으며, 식각 대상막(113)과 반도체 기판(101) 사이에는 절연막이나 금속 배선을 위한 도전막이 더 형성될 수 있다.
이하, 하드 마스크막인 식각 대상막(113)을 이용하여 낸드 플래시 메모리 소자의 게이트 라인을 형성하는 경우를 예로 들어 본 발명에 따른 반도체 소자의 패턴 형성방법에 대해 상세히 설명한다.
반도체 기판(101)과 식각 대상막(113)의 사이에는 게이트 절연막(103), 및 게이트막(111)이 형성될 수 있다. 게이트막(111)은 플로팅 게이트용 제1 도전막(105), 유전체막(107), 컨트롤 게이트용 제2 도전막(109)이 적층된 구조로 형성될 수 있다. 여기서 제1 도전막(105)은 게이트 절연막(103)을 사이에 두고 반도체 기판(101)의 활성 영역 상부에 잔여하는 패턴으로 형성된 것일 수 있다. 또한 소스 셀렉트 라인(SSL) 및 드레인 셀렉트 라인(DSL)이 형성될 영역의 유전체막(107)에는 제1 도전막(105)을 노출시키는 유전체막 콘택홀(108)이 형성될 수 있다. 이러한 유전체막 콘택홀(108)을 통해 제1 도전막(105) 및 제2 도전막(109)이 연결될 수 있다.
제1 도전막(105)은 폴리 실리콘을 이용하여 형성하며, 언도프트(undoped) 폴리 실리콘 및 도프트(doped) 폴리 실리콘의 이중 구조로 형성될 수 있다. 유전체막(107)은 질화막/산화막/질화막이 적층된 구조로 형성할 수 있다. 제2 도전막(109)은 폴리 실리콘, 폴리 실리콘 및 금속 실리사이드막의 적층 구조로 형성할 수 있다. 식각 대상막(113)은 서로 다른 식각 특성을 가지는 물질을 적층하여 형성할 수 있다. 예를 들어, 식각 대상막(113)은 제1 및 제2 보조막(113a, 113b)의 적층 구조로 형성될 수 있다. 제1 보조막(113a)은 비정질 카본막 또는 스핀 온 카 본막(SOC : Spin On Carbon)을 이용하여 형성할 수 있다. 제2 보조막(113b)은 SiON막 또는 MFHK(Multi-Functional Hard Mask)막을 이용하여 형성할 수 있다.
식각 대상막(113)을 형성한 후, 식각 대상막(113)의 상부에 제1 간격(Wa)으로 이격된 제1 포토레지스트 패턴(115)들을 형성한다. 이러한 제1 포토레지스트 패턴(115)은 포토레지스트막 증착, 노광, 및 현상 공정을 통해 형성된다.
제1 포토레지스트 패턴(115)들은 동일한 스트링 구조 내에서 게이트 라인(GL)들 사이의 간격(W1)을 정의하는 패턴으로 형성된다. 또한 제1 포토레지트 패턴(115)들은 후속 공정에서 형성될 소스 셀렉트 라인(SSL)들 사이의 공간과 드레인 셀렉트 라인(DSL)들 사이의 공간 상부에서도 동일한 제1 간격(Wa)으로 이격되어 형성된다. 따라서 서로 다른 간격으로 이격된 포토레지스트 패턴을 형성하였을 때 발생하는 회절 간섭 현상이 방지되므로 제1 포토레지스트 패턴(115)들은 왜곡되어 형성되지 않고 안정적으로 형성될 수 있다.
도 1 및 도 2b를 참조하면, 도 2a에서 상술한 제1 포토레지스트 패턴을 식각 마스크로 이용하여 식각 대상막(113)을 식각한다. 이로써 동일한 간격으로 이격되며 제1 및 제2 그룹(A, B)들로 구분되는 다수의 식각 패턴(114)들이 형성된다. 이 후, 제1 포토레지스트 패턴을 제거한다.
제1 그룹(A)에 포함된 식각 패턴들(114)은 소스 셀렉트 라인(SSL), 드레인 셀렉트 라인(DSL), 소스 셀렉트 라인(SSL)과 드레인 셀렉트 라인(DSL) 사이의 다수의 워드 라인(WL)들이 형성될 영역을 정의한다. 보다 상세히 하면, 제1 그룹(A)에 포함된 식각 패턴들(114) 중 일측 외곽에 배치된 식각 패턴(114)은 소스 셀렉트 라인(SSL)이 형성될 영역을 정의하고, 타측 외곽에 배치된 식각 패턴(114)은 드레인 셀렉트 라인(DSL)이 형성될 영역을 정의하고, 나머지 식각 패턴(114)들은 워드 라인(WL)들이 형성될 영역을 정의한다. 또한, 제1 그룹(A)에 포함된 식각 패턴들(114)의 개수는 소스 셀렉트 라인(SSL)과 드레인 셀렉트 라인(DSL) 사이에 형성될 워드 라인(WL)의 개수에 따라 다양하게 설정될 수 있다.
제2 그룹(B)에 포함된 식각 패턴(114)들은 더미 패턴으로서 후속 공정에서 제거될 패턴이다. 한편, 제1 그룹(A) 및 제2 그룹(B)은 교대로 배치된다. 즉, 제2 그룹(B)은 이웃하는 제1 그룹(A)들 사이에 배치된다. 따라서 후속 공정에서 형성될 소스 셀렉트 라인(SSL)들 사이의 간격(W2) 및 드레인 셀렉트 라인(DSL)들 사이의 간격(W2)은 제2 그룹(B) 내에 포함된 식각 패턴(114)들의 개수에 따라 결정된다.
이와 같이 제1 및 제2 그룹(A, B)으로 구분되는 식각 패턴(114)들을 포함하는 반도체 기판(101)의 상부에 제2 포토레지스트 패턴(117)들을 형성한다. 제2 포토레지스트 패턴(117)들은 제1 그룹(A)에 포함된 식각 패턴들(114)을 차단하고, 제2 그룹(B)에 포함된 식각 패턴들(114)을 노출시키도록 형성된다. 이 때, 제2 포토레지스트 패턴(117)들 사이의 제2 간격(Wb)을 제어함으로써 후속 공정에서 형성될 소스 셀렉트 라인(SSL)들 사이의 간격(W2) 및 드레인 셀렉트 라인(DSL)들 사이의 간격(W2)이 결정된다. 한편, 후속 콘택홀 형성 공정의 공정 마진을 확보하기 위하여 소스 셀렉트 라인(SSL)들 사이의 간격(W2) 및 드레인 셀렉트 라인(DSL)들 사이의 간격(W2)은 워드 라인들간 간격(W1)보다 넓게 형성되어야 한다. 이에 따라 제2 포토레지스트 패턴(117)들 사이의 제2 간격(Wb)은 제1 간격보다 넓게 형성되는 것이 바람직하다. 이러한 제2 포토레지스트 패턴(117)은 비교적 넓은 간격으로 이격되고, 넓은 선폭으로 형성되므로 제2 포토레지스트 패턴(117)을 형성하기 위한 노광 공정시 ArF(193nm), KrF(248nm), i-Line(365nm)와 같은 기존의 광원을 이용할 수 있다. 또한 제2 포토레지스트 패턴(117)은 비교적 넓은 간격으로 이격되고, 넓은 선폭으로 형성되므로 제2 포토레지스트 패턴(117)을 형성하기 위한 현상 공정시 건식 식각 및 습식 식각을 모두 적용할 수 있다.
도 1 및 도 2c를 참조하면, 제2 포토레지스트 패턴(117)을 마스크로 이용한 식각 공정으로 제2 그룹에 포함된 식각 패턴들을 제거한다. 이로써 제2 그룹에 포함된 식각 패턴들 하부의 게이트막(111)이 노출된다.
도 1 및 도 2d를 참조하면, 제2 포토레지스트 패턴을 제거한다. 이로써 이로써 게이트막(111)의 상부에는 제1 그룹(A)에 포함된 식각 패턴(114)들만 잔여한다.
도 1 및 도 2e를 참조하면, 제1 그룹(A)에 포함된 식각 패턴(114)을 마스크로 이용한 식각 공정으로 게이트막(111)을 식각하여 워드 라인(WL), 소스 셀렉트 라인(SSL), 및 드레인 셀렉트 라인(DSL)을 형성한다. 이 때, 동일한 스트링 구조 내에서 인접한 워드 라인(WL)들 사이의 간격, 워드 라인(WL)과 소스 셀렉트 라인(SSL) 사이의 간격, 및 워드 라인(WL)과 드레인 셀렉트 라인(DSL) 사이의 간격은 동일하게 "W1"으로 형성된다. 반면, 인접한 소스 셀렉트 라인(SSL)들 사이의 간격 및 인접한 드레인 셀렉트 라인(DSL)들 사이의 간격은 "W1"보다 넓은 "W2"로 형성된 다.
워드 라인(WL), 소스 셀렉트 라인(SSL), 및 드레인 셀렉트 라인(DSL)을 형성한 후에는 통상의 공정을 통해 스페이서(119) 형성 공정 등의 후속 공정을 실시한다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 본 발명의 실시 예에 따른 반도체 소자의 일부를 설명하기 위한 레이아웃도.
도 2a 내지 도 2g는 도 1에 도시된 선"I-I'"를 따라 절취하여 본 발명의 실시 예에 따른 반도체 소자의 패턴 형성방법을 설명하기 위한 단면도들.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 103 : 게이트 절연막
105 : 제1 도전막 107 : 유전체막
108 : 유전체막 콘택홀 109 : 제2 도전막
111 : 게이트막 113 : 식각 대상막
114 : 식각 패턴 115 : 제1 포토레지스트 패턴
117 : 제2 포토레지스트 패턴 A : 제1 그룹
B : 제2 그룹 SSL : 소스 셀렉트 라인
DSL : 드레인 셀렉트 라인 WL : 워드 라인

Claims (5)

  1. 식각 대상막이 적층된 반도체 기판이 제공되는 단계;
    상기 식각 대상막 상에 제1 간격으로 이격된 다수의 제1 포토레지스트 패턴들을 형성하는 단계;
    상기 제1 포토레지스트 패턴을 마스크로 상기 식각 대상막을 식각하여 동일한 간격으로 이격되며 다수의 제1 및 제2 그룹들로 구분된 다수의 식각 패턴들을 형성하는 단계;
    상기 제1 포토레지스트 패턴들을 제거하는 단계;
    상기 제1 그룹에 포함된 상기 식각 패턴들을 차단하며 상기 제2 그룹에 포함된 상기 식각 패턴들을 노출시키는 제2 포토레지스트 패턴들을 형성하는 단계; 및
    상기 제2 그룹에 포함된 상기 식각 패턴들을 제거하는 단계를 포함하는 반도체 소자의 패턴 형성방법.
  2. 제 1 항에 있어서,
    상기 식각 대상막과 상기 반도체 기판 사이에는 게이트막이 더 적층되고,
    상기 제2 포토레지스트 패턴들을 형성하는 단계 이후,
    상기 제2 포토레지스트 패턴들을 제거하는 단계; 및
    상기 제1 그룹에 포함된 상기 식각 패턴들을 마스크로 상기 게이트막을 식각여 다수의 워드 라인들, 상기 다수의 워드 라인들 일측에 배치된 드레인 셀렉트 라 인, 및 상기 다수의 워드 라인들 타측에 배치된 소스 셀렉트 라인을 형성하는 단계를 포함하는 반도체 소자의 패턴 형성방법.
  3. 제 1 항에 있어서,
    상기 제1 그룹 및 상기 제2 그룹은 교대로 배치된 반도체 소자의 패턴 형성방법.
  4. 제 1 항에 있어서,
    상기 제2 포토레지스트 패턴들 사이의 간격은 상기 제1 포토레지스트 패턴들 사이의 간격보다 넓은 반도체 소자의 패턴 형성방법.
  5. 제 1 항에 있어서,
    상기 제2 포토레지스트 패턴은 ArF, KrF 또는 i-Line의 광원을 이용하여 패터닝하는 반도체 소자의 패턴 형성방법.
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