KR100996321B1 - 낸드형 비휘발성 반도체 메모리 소자 및 그 제조방법 - Google Patents
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Abstract
낸드형 비휘발성 반도체 메모리 소자는, 반도체 기판, 서로로부터 미리 정해진 거리만큼 간격을 두고 떨어지게 상기 반도체 기판의 표면상에 형성된 소자 격리 절연 필름, 상기 반도체 기판상에서 상기 소자 격리 절연 필름들 사이에 형성된 제1 절연 필름, 상기 제1 절연 필름상에 형성된 플로팅 게이트, 상기 플로팅 게이트의 단부 상에 형성된 제2 절연 게이트, 상기 제2 절연 필름상에 형성된 컨트롤 게이트, 및 상기 플로팅 게이트의 표면상에 형성되어, 그 한 단부가 전기적으로 상기 컨트롤 게이트에 연결되도록 하는 컨택 플러그를 포함한다.
Description
본 출원은 본 명세서 내에 그 전체 내용이 참고로써 통합되어 있는, 2007년 2월 9일자 일본특허출원 제2007-30711호의 우선권의 이익을 향유하며, 상기 선출원에 기초한 것이다.
본 발명은 낸드형 비휘발성 반도체 메모리 소자 및 그러한 메모리 장치를 제조하는 방법에 관한 것이다.
낸드형 비휘발성 반도체 메모리 소자(즉, 낸드형 플래쉬 메모리)는, 상부층의 배선과 컨택을 위해 플러그가 형성되는 일 단부를 구비한 워드 라인을 포함한다. 상기 워드 라인(word line)에는 또한 컨택 플러그(contact plug)를 형성하는 동안의 오배열(misalignment)을 고려한 프린지(fringe)가 구비된다.
리소그래피 기술은, 탈축(off axis) 조명(경사 조명)과 같은 조명 방법에 의해, 소자들의 고도의 집적에 있어서의 초미세 제작을 위해 이용된다. 상기 방법에 있어서, 광학축의 중심으로부터 오프셋된 위치에 구멍을 배치함에 의해, 레티클(포토마스크)에 경사진 방향으로 노출용 조명 플럭스(luminous flux)가 입사된다. 상 기 방법은 구멍의 형태에 따라 환상(annular) 조명 또는 준성(quasar) 조명으로도 불리며, 개선된 해상도 및 초점 깊이를 갖는 장점이 있다.
다이폴 조명 기술은 일 방향으로 높은 해상도를 제공한다. 그러나, 상기 프린지를 구비한 상기 워드 라인의 단부에서, 상기 프린지는 구조의 일상적임을 깨뜨리고, 노출을 위한 불충분한 마진 및 저하된 해상도를 야기하게 된다. 이는 상기 프린지로 하여금 인접한 워드 라인과 접촉할 것을 야기할 수 있어서, 워드 라인 간의 회로 단락을 야기하게 된다.
미세한 프린지를 형성하는 것은 힘들며, 하나의 프린지를 형성하기 위한 다른 리소그래피 단계의 추가 또한 제조 비용을 증가시킨다. 따라서, 워드 라인의 단부가 프린지 없이 직선 형태로 형성되는 컨택 플러그를 형성하는 것이 바람직하다.
워드 라인의 일단부에서 컨택 플러그를 형성함에 있어서, 제조 비용의 측면에서, 하나의 기판 내에 형성되는 컨택홀 및 상기 컨택 플러그를 동시에 주변 회로(peripheral circuit) 내에 처리하는 것이 유리하다. 상기 주변 회로의 컨택 홀은 메모리 영역의 깊이 보다 더 큰 깊이를 갖는다.
따라서, 메모리 영역의 컨택 홀이 주변 회로의 컨택 홀을 만들기 위한 에칭 조건 하에서 형성된다면, 상기 이전의 컨택 홀은 과도하게 에칭된 것이며, 기판에 다다르게 된다. 상기 컨택 홀 내에 제공된 플러그는, 상기 플러그가 기판에 전기를 도전시켜, 회로 단락 오류를 야기하는 문제를 야기한다.
본 발명의 일 측면에 따르면, 반도체 기판; 서로로부터 미리 정해진 거리만큼 간격을 두고 떨어지게 상기 반도체 기판의 표면상에 형성된 소자 격리 절연 필름(element isolation insulating film); 상기 반도체 기판상에서 상기 소자 격리 절연 필름들 사이에 형성된 제1 절연 필름; 상기 제1 절연 필름상에 형성된 플로팅 게이트; 상기 플로팅 게이트의 단부 영역 상에 형성된 제2 절연 필름; 상기 제2 절연 필름상에 형성된 컨트롤 게이트; 및 상기 플로팅 게이트의 표면상에 형성되어, 그 일 단부가 상기 컨트롤 게이트에 전기적으로 접속되도록 한 컨택 플러그를 포함하는 낸드형 비휘발성 반도체 메모리 소자가 제공된다.
본 발명의 일 측면에 따르면, 반도체 기판; 칼럼(column) 방향으로 상기 반도체 기판의 표면상에 서로로부터 미리 정해진 거리를 두고 떨어진 스트립들의 형태로 형성된 복수의 소자 격리 절연 필름들; 상기 반도체 기판상에서 상기 소자 격리 필름들 사이에 스트립의 형태로 상기 칼럼 방향을 따라 형성된 제1 절연 필름; 서로로부터 미리 정해진 거리를 두고 떨어져 위치한 상기 제1 절연 필름상에 형성된 복수의 플로팅 게이트들; 상기 칼럼 방향에 수직인 로(row) 방향을 따라 상기 플로팅 게이트 상에 상기 소자 격리 절연 필름을 걸치기 위해 서로로부터 미리 정해진 거리만큼 간격을 두고 떨어지게 위치하도록 형성된 복수의 제2 절연 필름들; 스트립의 형태로 상기 로 방향을 따라 상기 제2 절연 필름상에 형성된 컨트롤 게이트; 및 상기 컨트롤 게이트의 상부 표면 및 측면과 컨택하고 있는 컨택 플러그를 포함하며, 상기 컨택 플러그 아래의 플로팅 게이트는 상기 칼럼 방향으로, 상기 칼럼 방향으로의 상기 컨트롤 게이트의 길이보다 더 큰 길이를 가지며, 상기 컨택 플러그의 하부 표면은 상기 플로팅 게이트의 상부 표면과 컨택하고 있는 것을 특징으로 하는 낸드형 비휘발성 반도체 메모리 소자가 제공된다.
본 발명의 일 측면에 따르면, 반도체 기판상에 제1 절연 필름을 형성하는 단계; 상기 제1 절연 필름상에 제1 전극층을 형성하는 단계; 제1 방향을 따라 상기 반도체 기판, 상기 제1 절연 필름 및 상기 제1 전극층을 에칭함에 의해, 서로로부터 미리 정해진 거리를 두고 떨어진 홈들을 형성하는 단계; 소자 격리 절연 필름들을 형성하여, 상기 홈들이 채워지도록 하는 단계; 상기 제1 전극층 및 상기 소자 격리 절연 필름상에 제2 절연 필름을 형성하는 단계; 상기 제2 절연 필름상에 제2 전극층을 형성하는 단계; 상기 제2 전극층상에 제3 절연 필름을 형성하는 단계; 상기 제1 방향에 수직인 방향인 제2 방향을 따라, 상기 제2 절연 필름, 상기 제2 전극층 및 상기 제3 절연 필름을 에칭함에 의해, 서로로부터 미리 정해진 거리만큼 간격을 두고 떨어진 워드 라인들을 형성하는 단계; 미리 정해진 영역 내에 상기 제1 전극층 및 상기 워드 라인 상에 레지스트를 형성하는 단계; 상기 레지스트 및 상기 제3 절연 필름을 마스크로서 이용하여 상기 제1 전극층을 에칭하는 단계; 상기 레지스트를 제거하는 단계; 상기 워드 라인들 사이에 제4 절연 필름을 형성하는 단계; 상기 미리 정해진 영역 내에 상기 제1 전극층, 상기 제4 절연 필름 및 상기 워드 라인 상에 제5 절연 필름을 형성하는 단계; 상기 제5 절연 필름 상에 층간 절연 필름을 형성하는 단계; 상기 미리 정해진 영역 내의 상기 제1 전극층의 상부 표면 및 상기 제2 전극층의 상부 표면이 노출되도록, 상기 층간 절연 필름, 상기 제5 절연 필름, 상기 제3 절연 필름, 상기 제2 전극층 및 상기 제2 절연 필름을 에칭함에 의해 컨택 홀을 만드는 단계; 및 상기 컨택 홀 내에 컨택 플러그를 형성하는 단계를 포함하는 낸드형 비휘발성 반도체 메모리 소자를 제조하는 방법이 제공된다.
본 발명의 구성은, 단부가 직선 형태로 형성된 워드 라인 내에 상기 컨택 플러그가 형성되는 때, 상기 컨택 플러그가 기판으로 도전하는 것을 방지하며, 한 방향으로 고해상도를 갖는 패턴을 형성하는 데 우수한 리소그래피 기술에 적합하다. 그 결과, 상기 워드 라인의 단부에서 노출용 마진이 보장될 수 있으며, 고도의 집적 및 높은 처리 수율을 갖는, 크기가 감소된 낸드형 비휘발성 반도체 메모리 소자를 제공한다.
본 발명의 실시예에 따른 낸드형 비휘발성 반도체 메모리 소자가 이제부터 첨부된 도면들을 참고로 하여 상세하게 설명될 것이다.
도 1은 본 발명의 일 실시예에 따른 낸드형 비휘발성 반도체 메모리 소자의 상부 표면을 나타내는 것이다. 도 1(a)는 메모리 셀 어레이의 일 단부를 나타낸 것이고, 도 1(b)는 상기 메모리 셀 어레이의 중앙 영역의 상부 표면을 나타낸 것이다.
상기 낸드형 비휘발성 반도체 메모리 소자는: 서로로부터 미리 정해진 거리 만큼 떨어져, 제1 방향(도 1에서 수직인 방향, 즉 칼럼 방향)을 따라 형성된 소자 격리 절연 필름(101); 서로로부터 미리 정해진 거리만큼 간격을 두고 떨어져, 상기 제1 방향에 수직인 제2 방향(도 1에서 횡방향, 즉 로 방향)을 따라 형성된 워드 라인(WL) 및 더미 워드 라인(DWL); 상기 워드 라인(WL)의 단부에서 결합되도록 형성된 컨택 플러그(102)들; 및 상기 컨택 플러그(102)들을 수용하기 위한 폴리실리콘 필름(103)을 포함한다.
워드 라인(WL)의 단부들의 각각은 직선 형태로 형성된다. 인접한 워드 라인(WL)들은 개별적으로 다른 길이들을 가지며, 상기 컨택 플러그(102)들은 인접한 워드 라인(WL)들과 결합하지 않도록 형성된다.
상기 더미 워드 라인(DWL)들은, 정상 패턴으로 고해상도를 제공하는 리소그래피 기술의 특징을 고려하여 상기 워드 라인(WL)들의 단부에서 상기 워드 라인(WL)들의 통상적 구조를 유지하도록 제공된다.
상기 메모리 셀 어레이의 중앙 영역은 일반적 낸드형 비휘발성 반도체 메모리 소자의 구성에 유사한 구성을 갖는다.
도 2는 도 1 내에서 도시된 선 A-A'를 따라 취해진 길이방향 단면도(상기 제2 방향을 따른 제1의 길이방향 섹션)이다. 도 3은 도 1 내에 도시된 선 B-B'를 따라 취해진 길이방향 단면도(상기 제1 방향을 따른 제2의 길이방향 섹션)이다. 도 4는 도 1 내에 도시된 선 C-C'를 따라 취해진 길이방향 단면도(상기 제2 방향을 따른 제3의 길이방향 섹션)이다. 도 5는 도 1 내에 도시된 선 D-D'을 따라 취해진 길이방향 단면도(상기 제2 방향을 따른 제4의 길이방향 섹션)이다. 도 6은 도 1 내에 도시된 선 E-E'를 따라 취해진 길이방향 단면도(상기 제1 방향을 따른 제5의 길이방향 섹션)이다. 도 7은 도 1에 도시된 선 F-F'를 따라 취해진 길이방향 단면도(상기 제1 방향을 따른 제6의 길이방향 섹션)이다.
먼저, 도 2를 참고하여, 메모리 셀 어레이의 단부의 구조가 이하에서 설명될 것이다. 소자 격리 절연 필름(202)(도 1의 상기 소자 격리 절연 필름(101)에 대응)이 서로로부터 미리 정해진 거리만큼 간격을 두고 떨어져, 실리콘 기판(201) 상에 형성되며, 게이트 절연 필름(203)이 상기 실리콘 기판(201) 상에서 상기 소자 격리 절연 필름(202)들 사이에 형성된다.
상기 게이트 절연 필름(203) 상에는 폴리실리콘 필름(204)이 형성되며, 상기 폴리실리콘 필름(204)에는 그 측면들에 스페이서(205)들이 구비된다. 상기 게이트 절연 필름(203)은 고내압(high voltage resistant) 시스템 주변 회로를 위한 큰 필름 두께를 갖는 게이트 절연 필름 구조를 갖도록 형성된다.
실리콘 나이트라이드(질화규소, silicon nitride) 필름(206)이, 상기 실리콘 기판(201), 상기 소자 격리 절연 필름(202), 상기 폴리실리콘 필름(204) 및 상기 스페이서(205)들을 덮도록 형성되며, 상기 실리콘 나이트라이드 필름(206) 상에는, 층간 절연 필름(207)이 형성된다. 상기 폴리실리콘 필름(204) 상에는, 컨택 플러그(208)(도 1에서의 컨택 플러그(102)에 대응)가 상기 층간 절연 필름(207) 및 상기 실리콘 나이트라이드 필름(206)을 통해 형성된다.
컨택 플러그(209)는 상기 컨택 플러그(208)가 결합된 상기 워드 라인에 인접한 워드 라인에 결합된 컨택 플러그(도 1에서의 컨택 플러그(102')에 대응)이다.
도 3을 참고하여, 메모리 셀 어레이의 단부의 구조가 다음에서 상세히 설명될 것이다. 게이트 절연 필름(302)은 실리콘 기판(301) 상에 형성된다. 상기 게이트 절연 필름(302) 상에, 서로로부터 미리 정해진 거리를 두고, 폴리실리콘 필 름(303), 인터폴리(interpoly) 절연 필름(304), 폴리실리콘 필름(305), 텅스텐 실리사이드(silicide) 필름(306), 및 실리콘 나이트라이드 필름(307)이 형성된다. 상기 게이트 절연 필름(302)은 주변 회로를 위해 큰 필름 두께를 갖는 게이트 절연 필름 구조를 갖도록 형성된다.
상기 폴리실리콘 필름(303)은 플로팅 게이트(상기 메모리 셀 어레이의 중앙 영역에 플로팅 게이트를 형성하는 동일한 단계에서 형성되며, 소자로서 동작하지는 않음)로서 기능하며, 상기 폴리실리콘 필름(305) 및 상기 텅스텐 실리사이드 필름(306)은 컨트롤 게이트로서 기능한다.
상기 게이트 구조의 측면 상에, 스페이서(308)들(층간 절연 필름들)이 형성된다. 실리콘 나이트라이드 필름(309)은 상기 실리콘 기판(301), 상기 스페이서(308)들, 및 실리콘 나이트라이드 필름(307)을 덮도록 형성되며, 상기 실리콘 나이트라이드 필름(309) 상에, 층간 절연 필름(310)이 형성된다.
컨택 플러그(311)(도 1에서의 컨택 플러그(102) 및 도 2에서의 컨택 플러그(208)에 대응)가, 상기 층간 절연 필름(310)을 통해, 상기 컨트롤 게이트(305, 306)들, 상기 플로팅 게이트(303) 및 상기 실리콘 나이트라이드 필름(309, 307)에 컨택되도록 형성된다. 상기 구성은 상기 컨택 플러그(311)가 상기 컨트롤 게이트(워드 라인)에 전기를 도전하는 것을 허용한다.
상기 컨택 플러그(311) 아래의 상기 폴리실리콘 필름(303)은, 상기 컨택 플러그(311)를 수용하기 위해 다른 폴리실리콘 필름(303)들의 크기보다 더 큰 크기를 갖도록 형성된다.
도 1에서의 선 C-C'를 따라 취해진 길이방향 섹션을 나타낸 도 4를 참고하여, 이하에서는 상기 메모리 셀 어레이의 중앙 영역의 구조가 상세히 설명될 것이다. 실리콘 기판(401)은, 서로로부터 미리 정해진 거리만큼 간격을 두고 떨어지게 상기 실리콘 기판(401) 내에 묻히며, 상기 실리콘 기판(401)의 상부 표면으로부터 돌출되도록 된 소자 격리 절연 필름(402)을 구비하며, 상기 소자 격리 절연 필름(402)에 의해 샌드위치된 상기 실리콘 기판(401)의 영역 상에 게이트 절연 필름(403)이 형성된다.
상기 게이트 절연 필름(403) 상에, 폴리실리콘 필름(404)이 플로팅 게이트로서 기능하도록 형성된다. 인터폴리 절연 필름(405)이 상기 소자 격리 절연 필름(402) 및 상기 폴리실리콘 필름(404)을 덮도록 형성된다. 상기 인터폴리 절연 필름(405)은 아래에 위치한 층, 즉 소자 격리 절연 필름(402) 및 폴리실리콘 필름(404)의 형태를 따르는 오목-볼록 형태를 갖는다.
상기 인터폴리 절연 필름(405) 상에, 컨트롤 게이트로서 기능하는 텅스텐 실리사이드 필름(407) 및 폴리실리콘 필름(406)이 형성된다. 상기 폴리실리콘 필름(406)은 아래에 위치한 인터폴리 절연 필름(405)의 형태를 따른 오목-볼록 형태를 갖는 하부 표면을 갖는다. 상기 텅스텐 실리사이드 필름(407) 상에는, 실리콘 나이트라이드 필름(408, 409) 및 층간 절연 필름(410)이 순서대로 형성된다.
다음으로, 도 1에서의 선 D-D'를 따라 취해진 길이방향 섹션을 나타내는 도 5를 참고하여, 상기 메모리 셀 어레이의 중앙 영역의 구조가 설명될 것이다. 실리콘 기판(501)에는 소자 격리 절연 필름(502)이 서로로부터 미리 정해진 거리만큼 간격을 두고 떨어지도록 형성되며, 상기 실리콘 기판(501)의 표면부 상의 상기 소자 격리 절연 필름(502)들 사이에, 분산층(dispersing layer)(503)이 형성된다.
상기 분산층(503) 상에는, 게이트 절연 필름(504)이 형성되며, 상기 게이트 절연 필름(504) 및 상기 소자 격리 절연 필름(502) 상에는, 층간 절연 필름(505), 실리콘 나이트라이드 필름(506) 및 층간 절연 필름(507)이 순서대로 적층된다.
도 1에서의 선 E-E'을 따라 취해진 길이방향 섹션을 나타내는 도 6을 참고하여, 상기 메모리 셀 어레이의 중앙 영역의 구조가 설명될 것이다. 실리콘 기판(601)의 표면 상에, 상기 실리콘 기판(601)의 상부 표면들의 레벨과 동일한 레벨의 상부 표면을 갖는 분산층(603)이 형성되며, 상기 분산층의 사이에 채널 영역(602)을 샌드위치시킨다.
상기 실리콘 기판(601) 상에, 게이트 절연 필름(604)이 형성되며, 상기 채널 영역(602) 위의 상기 게이트 절연 필름(604) 상에, 플로팅 게이트로서 기능하는 폴리실리콘 필름(605), 인터폴리 절연 필름(606), 폴리실리콘 필름(607) 및 컨트롤 게이트로서 기능하는 텅스텐 실리사이드 필름(608), 및 실리콘 나이트라이드 필름(609)이 순서대로 적층된다.
상기 게이트 구조의 측면 상에는, 층간 절연 필름(610)이 형성되고, 실리콘 나이트라이드 필름(611)이 상기 층간 절연 필름(610) 및 상기 실리콘 나이트라이드 필름(609) 상에 형성된다. 상기 실리콘 나이트라이드 필름(611) 상에, 층간 절연 필름(612)이 형성된다.
도 1에서의 선 F-F'를 따라 취해진 길이방향 섹션을 나타내는 도 7을 참고하 여, 상기 메모리 셀 어레이의 중앙 영역의 구조가 이하에서 설명될 것이다. 실리콘 기판(701) 상에는 소자 격리 절연 필름(702)이 형성된다. 상기 소자 격리 절연 필름(702)의 상부 표면은 오목-볼록 형태를 가지며, 상기 볼록부(702a) 상에, 인터폴리 절연 필름(703), 폴리실리콘 필름(704), 텅스텐 실리사이드 필름(705), 및 실리콘 나이트라이드 필름(706)이 순서대로 적층된다.
오목부 상에는, 층간 절연 필름(707)이 형성되며, 상기 층간 절연 필름(707) 및 상기 실리콘 나이트라이드 필름(706) 상에는, 실리콘 나이트라이드 필름(708)이 형성된다. 상기 실리콘 나이트라이드 필름(708) 상에는, 층간 절연 필름(709)이 형성된다.
앞서 기술된 바와 같이, 본 발명의 실시예에 따른 상기 낸드형 비휘발성 반도체 메모리 소자는, 한 방향으로의 특정 광을 이용하여 고해상도를 제공하는 리소그래피 기술에 의한 처리에 바람직한, 직선 형태로 형성된 단부들을 갖는 워드 라인(WL)을 포함한다.
더욱이, 상기 컨택 플러그들(208, 311) 아래의 상기 게이트 절연 필름들(203, 302)은, 컨택 홀을 형성하는 동안의 처리로 인한 손상을 이유로 한 절연 필름의 파괴를 방지하는, 주변 회로를 위한 큰 필름 두께를 갖는 게이트 절연 필름 구조를 갖는다.
상기 컨택 홀이 동일한 에칭 조건 하에 상기 주변 회로의 기판 내에서 컨택 홀과 동시에 만들어지는 때, 상기 주변 회로에, 상기 워드 라인의 단부에서의 홀과 비교하여 상기 주변 회로 내의 상기 층간 절연 필름 내에 더 깊은 홀이 만들어진 다. 그러나, 스토퍼로서 기능하는 상기 폴리실리콘 필름(204, 303) 및 실리콘 나이트라이드 필름(206, 307)이, 상기 홀이 상기 실리콘 기판(201, 301)에 다다르는 것을 방지하는 것이 가능하도록, 상기 워드 라인(WL)의 단부에 존재한다. 따라서, 상기 컨택 플러그 및 상기 기판 사이의 전기의 도전이 방지될 수 있어서, 고도의 집적도 및 높은 처리 수율의 낸드형 비휘발성 반도체 메모리 소자를 제공한다.
다음으로, 프로세스 흐름을 나타내는 도 8 내지 도 29의 단면도들을 참고하여, 낸드형 비휘발성 반도체 메모리 소자가 다음에서 설명될 것이다. 처리 흐름을 나타내는 단면도들은 동일한 단계들에서 각각 도 2 내지 도 7에 대응되는 제1 내지 제6 길이방향 섹션들을 나타낸다.
즉, 상기 제1 길이방향 섹션은 제2 방향을 따른 메모리 셀 어레이(워드 라인)의 단부에서의 길이방향 섹션을 나타낸 것이다. 상기 제2 길이방향 섹션은 제1 방향을 따라 상기 메모리 셀 어레이(워드 라인)의 단부에서의 상기 길이방향 섹션을 나타낸 것이다. 상기 제3 길이방향 섹션은 워드 라인(제2 방향)을 따라 메모리 셀 어레이의 중앙 영역에서의 상기 길이방향 섹션을 나타낸 것이다. 상기 제4 길이방향 섹션은 워드 라인들 사이의 제2 방향을 따라 상기 메모리 셀 어레이(워드 라인)의 중앙 영역에서의 길이방향 섹션을 나타낸 것이다. 상기 제5 길이방향 섹션은 소자 격리 절연 필름들 사이의 제1 방향을 따른 상기 메모리 셀 어레이의 중앙 영역에서의 길이방향 섹션을 나타낸 것이다. 상기 제6 길이방향 섹션은 소자 격리 절연 필름(제1 방향)을 따른 상기 메모리 셀 어레이의 중앙 영역에서의 상기 길이방향 섹션을 나타낸 것이다.
도 8, 도 10, 도 12 및 도 14 내지 도 28은 제1 및 제2 길이방향 섹션들을 나타낸다. 도 9, 도 11, 도 13, 도 15 내지 도 29는 제3 내지 제6 길이방향 섹션들을 나타낸 것이다. 도 8 및 도 9의 쌍, 도 10 및 도 11의 쌍, 도 12 및 도 13의 쌍, 도 14 및 도 15의 쌍... 도 28 및 도 29의 쌍은 각각 동일한 단계들을 나타낸다.
도 8 및 도 9에 도시된 바와 같이, 기지의 기술을 이용하여, 예를 들어, 이산화규소(silicon dioxide) 필름인 게이트 절연 필름(802) 및 폴리실리콘 필름(804)이 CVD(Chemical Vapor Deposition) 기술에 의해 실리콘 기판(801) 상에 증착된다. 다음으로, 상기 실리콘 기판(801), 상기 게이트 절연 필름(802) 및 상기 폴리실리콘 필름(804)은, 상기 제1 방향을 따라 서로로부터 미리 정해진 거리만큼 간격을 두고 떨어지게 홈들을 형성하기 위해, RIE(Reactive Ion Etching)와 같은 이방성 에칭에 의해 에칭된다.
예를 들어, 이산화규소 필름인 소자 격리 절연 필름(803)이 상기 홈들을 메우기 위해 형성되며, 예를 들어, ONO 필름인 인터폴리 절연 필름(805)이 상기 소자 격리 절연 필름(803) 및 상기 폴리실리콘 필름(804)을 덮도록 형성된다.
또한, 폴리실리콘 필름(806)은 상기 인터폴리 절연 필름(805) 상에 형성되며, 텅스텐 실리사이드 필름(807)은 상기 폴리실리콘 필름(806)의 상부 상에 형성되며, 실리콘 나이트라이드 필름(808)은 상기 텅스텐 실리사이드 필름(807) 상에 형성된다. 상기 게이트 절연 필름(802)은, 주변 회로 내에서 고내압 트랜지스터(high voltage resistant transistor)를 위한 큰 필름 두께를 갖도록, 상기 메모리 셀 어레이의 단부에 형성된다.
도 10 및 도 11에 도시된 바와 같이, 상기 실리콘 나이트라이드 필름(808)은 서로로부터 미리 정해진 거리만큼 간격을 두고 떨어져 상기 제2 방향을 따라 스트립 형태로 있도록 리소그래피 기술에 의해 처리된 포토레지스트(1001)로 코팅된다.
도 12 및 도 13에 도시된 바와 같이, 상기 패턴된 포토레지스트(1001)는 RIE에 의해 상기 실리콘 나이트라이드 필름(808)을 처리하기 위해 마스크로서 이용되며, 다음으로 상기 포토레지스트(1001)는 제거된다.
도 14 및 도 15에 도시된 바와 같이, 상기 실리콘 나이트라이드 필름(808)은 RIE에 의해 상기 텅스텐 실리사이드 필름(807), 상기 폴리실리콘 필름(806) 및 상기 인터폴리 절연 필름(805)을 제거하기 위해 마스크로서 이용된다. 이러한 방식으로, 직선 형태인 단부를 갖는 워드 라인이 형성된다. 따라서, 상기 제2 방향은 상기 워드 라인 방향에 대응된다. 상기 워드 라인의 형성에 있어서, 상기 소자 격리 절연 필름(803)이 또한 제거된다.
도 16 및 도 17에 도시된 바와 같이, 포토레지스트(1601)가 인가되며, 컨택 플러그들이 나중의 단계에서 형성되는 영역들에 상기 포토레지스트(1601)를 남기기 위해 리소그래피 기술에 의해 패턴된다.
도 18 및 도 19에 도시된 바와 같이, 상기 실리콘 나이트라이드 필름(808) 및 상기 패턴된 포토레지스트(1601)가 RIE에 의해 상기 폴리실리콘 필름(804)을 제거하기 위한 마스크로서 이용되며, 이후에 상기 패턴된 포토레지스트(1601)는 제거된다. 이러한 방식으로, 폴리실리콘 필름(1801)은, 컨택 홀이 나중의 단계에서 만 들어지는 때, 스토퍼(리시버)로서 기능하도록 남겨진다.
도 20 및 도 21에 도시된 바와 같이, 상기 실리콘 나이트라이드 필름(808)은 상기 셀 어레이의 중앙 영역에서 상기 실리콘 기판(801)으로 이온 주입에 의해 인(phosphorus) 이온을 도입하기 위해 마스크로서 이용되며, 상기 이온은 분산층(2001)을 형성하기 위해 열 어닐링에 의해 활성화된다.
더욱이, 상기 주변 회로의 게이트의 측면 상에, 스페이서가 형성되기 전 및 후에, 불순물을 도입하기 위해 예를 들어 이산화 규소 필름으로 된 측벽 스페이서가 형성되어, LDD(Lightly Doped Drain) 구조가 형성된다. 이 단계에서, 층간 절연 필름(2002) 및 스페이서(2003)가 상기 셀 어레이 부분에 형성된다. 실리콘 나이트라이드 필름(2004)은 또한 상기 실리콘 나이트라이드 필름(808), 상기 층간 절연 필름(2002) 및 상기 스페이서(2003)를 덮도록 형성된다.
도 22 및 도 23에 도시된 바와 같이, BPSG(Boron Phosphorus Silicon Glass) 필름(층간 절연 필름)(2201)이, 리플로우를 위해 열처리 되어야 하는 상기 실리콘 나이트라이드 필름(2004) 상에 형성되며, CMP 기술에 의해 평탄화(flatten)된다.
도 24 및 도 25에 도시된 바와 같이, 상기 BPSG 필름(2201)은 컨택 홀을 형성하기 위해 리소그래피 기술에 의해 패턴된 포토레지스트(2401)로 코팅된다.
도 26 및 도 27에 도시된 바와 같이, 상기 패턴된 포토레지스트(2401)는 RIE에 의해 상기 실리콘 나이트라이드 필름(2004, 808) 및 상기 BPSG 필름(2201)을 제거하기 위해 마스크로서 이용되며, 컨택 홀을 만들어 상기 텅스텐 실리사이드 필름(807) 및 상기 폴리실리콘 필름(806, 804(1801))이 노출되도록 하는데 이용된다. 이후, 상기 패턴된 포토레지스트(2401)는 제거된다.
상기 컨택 홀(2601)은, 동일한 에칭 조건 하에 상기 컨택 홀(2601)보다 더 깊어야 하는, 주변 회로(도시되지 않음) 내의 상기 기판 상에 컨택 홀과 함께 동시에 만들어지며, 상기 폴리실리콘 필름(804(1801))은 상기 컨택 홀(2601)이 상기 실리콘 기판(801)에 다다르는 것을 방지하기 위한 스토퍼로서 기능한다. 이는 상기 폴리실리콘 필름이 상기 층간 절연 필름의 재료와는 다른 재료로 형성되고, 다른 에칭 선택비를 갖기 때문이다.
도 28 및 도 29에 도시된 바와 같이, 장벽 금속층으로서 티타늄/티타늄 나이트라이드 필름 및 컨택 플러그로서 텅스텐 필름(2801)이 형성되고 CMP에 의해 평평해진다. 상기 컨택 홀(2601)이 도 26에 도시된 단계에서 상기 실리콘 기판(801)에 다다르는 것이 방지되기 때문에, 상기 컨택 플러그 및 상기 실리콘 기판(801) 사이에 도전(conduction of electricity)이 방지된다.
앞서 기술한 바와 같이, 직선 형태의 상기 워드 라인의 단부에 형성된 컨택 플러그 및 상기 기판 사이의 도전이 방지되어, 고도의 집적 및 높은 처리 수율의 낸드형 비휘발성 반도체 메모리 소자가 제공된다.
(비교 실시예)
도 30은 비교 실시예에 따른 낸드형 비휘발성 반도체 메모리 소자 내에 포함된 메모리 셀 어레이의 단부의 상부 표면을 나타낸 것이다. 상기 낸드형 비휘발성 반도체 메모리 소자는, 제2 방향(도 30에 있어서 횡방향)을 따라 서로로부터 미리 정해진 거리만큼 간격을 두고 떨어지도록 상기 소자 격리 절연 필름(3001) 상에 형성된 더미 워드 라인(DWL)들 및 워드 라인(WL)들; 상기 워드 라인(WL)들의 단부들에 형성된 프린지(3002)들; 및 상기 프린지(3002)들 내에 수용되기 위해 장착된 컨택 플러그(3003)들을 포함한다. 상기 인접한 워드 라인(WL)들은 서로 다른 길이를 갖는다. 상기 메모리 셀 어레이의 중앙 영역은 일반적 낸드형 비휘발성 반도체 메모리 소자의 구성과 유사한 구성을 갖는다.
도 31은 도 30에서 각각 도시된 선 B-B' 및 선 A-A'를 따라 취해진 길이방향 섹션들을 나타낸 것이다. 상기 실리콘 기판(3101)상에는 소자 격리 절연 필름(3102)이 형성된다. 상기 소자 격리 절연 필름(3102)은, 인터폴리 절연 필름(3104), 폴리실리콘 필름(3105), 텅스텐 실리사이드 필름(3106) 및 실리콘 나이트라이드 필름(3107)이 순서대로 적층되는 오목-볼록 형태를 갖는 상부를 가지며, 상기 적층된 구조의 측면 상에, 절연 필름(3108)들이 형성된다.
실리콘 나이트라이드 필름(3109)은 상기 소자 격리 절연 필름(3102), 상기 절연 필름(3108) 및 상기 실리콘 나이트라이드 필름(3107)을 덮도록 형성되며, 층간 절연 필름(3110)이 상기 실리콘 나이트라이드 필름(3109) 상에 형성된다.
게다가, 컨택 플러그(3111)는, 상기 텅스텐 실리사이드 필름(3106)에 도전하기 위해, 상기 층간 절연 필름(3110) 및 상기 실리콘 나이트라이드 필름(3109, 3107)을 통해 형성된다.
프린지(3002)는 상기 컨택 플러그(3111)의 형성 동안의 오배열을 고려하여 도 30에 도시된 바와 같이 형성된다. 그러나, 소자들의 고도의 집적을 위한 초미세 제작 때문에, 한 방향(워드 라인 방향)으로의 고해상도를 갖는 리소그래피 기술 을 이용한 동일한 단계에서 상기 워드 라인 및 프린지들을 형성하는 것은, 프린지들이 형성되는 위치들에서 상기 구조의 통상적 패턴을 잃는 것을 야기하여, 분산된 광이 진입하기 어렵고 해상도가 저하되게 된다.
그 결과, 도 32에 도시된 바와 같이, 워드 라인(WL1)의 단부에서 형성된 프린지(3201)는 워드 라인(WL2)에 접촉할 수 있고, 회로 단락될 수 있다.
도 33은, 워드 라인의 단부가 프린지를 제공하는 대신에 직선 형태로 형성된 경우에 있어서, 낸드형 비휘발성 반도체 메모리 소자 내에 포함된 메모리 셀 어레이의 단부의 상부 표면을 나타낸 것이다. 소자 격리 절연 필름(3301)상에는 더미 워드 라인(DWL)들 및 워드 라인(WL)들이 제2 방향(도 33에서의 횡방향)을 따라 서로로부터 미리 정해진 거리 만큼 떨어지도록 형성되며, 워드 라인(WL)들과 개별적으로 부분적으로 결합되도록 형성된 컨택 플러그(3302)들이 상기 소자 격리 절연 필름(3301)에 구비된다.
인접한 워드 라인(WL)들은 서로 다른 길이를 가져서, 상기 컨택 플러그(3302)들은 상기 인접한 워드 라인(WL)들과 개별적으로 컨택하지 않도록 형성된다.
이러한 경우에 있어서, 주변 회로의 기판 상에서의 상기 컨택 홀들과 함께 상기 컨택 플러그(3302)들을 처리하는 것은 제조 비용을 감소시킨다.
도 34(a)는 주변 트랜지스터의 상부 표면을 나타낸 것이고, 도 34(b)는 도 34(a)의 선 A-A'를 따라 취해진 길이방향 섹션을 나타낸 것이다. 이산화규소 필름(3402), 폴리실리콘 필름(3403), 절연 필름(3404), 폴리실리콘 필름(3405), 텅스 텐 실리사이드 필름(3406) 및 실리콘 나이트라이드 필름(3407)이 순서대로 적층됨에 의해 게이트가 실리콘 기판(3401) 상에 형성된다.
상기 게이트의 측면 상에는 측벽 스페이서(3408)가 형성되어, LDD 구조가 형성된다. 실리콘 나이트라이드 필름(3409)은 상기 실리콘 기판(3401), 상기 측벽 스페이서(3408), 상기실리콘 나이트라이드 필름(3407)을 덮도록 형성되며, 상기 실리콘 나이트라이드 필름(3409) 상에는, 층간 절연 필름(3410)이 형성된다.
상기 실리콘 기판(3401)의 표면 상에 형성된 불순물 분산 층(도시되지 않음)에 도전되도록 하기 위해 상기 실리콘 나이트라이드 필름(3409) 및 상기 층간 절연 필름(3410)을 통해 컨택 플러그(3411)들이 형성된다.
상기 주변 회로 내에서 상기 컨택 플러그(3411)를 형성하기 위한 컨택 홀은 메모리 영역 내의 컨택 홀의 깊이보다 더 큰 깊이를 갖는다. 그래서, 상기 주변 회로 내에서 컨택 홀을 만들기 위한 에칭 조건하에서 메모리 영역 내의 컨택 홀이 만들어지는 경우, 상기 컨택 홀은 과도하게 에칭되며, 상기 기판에 다다른다.
도 33에서의 선 B-B' 및 A-A'를 따라 취해진 길이방향 섹션들을 나타내는 도 35에서 관찰되는 바와 같이, 그러한 컨택 홀 내에서 플러그가 형성되면, 상기 플러그(3501)는 상기 기판(3502)에 도전하게 되어, 회로 단락 오류를 낳게 된다.
반대로, 도 26에 도시된 바와 같이, 본 실시예에 따른 낸드형 비휘발성 반도체 메모리 소자 내에서, 상기 실리콘 나이트라이드 필름(2004) 및 상기 폴리실리콘 필름(804(1801))은 상기 컨택 홀(2601)이 상기 실리콘 기판(801)에 다다르는 것을 방지하는 것이 가능하도록 스토퍼로서 기능한다.
상기 구성은, 단부가 직선 형태로 형성된 워드 라인 내에 상기 컨택 플러그가 형성되는 때, 상기 컨택 플러그가 기판으로 도전하는 것을 방지하며, 한 방향으로 고해상도를 갖는 패턴을 형성하는 데 우수한 리소그래피 기술에 적합하다. 그 결과, 상기 워드 라인의 단부에서 노출용 마진이 보장될 수 있으며, 고도의 집적 및 높은 처리 수율을 갖는 크기가 감소된 낸드형 비휘발성 반도체 메모리 소자를 제공한다.
상기 실시예에서, 도 14 및 도 15에서 도시된 단계에서 RIE에 의해 상기 인터폴리 절연 필름(805)까지가 제거되나, 상기 필름들은 상기 단계들에서 남겨질 수 있다. 이 경우, 상기 인터폴리 절연 필름(805)은 도 26 및 도 27에서 도시된 컨택 홀(2601)을 만들기 위한 단계에서 상기 실리콘 나이트라이드 필름(2002) 등과 함께 에칭된다. 그 결과, 도 36에 도시된 바와 같이, 인터폴리 절연 필름(3602) 및 실리콘 나이트라이드 필름(3603)이 폴리실리콘 필름(3601) 상에 형성되며, 컨택 플러그(3604)가 상기 인터폴리 절연 필름(3602) 및 상기 실리콘 나이트라이드 필름(3603)을 통해 형성된다.
또한, 상기 실시예에서, 컨트롤 게이트는 텅스텐 폴리사이드(텅스텐 실리사이드 및 폴리실리콘이 적층된 구조)로 구성되나, 폴리메탈 게이트 구조를 얻기 위해 텅스텐 실리사이드 대신에 코발트 실리사이드와 같은 다른 실리사이드 재료들이 이용될 수 있다.
도 1은 본 발명의 일 실시예에 따른 낸드형 비휘발성 반도체 메모리 소자의 상부 표면을 나타낸 것이다.
도 2는 본 발명의 실시예에 따른 상기 낸드형 비휘발성 반도체 메모리 소자의 길이방향 단면도를 나타낸 것이다.
도 3은 상기 실시예에 따른 상기 낸드형 비휘발성 반도체 메모리 소자의 길이방향 단면도를 나타낸 것이다.
도 4는 상기 실시예에 따른 상기 낸드형 비휘발성 반도체 메모리 소자의 길이방향 단면도를 나타낸 것이다.
도 5는 상기 실시예에 따른 상기 낸드형 비휘발성 반도체 메모리 소자의 길이방향 단면도를 나타낸 것이다.
도 6은 상기 실시예에 따른 상기 낸드형 비휘발성 반도체 메모리 소자의 길이방향 단면도를 나타낸 것이다.
도 7은 상기 실시예에 따른 상기 낸드형 비휘발성 반도체 메모리 소자의 길이방향 단면도를 나타낸 것이다.
도 8은 상기 실시예에 따른 상기 낸드형 비휘발성 반도체 메모리 소자를 제조하는 방법의 일 단계를 나타내는 단면도이다.
도 9는 상기 실시예에 따른 상기 낸드형 비휘발성 반도체 메모리 소자를 제조하는 방법의 일 단계를 나타내는 단면도이다.
도 10은 도 8 직후를 나타낸 단면도이다.
도 11은 도 9 직후를 나타낸 단면도이다.
도 12는 도 10 직후를 나타낸 단면도이다.
도 13은 도 11 직후를 나타낸 단면도이다.
도 14는 도 12 직후를 나타낸 단면도이다.
도 15는 도 13 직후를 나타낸 단면도이다.
도 16은 도 14 직후를 나타낸 단면도이다.
도 17은 도 15 직후를 나타낸 단면도이다.
도 18은 도 16 직후를 나타낸 단면도이다.
도 19는 도 17 직후를 나타낸 단면도이다.
도 20은 도 18 직후를 나타낸 단면도이다.
도 21은 도 19 직후를 나타낸 단면도이다.
도 22는 도 20 직후를 나타낸 단면도이다.
도 23은 도 21 직후를 나타낸 단면도이다.
도 24는 도 22 직후를 나타낸 단면도이다.
도 25는 도 23 직후를 나타낸 단면도이다.
도 26은 도 24 직후를 나타낸 단면도이다.
도 27은 도 25 직후를 나타낸 단면도이다.
도 28은 도 26 직후를 나타낸 단면도이다.
도 29는 도 27 직후를 나타낸 단면도이다.
도 30은 비교 실시예에 따른 낸드형 비휘발성 반도체 메모리 소자의 상부 표 면을 나타낸 도면이다.
도 31은 상기 비교 실시예에 따른 낸드형 비휘발성 반도체 메모리 소자의 길이방향 단면도이다.
도 32는 비교 실시예에 따른 낸드형 비휘발성 반도체 메모리 소자의 상부 표면을 나타낸 도면이다.
도 33은 비교 실시예에 따른 낸드형 비휘발성 반도체 메모리 소자의 상부 표면을 나타낸 도면이다.
도 34는 주변 트랜지스터의 개략적 구조를 나타낸 도면이다.
도 35는 상기 비교 실시예에 따른 낸드형 비휘발성 반도체 메모리 소자의 길이방향 단면도이다.
도 36은 변경된 실시예에 따른 낸드형 비휘발성 반도체 메모리 소자의 길이방향 단면도이다.
Claims (26)
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- 낸드형 비휘발성 반도체 메모리 소자로서,반도체 기판;칼럼 방향을 따라 상기 반도체 기판상에 서로로부터 미리 정해진 거리만큼 간격을 두고 떨어지게 스트립 형태로 형성된 복수의 소자 격리 절연 필름들;상기 반도체 기판상에서 상기 소자 격리 절연 필름들 사이에 스트립 형태로 상기 칼럼 방향을 따라 형성된 제1 절연 필름;서로로부터 미리 정해진 거리만큼 간격을 두고 떨어지게 상기 제1 절연 필름상에 형성된 복수의 플로팅 게이트들;상기 칼럼 방향에 수직인 로 방향을 따라 상기 플로팅 게이트 상에 상기 소자 격리 절연 필름들을 걸치기 위해 서로로부터 미리 정해진 거리만큼 간격을 두고 떨어지게 형성된 복수의 제2 절연 필름들;상기 로 방향을 따라 스트립의 형태로 상기 제2 절연 필름상에 형성된 컨트롤 게이트; 및상기 컨트롤 게이트의 상부 표면 및 측면들과 컨택하고 있는 컨택 플러그를 포함하며,상기 컨택 플러그 아래의 플로팅 게이트는 상기 칼럼 방향으로 상기 컨트롤 게이트의 길이보다 더 큰 상기 칼럼 방향으로의 길이를 가지며,상기 컨택 플러그의 하부 표면은 상기 플로팅 게이트의 상부 표면과 컨택하고,두 인접한 컨트롤 게이트들은 상기 로 방향으로 다른 길이를 갖는 것을 특징으로 하는 것을 특징으로 하는 낸드형 비휘발성 반도체 메모리 소자.
- 낸드형 비휘발성 반도체 메모리 소자로서,반도체 기판;칼럼 방향을 따라 상기 반도체 기판상에 서로로부터 미리 정해진 거리만큼 간격을 두고 떨어지게 스트립 형태로 형성된 복수의 소자 격리 절연 필름들;상기 반도체 기판상에서 상기 소자 격리 절연 필름들 사이에 스트립 형태로 상기 칼럼 방향을 따라 형성된 제1 절연 필름;서로로부터 미리 정해진 거리만큼 간격을 두고 떨어지게 상기 제1 절연 필름상에 형성된 복수의 플로팅 게이트들;상기 칼럼 방향에 수직인 로 방향을 따라 상기 플로팅 게이트 상에 상기 소자 격리 절연 필름들을 걸치기 위해 서로로부터 미리 정해진 거리만큼 간격을 두고 떨어지게 형성된 복수의 제2 절연 필름들;상기 로 방향을 따라 스트립의 형태로 상기 제2 절연 필름상에 형성된 컨트롤 게이트;상기 컨트롤 게이트의 상부 표면 및 측면들과 컨택하고 있는 컨택 플러그;및상기 컨트롤 게이트로부터 연장된 선상에서 상기 로 방향을 따라 스트립 형태로 형성된 더미 워드 라인을 포함하며,상기 컨택 플러그 아래의 플로팅 게이트는 상기 칼럼 방향으로 상기 컨트롤 게이트의 길이보다 더 큰 상기 칼럼 방향으로의 길이를 가지며,상기 컨택 플러그의 하부 표면은 상기 플로팅 게이트의 상부 표면과 컨택하는 것을 특징으로 하는 낸드형 비휘발성 반도체 메모리 소자.
- 제6항 또는 제7항에 있어서,상기 컨택 플러그는 상기 로 방향으로의 상기 플로팅 게이트의 길이보다 더 짧은 로 방향으로의 길이를 갖는 것을 특징으로 하는 낸드형 비휘발성 반도체 메모리 소자.
- 제6항 또는 제7항에 있어서,상기 컨택 플러그 아래의 상기 제1 절연 필름은 주변 회로 내의 고내압 트랜지스터의 게이트 절연 필름의 두께와 동일한 필름 두께를 갖는 것을 특징으로 하는 낸드형 비휘발성 반도체 메모리 소자.
- 제8항에 있어서,상기 컨택 플러그 아래의 상기 제1 절연 필름은 주변 회로 내의 고내압 트랜지스터의 게이트 절연 필름의 두께와 동일한 필름 두께를 갖는 것을 특징으로 하는 낸드형 비휘발성 반도체 메모리 소자.
- 제6항 또는 제7항에 있어서,상기 컨택 플러그의 측면들을 덮도록 형성된 층간 절연 필름을 더 포함하는 것을 특징으로 하는 낸드형 비휘발성 반도체 메모리 소자.
- 제6항 또는 제7항에 있어서,상기 플로팅 게이트는 폴리실리콘 필름인 것을 특징으로 하는 낸드형 비휘발성 반도체 메모리 소자.
- 낸드형 비휘발성 반도체 메모리 소자를 제조하는 방법으로서,반도체 기판상에 제1 절연 필름을 형성하는 단계;상기 제1 절연 필름상에 제1 전극층을 형성하는 단계;제1 방향을 따라 상기 제1 전극층, 상기 제1 절연 필름 및 상기 반도체 기판을 에칭함에 의해 서로로부터 미리 정해진 거리만큼 간격을 두고 떨어진 홈들을 형성하는 단계;상기 홈들이 채워지도록 소자 격리 절연 필름들을 형성하는 단계;상기 제1 전극층 및 상기 소자 격리 절연 필름상에 제2 절연 필름을 형성하는 단계;상기 제2 절연 필름상에 제2 전극층을 형성하는 단계;상기 제2 전극층상에 제3 절연 필름을 형성하는 단계;상기 제1 방향에 수직인 제2 방향을 따라 상기 제3 절연 필름, 상기 제2 전극층 및 상기 제2 절연 필름을 에칭함에 의해 서로로부터 미리 정해진 거리만큼 간격을 두고 떨어지게 워드 라인들을 형성하는 단계로서, 두 인접한 워드 라인들은 상기 제2 방향으로 다른 길이를 갖는 단계;미리 정해진 영역 내에 상기 제1 전극층 및 상기 워드 라인 상에 레지스트를 형성하는 단계;상기 레지스트 및 상기 제3 절연 필름을 마스크로서 이용하여 상기 제1 전극층을 에칭하는 단계;상기 레지스트를 제거하는 단계;상기 워드 라인들 사이에 제4 절연 필름을 형성하는 단계;상기 미리 정해진 영역 내에 상기 워드 라인, 상기 제4 절연 필름, 및 상기 제1 전극층 상에 제5 절연 필름을 형성하는 단계;상기 제5 절연 필름상에 층간 절연 필름을 형성하는 단계;상기 미리 정해진 영역 내의 상기 제2 전극층의 상부 표면 및 상기 제1 전극층의 상부 표면이 노출되도록, 상기 층간 절연 필름, 상기 제5 절연 필름, 상기 제3 절연 필름, 상기 제2 전극층 및 상기 제2 절연 필름을 에칭함에 의해 컨택 홀을 만드는 단계; 및상기 컨택 홀 내에 컨택 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 낸드형 비휘발성 반도체 메모리 소자를 제조하는 방법.
- 낸드형 비휘발성 반도체 메모리 소자를 제조하는 방법으로서,반도체 기판상에 제1 절연 필름을 형성하는 단계;상기 제1 절연 필름상에 제1 전극층을 형성하는 단계;제1 방향을 따라 상기 제1 전극층, 상기 제1 절연 필름 및 상기 반도체 기판을 에칭함에 의해 서로로부터 미리 정해진 거리만큼 간격을 두고 떨어진 홈들을 형성하는 단계;상기 홈들이 채워지도록 소자 격리 절연 필름들을 형성하는 단계;상기 제1 전극층 및 상기 소자 격리 절연 필름상에 제2 절연 필름을 형성하는 단계;상기 제2 절연 필름상에 제2 전극층을 형성하는 단계;상기 제2 전극층상에 제3 절연 필름을 형성하는 단계;워드 라인들과 더미 워드 라인들을 형성하는 단계로서, 상기 워드 라인들은 상기 제1 방향에 수직인 제2 방향을 따라 상기 제3 절연 필름, 상기 제2 전극층 및 상기 제2 절연 필름을 에칭함에 의해 서로로부터 미리 정해진 거리만큼 간격을 두고 떨어지고, 상기 더미 워드 라인들은 상기 워드 라인들로부터 연장된 선상에서 상기 제2 방향을 따라 스트립 형태로 형성되는 단계;미리 정해진 영역 내에 상기 제1 전극층 및 상기 워드 라인 상에 레지스트를 형성하는 단계;상기 레지스트 및 상기 제3 절연 필름을 마스크로서 이용하여 상기 제1 전극층을 에칭하는 단계;상기 레지스트를 제거하는 단계;상기 워드 라인들 사이에 제4 절연 필름을 형성하는 단계;상기 미리 정해진 영역 내에 상기 워드 라인, 상기 제4 절연 필름, 및 상기 제1 전극층 상에 제5 절연 필름을 형성하는 단계;상기 제5 절연 필름상에 층간 절연 필름을 형성하는 단계;상기 미리 정해진 영역 내의 상기 제2 전극층의 상부 표면 및 상기 제1 전극층의 상부 표면이 노출되도록, 상기 층간 절연 필름, 상기 제5 절연 필름, 상기 제3 절연 필름, 상기 제2 전극층 및 상기 제2 절연 필름을 에칭함에 의해 컨택 홀을 만드는 단계; 및상기 컨택 홀 내에 컨택 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 낸드형 비휘발성 반도체 메모리 소자를 제조하는 방법.
- 제13 또는 제14항에 있어서,상기 컨택 홀은, 동일한 에칭 조건 하에서, 주변 회로 내의 상기 반도체 기판의 표면을 노출하는 컨택 홀과 함께 동시에 만들어지는 것을 특징으로 하는 낸드형 비휘발성 반도체 메모리 소자를 제조하는 방법.
- 낸드형 비휘발성 반도체 메모리 소자로서,반도체 기판;칼럼 방향을 따라 상기 반도체 기판 상에 서로로부터 미리 정해진 제1 거리만큼 간격을 두고 떨어지게 스트립 형태로 형성된 복수의 제1 소자 격리 절연 필름들;칼럼 방향을 따라 상기 반도체 기판 상에 상기 복수의 제1 소자 격리 절연 필름들 다음에 위치하고, 서로로부터 미리 정해진 제2 거리만큼 간격을 두고 떨어지게 스트립 형태로 형성된 복수의 제2 소자 격리 절연 필름들;상기 반도체 기판 상에서 상기 제1 소자 격리 절연 필름들 사이에 스트립 형태로 상기 칼럼 방향을 따라 형성된 제1 절연 필름;상기 반도체 기판 상에서 상기 제2 소자 격리 절연 필름들 사이에 스트립 형태로 상기 칼럼 방향을 따라 형성된 제2 절연 필름;서로로부터 미리 정해진 제3 거리만큼 간격을 두고 떨어지게 상기 제1 및 제2 절연 필름들 상에 형성된 복수의 플로팅 게이트들;상기 칼럼 방향에 수직인 로 방향을 따라 상기 플로팅 게이트들 상에 상기 제1 및 제2 소자 격리 필름들을 걸치기 위해 서로로부터 미리 정해진 제4 거리만큼 간격을 두고 떨어지게 형성된 복수의 제3 절연 필름들;상기 로 방향을 따라 스트립의 형태로 상기 제3 절연 필름 상에 형성된 복수의 컨트롤 게이트들; 및제2 절연 필름 위의 상기 컨트롤 게이트 상부 표면 및 측면들과 직접 컨택하고 있는 컨택 플러그를 포함하며,상기 컨택 플러그 아래의 플로팅 게이트는 상기 칼럼 방향으로 상기 컨트롤 게이트의 길이보다 더 큰 상기 칼럼 방향으로의 길이를 가지며,상기 컨택 플러그의 하부 표면은 상기 플로팅 게이트의 상부 표면과 직접 컨택하고,두 인접한 컨트롤 게이트들은 상기 로 방향으로 다른 길이를 갖는 것을 특징으로 하는 낸드형 비휘발성 반도체 메모리 소자.
- 낸드형 비휘발성 반도체 메모리 소자로서,반도체 기판;칼럼 방향을 따라 상기 반도체 기판 상에 서로로부터 미리 정해진 제1 거리만큼 간격을 두고 떨어지게 스트립 형태로 형성된 복수의 제1 소자 격리 절연 필름들;칼럼 방향을 따라 상기 반도체 기판 상에 상기 복수의 제1 소자 격리 절연 필름들 다음에 위치하고, 서로로부터 미리 정해진 제2 거리만큼 간격을 두고 떨어지게 스트립 형태로 형성된 복수의 제2 소자 격리 절연 필름들;상기 반도체 기판 상에서 상기 제1 소자 격리 절연 필름들 사이에 스트립 형태로 상기 칼럼 방향을 따라 형성된 제1 절연 필름;상기 반도체 기판 상에서 상기 제2 소자 격리 절연 필름들 사이에 스트립 형태로 상기 칼럼 방향을 따라 형성된 제2 절연 필름;서로로부터 미리 정해진 제3 거리만큼 간격을 두고 떨어지게 상기 제1 및 제2 절연 필름들 상에 형성된 복수의 플로팅 게이트들;상기 칼럼 방향에 수직인 로 방향을 따라 상기 플로팅 게이트들 상에 상기 제1 및 제2 소자 격리 필름들을 걸치기 위해 서로로부터 미리 정해진 제4 거리만큼 간격을 두고 떨어지게 형성된 복수의 제3 절연 필름들;상기 로 방향을 따라 스트립의 형태로 상기 제3 절연 필름 상에 형성된 복수의 컨트롤 게이트들;제2 절연 필름 위의 상기 컨트롤 게이트 상부 표면 및 측면들과 직접 컨택하고 있는 컨택 플러그; 및상기 컨트롤 게이트로부터 연장된 선상에서 상기 로 방향을 따라 스트립 형태로 형성된 더미 워드 라인;을 포함하며,상기 컨택 플러그 아래의 플로팅 게이트는 상기 칼럼 방향으로 상기 컨트롤 게이트의 길이보다 더 큰 상기 칼럼 방향으로의 길이를 가지며,상기 컨택 플러그의 하부 표면은 상기 플로팅 게이트의 상부 표면과 직접 컨택하는 것을 특징으로 하는 낸드형 비휘발성 반도체 메모리 소자.
- 제16항 또는 제17항에 있어서,상기 컨택 플러그는 상기 로 방향으로의 상기 플로팅 게이트의 길이보다 더 짧은 로 방향으로의 길이를 갖는 것을 특징으로 하는 낸드형 비휘발성 반도체 메모리 소자.
- 제16항 또는 제17항에 있어서,상기 컨택 플러그 아래의 상기 제2 절연 필름은 주변 회로 내의 고내압 트랜지스터의 게이트 절연 필름의 두께와 동일한 필름 두께를 갖는 것을 특징으로 하는 낸드형 비휘발성 반도체 메모리 소자.
- 제18항에 있어서,상기 컨택 플러그 아래의 상기 제2 절연 필름은 주변 회로 내의 고내압 트랜지스터의 게이트 절연 필름의 두께와 동일한 필름 두께를 갖는 것을 특징으로 하는 낸드형 비휘발성 반도체 메모리 소자.
- 제16항 또는 제17항에 있어서,상기 컨택 플러그의 측면들을 덮도록 형성된 층간 절연 필름을 더 포함하는 것을 특징으로 하는 낸드형 비휘발성 반도체 메모리 소자.
- 제16항 또는 제17항에 있어서,상기 제2 거리가 상기 제1 거리보다 더 큰 것을 특징으로 하는 낸드형 비휘발성 반도체 메모리 소자.
- 제16항 또는 제17항에 있어서,제2 소자 격리 절연 필름들 사이의 간격은 제1 소자 격리 절연 필름들 사이의 간격보다 더 큰 것을 특징으로 하는 낸드형 비휘발성 반도체 메모리 소자.
- 제16항 또는 제17항에 있어서,상기 컨택 플러그가 상기 컨트롤 게이트의 단부에 위치하는 것을 특징으로 하는 낸드형 비휘발성 반도체 메모리 소자.
- 제16항 또는 제17항에 있어서,상기 칼럼 방향으로 컨택 플러그 아래의 플로팅 게이트의 폭은 상기 칼럼 방향으로 제1 절연 필름 위의 플로팅 게이트의 폭보다 더 큰 것을 특징으로 하는 낸드형 비휘발성 반도체 메모리 소자.
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