KR20090122684A - 플래시 소자의 형성 방법 - Google Patents

플래시 소자의 형성 방법 Download PDF

Info

Publication number
KR20090122684A
KR20090122684A KR1020080048621A KR20080048621A KR20090122684A KR 20090122684 A KR20090122684 A KR 20090122684A KR 1020080048621 A KR1020080048621 A KR 1020080048621A KR 20080048621 A KR20080048621 A KR 20080048621A KR 20090122684 A KR20090122684 A KR 20090122684A
Authority
KR
South Korea
Prior art keywords
drain
odd
forming
contact plug
drain contact
Prior art date
Application number
KR1020080048621A
Other languages
English (en)
Inventor
권현율
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080048621A priority Critical patent/KR20090122684A/ko
Publication of KR20090122684A publication Critical patent/KR20090122684A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은, 드레인 셀렉트 라인들 및 소스 셀렉트 라인들이 형성된 반도체 기판이 제공되는 단계, 드레인 셀렉트 라인들이 덮이도록 반도체 기판 상에 제1 층간 절연막을 형성하는 단계, 드레인 셀렉트 라인들의 사이에 이븐(even) 드레인 콘택 플러그 및 오드(odd) 드레인 콘택 플러그를 형성하는 단계, 이븐 및 오드 드레인 콘택 플러그들과 제1 층간 절연막의 상부에 제2 층간 절연막을 형성하는 단계, 이븐 드레인 콘택 플러그의 일측이 드러나도록 제2 층간 절연막에 이븐 콘택홀을 형성하는 단계, 오드 드레인 콘택 플러그의 타측이 드러나도록 제2 층간 절연막에 오드 콘택홀을 형성하는 단계, 이븐 및 오드 콘택홀의 내부를 도전막으로 채우는 단계를 포함하는 플래시 소자의 형성 방법으로 이루어진다.
드레인 콘택홀, 드레인 콘택 플러그, 더블 패터닝, 소스 콘택 플러그

Description

플래시 소자의 형성 방법{Method of forming flash memory device}
본 발명은 플래시 소자의 형성 방법에 관한 것으로, 특히 더블 패터닝 방법으로 드레인 콘택 플러그를 형성하는 플래시 소자의 형성 방법에 관한 것이다.
플래시 소자는 소자 분리영역으로 구분되는 다수개의 스트링(string)들을 포함한다. 각각의 스트링에는 드레인 셀렉트 라인(drain select line; DSL), 워드라인(wordline; WL) 및 소스 셀렉트 라인(source select line; SSL)이 형성된다.
특히, 드레인 셀렉트 라인(DSL)은 이웃하는 다른 드레인 셀렉트 라인(DSL)과 서로 평행하게 형성되며, 드레인 셀렉트 라인 사이에는 드레인 콘택 플러그(drain contact plug; DCP)가 형성된다. 또한, 각각의 드레인 콘택 플러그들은 콘택 플러그를 통하여 상부배선과 전기적으로 연결된다.
한편, 플래시 소자의 집적도가 증가함에 따라 스트링 및 게이트 라인들의 폭이 좁아지게 되었고, 이로 인해 플래시 소자의 제조 공정 중에서도 특히 패터닝(patterning) 공정이 점차 어려워 지게 되었다. 이는, 패터닝 공정 시에는 광원 을 사용하는 노광 공정을 실시하는데, 이때 광원의 해상도 한계로 인하여 좁은 폭의 패턴을 형성하기가 어려워 지기 때문이다.
상술한 바와 같이, 플래시 소자에서 패턴 불량이 발생하게 되면 이웃하는 게이트 라인 간에 브릿지(bridge) 현상이 발생할 수도 있으며, 이는 플래시 소자의 신뢰도를 저하시키는 요소가 될 수 있다.
본 발명이 해결하고자 하는 과제는, 이븐(even) 드레인 콘택 플러그와 오드(odd) 드레인 콘택 플러그를 각각 형성하고, 이븐 및 오드 드레인 플러그의 상부에 형성하는 콘택 플러그도 이븐 콘택 플러그과 오드 콘택 플러그를 각각 다른 공정으로 형성한다. 이때, 이웃하는 이븐 및 오드 콘택 플러그은 각각의 간격을 확보하기 위하여 이븐 및 오드 콘택 플러그의 서로 다른 모서리 영역 상에 형성한다.
본 발명에 따른 플래시 소자의 형성 방법은, 드레인 셀렉트 라인들 및 소스 셀렉트 라인들이 형성된 반도체 기판이 제공된다. 드레인 셀렉트 라인들이 덮이도록 상기 반도체 기판 상에 제1 층간 절연막을 형성한다. 드레인 셀렉트 라인들의 사이에 이븐(even) 드레인 콘택 플러그 및 오드(odd) 드레인 콘택 플러그를 형성한다. 이븐 및 오드 드레인 콘택 플러그들과 제1 층간 절연막의 상부에 제2 층간 절연막을 형성한다. 이븐 드레인 콘택 플러그의 일측이 드러나도록 제2 층간 절연막에 이븐 콘택홀을 형성한다. 오드 드레인 콘택 플러그의 타측이 드러나도록 제2 층간 절연막에 오드 콘택홀을 형성한다. 이븐 및 오드 콘택홀의 내부를 도전막으로 채우는 단계를 포함하는 플래시 소자의 형성 방법으로 이루어진다.
드레인 셀렉트 라인들은 두 개의 게이트 라인들이 서로 평행하게 형성되며, 이븐(evne) 드레인 콘택 플러그를 형성한 후에 오드(odd) 드레인 콘택 플러그를 형 성하거나, 오드 드레인 콘택 플러그를 형성한 후에 이븐 드레인 콘택 플러그를 형성한다.
이븐 드레인 콘택 플러그 또는 오드 드레인 콘택 플러그를 형성하는 공정 시, 상기 소스 셀렉트 라인들의 사이에 소스 콘택 플러그(source contact plug)를 동시에 형성한다.
이븐 드레인 콘택 플러그 및 오드 드레인 콘택 플러그 각각은 반도체 기판의 접합영역과 전기적으로 연결된다.
이븐 콘택홀은 이븐 드레인 콘택 플러그의 양 끝단 중에서 일측의 상부가 드러나도록 형성하며, 오드 콘택홀은 오드 드레인 콘택 플러그의 양 끝단 중에서 일측과 다른 영역인 타측의 상부가 드러나도록 형성한다.
이븐 및 오드 드레인 콘택 플러그의 상부는 드레인 셀렉트 라인들의 상부에서 패드(pad) 형태로 형성된다.
패드 형태의 폭은 활성영역의 폭과 동일하고, 길이는 드레인 셀렉트 라인들의 양 끝단 간의 길이와 동일하게 형성한다.
드레인 셀렉트 라인들 및 소스 셀렉트 라인들 각각은 게이트 절연막, 플로팅 게이트, 유전체막, 콘트롤 게이트 및 게이트 절연막을 적층하여 형성한다.
드레인 셀렉트 라인들 및 소스 셀렉트 라인들의 사이에 스페이서를 형성하는 단계를 더 포함한다.
본 발명은, 이븐(even) 드레인 콘택 플러그와 오드(odd) 드레인 콘택 플러그를 각각 다른 공정으로 형성하고, 이븐 및 오드 드레인 플러그의 상부에 형성하는 콘택 플러그도 이븐 콘택 플러그과 오드 콘택 플러그를 각각 다른 공정으로 형성한다. 이때, 이웃하는 이븐 및 오드 콘택 플러그은 각각의 간격을 확보하기 위하여 이븐 및 오드 콘택 플러그의 서로 다른 모서리 영역 상에 형성한다. 이로써, 플래시 소자의 브릿지(bridge) 발생을 억제할 수 있으며, 노광 장비의 교체 없이 좁은 간격의 콘택 플러그들을 형성할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1l은 본 발명에 따른 플래시 소자의 형성 방법을 설명하기 위한 단면도이고, 도 2a 내지 도 2l은 본 발명에 따른 플래시 소자의 형성 방법을 설명하기 위한 평면도이다.
도 1a 및 도 2a를 참조하면, 반도체 기판(100)의 상부에 드레인 셀렉트 라인(drain select line; DSL), 워드라인(wordline; WL) 및 소스 셀렉트 라인(source select line; SSL)을 형성한다. 이 중에서, 워드라인(WL)의 개수는 플래시 소자에 따라 조절할 수 있으며, 드레인 셀렉트 라인(DSL), 워드라인(WL) 및 소스 셀렉트 라인(SSL)을 묶어서 게이트 라인(gate line; GL)이라 칭하도록 한다.
구체적으로 설명하면, 게이트 라인(GL)은 게이트 절연막(102), 플로팅 게이트(104), 유전체막(106), 콘트롤 게이트(108) 및 게이트 마스크 패턴(110)의 적층구조로 형성할 수 있다. 게이트 절연막(102)은 산화막으로 형성할 수 있으며, 플로팅 게이트(104) 및 콘트롤 게이트(108)는 도전막(예컨대, 폴리실리콘막)으로 형성할 수 있다. 유전체막(106)은 산화막, 질화막 및 산화막의 적층형 구조로 형성할 수 있다. 이때, 드레인 셀렉트 라인(DSL) 및 소스 셀렉트 라인(SSL)에 형성된 유전체막(106)의 일부를 식각하여 플로팅 게이트(104)와 콘트롤 게이트(108)가 전기적으로 연결되도록 하는 것이 바람직하다. 또한, 게이트 라인(GL)의 전기적 특성을 향상시키기 위하여 콘트롤 게이트(108)와 게이트 마스크 패턴(110)의 사이에 금속막(미도시; 예컨대 텅스텐막)을 더 형성할 수도 있다. 각각의 게이트 라인(GL)이 전기적으로 연결될 수 있도록 게이트 라인(GL) 사이의 반도체 기판(100)에는 접합영역(junction; 100a)을 형성한다. 게이트 라인(GL)의 측벽에는 스페이서(112)를 형성하는데, 이웃하는 드레인 셀렉트 라인(DSL) 사이와 소스 셀렉트 라인(SSL) 사이의 간격은 워드라인(WL) 간의 간격보다 넓기 때문에 스페이서(112)의 사이로 접합영역(100a)이 노출된다. 또한, 후속 콘택 홀(contact hole; CH) 형성 공정을 위하여 스페이서(112), 게이트 라인(GL) 및 노출된 반도체 기판(100)의 표면을 따라 식각 정지막(114)을 형성하는 것이 바람직하다.
이때, 평면도에서는 설명의 이해를 돕기 위하여 드레인 셀렉트 라인(DSL), 워드라인(WL) 및 소스 셀렉트 라인(SSL)만을 도시하였다.
도 1b 및 도 2b를 참조하면, 식각 정지막(114)의 상부에 제1 층간 절연막(116)을 형성한다. 제1 층간 절연막(116)은 산화막으로 형성할 수 있으며, 게이트 라인(GL)이 충분히 덮일 수 있는 두께로 형성한다.
도 1c 및 도 2c를 참조하면, 제1 층간 절연막(116)의 상부에 제1 드레인 콘택 홀(1Hd) 및 제1 소스 콘택 홀(1Hs)을 형성하기 위한 제1 하드 마스크 패턴(118)을 형성한다. 이어서, 제1 하드 마스크 패턴(118)에 따라 노출된 제1 층간 절연막(116) 및 식각 정지막(114)을 제거하여 접합영역(100a)을 드러내기 위한 식각 공정을 실시한다.
드레인 콘택 영역을 서로 교호적으로 위치하는 이븐(even) 영역과 오드(odd) 영역으로 구분할 경우, 제1 드레인 콘택홀(1Hd)은 이븐 영역에 형성할 수 있다. 이처럼, 제1 드레인 콘택홀(1Hd)들을 이븐 영역에 형성하면 오드 영역만큼의 간격 마진(margin)을 확보할 수 있으므로 노광 공정 및 패터닝 공정을 용이하게 수행할 수 있다.
제1 드레인 콘택홀(1Hd) 및 제1 소스 콘택홀(1Hs)을 형성한 후에, 노출된 접합영역(100a)의 전기적 특성을 향상시키기 위한 이온주입 공정을 더 실시할 수도 있다.
도 1d 및 도 2d를 참조하면, 제1 드레인 콘택홀(도 2c의 1Hd) 및 제1 소스 콘택홀(도 2c의 1Hs)의 내부를 제1 도전막(120)으로 채운다. 제1 도전막(120)은 폴리실리콘막 또는 금속막(예컨대, 텅스텐)으로 형성할 수 있다. 이어서, 제1 층간 절연막(116)이 드러나도록 평탄화 공정(예컨대, CMP)을 실시한다.
이로써, 제1 드레인 콘택홀(도 2c의 1Hd)에 채워진 제1 도전막(120)은 이븐(even) 드레인 콘택 플러그(drain contact plug; DCP)가 되며, 제1 소스 콘택홀(도 2c의 1Hs)에 채워진 제1 도전막(120)은 소스 콘택 플러그(source contact plug; SCP)가 된다.
도 1e 및 도 2e를 참조하면, 제1 도전막(120) 및 제1 층간 절연막(116)의 상부에 제2 드레인 콘택홀(2Hd)을 형성하기 위한 제2 하드 마스크 패턴(122)을 형성한다. 제2 하드 마스크 패턴(122)에 따라 식각 공정을 실시하여 노출된 제1 층간 절연막(116) 및 식각 정지막(114)을 제거한다. 이로써, 제2 드레인 콘택홀(2Hd)을 형성할 수 있다. 제2 드레인 콘택홀(2Hd)은 오드(odd) 영역에 형성하는 것이 바람직하다. 또한, 제2 드레인 콘택홀(2Hd)을 형성하는 공정 시, 주변회로 영역(peri region)에 형성된 트랜지스터의 상부에 게이트 콘택홀(gate contact hole)을 동시에 형성할 수 있다.
제2 드레인 콘택홀(2Hd)을 형성한 후에, 노출된 접합영역(100a)의 전기적 특성을 향상시키기 위하여 이온주입 공정을 더 실시할 수도 있다.
도 1f 및 도 2f를 참조하면, 제2 드레인 콘택홀(도 2e의 2Hd)의 내부를 제2 도전막(124)으로 채워 드레인 콘택 플러그(DCP)를 형성한다. 제2 도전막(124)은 폴리실리콘막 또는 금속막(예컨대, 텅스텐)으로 형성할 수 있다. 이어서, 제1 층간 절연막(116) 및 제1 도전막(120)이 노출되도록 평탄화 공정을 실시한다.
이로써, 드레인 영역에 드레인 콘택 플러그들을 형성할 수 있다. 특히, 드레 인 콘택 플러그들의 상부에 패드(pad) 형태로 넓게 형성되기 때문에 후속 형성할 콘택홀을 형성할 시에 정렬 마진을 확보할 수 있다.
도 1g 및 도 2g를 참조하면, 제1 도전막(120), 제2 도전막(124) 및 제1 층간 절연막(116)의 상부에 제2 소스 콘택홀(2Hs)을 형성하기 위한 제3 하드 마스크 패턴(126)을 형성한다. 제3 하드 마스크 패턴(126)의 개구부는 제1 소스 콘택홀(1Hs)의 폭보다 넓게 형성하는 것이 바람직하며, 평행하게 배열된 소스 셀렉트 라인(SSL) 간의 폭보다는 좁게 형성하는 것이 바람직하다.
제3 하드 마스크 패턴(126)에 따라 노출된 제1 층간 절연막(116) 및 제1 도전막(120)의 일부를 제거하여 제2 소스 콘택홀(2Hs)을 형성한다. 제2 소스 콘택홀(2Hs)은 식각 정지막(114)이 드러나지 않는 깊이로 형성하는 것이 바람직하다.
도 1h 및 도 2h를 참조하면, 제2 소스 콘택홀(2Hs)의 내부를 제3 도전막(128)으로 채운다. 제3 도전막(128)은 금속막으로 형성하는 것이 바람직하다. 이어서, 제1 층간 절연막(116) 및 제2 도전막(124)이 노출되도록 평탄화 공정을 실시한다. 이로써, 제1 도전막(120) 및 제3 도전막(128)이 적층된 소스 콘택 플러그(SCP)를 형성할 수 있다. 이때, 제2 소스 콘택홀(2Hs)의 폭이 제1 소스 콘택홀(1Hs)의 폭보다 넓기 때문에 소스 콘택 플러그(SCP)의 면적을 증가시킬 수가 있으므로 저항을 감소시킬 수 있다.
도 1i 및 도 2i를 참조하면, 제1 도전막(120), 제2 도전막(124), 제3 도전막(128) 및 제1 층간 절연막(116)의 상부에 제2 층간 절연막(130)을 형성한다. 제2 층간 절연막(130)은 산화막으로 형성할 수 있다.
이어서, 제2 층간 절연막(130)에 더블 패터닝(double patterning) 공정으로 콘택홀을 형성한다. 구체적으로 설명하면 다음과 같다.
제2 층간 절연막(130)의 상부에 이븐 영역의 콘택홀을 형성하기 위한 제4 하드 마스크 패턴(132)을 형성한다. 제4 하드 마스크 패턴(132)에 따라 식각 공정을 실시하여 제2 층간 절연막(130)에 제1 콘택홀(1Hc)을 형성한다. 구체적으로, 제1 콘택홀(1Hc)은 이븐 영역에 형성된 드레인 콘택 플러그(DCP)의 상부에 형성하는 것이 바람직하며, 드레인 콘택 플러그(DCP)의 양 끝단 영역 중 일측에 형성하는 것이 바람직하다.
도 1j 및 도 2j를 참조하면, 제1 콘택홀(1Hc)의 내부를 제4 도전막(134)으로 채운다. 이어서, 제2 층간 절연막(134)이 드러나도록 평탄화 공정을 실시한다. 이로써, 제4 도전막(134)은 이븐 영역 상에 형성된 콘택 플러그가 된다.
도 1k 및 도 2k를 참조하면, 제2 층간 절연막(130) 및 제4 도전막(134)의 상부에 오드 영역의 콘택홀을 형성하기 위한 제5 하드 마스크 패턴(136)을 형성한다. 제5 하드 마스크 패턴(136)에 따라 식각 공정을 실시하여 제2 층간 절연막(130)에 제2 콘택홀(2Hc)을 형성한다. 구체적으로, 제2 콘택홀(2Hc)은 오드 영역에 형성된 드레인 콘택 플러그(DCP)의 상부에 형성하는 것이 바람직하며, 드레인 콘택 플러그(DCP)의 양 단 모서리 중에서도 제4 도전막(134)과 이웃하지 않도록 타측에 형성하는 것이 바람직하다.
도 1l 및 도 2l을 참조하면, 제2 콘택홀(2Hc)의 내부를 제5 도전막(138)으로 채운다. 이어서, 제2 층간 절연막(130) 및 제4 도전막(134)이 드러나도록 평탄화 공정을 실시하여 콘택 플러그를 형성한다.
상술한 바와 같이, 각각의 드레인 콘택 플러그와 전기적으로 연결되는 콘택 플러그들을 대각선 방향으로 서로 다른 영역에 형성함으로써, 콘택 플러그 간의 브릿지(bridge) 발생을 방지할 수 있으며, 플래시 소자의 전기적 특성을 개선할 수 있으므로 신뢰도를 향상시킬 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1l은 본 발명에 따른 플래시 소자의 형성 방법을 설명하기 위한 단면도이다.
도 2a 내지 도 2l은 본 발명에 따른 플래시 소자의 형성 방법을 설명하기 위한 평면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 100a: 접합영역
102 : 게이트 절연막 104 : 플로팅 게이트
106 : 유전체막 108 : 콘트롤 게이트
110 : 게이트 마스크 패턴 112 : 스페이서
114 : 식각 정지막 116 : 제1 층간 절연막
118 : 제1 하드 마스크 패턴 120 : 제1 도전막
122 : 제2 하드 마스크 패턴 124 : 제2 도전막
126 : 제3 하드 마스크 패턴 128 : 제3 도전막
130 : 제2 층간 절연막 132 : 제4 하드 마스크 패턴
134 : 제4 도전막 136 : 제5 하드 마스크 패턴
138 : 제5 도전막

Claims (10)

  1. 드레인 셀렉트 라인들 및 소스 셀렉트 라인들이 형성된 반도체 기판이 제공되는 단계;
    상기 드레인 셀렉트 라인들이 덮이도록 상기 반도체 기판 상에 제1 층간 절연막을 형성하는 단계;
    상기 드레인 셀렉트 라인들의 사이에 이븐(even) 드레인 콘택 플러그 및 오드(odd) 드레인 콘택 플러그를 형성하는 단계;
    상기 이븐 및 오드 드레인 콘택 플러그들과 상기 제1 층간 절연막의 상부에 제2 층간 절연막을 형성하는 단계;
    상기 이븐 드레인 콘택 플러그의 일측이 드러나도록 상기 제2 층간 절연막에 이븐 콘택홀을 형성하는 단계;
    상기 오드 드레인 콘택 플러그의 타측이 드러나도록 상기 제2 층간 절연막에 오드 콘택홀을 형성하는 단계; 및
    상기 이븐 및 오드 콘택홀의 내부를 도전막으로 채우는 단계를 포함하는 플래시 소자의 형성 방법.
  2. 제 1 항에 있어서,
    상기 드레인 셀렉트 라인들은 두 개의 게이트 라인들이 서로 평행하게 형성된 플래시 소자의 형성 방법.
  3. 제 1 항에 있어서,
    상기 이븐(evne) 드레인 콘택 플러그를 형성한 후에 상기 오드(odd) 드레인 콘택 플러그를 형성하거나, 상기 오드 드레인 콘택 플러그를 형성한 후에 상기 이븐 드레인 콘택 플러그를 형성하는 플래시 소자의 형성 방법.
  4. 제 5 항에 있어서,
    상기 이븐 드레인 콘택 플러그 또는 상기 오드 드레인 콘택 플러그를 형성하는 공정 시, 상기 소스 셀렉트 라인들의 사이에 소스 콘택 플러그(source contact plug)를 동시에 형성하는 플래시 소자의 형성 방법.
  5. 제 1 항에 있어서,
    상기 이븐 드레인 콘택 플러그 및 상기 오드 드레인 콘택 플러그 각각은 상기 반도체 기판의 접합영역과 전기적으로 연결되는 플래시 소자의 형성 방법.
  6. 제 1 항에 있어서,
    상기 이븐 콘택홀은 상기 이븐 드레인 콘택 플러그의 양 끝단 중에서 일측의 상부가 드러나도록 형성하며,
    상기 오드 콘택홀은 상기 오드 드레인 콘택 플러그의 양 끝단 중에서 상기 일측과 다른 영역인 타측의 상부가 드러나도록 형성하는 플래시 소자의 형성 방법.
  7. 제 1 항에 있어서,
    상기 이븐 및 오드 드레인 콘택 플러그의 상부는 상기 드레인 셀렉트 라인들의 상부에서 패드(pad) 형태로 형성된 플래시 소자의 형성 방법.
  8. 제 7 항에 있어서,
    상기 패드 형태의 폭은 활성영역의 폭과 동일하고, 길이는 상기 드레인 셀렉트 라인들의 양 끝단 간의 길이와 동일하게 형성하는 플래시 소자의 형성 방법.
  9. 제 1 항에 있어서,
    상기 드레인 셀렉트 라인들 및 상기 소스 셀렉트 라인들 각각은 게이트 절연막, 플로팅 게이트, 유전체막, 콘트롤 게이트 및 게이트 절연막을 적층하여 형성하는 플래시 소자의 형성 방법.
  10. 제 1 항에 있어서,
    상기 드레인 셀렉트 라인들 및 상기 소스 셀렉트 라인들의 사이에 스페이서를 형성하는 단계를 더 포함하는 플래시 소자의 형성 방법.
KR1020080048621A 2008-05-26 2008-05-26 플래시 소자의 형성 방법 KR20090122684A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080048621A KR20090122684A (ko) 2008-05-26 2008-05-26 플래시 소자의 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080048621A KR20090122684A (ko) 2008-05-26 2008-05-26 플래시 소자의 형성 방법

Publications (1)

Publication Number Publication Date
KR20090122684A true KR20090122684A (ko) 2009-12-01

Family

ID=41685134

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080048621A KR20090122684A (ko) 2008-05-26 2008-05-26 플래시 소자의 형성 방법

Country Status (1)

Country Link
KR (1) KR20090122684A (ko)

Similar Documents

Publication Publication Date Title
JP4468408B2 (ja) 半導体記憶装置およびその製造方法
JP4901898B2 (ja) 半導体装置の製造方法
KR100976682B1 (ko) 반도체 메모리 소자 및 그 제조 방법
JP2009010011A (ja) 半導体装置およびその製造方法
US8659095B2 (en) Semiconductor memory device and method of manufacturing the same
KR100996321B1 (ko) 낸드형 비휘발성 반도체 메모리 소자 및 그 제조방법
KR100891329B1 (ko) 반도체 소자 및 그 제조 방법
KR100827509B1 (ko) 반도체 소자의 형성 방법
JP2003023108A (ja) 増加されたアラインメントマージンを有する自己整列コンタクトパッドを具備した集積回路デバイス及びその製造方法
KR101002526B1 (ko) 플래시 메모리 소자 및 그 제조 방법
KR20110001142A (ko) 반도체 소자의 연결 콘택 형성 방법
KR100854860B1 (ko) 메모리 소자의 제조방법
KR100529391B1 (ko) 반도체 메모리 장치 및 그 제조 방법
KR101166613B1 (ko) 불휘발성 메모리 소자 및 그의 제조방법
KR20090122684A (ko) 플래시 소자의 형성 방법
US20080057694A1 (en) Method for manufacturing semiconductor device
JP2008218638A (ja) 半導体装置およびその製造方法
KR101053990B1 (ko) 반도체 소자의 패턴 형성방법
KR20100042925A (ko) 다마신 공정을 이용한 반도체 장치의 제조방법
KR20100076317A (ko) 반도체 소자의 패턴 형성방법
KR20100074670A (ko) 플래시 소자의 형성 방법
KR100744659B1 (ko) 반도체 소자의 비트라인패턴 제조방법
KR20120121174A (ko) 반도체 소자 및 이의 제조 방법
JP2006114550A (ja) 半導体装置およびその製造方法
KR20090052508A (ko) 반도체 메모리 소자 및 이의 형성 방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid