JP2003023108A - 増加されたアラインメントマージンを有する自己整列コンタクトパッドを具備した集積回路デバイス及びその製造方法 - Google Patents
増加されたアラインメントマージンを有する自己整列コンタクトパッドを具備した集積回路デバイス及びその製造方法Info
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- JP2003023108A JP2003023108A JP2002156498A JP2002156498A JP2003023108A JP 2003023108 A JP2003023108 A JP 2003023108A JP 2002156498 A JP2002156498 A JP 2002156498A JP 2002156498 A JP2002156498 A JP 2002156498A JP 2003023108 A JP2003023108 A JP 2003023108A
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 自己整列コンタクトパッドを有する集積回路
デバイス及びその製造方法を提供する。 【解決手段】 半導体基板に縦及び横方向に等間隔に離
隔された多数のアクティブ領域を限定すべく素子分離膜
が形成され、該基板上に一つのアクティブ領域当り２つ
ずつアクティブ領域と交差すべく延びる多数のワードラ
イン構造物が形成され、該構造物の外側のアクティブ領
域にソース領域が形成され、該構造物間のアクティブ領
域にドレーン領域が形成される。該構造物間の領域のう
ちアクティブ領域が形成された行に自己整列コンタクト
パッドが各々形成される。自己整列コンタクトパッドは
ソース領域とコンタクトされる第１自己整列コンタクト
パッドと、ドレーン領域とコンタクトされる第２自己整
列コンタクトパッド及び素子分離膜上に形成される第３
自己整列コンタクトパッドを含む。
デバイス及びその製造方法を提供する。 【解決手段】 半導体基板に縦及び横方向に等間隔に離
隔された多数のアクティブ領域を限定すべく素子分離膜
が形成され、該基板上に一つのアクティブ領域当り２つ
ずつアクティブ領域と交差すべく延びる多数のワードラ
イン構造物が形成され、該構造物の外側のアクティブ領
域にソース領域が形成され、該構造物間のアクティブ領
域にドレーン領域が形成される。該構造物間の領域のう
ちアクティブ領域が形成された行に自己整列コンタクト
パッドが各々形成される。自己整列コンタクトパッドは
ソース領域とコンタクトされる第１自己整列コンタクト
パッドと、ドレーン領域とコンタクトされる第２自己整
列コンタクトパッド及び素子分離膜上に形成される第３
自己整列コンタクトパッドを含む。
Description
【０００１】
【発明の属する技術分野】本発明は集積回路デバイス及
びその製造方法に係り、より具体的には、自己整列コン
タクトパッドを有する集積回路デバイス及びその製造方
法に関する。
びその製造方法に係り、より具体的には、自己整列コン
タクトパッドを有する集積回路デバイス及びその製造方
法に関する。
【０００２】
【従来の技術】近年、集積回路デバイスの高速化及び大
容量化が進むに伴い、集積度が高まりつつある。特に、
メモリ素子の一つであるＤＲＡＭの集積度がギガビット
級以上になるに伴い、デザインルールが０．１８μｍ以
下に下がりつつある。このようにデザインルールが０．
１８μｍ以下に下がれば、水平方向への間隔、例えばデ
バイス間の間隔及び垂直方向、例えば層間を結ぶコンタ
クトホールの直径及び誤整列マージンも共に下がり、コ
ンタクト充填の不良及び誤整列をきたす結果となる。現
在、かかる問題点を補完するために自己整列コンタクト
方式が提案されている。
容量化が進むに伴い、集積度が高まりつつある。特に、
メモリ素子の一つであるＤＲＡＭの集積度がギガビット
級以上になるに伴い、デザインルールが０．１８μｍ以
下に下がりつつある。このようにデザインルールが０．
１８μｍ以下に下がれば、水平方向への間隔、例えばデ
バイス間の間隔及び垂直方向、例えば層間を結ぶコンタ
クトホールの直径及び誤整列マージンも共に下がり、コ
ンタクト充填の不良及び誤整列をきたす結果となる。現
在、かかる問題点を補完するために自己整列コンタクト
方式が提案されている。
【０００３】以下、図１及び図２に基づき、かかる自己
整列コンタクト方式を採用した従来の集積回路デバイス
について説明する。
整列コンタクト方式を採用した従来の集積回路デバイス
について説明する。
【０００４】先ず、半導体基板１０上に公知の方式によ
り素子分離膜１２を形成してアクティブ領域１１を限定
する。この素子分離膜１２により、図面には示されてい
ないが、周辺回路領域及びコア領域も併せて限定され
る。次に、半導体基板１０上にゲート絶縁膜１３、ゲー
ト電極用導電層１４及びキャッピング層１５を順次蒸着
する。次に、キャッピング層１５及びゲート電極用導電
層１４の所定部分をパターニングする。次に、パターニ
ングされずに残留するゲート電極用導電層１４及びキャ
ッピング層１５の両側壁に公知のブランケットエッチン
グ方式によりスペーサ１６を形成してワードライン構造
物１７を形成する。ここで、ワードライン構造物１７
は、図１に示されたように、アクティブ領域１１と交差
すべく図上のＹ方向に延び、各々のワードライン構造物
１７は一定の間隔をおいて配される。さらに、このワー
ドライン構造物１７は一つのアクティブ領域１１につき
２つずつ前記アクティブ領域と交差すべく配される。次
に、ワードライン構造物１７の両側のアクティブ領域１
１にソース及びドレーン用不純物を注入し、ソース領域
１８ａ及びドレーン領域１８ｂを形成する。
り素子分離膜１２を形成してアクティブ領域１１を限定
する。この素子分離膜１２により、図面には示されてい
ないが、周辺回路領域及びコア領域も併せて限定され
る。次に、半導体基板１０上にゲート絶縁膜１３、ゲー
ト電極用導電層１４及びキャッピング層１５を順次蒸着
する。次に、キャッピング層１５及びゲート電極用導電
層１４の所定部分をパターニングする。次に、パターニ
ングされずに残留するゲート電極用導電層１４及びキャ
ッピング層１５の両側壁に公知のブランケットエッチン
グ方式によりスペーサ１６を形成してワードライン構造
物１７を形成する。ここで、ワードライン構造物１７
は、図１に示されたように、アクティブ領域１１と交差
すべく図上のＹ方向に延び、各々のワードライン構造物
１７は一定の間隔をおいて配される。さらに、このワー
ドライン構造物１７は一つのアクティブ領域１１につき
２つずつ前記アクティブ領域と交差すべく配される。次
に、ワードライン構造物１７の両側のアクティブ領域１
１にソース及びドレーン用不純物を注入し、ソース領域
１８ａ及びドレーン領域１８ｂを形成する。
【０００５】次に、半導体基板１０上にエッチストッパ
（図示せず）及び層間絶縁膜１９を順次に積層する。こ
の時、層間絶縁膜１９は、ワードライン構造物１７間が
十分に埋め込まるべく形成される。次に、アクティブ領
域ＡＣのソース及びドレーン領域１８ａ、１８ｂが露出
さるべく層間絶縁膜１９及びエッチストッパをエッチン
グする。次に、露出されたソース及びドレーン領域１８
ａ、１８ｂが十分に埋め込まるべく半導体基板１０上に
導電性を有するポリシリコン膜を蒸着する。この時、好
ましくは、ポリシリコン膜はワードライン構造物１７間
が十分に埋め込まれるほどの厚さに蒸着する。次に、ポ
リシリコン膜をエッチストッパが露出されるまで化学機
械的研磨し、ソース及びドレーン領域１８ａ、１８ｂと
コンタクトされる自己整列コンタクト（Ｓｅｌｆ−Ａｌ
ｉｇｎｅｄ Ｃｏｎｔａｃｔ；以下、ＳＡＣ）２０を形
成する。この時、ドレーン領域１８ｂとコンタクトされ
るプラグ２０ｂは、以降にビットライン（図示せず）が
ワードライン構造物１７と垂直をなしつつアクティブ領
域ＡＣ間２１に配されることを勘案して、アクティブ領
域ＡＣ間２１にその一部が延びる。
（図示せず）及び層間絶縁膜１９を順次に積層する。こ
の時、層間絶縁膜１９は、ワードライン構造物１７間が
十分に埋め込まるべく形成される。次に、アクティブ領
域ＡＣのソース及びドレーン領域１８ａ、１８ｂが露出
さるべく層間絶縁膜１９及びエッチストッパをエッチン
グする。次に、露出されたソース及びドレーン領域１８
ａ、１８ｂが十分に埋め込まるべく半導体基板１０上に
導電性を有するポリシリコン膜を蒸着する。この時、好
ましくは、ポリシリコン膜はワードライン構造物１７間
が十分に埋め込まれるほどの厚さに蒸着する。次に、ポ
リシリコン膜をエッチストッパが露出されるまで化学機
械的研磨し、ソース及びドレーン領域１８ａ、１８ｂと
コンタクトされる自己整列コンタクト（Ｓｅｌｆ−Ａｌ
ｉｇｎｅｄ Ｃｏｎｔａｃｔ；以下、ＳＡＣ）２０を形
成する。この時、ドレーン領域１８ｂとコンタクトされ
るプラグ２０ｂは、以降にビットライン（図示せず）が
ワードライン構造物１７と垂直をなしつつアクティブ領
域ＡＣ間２１に配されることを勘案して、アクティブ領
域ＡＣ間２１にその一部が延びる。
【０００６】次に、図示はしていないが、ドレーン領域
１８ｂとコンタクトされるプラグ２０ｂとはビットライ
ンとコンタクトされ、ソース領域１８ａとコンタクトさ
れるプラグ２０ａとはストレッジノード電極とコンタク
トされる。
１８ｂとコンタクトされるプラグ２０ｂとはビットライ
ンとコンタクトされ、ソース領域１８ａとコンタクトさ
れるプラグ２０ａとはストレッジノード電極とコンタク
トされる。
【０００７】しかしながら、従来の集積回路デバイスは
下記のような問題点を有する。
下記のような問題点を有する。
【０００８】まず、前述したように、ＳＡＣ ２０ａ、
２０ｂを採用するとしても、根本的に集積回路デバイス
の集積度が高くなるために、ＳＡＣ ２０ａ、２０ｂが
形成される領域を正確にオープンし難い。これにより、
隣接するＳＡＣ ２０ａ、２０ｂの間が完全に分離され
ず、ブリッジが生じる。
２０ｂを採用するとしても、根本的に集積回路デバイス
の集積度が高くなるために、ＳＡＣ ２０ａ、２０ｂが
形成される領域を正確にオープンし難い。これにより、
隣接するＳＡＣ ２０ａ、２０ｂの間が完全に分離され
ず、ブリッジが生じる。
【０００９】さらに、現在のＳＡＣ ２０ａ、２０ｂは
図１の３Ｄにて示したように、３次元的に形成される。
このように３次元ＳＡＣ ２０ａ、２０ｂを形成するた
めの３つのディメンジョンを有する。かかる構造のＳＡ
Ｃ ２０ａ、２０ｂを形成するための工程に当たって、
各々のディメンジョンには光が同時に照射されなければ
ならない。しかし、集積回路デバイスのデザインルール
が極めて小さいために、ＳＡＣ ２０ａ、２０ｂの３つ
のディメンジョン（３Ｄ）に光が同時に照射されれば、
特に、３つの面が会うＳＡＣ ２０ａ、２０ｂのエッジ
部分に干渉が多く起こる。また、ＳＡＣ ２０ａ、２０
ｂの３つのディメンジョン（３Ｄ）に３方向に光が照射
されるために、ベストフォーカシングを形成し難い。こ
れにより、ＳＡＣ予定領域を所望の形にオープンし難
い。
図１の３Ｄにて示したように、３次元的に形成される。
このように３次元ＳＡＣ ２０ａ、２０ｂを形成するた
めの３つのディメンジョンを有する。かかる構造のＳＡ
Ｃ ２０ａ、２０ｂを形成するための工程に当たって、
各々のディメンジョンには光が同時に照射されなければ
ならない。しかし、集積回路デバイスのデザインルール
が極めて小さいために、ＳＡＣ ２０ａ、２０ｂの３つ
のディメンジョン（３Ｄ）に光が同時に照射されれば、
特に、３つの面が会うＳＡＣ ２０ａ、２０ｂのエッジ
部分に干渉が多く起こる。また、ＳＡＣ ２０ａ、２０
ｂの３つのディメンジョン（３Ｄ）に３方向に光が照射
されるために、ベストフォーカシングを形成し難い。こ
れにより、ＳＡＣ予定領域を所望の形にオープンし難
い。
【００１０】なおかつ、ソース領域１８ａ及びコンタク
トされるＳＡＣ ２０ａとドレーン領域１８ｂとコンタ
クトされるＳＡＣ ２０ｂとの大きさが異なるために、
ＳＡＣ領域をオープンさせるための層間絶縁膜のエッチ
ング均一度を調節し難い。すなわち、一般に、エッチン
グ工程時にエッチングガスの量はエッチングされる面積
に比例する。しかし、従来の集積回路デバイスはソース
領域１８ａとコンタクトされるＳＡＣ ２０ａが形成さ
れる領域及びドレーン領域１８ｂとコンタクトされるＳ
ＡＣ ２０ｂの大きさが互いに異なるため、いずれか一
方のＳＡＣ ２０ａまたは２０ｂにエッチングガス量を
合わせれば、他方のＳＡＣ ２０ａ、２０ｂを所望の形
にＳＡＣ領域をオープンし難い。
トされるＳＡＣ ２０ａとドレーン領域１８ｂとコンタ
クトされるＳＡＣ ２０ｂとの大きさが異なるために、
ＳＡＣ領域をオープンさせるための層間絶縁膜のエッチ
ング均一度を調節し難い。すなわち、一般に、エッチン
グ工程時にエッチングガスの量はエッチングされる面積
に比例する。しかし、従来の集積回路デバイスはソース
領域１８ａとコンタクトされるＳＡＣ ２０ａが形成さ
れる領域及びドレーン領域１８ｂとコンタクトされるＳ
ＡＣ ２０ｂの大きさが互いに異なるため、いずれか一
方のＳＡＣ ２０ａまたは２０ｂにエッチングガス量を
合わせれば、他方のＳＡＣ ２０ａ、２０ｂを所望の形
にＳＡＣ領域をオープンし難い。
【００１１】加えて、前述したように、従来のメモリ素
子は、ＳＡＣ ２０ａ、２０ｂを形成する前に、ワード
ライン構造物１７間に層間絶縁膜１９を埋め込んた後
に、ＳＡＣ予定領域のみを選択的にオープンさせる。こ
の時、ワードライン構造物１７のアスペクト比により、
ワードライン構造物１７間の層間絶縁膜１９の内部にボ
イド（図示せず）が存在できる。かかるボイドは以降に
ＳＡＣ領域をオープンさせる工程時に一層大きくなる。
併せて、ＳＡＣ ２０ａ、２０ｂの形成に際し、ＳＡＣ
２０ａ、２０ｂ形成用物質であるポリシリコン膜がボイ
ドの内部に埋め込まれ、これにより、ワードライン構造
物１７間にワードライン１７と平行に配される寄生導電
ライン（図示せず）が生じる。このような寄生導電ライ
ンは層間絶縁膜１９の内部に存在するために、図１のよ
うな平面状態では確認できない。従って、工程者が寄生
導電ラインの発生を認識できないままで工程を行えば、
後続工程時に短絡などが起こる恐れがあるといった問題
がある。
子は、ＳＡＣ ２０ａ、２０ｂを形成する前に、ワード
ライン構造物１７間に層間絶縁膜１９を埋め込んた後
に、ＳＡＣ予定領域のみを選択的にオープンさせる。こ
の時、ワードライン構造物１７のアスペクト比により、
ワードライン構造物１７間の層間絶縁膜１９の内部にボ
イド（図示せず）が存在できる。かかるボイドは以降に
ＳＡＣ領域をオープンさせる工程時に一層大きくなる。
併せて、ＳＡＣ ２０ａ、２０ｂの形成に際し、ＳＡＣ
２０ａ、２０ｂ形成用物質であるポリシリコン膜がボイ
ドの内部に埋め込まれ、これにより、ワードライン構造
物１７間にワードライン１７と平行に配される寄生導電
ライン（図示せず）が生じる。このような寄生導電ライ
ンは層間絶縁膜１９の内部に存在するために、図１のよ
うな平面状態では確認できない。従って、工程者が寄生
導電ラインの発生を認識できないままで工程を行えば、
後続工程時に短絡などが起こる恐れがあるといった問題
がある。
【００１２】
【発明が解決しようとする課題】そこで、本発明の第一
目的は、隣接するＳＡＣ間を完壁に分離できる集積回路
デバイスを提供するところにある。
目的は、隣接するＳＡＣ間を完壁に分離できる集積回路
デバイスを提供するところにある。
【００１３】さらに、本発明の第二目的は、ワードライ
ン構造物間の層間絶縁膜の内部にボイドが生じることを
防止できる集積回路デバイスを提供するところにある。
ン構造物間の層間絶縁膜の内部にボイドが生じることを
防止できる集積回路デバイスを提供するところにある。
【００１４】さらに、本発明の第三目的は、ＳＡＣ予定
領域のオープンに際してエッチング不均一を解決できる
集積回路デバイスの製造方法を提供するところにある。
領域のオープンに際してエッチング不均一を解決できる
集積回路デバイスの製造方法を提供するところにある。
【００１５】さらに、本発明の第四目的は、ドレーンと
コンタクトされるＳＡＣ予定領域のオープン時に誤整列
を防止できる集積回路デバイスの製造方法を提供すると
ころにある。
コンタクトされるＳＡＣ予定領域のオープン時に誤整列
を防止できる集積回路デバイスの製造方法を提供すると
ころにある。
【００１６】
【課題を解決するための手段】まず、本発明の一見地の
実施形態による集積回路デバイスは、半導体基板と、半
導体基板に列方向及び行方向に離隔されて配された多数
のアクティブ領域を限定する素子分離膜と、アクティブ
領域のある領域に形成されるソース領域と、アクティブ
領域の他の領域に形成されるドレーン領域、及びソース
及びドレーン領域及びアクティブ領域が形成される行に
該当し、前記アクティブ領域間に各々形成される自己整
列コンタクトパッドとを含む。
実施形態による集積回路デバイスは、半導体基板と、半
導体基板に列方向及び行方向に離隔されて配された多数
のアクティブ領域を限定する素子分離膜と、アクティブ
領域のある領域に形成されるソース領域と、アクティブ
領域の他の領域に形成されるドレーン領域、及びソース
及びドレーン領域及びアクティブ領域が形成される行に
該当し、前記アクティブ領域間に各々形成される自己整
列コンタクトパッドとを含む。
【００１７】さらに、本発明の一見地による他の実施形
態による集積回路デバイスは、半導体基板と、半導体基
板に列方向及び行方向に等間隔に離隔されて配された多
数のアクティブ領域を限定する素子分離膜と、各々のア
クティブ領域と交差すべく延びる多数のワードライン構
造物と、ワードライン構造物の外側のアクティブ領域に
形成されるソース領域と、前記ワードライン構造物間の
アクティブ領域に形成されるドレーン領域と、ワードラ
イン構造物間の領域のうちアクティブ領域が形成される
行に配され、前記ソース領域とコンタクトされる第１自
己整列コンタクトパッドと、前記ドレーン領域とコンタ
クトされる第２自己整列コンタクトパッド及び前記素子
分離膜に形成される第３自己整列コンタクトパッドを含
む自己整列コンタクトパッドを含み、第１ないし第３自
己整列コンタクトプラグは同じ大きさを有する。
態による集積回路デバイスは、半導体基板と、半導体基
板に列方向及び行方向に等間隔に離隔されて配された多
数のアクティブ領域を限定する素子分離膜と、各々のア
クティブ領域と交差すべく延びる多数のワードライン構
造物と、ワードライン構造物の外側のアクティブ領域に
形成されるソース領域と、前記ワードライン構造物間の
アクティブ領域に形成されるドレーン領域と、ワードラ
イン構造物間の領域のうちアクティブ領域が形成される
行に配され、前記ソース領域とコンタクトされる第１自
己整列コンタクトパッドと、前記ドレーン領域とコンタ
クトされる第２自己整列コンタクトパッド及び前記素子
分離膜に形成される第３自己整列コンタクトパッドを含
む自己整列コンタクトパッドを含み、第１ないし第３自
己整列コンタクトプラグは同じ大きさを有する。
【００１８】さらに、本発明の一見地によるさらに他の
実施形態による集積回路デバイスは、半導体基板と、半
導体基板に列方向及び行方向に等間隔に離隔されて配さ
れた多数のアクティブ領域を限定する素子分離膜と、各
々のアクティブ領域と交差すべく延び、一つのアクティ
ブ領域当り一対ずつ配されるワードライン構造物と、前
記ワードライン構造物の外側のアクティブ領域に形成さ
れるソース領域と、前記ワードライン構造物間のアクテ
ィブ領域に形成されるドレーン領域と、ワードライン構
造物間の領域のうちアクティブ領域が形成される行に配
され、前記ソース領域とコンタクトされる第１自己整列
コンタクトパッドと、前記ドレーン領域とコンタクトさ
れる第２自己整列コンタクトパッド及び前記素子分離膜
に形成される第３自己整列コンタクトパッドを含む自己
整列コンタクトパッド、及び前記ワードライン構造物と
交差しつつ、アクティブ領域が形成される行間の各々
に、前記ドレーン領域と電気的に接続さるべく形成され
るビットラインを含み、ビットラインは第２自己整列コ
ンタクトパッド及び第２自己整列コンタクトパッドと同
じ列に位置しつつ、以前の行もしくは次の行に位置する
第３自己整列コンタクトパッドと同時にコンタクトされ
る。
実施形態による集積回路デバイスは、半導体基板と、半
導体基板に列方向及び行方向に等間隔に離隔されて配さ
れた多数のアクティブ領域を限定する素子分離膜と、各
々のアクティブ領域と交差すべく延び、一つのアクティ
ブ領域当り一対ずつ配されるワードライン構造物と、前
記ワードライン構造物の外側のアクティブ領域に形成さ
れるソース領域と、前記ワードライン構造物間のアクテ
ィブ領域に形成されるドレーン領域と、ワードライン構
造物間の領域のうちアクティブ領域が形成される行に配
され、前記ソース領域とコンタクトされる第１自己整列
コンタクトパッドと、前記ドレーン領域とコンタクトさ
れる第２自己整列コンタクトパッド及び前記素子分離膜
に形成される第３自己整列コンタクトパッドを含む自己
整列コンタクトパッド、及び前記ワードライン構造物と
交差しつつ、アクティブ領域が形成される行間の各々
に、前記ドレーン領域と電気的に接続さるべく形成され
るビットラインを含み、ビットラインは第２自己整列コ
ンタクトパッド及び第２自己整列コンタクトパッドと同
じ列に位置しつつ、以前の行もしくは次の行に位置する
第３自己整列コンタクトパッドと同時にコンタクトされ
る。
【００１９】また、本発明の他の見地による一実施形態
による集積回路デバイスの製造方法は、下記の通りであ
る。
による集積回路デバイスの製造方法は、下記の通りであ
る。
【００２０】先ず、半導体基板に列方向及び行方向に各
々離隔されて配された多数のアクティブ領域を限定すべ
く素子分離膜を形成する。次に、アクティブ領域及び素
子分離膜上に列方向に延びる多数のワードライン構造物
を形成する。次に、ワードライン構造物の両側のアクテ
ィブ領域に不純物を注入し、ソース及びドレーン領域を
形成する。次に、アクティブ領域が形成される行にフォ
トレジストパターンを形成し、フォトレジストパターン
間に低温酸化膜を埋め込む。次に、フォトレジストパタ
ーンを除去した後、低温酸化膜間及びワードライン間
に、前記ワードライン構造物と同じ高さに自己整列コン
タクトパッドを形成する。
々離隔されて配された多数のアクティブ領域を限定すべ
く素子分離膜を形成する。次に、アクティブ領域及び素
子分離膜上に列方向に延びる多数のワードライン構造物
を形成する。次に、ワードライン構造物の両側のアクテ
ィブ領域に不純物を注入し、ソース及びドレーン領域を
形成する。次に、アクティブ領域が形成される行にフォ
トレジストパターンを形成し、フォトレジストパターン
間に低温酸化膜を埋め込む。次に、フォトレジストパタ
ーンを除去した後、低温酸化膜間及びワードライン間
に、前記ワードライン構造物と同じ高さに自己整列コン
タクトパッドを形成する。
【００２１】本発明の他の見地による他の実施形態によ
る集積回路デバイスの製造方法は、下記の通りである。
る集積回路デバイスの製造方法は、下記の通りである。
【００２２】まず、半導体基板に列方向及び行方向に各
々離隔されて配される多数のアクティブ領域を限定すべ
く素子分離膜を形成する。次に、アクティブ領域及び素
子分離膜上に列方向に延びる多数のワードライン構造物
を形成した後、ワードライン構造物の両側のアクティブ
領域に不純物を注入し、ソース及びドレーン領域を形成
する。次に、アクティブ領域が形成される行にフォトレ
ジストパターンを形成し、フォトレジストパターン間に
低温酸化膜を埋め込む。次に、フォトレジストパターン
を除去した後、低温酸化膜間及びワードライン間に、前
記ワードライン構造物と同じ高さに自己整列コンタクト
パッドを形成する。次に、半導体基板上に層間絶縁膜を
蒸着する。次に、ドレーン領域とコンタクトされた自己
整列パッドと、前記ドレーン領域とコンタクトされた自
己整列パッドと同じ列に位置し、以前の行もしくは次の
行に位置する素子分離膜の自己整列パッドが同時に露出
さるべく、前記層間絶縁膜をエッチングしてコンタクト
ホールを形成する。露出されたドレーン領域とコンタク
トされた自己整列パッド及び素子分離膜上の自己整列パ
ッドとコンタクトさるべく層間絶縁膜上にビットライン
を形成する。
々離隔されて配される多数のアクティブ領域を限定すべ
く素子分離膜を形成する。次に、アクティブ領域及び素
子分離膜上に列方向に延びる多数のワードライン構造物
を形成した後、ワードライン構造物の両側のアクティブ
領域に不純物を注入し、ソース及びドレーン領域を形成
する。次に、アクティブ領域が形成される行にフォトレ
ジストパターンを形成し、フォトレジストパターン間に
低温酸化膜を埋め込む。次に、フォトレジストパターン
を除去した後、低温酸化膜間及びワードライン間に、前
記ワードライン構造物と同じ高さに自己整列コンタクト
パッドを形成する。次に、半導体基板上に層間絶縁膜を
蒸着する。次に、ドレーン領域とコンタクトされた自己
整列パッドと、前記ドレーン領域とコンタクトされた自
己整列パッドと同じ列に位置し、以前の行もしくは次の
行に位置する素子分離膜の自己整列パッドが同時に露出
さるべく、前記層間絶縁膜をエッチングしてコンタクト
ホールを形成する。露出されたドレーン領域とコンタク
トされた自己整列パッド及び素子分離膜上の自己整列パ
ッドとコンタクトさるべく層間絶縁膜上にビットライン
を形成する。
【００２３】
【発明の実施の形態】以下、添付した図面に基づき、本
発明の望ましい実施形態について説明する。しかし、本
発明の実施形態は各種の形態に変形でき、本発明の範囲
が後述する実施形態により限定されるのではない。本発
明の実施形態は当業者に本発明をより完全に説明するた
めに提供されるものである。従って、図中の要素の形状
などはより明確な説明のために誇張されており、図中、
同じ符号は同じ要素を表わす。さらに、ある層が他の層
または半導体基板の“上”にあると記載されている場
合、ある層は前記他の層または半導体基板に直接的に接
触して存在でき、また、それらの間に第３の層が介在し
てもよい。
発明の望ましい実施形態について説明する。しかし、本
発明の実施形態は各種の形態に変形でき、本発明の範囲
が後述する実施形態により限定されるのではない。本発
明の実施形態は当業者に本発明をより完全に説明するた
めに提供されるものである。従って、図中の要素の形状
などはより明確な説明のために誇張されており、図中、
同じ符号は同じ要素を表わす。さらに、ある層が他の層
または半導体基板の“上”にあると記載されている場
合、ある層は前記他の層または半導体基板に直接的に接
触して存在でき、また、それらの間に第３の層が介在し
てもよい。
【００２４】（実施形態１）先ず、図３及び図９Ａない
し図９Ｄを参照すれば、半導体基板５０が用意される。
この時、半導体基板５０はＰ型またはＮ型の不純物が含
まれたシリコン基板であり、この半導体基板５０は最適
の素子が形成可能に所定領域ウェル（図示せず）が形成
されている。このような半導体基板５０の選択された領
域に公知のＳＴＩ方式により素子分離膜５２が形成され
て素子が形成されるアクティブ領域５１が限定される。
このようなアクティブ領域５１は行及び列方向に各々等
間隔に離隔されて配され、バー状である。この実施形態
では、行方向は図面の横方向を表わし、列方向は図面の
縦方向を表わすと任意に定めておく。各々のアクティブ
領域５１は長軸が行方向と平行に延びる。ここで、図中
の“Ｒｎ−１，Ｒｎ，Ｒｎ＋１，Ｒｎ＋２．．．”はア
クティブ領域５１が形成される行を表わす。また、選択
される１行Ｒｎに存在するアクティブ領域５１は次の行
Ｒｎ＋１のアクティブ領域５１間に対応する位置に配さ
れる。
し図９Ｄを参照すれば、半導体基板５０が用意される。
この時、半導体基板５０はＰ型またはＮ型の不純物が含
まれたシリコン基板であり、この半導体基板５０は最適
の素子が形成可能に所定領域ウェル（図示せず）が形成
されている。このような半導体基板５０の選択された領
域に公知のＳＴＩ方式により素子分離膜５２が形成され
て素子が形成されるアクティブ領域５１が限定される。
このようなアクティブ領域５１は行及び列方向に各々等
間隔に離隔されて配され、バー状である。この実施形態
では、行方向は図面の横方向を表わし、列方向は図面の
縦方向を表わすと任意に定めておく。各々のアクティブ
領域５１は長軸が行方向と平行に延びる。ここで、図中
の“Ｒｎ−１，Ｒｎ，Ｒｎ＋１，Ｒｎ＋２．．．”はア
クティブ領域５１が形成される行を表わす。また、選択
される１行Ｒｎに存在するアクティブ領域５１は次の行
Ｒｎ＋１のアクティブ領域５１間に対応する位置に配さ
れる。
【００２５】図４及び図１０Ａないし図１０Ｄを参照す
れば、アクティブ領域５１が限定された半導体基板１０
上にゲート絶縁膜５４と、ゲート電極用導電層５６と、
キャッピング層５８を順次に蒸着する。ゲート電極用導
電層５６としてはドーピングされたポリシリコン膜が用
いられる。また、ゲート電極の抵抗を改善するために、
ゲート電極用導電層５４とキャッピング層５８との間に
遷移金属シリサイド膜（図示せず）が介在できる。この
時、キャッピング層５８は、知られたように、自己整列
方式によりコンタクトパッドを形成するために与えら
れ、シリコン酸化膜系から形成される以降の層間絶縁膜
とエッチング選択比に優れた物質、例えば、シリコン窒
化膜（ＳｉＮ）またはシリコン窒酸化膜（ＳｉＯＮ）が
用いられる。次に、キャッピング層５８及びゲート電極
用導電層５６はアクティブ領域５１の長軸と交差すべく
ライン状にパターニングされる。次に、半導体基板５０
上にスペーサ用絶縁膜を蒸着する。ここで、スペーサ用
絶縁膜としては、例えばキャッピング層５８と同じ物質
が用いられる。次に、スペーサ用絶縁膜を非等方性エッ
チングし、パターニングされたゲート電極用導電層５６
及びキャッピング層５８の側壁にスペーサ５９を形成す
る。この実施形態では、ゲート絶縁膜５４、ゲート導電
層５６、キャッピング層５８及びスペーサ５９よりなる
構造物を“ワードライン構造物６０”と呼ぶ。ワードラ
イン構造物６０は列方向に延び、等間隔をおいて互いに
平行に列方向、すなわち、縦方向に配される。さらに、
一つのアクティブ領域５１当り一対のワードライン構造
物６０がこのアクティブ領域と交差すべく配される。
れば、アクティブ領域５１が限定された半導体基板１０
上にゲート絶縁膜５４と、ゲート電極用導電層５６と、
キャッピング層５８を順次に蒸着する。ゲート電極用導
電層５６としてはドーピングされたポリシリコン膜が用
いられる。また、ゲート電極の抵抗を改善するために、
ゲート電極用導電層５４とキャッピング層５８との間に
遷移金属シリサイド膜（図示せず）が介在できる。この
時、キャッピング層５８は、知られたように、自己整列
方式によりコンタクトパッドを形成するために与えら
れ、シリコン酸化膜系から形成される以降の層間絶縁膜
とエッチング選択比に優れた物質、例えば、シリコン窒
化膜（ＳｉＮ）またはシリコン窒酸化膜（ＳｉＯＮ）が
用いられる。次に、キャッピング層５８及びゲート電極
用導電層５６はアクティブ領域５１の長軸と交差すべく
ライン状にパターニングされる。次に、半導体基板５０
上にスペーサ用絶縁膜を蒸着する。ここで、スペーサ用
絶縁膜としては、例えばキャッピング層５８と同じ物質
が用いられる。次に、スペーサ用絶縁膜を非等方性エッ
チングし、パターニングされたゲート電極用導電層５６
及びキャッピング層５８の側壁にスペーサ５９を形成す
る。この実施形態では、ゲート絶縁膜５４、ゲート導電
層５６、キャッピング層５８及びスペーサ５９よりなる
構造物を“ワードライン構造物６０”と呼ぶ。ワードラ
イン構造物６０は列方向に延び、等間隔をおいて互いに
平行に列方向、すなわち、縦方向に配される。さらに、
一つのアクティブ領域５１当り一対のワードライン構造
物６０がこのアクティブ領域と交差すべく配される。
【００２６】図５及び図１１Ａないし図１１Ｄを参照す
れば、ワードライン構造物６０の両側のアクティブ領域
５１に、例えばＮ型の不純物が注入され、ソース、ドレ
ーン領域６２ａ、６２ｂが形成される。ワードライン構
造物６０が形成された半導体基板５０上にフォトレジス
ト膜（図示せず）が所定の厚さに塗布される。この時、
フォトレジスト膜はワードライン構造物間を十分に埋め
込むように塗布される。次に、フォトレジスト膜がアク
ティブ領域が形成されている行上にのみ存在すべく露光
及び現像を行い、フォトレジストパターン６４を形成す
る。このようなフォトレジストパターン６４は各々ワー
ドライン構造物６０と交差し、各々のフォトレジストパ
ターン６４は等間隔に離隔されている。ここで、アクテ
ィブ領域５１が形成された行を遮へいする物質としてフ
ォトレジストパターン６４を用いる理由は、フォトレジ
ストパターン６４が別途のエッチングガス無しに容易に
除去されるので、エッチングガスによりアクティブ領域
５１が損傷されないからである。
れば、ワードライン構造物６０の両側のアクティブ領域
５１に、例えばＮ型の不純物が注入され、ソース、ドレ
ーン領域６２ａ、６２ｂが形成される。ワードライン構
造物６０が形成された半導体基板５０上にフォトレジス
ト膜（図示せず）が所定の厚さに塗布される。この時、
フォトレジスト膜はワードライン構造物間を十分に埋め
込むように塗布される。次に、フォトレジスト膜がアク
ティブ領域が形成されている行上にのみ存在すべく露光
及び現像を行い、フォトレジストパターン６４を形成す
る。このようなフォトレジストパターン６４は各々ワー
ドライン構造物６０と交差し、各々のフォトレジストパ
ターン６４は等間隔に離隔されている。ここで、アクテ
ィブ領域５１が形成された行を遮へいする物質としてフ
ォトレジストパターン６４を用いる理由は、フォトレジ
ストパターン６４が別途のエッチングガス無しに容易に
除去されるので、エッチングガスによりアクティブ領域
５１が損傷されないからである。
【００２７】図６及び図１２Ａないし図１２Ｄに示され
たように、半導体基板５０上に酸化膜６６が形成され
る。この時、酸化膜６６はフォトレジストパターン６４
間が十分に埋め込まれる厚さに形成され、フォトレジス
トパターン６４が高温で溶けることを勘案して、低温、
例えば１５０ないし２５０℃の温度で蒸着される。次
に、酸化膜６６はフォトレジストパターン６４の表面が
露出されるまでエッチバックして、フォトレジストパタ
ーン６４の両側間に酸化膜６６が埋め込まれる。
たように、半導体基板５０上に酸化膜６６が形成され
る。この時、酸化膜６６はフォトレジストパターン６４
間が十分に埋め込まれる厚さに形成され、フォトレジス
トパターン６４が高温で溶けることを勘案して、低温、
例えば１５０ないし２５０℃の温度で蒸着される。次
に、酸化膜６６はフォトレジストパターン６４の表面が
露出されるまでエッチバックして、フォトレジストパタ
ーン６４の両側間に酸化膜６６が埋め込まれる。
【００２８】次に、図７及び図１３Ａないし図１３Ｄに
示されたように、フォトレジストパターン６４が公知の
プラズマアッシング方式により除去される。これによ
り、酸化膜６６間のアクティブ領域５１及び素子分離膜
５２が露出される。次に、フォトレジストパターン６４
が形成された空間十分に埋め込まれるべく、半導体基板
５０上にＳＡＣ用導電層が蒸着される。このＳＡＣ用導
電層としては、例えば不純物がドーピングされたポリシ
リコン膜が用いられる。次に、ワードライン６０の表面
が露出されるまでＳＡＣ用導電層及び酸化膜６６が化学
機械的研磨されて、第１ないし第３ ＳＡＣ ６８ａ、６
８ｂ、６８ｃが形成される。ここで、本発明の第１ない
し第３ ＳＡＣ ６８ａ、６８ｂ、６８ｃはワードライン
構造物６０間に各々形成される。すなわち、アクティブ
領域５１及び素子分離膜５２に関係なくワードライン構
造物６０間にいずれも形成される。この時、第１ないし
第３ＳＡＣ ６８ａ、６８ｂ、６８ｃは、公知のよう
に、ワードライン構造物６０間の間隔が微細なセル領域
に限って形成され、ワードライン構造物６０間の間隔が
広いコア及び周辺領域（図示せず）には形成されない。
これらの第１ないし第３ＳＡＣ６８ａ、６８ｂ、６８ｃ
は行方向にはワードライン構造物６０により隣接する第
１ないし第３ ＳＡＣ ６８ａ、６８ｂ、６８ｃと電気的
に分離され、縦方向には酸化膜６６により隣接する第１
ないし第３ ＳＡＣ ６８ａ、６８ｂ、６８ｃと電気的に
分離される。ここで、ソース領域６２ａとコンタクトさ
れる第１ＳＡＣ６８ａ及びドレーン領域６２ｂとコンタ
クトされる第２ ＳＡＣ６８ｂは導電性を帯びるのに対
し、素子分離膜５２上にある第３ ＳＡＣ ６８ｃは浮遊
されている。さらに、各々の第１ ＳＡＣ６８ａ及び第
２ ＳＡＣ６８ｂは互いに同じ大きさを有し、第１及び
第２ ＳＡＣ６８ａ、６８ｂは第３ ＳＡＣ ６８ａ、６
８ｂ、６８ｃと互いに同じ大きさを有する。さらに、こ
れらの第１ないし第３ＳＡＣ ６８ａ、６８ｂ、６８ｃ
は図７と同じ平面状態からみるとき、行方向に配され
る。
示されたように、フォトレジストパターン６４が公知の
プラズマアッシング方式により除去される。これによ
り、酸化膜６６間のアクティブ領域５１及び素子分離膜
５２が露出される。次に、フォトレジストパターン６４
が形成された空間十分に埋め込まれるべく、半導体基板
５０上にＳＡＣ用導電層が蒸着される。このＳＡＣ用導
電層としては、例えば不純物がドーピングされたポリシ
リコン膜が用いられる。次に、ワードライン６０の表面
が露出されるまでＳＡＣ用導電層及び酸化膜６６が化学
機械的研磨されて、第１ないし第３ ＳＡＣ ６８ａ、６
８ｂ、６８ｃが形成される。ここで、本発明の第１ない
し第３ ＳＡＣ ６８ａ、６８ｂ、６８ｃはワードライン
構造物６０間に各々形成される。すなわち、アクティブ
領域５１及び素子分離膜５２に関係なくワードライン構
造物６０間にいずれも形成される。この時、第１ないし
第３ＳＡＣ ６８ａ、６８ｂ、６８ｃは、公知のよう
に、ワードライン構造物６０間の間隔が微細なセル領域
に限って形成され、ワードライン構造物６０間の間隔が
広いコア及び周辺領域（図示せず）には形成されない。
これらの第１ないし第３ＳＡＣ６８ａ、６８ｂ、６８ｃ
は行方向にはワードライン構造物６０により隣接する第
１ないし第３ ＳＡＣ ６８ａ、６８ｂ、６８ｃと電気的
に分離され、縦方向には酸化膜６６により隣接する第１
ないし第３ ＳＡＣ ６８ａ、６８ｂ、６８ｃと電気的に
分離される。ここで、ソース領域６２ａとコンタクトさ
れる第１ＳＡＣ６８ａ及びドレーン領域６２ｂとコンタ
クトされる第２ ＳＡＣ６８ｂは導電性を帯びるのに対
し、素子分離膜５２上にある第３ ＳＡＣ ６８ｃは浮遊
されている。さらに、各々の第１ ＳＡＣ６８ａ及び第
２ ＳＡＣ６８ｂは互いに同じ大きさを有し、第１及び
第２ ＳＡＣ６８ａ、６８ｂは第３ ＳＡＣ ６８ａ、６
８ｂ、６８ｃと互いに同じ大きさを有する。さらに、こ
れらの第１ないし第３ＳＡＣ ６８ａ、６８ｂ、６８ｃ
は図７と同じ平面状態からみるとき、行方向に配され
る。
【００２９】次に、図８及び図１４Ａないし図１４Ｄに
示されたように、酸化膜６６を公知の除去方式により除
去する。これにより、行方向に配された第１ないし第３
ＳＡＣ ６８ａ、６８ｂ、６８ｃ間の素子分離膜５２が
露出される。次に、半導体基板５０上に層間絶縁膜７０
が形成される。次に、ドレーン領域６２ｂとコンタクト
された第２ ＳＡＣ ６８ｂが露出さるべく層間絶縁膜７
０がエッチングされ、ビットラインコンタクトホール７
２が形成される。この時、ビットラインコンタクトホー
ル７２の形成に際し、図１４Ｃに示されたように、第２
ＳＡＣ ６８ｂはもとより、第２ ＳＡＣ６８ｂと同じ
列に位置して次の行にある第３ ＳＡＣ６８ｃを同時に
オープンさせる。すなわち、該当アクティブ領域５１が
以前もしくは次の行のアクティブ領域５１間に位置され
るので、第２ ＳＡＣ６８ｂと同じ列に位置しつつ以前
もしくは次の行に位置するＳＡＣは素子分離膜５２上に
浮遊されて形成された第３ ＳＡＣ ６８ｃとなる。これ
により、以降のビットラインコンタクト時に、第２及び
第３ ＳＡＣ ６８ｂ、６８ｃが同時にビットラインとコ
ンタクトされても電気的な問題はない。また、ビットラ
インコンタクトホール７２が第２ ＳＡＣ ６８ｂだけで
はなく、第３ ＳＡＣ ６８ｃまで拡張されて形成できる
ので、ビットラインコンタクトホール７２の形成時に、
オープンできる面積が増える。これにより、コンタクト
ホールの形成のためのマスク整列工程が容易になり、誤
整列の問題点を解決できる。ここで、ビットラインコン
タクトホール７２の線幅は第２及び第３ ＳＡＣ ６８
ｂ、６８ｃ間の間隔よりも広い。
示されたように、酸化膜６６を公知の除去方式により除
去する。これにより、行方向に配された第１ないし第３
ＳＡＣ ６８ａ、６８ｂ、６８ｃ間の素子分離膜５２が
露出される。次に、半導体基板５０上に層間絶縁膜７０
が形成される。次に、ドレーン領域６２ｂとコンタクト
された第２ ＳＡＣ ６８ｂが露出さるべく層間絶縁膜７
０がエッチングされ、ビットラインコンタクトホール７
２が形成される。この時、ビットラインコンタクトホー
ル７２の形成に際し、図１４Ｃに示されたように、第２
ＳＡＣ ６８ｂはもとより、第２ ＳＡＣ６８ｂと同じ
列に位置して次の行にある第３ ＳＡＣ６８ｃを同時に
オープンさせる。すなわち、該当アクティブ領域５１が
以前もしくは次の行のアクティブ領域５１間に位置され
るので、第２ ＳＡＣ６８ｂと同じ列に位置しつつ以前
もしくは次の行に位置するＳＡＣは素子分離膜５２上に
浮遊されて形成された第３ ＳＡＣ ６８ｃとなる。これ
により、以降のビットラインコンタクト時に、第２及び
第３ ＳＡＣ ６８ｂ、６８ｃが同時にビットラインとコ
ンタクトされても電気的な問題はない。また、ビットラ
インコンタクトホール７２が第２ ＳＡＣ ６８ｂだけで
はなく、第３ ＳＡＣ ６８ｃまで拡張されて形成できる
ので、ビットラインコンタクトホール７２の形成時に、
オープンできる面積が増える。これにより、コンタクト
ホールの形成のためのマスク整列工程が容易になり、誤
整列の問題点を解決できる。ここで、ビットラインコン
タクトホール７２の線幅は第２及び第３ ＳＡＣ ６８
ｂ、６８ｃ間の間隔よりも広い。
【００３０】次に、ビットラインコンタクトホール７２
が十分に埋め込まれるべく、層間絶縁膜７０上に導電層
が形成される。導電層はワードライン構造物６０と交差
しつつ、行方向に延びたＳＡＣ６８ａ、６８ｂ、６８ｃ
間、すなわち、アクティブ領域５１が形成される行間に
位置すべくパターニングされて、ビットライン７４が形
成される。この時、ビットライン７４は露出された第２
及び第３ ＳＡＣ６８ｂ、６８ｃとコンタクトされる。
が十分に埋め込まれるべく、層間絶縁膜７０上に導電層
が形成される。導電層はワードライン構造物６０と交差
しつつ、行方向に延びたＳＡＣ６８ａ、６８ｂ、６８ｃ
間、すなわち、アクティブ領域５１が形成される行間に
位置すべくパターニングされて、ビットライン７４が形
成される。この時、ビットライン７４は露出された第２
及び第３ ＳＡＣ６８ｂ、６８ｃとコンタクトされる。
【００３１】このように本発明によれば、ワードライン
構造物間のうちアクティブ領域５１が形成される行、す
なわちビットライン７４が形成される領域を除いたセル
領域の全体に亘ってフォトレジストパターン６４が形成
される。次に、フォトレジストパターン６４の両側の空
間に低温酸化膜６６が埋め込まれる。次に、フォトレジ
ストパターン６４が選択的に除去された後、フォトレジ
ストパターン６４の除去された空間が十分に埋め込まれ
るべく導電層が形成される。
構造物間のうちアクティブ領域５１が形成される行、す
なわちビットライン７４が形成される領域を除いたセル
領域の全体に亘ってフォトレジストパターン６４が形成
される。次に、フォトレジストパターン６４の両側の空
間に低温酸化膜６６が埋め込まれる。次に、フォトレジ
ストパターン６４が選択的に除去された後、フォトレジ
ストパターン６４の除去された空間が十分に埋め込まれ
るべく導電層が形成される。
【００３２】次に、導電層及び低温酸化膜６６がワード
ライン構造物６０の表面が露出さるべく化学機械的研磨
されてＳＡＣ ６８ａ、６８ｂ、６８ｃが形成され、低
温酸化膜６６が除去される。
ライン構造物６０の表面が露出さるべく化学機械的研磨
されてＳＡＣ ６８ａ、６８ｂ、６８ｃが形成され、低
温酸化膜６６が除去される。
【００３３】これにより、アクティブ領域のみを選択的
にオープンさせるためのフォトリソグラフィ工程無し
に、ＳＡＣ ６８ａ、６８ｂ、６８ｃが形成される。こ
のように、ＳＡＣ領域を露出させるためのフォトリソグ
ラフィ工程が排除されると共に、微細な領域をパターニ
ングするフォトリソグラフィ工程により生じるブリッジ
及び誤露光などの問題点が解決される。併せて、ＳＡＣ
領域をオープンさせるためのフォトリソグラフィ工程が
排除されると共に、各々のＳＡＣが一様に形成されるの
で、エッチング不均一などの問題点が解消される。
にオープンさせるためのフォトリソグラフィ工程無し
に、ＳＡＣ ６８ａ、６８ｂ、６８ｃが形成される。こ
のように、ＳＡＣ領域を露出させるためのフォトリソグ
ラフィ工程が排除されると共に、微細な領域をパターニ
ングするフォトリソグラフィ工程により生じるブリッジ
及び誤露光などの問題点が解決される。併せて、ＳＡＣ
領域をオープンさせるためのフォトリソグラフィ工程が
排除されると共に、各々のＳＡＣが一様に形成されるの
で、エッチング不均一などの問題点が解消される。
【００３４】次に、ビットラインコンタクトホールの形
成のためのドレーン領域６２ｂとコンタクトされた第２
ＳＡＣ ６８ｂの露出に際し、該当第２ ＳＡＣ ６８ｂ
と同じ列に位置しつつ、次の行に位置する浮遊された第
３ ＳＡＣ ６８ｃを同時にオープンさせる。これによ
り、オープンできる面積が広がるので、誤整列の発生率
が顕著に下がる。
成のためのドレーン領域６２ｂとコンタクトされた第２
ＳＡＣ ６８ｂの露出に際し、該当第２ ＳＡＣ ６８ｂ
と同じ列に位置しつつ、次の行に位置する浮遊された第
３ ＳＡＣ ６８ｃを同時にオープンさせる。これによ
り、オープンできる面積が広がるので、誤整列の発生率
が顕著に下がる。
【００３５】（実施形態２）この実施形態では、前述し
た実施形態１と同じ部分に対しては同じ符号を附する。
また、この実施形態は、ビットラインコンタクトホール
７２を形成する以前のレイアウト及び工程は前述した実
施形態１と同じである。さらに、この実施形態及び図面
ではビットライン７４を省いた。
た実施形態１と同じ部分に対しては同じ符号を附する。
また、この実施形態は、ビットラインコンタクトホール
７２を形成する以前のレイアウト及び工程は前述した実
施形態１と同じである。さらに、この実施形態及び図面
ではビットライン７４を省いた。
【００３６】図１５及び図１６を参照すれば、ドレーン
領域６２ｂとコンタクトされた第２ＳＡＣ ６８ｂがオ
ープンされるべく層間絶縁膜７０の所定部分がエッチン
グされる。この時、選択された行Ｒｎの第２ ＳＡＣ ６
８ｂのオープンに際し、以前の行Ｒｎ−１の同じ列に位
置する浮遊された第３ ＳＡＣ ６８ｃが同時にオープン
される。このように、該当第２ ＳＡＣ ６８ｂの以前の
端の第３ ＳＡＣ ６８ｃをオープンさせても同じ効果を
奏することができる。
領域６２ｂとコンタクトされた第２ＳＡＣ ６８ｂがオ
ープンされるべく層間絶縁膜７０の所定部分がエッチン
グされる。この時、選択された行Ｒｎの第２ ＳＡＣ ６
８ｂのオープンに際し、以前の行Ｒｎ−１の同じ列に位
置する浮遊された第３ ＳＡＣ ６８ｃが同時にオープン
される。このように、該当第２ ＳＡＣ ６８ｂの以前の
端の第３ ＳＡＣ ６８ｃをオープンさせても同じ効果を
奏することができる。
【００３７】
【発明の効果】以上述べたように、本発明によれば、ア
クティブ領域が形成される各行に同じ大きさでＳＡＣが
形成される。これにより、アクティブ領域にのみ選択的
にＳＡＣを形成するためのフォトリソグラフィ工程が排
除される。従って、狭い領域を露出させるためのフォト
リソグラフィ工程時に生じるブリッジ現象及びフォトリ
ソグラフィ工程の露光工程時に光干渉現象による隣接Ｓ
ＡＣ間の短絡現象が防止される。
クティブ領域が形成される各行に同じ大きさでＳＡＣが
形成される。これにより、アクティブ領域にのみ選択的
にＳＡＣを形成するためのフォトリソグラフィ工程が排
除される。従って、狭い領域を露出させるためのフォト
リソグラフィ工程時に生じるブリッジ現象及びフォトリ
ソグラフィ工程の露光工程時に光干渉現象による隣接Ｓ
ＡＣ間の短絡現象が防止される。
【００３８】前述したように、ＳＡＣ領域をオープンさ
せるためのエッチング工程が排除されて、エッチング不
均一などの根本的な問題が解決される。併せて、各々の
ＳＡＣの大きさが同じであるので、ビットラインコンタ
クトホールのオープン時に、エッチング不均一の問題も
解決できる。
せるためのエッチング工程が排除されて、エッチング不
均一などの根本的な問題が解決される。併せて、各々の
ＳＡＣの大きさが同じであるので、ビットラインコンタ
クトホールのオープン時に、エッチング不均一の問題も
解決できる。
【００３９】さらに、ワードライン構造物間のアクティ
ブ領域が形成される全ての列に一括的にＳＡＣが形成さ
れるので、層間絶縁膜の形成時にボイドの発生が減少す
る。
ブ領域が形成される全ての列に一括的にＳＡＣが形成さ
れるので、層間絶縁膜の形成時にボイドの発生が減少す
る。
【００４０】加えて、本発明の原理を免脱しない範囲内
であれば、各種の変更が可能である。
であれば、各種の変更が可能である。
【図１】 通常の集積回路デバイスの平面図である。
【図２】 図１のII−II’線断面図である。
【図３】 本発明の実施形態１による集積回路デバイス
の工程別平面図であって、第１の段階を説明するための
図である。
の工程別平面図であって、第１の段階を説明するための
図である。
【図４】 図３の次の段階を説明するための図である。
【図５】 図４の次の段階を説明するための図である。
【図６】 図５の次の段階を説明するための図である。
【図７】 図６の次の段階を説明するための図である。
【図８】 図７の次の段階を説明するための図である。
【図９Ａ】 図３のａ−ａ’線断面図である。
【図９Ｂ】 図３のｂ−ｂ’線断面図である。
【図９Ｃ】 図３のｃ−ｃ’線断面図である。
【図９Ｄ】 図３のｄ−ｄ’線断面図である。
【図１０Ａ】 図４のａ−ａ’線断面図である。
【図１０Ｂ】 図４のｂ−ｂ’線断面図である。
【図１０Ｃ】 図４のｃ−ｃ’線断面図である。
【図１０Ｄ】 図４のｄ−ｄ’線断面図である。
【図１１Ａ】 図５のａ−ａ’線断面図である。
【図１１Ｂ】 図５のｂ−ｂ’線断面図である。
【図１１Ｃ】 図５のｃ−ｃ’線断面図である。
【図１１Ｄ】 図５のｄ−ｄ’線断面図である。
【図１２Ａ】 図６のａ−ａ’線断面図である。
【図１２Ｂ】 図６のｂ−ｂ’線断面図である。
【図１２Ｃ】 図６のｃ−ｃ’線断面図である。
【図１２Ｄ】 図６のｄ−ｄ’線断面図である。
【図１３Ａ】 図７のａ−ａ’線断面図である。
【図１３Ｂ】 図７のｂ−ｂ’線断面図である。
【図１３Ｃ】 図７のｃ−ｃ’線断面図である。
【図１３Ｄ】 図７のｄ−ｄ’線断面図である。
【図１４Ａ】 図８のａ−ａ’線断面図である。
【図１４Ｂ】 図８のｂ−ｂ’線断面図である。
【図１４Ｃ】 図８のｃ−ｃ’線断面図である。
【図１４Ｄ】 図８のｄ−ｄ’線断面図である。
【図１５】 本発明の実施形態２を説明するための集積
回路デバイスの平面図である。
回路デバイスの平面図である。
【図１６】 図１５のｅ−ｅ’線断面図である。
５０ 半導体基板
５１ アクティブ領域
５２ 素子分離膜
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F033 HH04 HH25 JJ04 KK01 MM07
NN31 NN40 QQ09 QQ16 QQ25
QQ31 QQ37 QQ48 RR04 RR06
RR08 TT08 VV06 VV16 XX31
5F048 AB01 AC01 BA01 BB05 BB08
BB12 BF16 BG13 DA27
5F083 JA35 JA39 JA53 KA05 MA02
MA06 MA20 NA01 PR22 PR39
PR40
Claims (54)
- 【請求項１】 半導体基板と、 前記半導体基板上に列方向及び行方向に離隔されて配さ
れた多数のアクティブ領域を限定する素子分離膜と、 前記アクティブ領域のある領域に形成されるソース領域
と、 前記アクティブ領域の他の領域に形成されるドレーン領
域と、 前記ソース領域、ドレーン領域及びアクティブ領域が形
成される行と同じ行に位置し、前記アクティブ領域間に
各々形成される自己整列コンタクトパッドとを含むこと
を特徴とする集積回路デバイス。 - 【請求項２】 前記アクティブ領域は、選択された行の
アクティブ領域が次の行のアクティブ領域間に対応する
位置に配されることを特徴とする請求項１に記載の集積
回路デバイス。 - 【請求項３】 前記アクティブ領域と交差すべくワード
ライン構造物がさらに配されて前記ソース及びドレーン
領域が限定されることを特徴とする請求項１に記載の集
積回路デバイス。 - 【請求項４】 前記ワードライン構造物は一つのアクテ
ィブ領域につき一対ずつ等間隔に離隔されて配され、且
つ、列方向に延びることを特徴とする請求項３に記載の
集積回路デバイス。 - 【請求項５】 前記ワードライン構造物は、 前記半導体基板上に形成されるゲート絶縁膜と、 前記ゲート絶縁膜上に形成される導電層と、 前記導電層上に形成されるキャッピング層と、 前記キャッピング層、導電層及びゲート絶縁膜の両側壁
に形成される絶縁膜スペーサとを含むことを特徴とする
請求項４に記載の集積回路デバイス。 - 【請求項６】 前記アクティブ領域が形成される行間の
各々に、前記ドレーン領域と電気的に接続され、且つ、
前記ワードライン構造物と交差するビットラインがさら
に配されたことを特徴とする請求項１に記載の集積回路
デバイス。 - 【請求項７】 前記ビットラインは、ドレーン領域とコ
ンタクトされる自己整列コンタクトパッド及び前記ドレ
ーン領域とコンタクトされる自己整列コンタクトパッド
と同じ列に位置しつつ以前の行もしくは次の行に位置す
る素子分離膜上の自己整列コンタクトパッドと同時にコ
ンタクトされることを特徴とする請求項６に記載の集積
回路デバイス。 - 【請求項８】 前記ビットラインの底部には絶縁膜がさ
らに形成されていることを特徴とする請求項６に記載の
集積回路デバイス。 - 【請求項９】 前記ソース領域とコンタクトされる自己
整列コンタクトパッドと、ドレーン領域とコンタクトさ
れる自己整列コンタクトパッド及び素子分離膜上の自己
整列コンタクトパッドは、行方向にはワードライン構造
物により分離され、且つ、列方向には前記ビットライン
の底部の絶縁膜により分離されることを特徴とする請求
項８に記載の集積回路デバイス。 - 【請求項１０】 前記ソース領域とコンタクトされる自
己整列コンタクトパッド及び前記ドレーン領域とコンタ
クトされる自己整列コンタクトパッドは互いに同じ大き
さを有することを特徴とする請求項１に記載の集積回路
デバイス。 - 【請求項１１】 前記ソース及びドレーン領域とコンタ
クトされる各々の自己整列コンタクトパッド及び前記素
子分離膜上に形成される自己整列コンタクトパッドは同
じ大きさを有することを特徴とする請求項１に記載の集
積回路デバイス。 - 【請求項１２】 半導体基板と、 前記半導体基板上に列方向及び行方向に等間隔に離隔さ
れて配された多数のアクティブ領域を限定する素子分離
膜と、 前記各々のアクティブ領域と交差すべく延びる多数のワ
ードライン構造物と、 前記ワードライン構造物の外側のアクティブ領域に形成
されるソース領域と、 前記ワードライン構造物間のアクティブ領域に形成され
るドレーン領域と、 前記ワードライン構造物間の領域のうちアクティブ領域
が形成される行に配され、且つ、前記ソース領域とコン
タクトされる第１自己整列コンタクトパッドと、前記ド
レーン領域とコンタクトされる第２自己整列コンタクト
パッド及び前記素子分離膜上に形成される第３自己整列
コンタクトパッドを含む自己整列コンタクトパッドとを
含み、 前記第１ないし第３自己整列コンタクトパッドは同じ大
きさを有することを特徴とする集積回路デバイス。 - 【請求項１３】 前記アクティブ領域は、選択された行
のアクティブ領域が次の行のアクティブ領域間と対応す
る位置に配されることを特徴とする請求項１２に記載の
集積回路デバイス。 - 【請求項１４】 前記ワードライン構造物は一つのアク
ティブ領域につき一対ずつ等間隔に離隔されて配され、
且つ、列方向に延びることを特徴とする請求項１２に記
載の集積回路デバイス。 - 【請求項１５】 前記ワードライン構造物は、 前記半導体基板上に形成されるゲート絶縁膜と、 前記ゲート絶縁膜上に形成される導電層と、 前記導電層上に形成されるキャッピング層と、 前記キャッピング層、導電層及びゲート絶縁膜の両側壁
に形成される絶縁膜スペーサとを含むことを特徴とする
請求項１４に記載の集積回路デバイス。 - 【請求項１６】 前記アクティブ領域が形成される行間
の各々に、前記ドレーン領域と電気的に接続され、且
つ、前記ワードライン構造物と交差すべくビットライン
がさらに配されたことを特徴とする請求項１２に記載の
集積回路デバイス。 - 【請求項１７】 前記ビットラインは、第２自己整列コ
ンタクトパッド及び前記第２自己整列コンタクトパッド
と同じ列に位置しつつ以前の行もしくは次の行に位置す
る第３自己整列コンタクトパッドと同時にコンタクトさ
れることを特徴とする請求項１２に記載の集積回路デバ
イス。 - 【請求項１８】 前記ビットラインの底部には絶縁膜が
さらに形成されていることを特徴とする請求項１２に記
載の集積回路デバイス。 - 【請求項１９】 前記第１自己整列コンタクトパッド
と、前記第２自己整列コンタクトパッド及び前記第３自
己整列コンタクトパッドは、行方向には各々のワードラ
イン構造物により分離され、且つ、列方向には前記ビッ
トラインの底部の絶縁膜により分離されることを特徴と
する請求項１８に記載の集積回路デバイス。 - 【請求項２０】 半導体基板と、 前記半導体基板上に列方向及び行方向に等間隔に離隔さ
れて配された多数のアクティブ領域を限定する素子分離
膜と、 前記各々のアクティブ領域と交差するように延び、且
つ、一つのアクティブ領域につき一対ずつ配されるワー
ドライン構造物と、 前記ワードライン構造物の外側のアクティブ領域に形成
されるソース領域と、 前記ワードライン構造物間のアクティブ領域に形成され
るドレーン領域と、 前記ワードライン構造物間の領域のうちアクティブ領域
が形成される行に配され、且つ、前記ソース領域とコン
タクトされる第１自己整列コンタクトパッドと、前記ド
レーン領域とコンタクトされる第２自己整列コンタクト
パッド及び前記素子分離膜に形成される第３自己整列コ
ンタクトパッドを含む自己整列コンタクトパッドと、 前記ワードライン構造物と交差しつつ、アクティブ領域
が形成される行間の各々に前記ドレーン領域と電気的に
接続さるべく形成されるビットラインとを含み、 前記ビットラインは、第２自己整列コンタクトパッド及
び第２自己整列コンタクトパッドと同じ列に位置しつつ
以前の行もしくは次の行に位置する第３自己整列コンタ
クトパッドと同時にコンタクトされることを特徴とする
集積回路デバイス。 - 【請求項２１】 前記アクティブ領域は、選択されたあ
る行のアクティブ領域が次の行のアクティブ領域間に対
応する位置に配されることを特徴とする請求項２０に記
載の集積回路デバイス。 - 【請求項２２】 前記ワードライン構造物は、 前記半導体基板上に形成されるゲート絶縁膜と、 前記ゲート絶縁膜上に形成される導電層と、 前記導電層上に形成されるキャッピング層と、 前記キャッピング層、導電層及びゲート絶縁膜の両側壁
に形成される絶縁膜スペーサとを含むことを特徴とする
請求項２０に記載の集積回路デバイス。 - 【請求項２３】 前記ビットラインの底部には絶縁膜が
さらに形成されていることを特徴とする請求項２１に記
載の集積回路デバイス。 - 【請求項２４】 前記第１自己整列コンタクトパッド
と、前記第２自己整列コンタクトパッド及び前記第３自
己整列コンタクトパッドは、行方向にはワードライン構
造物により分離され、且つ、列方向には前記ビットライ
ンの底部の絶縁膜により分離されることを特徴とする請
求項２３に記載の集積回路デバイス。 - 【請求項２５】 半導体基板に列方向及び行方向に各々
離隔されて配された多数のアクティブ領域を限定すべく
素子分離膜を形成する段階と、 前記アクティブ領域及び素子分離膜上に列方向に延びる
多数のワードライン構造物を形成する段階と、 前記ワードライン構造物の両側のアクティブ領域に不純
物を注入し、ソース及びドレーン領域を形成する段階
と、 前記アクティブ領域が形成される行にフォトレジストパ
ターンを形成する段階と、 前記フォトレジストパターン間に低温酸化膜を埋め込む
段階と、 前記フォトレジストパターンを除去する段階と、 前記低温酸化膜間及びワードライン間に、前記ワードラ
イン構造物と同じ高さに自己整列コンタクトパッドを形
成する段階とを含むことを特徴とする集積回路デバイス
の製造方法。 - 【請求項２６】 前記ワードライン構造物は一つのアク
ティブ領域につき一対ずつ前記アクティブ領域と交差す
るように形成されることを特徴とする請求項２５に記載
の集積回路デバイスの製造方法。 - 【請求項２７】 前記ワードライン構造物を形成する段
階は、 前記半導体基板上にゲート絶縁膜を形成する段階と、 前記ゲート絶縁膜上に導電層を形成する段階と、 前記導電層上にキャッピング層を形成する段階と、 前記キャッピング層及び導電層の所定部分をパターニン
グする段階と、 前記パターニングされた導電層及びキャッピング層の両
側壁に絶縁膜スペーサを形成する段階とを含むことを特
徴とする請求項２６に記載の集積回路デバイスの製造方
法。 - 【請求項２８】 前記フォトレジストパターンを形成す
る段階は、 前記半導体基板上にフォトレジスト膜を塗布する段階
と、 前記フォトレジスト膜を前記アクティブ領域の形成され
た行のみに存在するように露光及び現像する段階とを含
むことを特徴とする請求項２５に記載の集積回路デバイ
スの製造方法。 - 【請求項２９】 前記低温酸化膜を埋め込む段階は、 前記フォトレジストパターンが変形しない温度範囲内で
酸化膜を蒸着する段階と、 前記フォトレジストパターンの表面が露出されるまでエ
ッチバックを行い、フォトレジストパターン間に酸化膜
を埋め込む段階とを含むことを特徴とする請求項２５に
記載の集積回路デバイスの製造方法。 - 【請求項３０】 前記低温酸化膜は、約１５０〜２５０
℃の温度内で蒸着することを特徴とする請求項２９に記
載の集積回路デバイスの製造方法。 - 【請求項３１】 前記自己整列コンタクトパッドを形成
する段階は、 前記低温酸化膜間が十分に埋め込まるべく導電層を蒸着
する段階と、 前記導電層及び前記低温酸化膜を前記ワードライン構造
物の表面が露出されるまで化学機械的研磨する段階とを
含むことを特徴とする請求項２５に記載の集積回路デバ
イスの製造方法。 - 【請求項３２】 前記自己整列コンタクトパッドを形成
する段階後に、 前記半導体基板上に層間絶縁膜を蒸着する段階と、 前記ドレーン領域とコンタクトされた自己整列パッド及
び前記ドレーン領域とコンタクトされた自己整列パッド
と同じ列に位置しつつ以前の行もしくは次の行に位置す
る素子分離膜の自己整列パッドが同時に露出さるべく前
記層間絶縁膜をエッチングし、コンタクトホールを形成
する段階と、 前記露出されたドレーン領域とコンタクトされた自己整
列パッド及び素子分離膜上の自己整列パッドとコンタク
トさるべく層間絶縁膜上にビットラインを形成する段階
とをさらに含むことを特徴とする請求項２５に記載の集
積回路デバイスの製造方法。 - 【請求項３３】 半導体基板上に列方向及び行方向に各
々離隔されて配された多数のアクティブ領域を限定すべ
く素子分離膜を形成する段階と、 前記アクティブ領域及び素子分離膜上に列方向に延びる
多数のワードライン構造物を形成する段階と、 前記ワードライン構造物の両側のアクティブ領域に不純
物を注入し、ソース及びドレーン領域を形成する段階
と、 前記アクティブ領域が形成される行にフォトレジストパ
ターンを形成する段階と、 前記フォトレジストパターン間に低温酸化膜を埋め込む
段階と、 前記フォトレジストパターンを除去する段階と、 前記低温酸化膜間及びワードライン間に、前記ワードラ
イン構造物に同じ高さに自己整列コンタクトパッドを形
成する段階と、 前記半導体基板上に層間絶縁膜を蒸着する段階と、 前記ドレーン領域とコンタクトされた自己整列パッド及
び前記ドレーン領域とコンタクトされた自己整列パッド
と同じ列に位置しつつ以前の行もしくは次の行に位置す
る素子分離膜の自己整列パッドが同時に露出するように
前記層間絶縁膜をエッチングし、コンタクトホールを形
成する段階と、 前記露出されたドレーン領域とコンタクトされた自己整
列パッド及び素子分離膜上の自己整列パッドとコンタク
トするように層間絶縁膜上にビットラインを形成する段
階とを含むことを特徴とする集積回路デバイスの製造方
法。 - 【請求項３４】 前記ワードライン構造物は、一つのア
クティブ領域につき一対ずつ前記アクティブ領域と交差
するように形成することを特徴とする請求項３３に記載
の集積回路デバイスの製造方法。 - 【請求項３５】 前記ワードライン構造物を形成する段
階は、 前記半導体基板上にゲート絶縁膜を形成する段階と、 前記ゲート絶縁膜上に導電層を形成する段階と、 前記導電層上にキャッピング層を形成する段階と、 前記キャッピング層及び導電層の所定部分をパターニン
グする段階と、 前記パターニングされた導電層及びキャッピング層の両
側壁に絶縁膜スペーサを形成する段階とを含むことを特
徴とする請求項３４に記載の集積回路デバイスの製造方
法。 - 【請求項３６】 前記フォトレジストパターンを形成す
る段階は、 前記半導体基板上にフォトレジスト膜を塗布する段階
と、 前記フォトレジスト膜を前記アクティブ領域が形成され
た行のみに存在すべく露光及び現像する段階とを含むこ
とを特徴とする請求項３３に記載の集積回路デバイスの
製造方法。 - 【請求項３７】 前記低温酸化膜を埋め込む段階は、 前記フォトレジストパターンが変形しない温度範囲内で
酸化膜を蒸着する段階と、 前記フォトレジストパターンの表面が露出するようにエ
ッチバックを行い、フォトレジストパターン間の各々に
酸化膜を埋め込む段階とを含むことを特徴とする請求項
３３に記載の集積回路デバイスの製造方法。 - 【請求項３８】 前記低温酸化膜は、約１５０〜２５０
℃の温度範囲内で蒸着することを特徴とする請求項３７
に記載の集積回路デバイスの製造方法。 - 【請求項３９】 前記自己整列コンタクトパッドを形成
する段階は、 前記低温酸化膜間が十分に埋め込まるべく導電層を蒸着
する段階と、 前記導電層及び前記低温酸化膜を前記ワードライン構造
物の表面が露出するように化学機械的研磨する段階とを
含むことを特徴とする請求項３３に記載の集積回路デバ
イスの製造方法。 - 【請求項４０】 基板と、 前記基板内に形成される多数のアクティブ領域からな
り、第１列のアクティブ領域が第２列のアクティブ領域
を分離する素子分離膜と対応すべく互い違いに配される
アクティブ領域列と、 前記アクティブ領域内に配され、ドレーン領域が二つの
ソース領域間に配されるソース及びドレーン領域と、 前記基板上に延び、前記ソース及びドレーン領域間のア
クティブ領域と交差するように配されるワードライン構
造物と、 前記各々のワードライン構造物間に配され、前記ソース
領域上の第１自己整列パッドと、前記ドレーン領域上の
第２自己整列パッド及びアクティブ領域と分離された素
子分離膜上の第３自己整列パッドを含む自己整列パッド
列と、 前記基板上に形成され、ワードライン構造物と交差する
ように延び、前記第２自己整列パッドとコンタクトされ
る多数のビットライン構造物とを含むことを特徴とする
集積回路デバイス。 - 【請求項４１】 前記基板上に層間絶縁膜をさらに含
み、 前記ビットライン構造物は前記層間絶縁膜内に延びて第
２自己整列パッドとコンタクトされる多数の導電性プラ
グを含むことを特徴とする請求項４０に記載の集積回路
デバイス。 - 【請求項４２】 前記導電性プラグは前記第３自己整列
コンタクトパッドとコンタクトされることを特徴とする
請求項４１に記載の集積回路デバイス。 - 【請求項４３】 前記ビットライン構造物は層間絶縁膜
上に形成され、前記導電性プラグとコンタクトされる導
電ラインを含むことを特徴とする請求項４１に記載の集
積回路デバイス。 - 【請求項４４】 前記ワードライン構造物各々は実質的
に互いに平行である導電ラインを含み、前記ワードライ
ン構造物の導電ラインはビットライン構造物と実質的に
垂直であることを特徴とする請求項４３に記載の集積回
路デバイス。 - 【請求項４５】 前記アクティブ領域は長方形であるこ
とを特徴とする請求項４３に記載の集積回路デバイス。 - 【請求項４６】 半導体基板上に多数のアクティブ領域
からなるアクティブ領域列を限定すべく、第１列のアク
ティブ領域が第２列のアクティブ領域を分離する素子分
離膜と対応するように素子分離領域を互い違いに形成す
る段階と、 前記基板上にアクティブ領域列と交差すべく多数のワー
ドライン構造物を形成する段階と、 前記ワードライン間のアクティブ領域内にドレーン領域
が二つのソース領域間に配さるべくソース及びドレーン
領域を形成する段階と、 前記各々のワードライン構造物間に前記ソース領域上の
第１自己整列パッドと、前記ドレーン領域上の第２自己
整列パッド及びアクティブ領域と分離された素子分離領
域上の第３自己整列パッドを含む自己整列パッド列を形
成する段階と、 前記ワードライン構造物と交差しつつ、前記第２自己整
列パッドとコンタクトされる多数のビットライン構造物
を形成する段階とを含むことを特徴とする集積回路デバ
イスの製造方法。 - 【請求項４７】 前記自己整列コンタクトパッド列上に
層間絶縁膜を形成する段階をさらに含み、前記多数のビ
ットライン構造物を形成する段階は、前記層間絶縁膜内
に延びて第２自己整列パッドとコンタクトされる多数の
導電性プラグを形成する段階を含むことを特徴とする請
求項４６に記載の集積回路デバイスの製造方法。 - 【請求項４８】 前記導電性プラグは前記第３自己整列
コンタクトパッドとコンタクトされることを特徴とする
請求項４７に記載の集積回路デバイスの製造方法。 - 【請求項４９】 前記ビットライン構造物を形成する段
階は、前記層間絶縁膜上に前記導電性プラグとコンタク
トするように導電ラインを形成する段階をさらに含むこ
とを特徴とする請求項４７に記載の集積回路デバイスの
製造方法。 - 【請求項５０】 前記ワードライン構造物を形成する段
階は、前記半導体基板上にゲート絶縁膜を形成する段階
と、前記ゲート絶縁膜上に導電層を形成する段階と、前
記導電層上にキャッピング層を形成する段階と、前記キ
ャッピング層、導電層の所定部分をパターニングする段
階と、前記パターニングされた導電層及びキャッピング
層の両側壁に絶縁膜スペーサを形成する段階とを含むこ
とを特徴とする請求項４６に記載の集積回路デバイスの
製造方法。 - 【請求項５１】 前記自己整列パッド列を形成する段階
は、基板上にワードライン構造物と交差しつつワードラ
イン間の素子分離領域とコンタクトするように延びる離
隔された多数の絶縁領域を形成する段階と、 前記ソース及びドレーン領域とコンタクトするように延
びつつ、前記離隔された絶縁領域間が埋め込まるべく絶
縁層を形成する段階と、 前記導電層の一部を除去して自己整列コンタクトパッド
列を形成する段階とを含むことを特徴とする請求項５０
に記載の集積回路デバイスの製造方法。 - 【請求項５２】 前記離隔された多数の絶縁領域を形成
する段階は、 前記ワードライン構造物と交差しつつ、離隔されたマス
ク領域のうちいずれか一つは前記アクティブ領域列上に
位置すべく離隔されたマスク領域を形成する段階と、 前記基板上に離隔されたマスク領域間が埋め込まれるよ
うに絶縁層を形成する段階と、 前記絶縁層の一部を除去し、離隔された多数の絶縁領域
を形成する段階とを含むことを特徴とする請求項５１に
記載の集積回路デバイスの製造方法、 - 【請求項５３】 前記マスク領域はフォトレジスト物質
を含み、前記絶縁層を形成する段階は、前記マスク領域
の形状が保てるほど十分に低い温度範囲内で行われるこ
とを特徴とする請求項５２に記載の集積回路デバイスの
製造方法。 - 【請求項５４】 前記導電層を形成する段階は前記ソー
ス及びドレーン領域が露出さるべくマスク領域を除去す
る段階後に行われ、前記露出されたソース及びドレーン
領域とコンタクトしつつ前記絶縁領域間に埋め込まれる
ことを特徴とする請求項５２に記載の集積回路デバイス
の製造方法。
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