JP2950265B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置に関
し、特にキャパシタがビット線の上部に設けられた開放
ビット線方式のメモリセルを有するＤＲＡＭに関する。

【０００２】

【従来の技術】１つのトランジスタと１つのキャパシタ
との２つの素子からメモリセルが構成されたＤＲＡＭは
微細加工技術，デバイス技術，回路技術等の進歩により
３年毎に４倍の記憶容量の増加（世代交代）がなされ、
メモリセルのセルサイズは前の世代に比べて約４０％に
縮小されてきた。このようなセルサイズの縮小に伴なっ
てメモリセルを構成する素子の寸法も縮小する必要があ
り、トランジスタはスケーリング則に従った寸法の縮小
が行なわれてきた。しかしＳ／Ｎ比の確保やソフトエラ
ー耐性を保証するためにはキャパシタに蓄えられる蓄積
電荷はある一定値以上確保する必要があり、蓄積容量を
キャパシタ面積に比例して縮小することはできないとい
う問題がある。半導体基板表面へのキャパシタ投影面積
が小さくなった場合でも大きな蓄積容量を得る目的か
ら、キャパシタを構成する容量下部電極を３次元構造に
してこれらの電極の側面を利用したスタックトキャパシ
タが実現されている。当初提案されたスタックトキャパ
シタを用いたメモリセル構造は、トランジスタの上部に
キャパシタが形成され，さらにこれらのキャパシタの上
部にビット線が形成された構造であった。

【０００３】この構造は、以下の２つの問題点があっ
た。第１に、蓄積容量を大きくするために容量下部電極
の高さを高くして側面の面積を広くすると、ビット線と
トランジスタのソース・ドレイン領域の一方の拡散層と
を接続するコンタクト孔（ビットコンタクト孔）の深さ
が深くなり、コンタクト孔の形成が困難になり、また、
キャパシタを覆う絶縁膜の段差が大きくなるためビット
線の形成が困難になることである。第２の問題点は、メ
モリセル内でキャパシタとして用いることのできるキャ
パシタの投影面積がビットコンタクト孔の分だけ小さく
なってしまうことである。

【０００４】これらの問題点を解決する方法として、キ
ャパシタをビット線の上部に設ける（ＣＯＢ型と記す）
メモリセルが、１９８８年インターナショナル・エレク
トロン・デバイシス・ミーティング・テクニカル・ダイ
ジェスト（Ｉｎｔｅｒｎａｔｉｏｎａｌ−Ｅｌｅｃｔｒ
ｏｎ−Ｄｅｖｉｃｅｓ−Ｍｅｅｔｉｎｇ−Ｔｅｃｈｎｉ
ｃａｌ−Ｄｉｇｅｓｔ）の第５９５頁−第５９９頁に報
告された。この報告では、半導体基板の表面に凸型の素
子領域を設け、ビットコンタクト孔を介してビット線は
この凸型の部分に形成されたソース・ドレイン領域の一
方の拡散層に接続され、容量コンタクト孔を介して素子
領域の両端の部分に形成されたソース・ドレイン領域の
他方に接続されるキャパシタはビット線の上部に形成さ
れている。この報告による構造のメモリセルでは、ビッ
ト線が接続されるソース・ドレイン領域の一方の拡散層
の接合容量が大きくなることからビット線の寄生容量が
大きくなるという問題点が生じる。

【０００５】特開平３−７２６７３号公報に記載された
メモリセルでは、局所配線を設けることにより上記ビッ
ト線の寄生容量の低減を行なっている。半導体記憶装置
の平面図および断面図である図１６および図１７を参照
して、この特許公開公報に記載されたメモリセルを説明
する。ここで、図１６は階層化された平面図であり、図
１６（ａ）は素子領域とワード線と局所配線との配置関
係を示し、図１６（ｂ）は局所配線とビット線との配置
関係を示し、図１６（ｃ）はビット線とキャパシタの容
量下部電極との配置関係を示している。図１７（ａ），
（ｂ）は、図１６のＡＡ線，ＢＢ線での断面図である。

【０００６】Ｐ型シリコン基板４０１表面の素子分離領
域にはフィールド酸化膜４０２が設けられ、フィールド
酸化膜４０２により画定されたＰ型シリコン基板４０１
表面には矩形素子領域４０３ａが設けられている。矩形
素子領域４０３ａは（矩形素子領域４０３の）長辺方向
に沿って複数の素子領域列をなし、異なる素子領域列に
属して隣接する２つの矩形素子領域４０３ａは矩形素子
領域４０３ａの長辺方向になすピッチの１／２ピッチず
つずれて配置され、それぞれの矩形素子領域４０３ａに
はそれぞれ２つのトランジスタが設けられている。それ
ぞれの矩形素子領域４０３ａの表面上には、矩形素子領
域４０３ａの表面に設けられたゲート酸化膜４０４を介
して、ゲート電極を兼たそれぞれ２つのワード線４０５
ａが設けられている。ワード線４０５ａは、多少の蛇行
は伴なうものの、概ねに矩形素子領域４０３ａの長辺方
向に対して直交して配置されている。それぞれの矩形素
子領域４０３ａには、ワード線４０５ａ，フィールド酸
化膜４０２に自己整合的に、１つのＮ型拡散層４０６Ａ
と２つのＮ型拡散層４０６Ｂとが設けられている。

【０００７】局所コンタクト孔４０８ａを介してＮ型拡
散層４０６Ｂに接続される局所配線４０９ａは、それぞ
れの矩形素子領域４０３ａに隣接するワード線４０５ａ
の上部を通過してフィールド酸化膜４０２上に延在して
いる。１つの矩形素子領域４０３ａに接続された２つの
局所配線４０９ａは、矩形素子領域４０３ａの長辺方向
に対して所望の角度を有してそれぞれ逆方向に延在して
いる。ビットコンタクト孔４１１ａ（内を充填するコン
タクトプラグ４１２）を介してＮ型拡散層４０６Ａに接
続されるビット線４１３ａは、ワード線４０５ａおよび
局所配線４０９ａの上部に設けられ、上記素子領域列に
沿って配置されている。例えばフィールド酸化膜４０２
上の部分での局所配線４０９ａの一端に達する容量コン
タクト孔４１５を介して、それぞれの局所配線４０９ａ
に接続された容量下部電極４１７は、ワード線４０５ａ
並びにビット線４１３ａの上部に設けられている。これ
らの容量下部電極４１７の表面は容量絶縁膜（図に明示
されず）に覆われ、さらに容量上部電極４１９により覆
われている。

【０００８】局所配線を用いた別のメモリセルが、特開
平４−２７９０５５号公報に記載されている。半導体記
憶装置の平面図である図１８を参照してこの特許公開公
報に記載されたメモリセルについて説明する。

【０００９】半導体基板の表面に設けられた矩形素子領
域４０３ｂは（矩形素子領域４０３ｂの）長辺方向に沿
って複数の素子領域列をなし、異なる素子領域列に属し
て隣接する２つの矩形素子領域４０３ｂは矩形素子領域
４０３ｂの長辺方向になすピッチの１／２ピッチずつず
れて配置され、それぞれの矩形素子領域４０３ｂにはそ
れぞれ２つのトランジスタが設けられている。それぞれ
の矩形素子領域４０３ｂの表面上には、ゲート電極を兼
たそれぞれ２つのワード線４０５ｂが設けられている。
ワード線４０５ｂは、矩形素子領域４０３ｂの長辺方向
に対して直交して配置されている。ここでの局所配線４
０９ｂは、上記特開平３−７２６７３号公報に記載され
た局所配線と相違して、局所コンタクト孔４０８ｂを介
して、２つのワード線４０５ｂに挟まれて矩形素子領域
４０３ｂに形成された拡散層に接続されている。局所配
線４０９ｂは、ワード線４０５ｂに平行に、素子分離領
域上に延在している。ビットコンタクト孔４１１ｂを介
して素子分離領域上に延在している部分の局所配線４０
９ｂに接続されるビット線４１３ｂは、上記素子領域列
に平行に配置されている。矩形素子領域４０３ｂの両端
におけるビット線４１３ｂと重ならない部分４２４に
は、キャパシタが接続される。

【００１０】

【発明が解決しようとする課題】ＤＲＡＭのメモリセル
のセルサイズ等は、ワード線のピッチの１／２により規
定されるＦ（Ｆｅａｔｕｒｅ−Ｓｉｚｅの略）により表
現されている。上記特開平３−７２６７３号公報，上記
特開平４−２７９０５５号公報に記載されたＤＲＡＭの
メモリセルは、それぞれ折り返しビット線方式，開放ビ
ット線方式のメモリセルである。これらの特許公開公報
では、矩形素子領域および局所配線等を採用することに
より、これらの矩形素子領域のビット線方向（矩形素子
領域の長手方向）およびワード線方向のピッチは８Ｆお
よび２Ｆとなる。このため、上記特開平３−７２６７３
号公報に記載されたＤＲＡＭでは折り返しビット線方式
のメモリセルのセルサイズをこの方式の目標値である８
Ｆ² に縮小することができるが、上記特開平４−２７９
０５５号公報に記載されたＤＲＡＭでは開放ビット線方
式のメモリセルのセルサイズの目標値である６Ｆ² より
２Ｆ² 大きくなっている。

【００１１】折り返しビット線方式のメモリセルに対す
る開放ビット線方式のメモリセルの利点は、セルサイズ
が小さくなる点である。開放ビット線方式のメモリセル
では、２つのメモリセルが設けられる１つの素子領域の
ビット線方向のピッチが６Ｆになる。このメモリセルの
ワード線方向のピッチを２Ｆにすることができるなら
ば、このメモリセルのセルサイズを６Ｆ² にすることが
できる。素子領域のビット線方向のピッチが６Ｆである
通常の開放ビット線方式のメモリセルからなるセルアレ
イでは、異なる素子領域列に属して隣接する２つの素子
領域の間のピッチずれが無く、同じ素子領域列に属して
隣接する２つの素子領域に関わる２つのワード線の間隔
が３Ｆとなり、これら２つのワード線に間にこれらに平
行な素子領域の空隙部が存在する。このことから、上記
特開平３−７２６７３号公報あるいは上記特開平４−２
７９０５５号公報に記載されたように矩形素子領域およ
び局所配線を採用したとしても、局所配線の間隔（Ｆ）
を配慮することが必要なため、Ｔ字型の素子領域による
開放ビット線方式のメモリセルと同様にワード線方向の
ピッチが（２Ｆではなく）３Ｆになり、メモリセルのセ
ルサイズは（目標値である６Ｆ² より大幅に大きな値で
ある９Ｆ² となる。このような理由から、従来の開放ビ
ット線方式のメモリセルを有するＤＲＡＭでは、上記特
開平３−７２６７３号公報あるいは上記特開平４−２７
９０５５号公報に記載された手段を採用しないでこのメ
モリセルのワード線方向のピッチを２Ｆに近ずける工夫
がなされているものの実現が困難である。

【００１２】したがって本発明の目的は、開放ビット線
方式のメモリセルのビット線方向およびワード線方向の
ピッチを６Ｆおよび２Ｆにしてこのセルサイズを６Ｆ²
にできるＤＲＡＭを提供することにある。

【００１３】

【課題を解決するための手段】本発明の半導体記憶装置
の第１の態様の特徴は、半導体基板の表面に設けられた
トランジスタと、トランジスタの上部に設けられたビッ
ト線と、容量下部電極，容量絶縁膜および容量上部電極
からなるビット線の上部に設けられたキャパシタとによ
りメモリセルが構成され、上記半導体基板の表面の素子
分離領域に設けられたフィールド酸化膜によって画定さ
れた矩形素子領域はそれぞれ所定の間隔を有してこの半
導体基板の表面に配置され、これらの矩形素子領域はこ
れらの矩形素子領域の長辺方向に沿って複数の素子領域
列をなし、異なる素子領域列に属して隣接する２つのこ
れらの矩形素子領域はこれらの矩形素子領域の長辺方向
になすピッチの１／３ピッチずつ順にずれて配置され、
これらの矩形素子領域にはそれぞれ２つの上記トランジ
スタが設けられ、２つの上記トランジスタは、上記矩形
素子領域の表面に設けられたゲート酸化膜を介してこれ
らの矩形素子領域の長辺方向と直交し，上記半導体基板
の表面上に設けられた平行な２つのワード線と、このフ
ィールド酸化膜および２つのこれらのワード線に挟まれ
てこれらの矩形素子領域の表面の中央に設けられた第１
の拡散層と、このフィールド酸化膜および１つのこれら
のワード線に挟まれてこれらの矩形素子領域の表面の両
端に設けられた２つの第２の拡散層とから構成され、ビ
ットコンタクト孔を介して上記第１の拡散層に接続され
る上記ビット線が上記素子領域列に沿って上記ワード線
と直交してこれらのワード線の上部に配置され、局所コ
ンタクト孔を介してそれぞれの上記矩形素子領域に設け
られた２つの上記第２の拡散層に接続する２つの局所配
線が、上記ワード線に平行に，かつそれぞれ逆向に上記
フィールド酸化膜上まで延在して配置され、上記ビット
線の間に設けられた容量コンタクト孔を介して上記フィ
ールド酸化膜上まで延在された上記局所配線の一端に接
続される上記容量下部電極が、上記ビット線の上部に形
成されることにある。好ましくは、上記容量下部電極の
上記半導体基板表面への投影面の形状が矩形をなし、こ
れらの投影面の長手方向が上記ワード線もしくは上記ビ
ット線に平行である。

【００１４】本発明の半導体記憶装置の第２の態様の特
徴は、半導体基板の表面に設けられたトランジスタと、
トランジスタの上部に設けられたビット線と、容量下部
電極，容量絶縁膜および容量上部電極からなるビット線
の上部に設けられたキャパシタとによりメモリセルが構
成され、上記半導体基板の表面の素子分離領域に設けら
れたフィールド酸化膜によって画定された矩形素子領域
はそれぞれ所定の間隔を有してこの半導体基板の表面に
配置され、これらの矩形素子領域はこれらの矩形素子領
域の長辺方向に沿って複数の素子領域列をなし、異なる
素子領域列に属して隣接する２つのこれらの矩形素子領
域はこれらの矩形素子領域の長辺方向になすピッチの１
／３ピッチずつずれて配置され、これらの矩形素子領域
にはそれぞれ２つの上記トランジスタが設けられ、２つ
の上記トランジスタは、上記矩形素子領域の表面に設け
られたゲート酸化膜を介してこれらの矩形素子領域の長
辺方向と直交し，上記半導体基板の表面上に設けられた
平行な２つのワード線と、このフィールド酸化膜および
２つのこれらのワード線に挟まれてこれらの矩形素子領
域の表面の中央に設けられた第１の拡散層と、このフィ
ールド酸化膜および１つのこれらのワード線に挟まれて
これらの矩形素子領域の表面の両端に設けられた２つの
第２の拡散層とから構成され、局所コンタクト孔を介し
てそれぞれの上記矩形素子領域に設けられたこれらの第
１の拡散層に接続する局所配線が、上記ワード線に平行
な一定の方向に上記フィールド酸化膜上まで延在して配
置され、ビットコンタクト孔を介して上記フィールド酸
化膜上まで延在された上記局所配線の一端に接続される
上記ビット線が、上記ワード線の上部においてこれらの
ワード新に直交し、上記素子領域列平行に，かつ２つの
これらの素子領域列の間に沿って配置され、容量コンタ
クト孔を介して上記第２の拡散層に接続される上記容量
下部電極が、上記ビット線の上部に形成されることにあ
る。好ましくは、異なる素子領域列に属して隣接する２
つの上記矩形素子領域がこれらの矩形素子領域の長辺方
向になすピッチの１／３ピッチずつ順もしくは交互にず
れて配置されている。さらに好ましくは、上記容量下部
電極の上記半導体基板表面への投影面の形状が矩形をな
し、これらの投影面の長手方向が上記ワード線もしくは
上記ビット線に平行である。

【００１５】

【発明の実施の形態】次に本発明について図面を参照し
て説明する。

【００１６】半導体記憶装置の平面図および断面図であ
る図１および図２と回路図である図３とを参照すると、
本発明の第１の実施の形態の一実施例によるＤＲＡＭの
メモリセルは以下のようになっている。ここで、図１は
階層化された平面図であり、図１（ａ）は素子領域とワ
ード線と局所配線との配置関係を示し、図１（ｂ）は局
所配線とビット線との配置関係を示し、図１（ｃ）はビ
ット線とキャパシタの容量下部電極との配置関係を示し
ている。図２（ａ），（ｂ）および（ｃ）は、図１のＡ
Ａ線，ＢＢ線およびＣＣ線での断面図である。

【００１７】Ｐ型シリコン基板１０１表面の素子分離領
域にはフィールド酸化膜１０２が設けられ、フィールド
酸化膜１０２により画定されたＰ型シリコン基板１０１
表面には矩形素子領域１０３が設けられている。矩形素
子領域１０３は（矩形素子領域１０３の）長辺方向に沿
って複数の素子領域列をなし、異なる素子領域列に属し
て隣接する２つの矩形素子領域１０３は（矩形素子領域
１０３の）長辺方向になすピッチ（６Ｆ）の１／３ピッ
チ（２Ｆ）ずつ順にずれて配置され、それぞれの矩形素
子領域１０３にはそれぞれ２つのトランジスタ１２１が
設けられている。素子領域列のピッチは２Ｆである。そ
れぞれの矩形素子領域１０３の表面上には、矩形素子領
域１０３の表面に設けられたゲート酸化膜１０４を介し
て、ゲート電極を兼たそれぞれ２つのワード線１０５が
設けられている。ワード線１０５は矩形素子領域１０３
の長辺方向に対して直交し，２Ｆのピッチを有して配置
されている。それぞれの矩形素子領域１０３には、ワー
ド線１０５，フィールド酸化膜１０２に自己整合的に、
１つのＮ型拡散層１０６Ａと２つのＮ型拡散層１０６Ｂ
とが設けられている。トランジスタ１２１は、Ｐ型シリ
コン基板１０１，ゲート酸化膜１０４，ワード線１０
５，Ｎ型拡散層１０６Ａおよび１０６Ｂから構成されて
いる。

【００１８】トランジスタ１２１を含めてフィールド酸
化膜１０２の表面は、層間絶縁膜１０７により覆われて
いる。局所コンタクト孔１０８は、層間絶縁膜１０７を
貫通してＮ型拡散層１０６Ｂに達している。局所コンタ
クト孔１０８を介してＮ型拡散層１０６Ｂに直接に接続
される局所配線１０９は、ワード線１０５に平行にフィ
ールド酸化膜１０２上に延在している。さらに１つの矩
形素子領域１０３に接続された２つの局所配線１０９の
延在方向は、逆向になっている。局所コンタクト孔１０
８の上端がワード線１０５の上部に位置していることか
ら、局所コンタクト孔１０８を充填する部分を除いた部
分での局所配線１０９はワード線１０５の上部に設けら
れている。局所配線１０９を含めて層間絶縁膜１０７の
表面は、層間絶縁膜１１０により覆われている。ビット
コンタクト孔１１１は、層間絶縁膜１１０，１０７を貫
通してＮ型拡散層１０６Ａに達している。ビットコンタ
クト孔１１１は、Ｎ型拡散層１０６Ａに直接に接続され
るコンタクトプラグ１１２により充填されている。層間
絶縁膜１１０表面上に設けられたビット線１１３は、ビ
ットコンタクト孔１１１の上端においてコンタクトプラ
グ１１２に直接に接続されて、Ｎ型拡散層１０６Ａに接
続される。これらのビット線１１３は、ワード線１０５
および局所配線１０９の上部に設けられ、上記素子領域
列に沿って２Ｆのピッチを有して配置されている。

【００１９】ビット線１１３を含めて層間絶縁膜１１０
の表面は、層間絶縁膜１１４により覆われている。容量
コンタクト孔１１５は、層間絶縁膜１１４，１１０を貫
通して、フィールド酸化膜１０２上の部分での局所配線
１０９の一端に達する。容量コンタクト孔１１５は、局
所配線１０９に直接に接続されるコンタクトプラグ１１
６により充填されている。層間絶縁膜１１４表面上に設
けられた容量下部電極１１７は、容量コンタクト孔１１
５の上端においてコンタクトプラグ１１６に直接に接続
されて、それぞれの局所配線１０９に接続される。容量
コンタクト孔１１５の上端がビット線１１３の上部に位
置していることから、容量下部電極１１７はワード線１
０５並びにビット線１１３の上部に設けられている。キ
ャパシタ１２２は、容量下部電極１１７と、容量下部電
極１１７の表面を覆う容量絶縁膜１１８と、さらに容量
絶縁膜１１８の表面を覆う容量上部電極１１９とにより
構成されている。

【００２０】本第１の実施の形態の本一実施例では、異
なる素子領域列に属して隣接する２つの矩形素子領域１
０３を（矩形素子領域１０３の）長辺方向になすピッチ
（６Ｆ）の１／３ピッチ（２Ｆ）ずつ順にずらして配置
し、さらにＮ型拡散層１０６Ｂに接続する局所配線１０
９を設けることにより、矩形素子領域１０３のビット線
１１３方向のピッチを６Ｆにするのみではなく，矩形素
子領域１０３のワード線１０５方向のピッチを２Ｆにす
ることが可能になる。このため本第１の実施の形態の本
一実施例の採用により、ＣＯＢ構造で開放ビット線方式
のメモルセルのセルサイズを６Ｆ² にすることが容易に
なる。

【００２１】また、本第１の実施の形態の本一実施例で
は、トランジスタ１２１とキャパシタ１２２とからなる
メモリセルの配置は、次の２通りになる。第ｎ番地のビ
ット線に属するメモリセルが第（３ｍ−２）番地，第
（３ｍ−１）番地のワード線に属し，第（ｎ＋１）番地
のビット線に属するメモリセルが第（３ｍ−１）番地，
第３ｍ番地のワード線に属するならば、第（ｎ−１）番
地のビット線に属するメモリセルは第（３ｍ−２）番
地，第３ｍ番地のワード線に属する。あるいは、第ｎ番
地のビット線に属するメモリセルが第（３ｍ−２）番
地，第（３ｍ−１）番地のワード線に属し，第（ｎ＋
１）番地のビット線に属するメモリセルが第（３ｍ−
２）番地，第（３ｍ−１）番地のワード線に属するなら
ば、第（ｎ−１）番地のビット線に属するメモリセルは
第（３ｍ−１）番地，第３ｍ番地のワード線に属する。

【００２２】半導体記憶装置の平面図および断面図であ
る図４および図５と回路図である図６とを参照すると、
本発明の第２の実施の形態の一実施例によるＤＲＡＭの
メモリセルは以下のようになっている。ここで、図４も
階層化された平面図であり、図４（ａ）は素子領域とワ
ード線と局所配線との配置関係を示し、図４（ｂ）は素
子領域と局所配線とビット線との配置関係を示し、図４
（ｃ）はビット線とキャパシタの容量下部電極との配置
関係を示している。図５（ａ），（ｂ）および（ｃ）
は、図４のＡＡ線，ＢＢ線およびＣＣ線での断面図であ
る。なお、本第２に実施の形態によるＤＲＡＭの回路図
である図６は上記第１の実施の形態の上記一実施例の回
路図である図３と実質的に同じになっている。

【００２３】Ｐ型シリコン基板２０１表面の素子分離領
域にはフィールド酸化膜２０２が設けられ、フィールド
酸化膜２０２により画定されたＰ型シリコン基板２０１
表面には矩形素子領域２０３が設けられている。矩形素
子領域２０３は（矩形素子領域２０３の）長辺方向に沿
って複数の素子領域列をなし、異なる素子領域列に属し
て隣接する２つの矩形素子領域２０３は（矩形素子領域
２０３の）長辺方向になすピッチ（６Ｆ）の１／３ピッ
チ（２Ｆ）ずつ順にずれて配置され、それぞれの矩形素
子領域２０３にはそれぞれ２つのトランジスタ２２１が
設けられている。素子領域列のピッチは２Ｆである。そ
れぞれの矩形素子領域２０３の表面上には、矩形素子領
域２０３の表面に設けられたゲート酸化膜２０４を介し
て、ゲート電極を兼たそれぞれ２つのワード線２０５が
設けられている。ワード線２０５は矩形素子領域２０３
の長辺方向に対して直交し，２Ｆのピッチを有して配置
されている。それぞれの矩形素子領域２０３には、ワー
ド線２０５，フィールド酸化膜２０２に自己整合的に、
１つのＮ型拡散層２０６Ａと２つのＮ型拡散層２０６Ｂ
とが設けられている。本第２の実施の形態の本一実施例
のトランジスタ２２１も、Ｐ型シリコン基板２０１，ゲ
ート酸化膜２０４，ワード線２０５，Ｎ型拡散層２０６
Ａおよび２０６Ｂから構成されている。

【００２４】トランジスタ２２１を含めてフィールド酸
化膜２０２の表面は、層間絶縁膜２０７により覆われて
いる。局所コンタクト孔２０８は、層間絶縁膜２０７を
貫通してＮ型拡散層２０６Ａに達している。局所コンタ
クト孔２０８を介してＮ型拡散層２０６Ａに直接に接続
される局所配線２０９は、ワード線２０５に平行，かつ
同じ向にフィールド酸化膜２０２上に延在している。局
所コンタクト孔２０８の上端もワード線２０５の上部に
位置していることから、局所コンタクト孔２０８を充填
する部分を除いた部分での局所配線２０９はワード線２
０５の上部に設けられている。局所配線２０９を含めて
層間絶縁膜２０７の表面は、層間絶縁膜２１０により覆
われている。層間絶縁膜２１０を貫通して，フィールド
酸化膜２０２上の部分での局所配線２０９の一端に達す
るビットコンタクト孔２１１は、局所配線２０９に直接
に接続されるコンタクトプラグ２１２により充填されて
いる。層間絶縁膜２１０表面上に設けられたビット線２
１３は、ビットコンタクト孔２１１の上端においてコン
タクトプラグ２１２に直接に接続されて、局所配線２０
９を介してＮ型拡散層２０６Ａに接続される。これらの
ビット線２１３は、ワード線２０５および局所配線２０
９の上部に設けられ、上記素子領域列に沿って２Ｆのピ
ッチを有して配置されている。

【００２５】ビット線２１３を含めて層間絶縁膜２１０
の表面は、層間絶縁膜２１４により覆われている。容量
コンタクト孔２１５は、層間絶縁膜２１４，２１０，２
０７を貫通して、Ｎ型拡散層２０６Ｂに達する。容量コ
ンタクト孔２１５は、Ｎ型拡散層２０６Ｂに直接に接続
されるコンタクトプラグ２１６により充填されている。
容量下部電極２１７は、容量コンタクト孔２１５の上端
においてコンタクトプラグ２１６に直接に接続されて、
それぞれのＮ型拡散層２０６Ｂに接続される。容量コン
タクト孔２１５の上端がビット線２１３の上部に位置し
ていることから、容量下部電極２１７はワード線２０５
並びにビット線２１３の上部に設けられている。本第２
の実施の形態の本一実施例のキャパシタ２２２は、容量
下部電極２１７と、容量下部電極２１７の表面を覆う容
量絶縁膜２１８と、さらに容量絶縁膜２１８の表面を覆
う容量上部電極２１９とにより構成されている。

【００２６】本第２の実施の形態の本一実施例における
容量下部電極２１７は、Ｐ型シリコン基板２０１表面へ
の投影面の形状が矩形をなし、これらの投影面の長手方
向がワード線２０５に平行に、Ｎ型拡散層２０６Ｂ上か
らフィールド酸化膜２０２上に延在しいる。さらに、１
つの矩形素子領域２０３に属する２つの容量下部電極２
１７の延在方向は逆向であり、同じ向に延在する容量下
部電極２１７は矩形素子領域のずれと同期して配置され
ている。

【００２７】上述したように本第２の実施の形態の一実
施例では、異なる素子領域列に属して隣接する２つの矩
形素子領域２０３を（矩形素子領域２０３の）長辺方向
になすピッチ（６Ｆ）の１／３ピッチ（２Ｆ）ずつ順に
ずらして配置し、さらにＮ型拡散層２０６Ｂに接続する
局所配線２０９を設けることにより、矩形素子領域２０
３のビット線２１３方向のピッチを６Ｆにするのみなら
ず，矩形素子領域２０３のワード線２０５方向のピッチ
を２Ｆにすることが可能になる。このため、本第２の実
施の形態の一実施例によれば、ＣＯＢ構造で開放ビット
線方式のメモルセルのセルサイズを６Ｆ² にすることが
容易になる。

【００２８】また、本第２の実施の形態の本一実施例も
上記第１の実施の形態の上記一実施例と同様に、トラン
ジスタ２２１とキャパシタ２２２とからなるメモリセル
の配置は、次の２通りになる。第ｎ番地のビット線に属
するメモリセルが第（３ｍ−２）番地，第（３ｍ−１）
番地のワード線に属して、第（ｎ＋１）番地のビット線
に属するメモリセルが第（３ｍ−１）番地，第３ｍ番地
のワード線に属するならば、第（ｎ−１）番地のビット
線に属するメモリセルは第（３ｍ−２）番地，第３ｍ番
地のワード線に属する。あるいは、第ｎ番地のビット線
に属するメモリセルが第（３ｍ−２）番地，第（３ｍ−
１）番地のワード線に属して、第（ｎ＋１）番地のビッ
ト線に属するメモリセルが第（３ｍ−２）番地，第３ｍ
番地のワード線に属するならば、第（ｎ−１）番地のビ
ット線に属するメモリセルは第（３ｍ−１）番地，第３
ｍ番地のワード線に属する。

【００２９】なお、上記第２の実施の形態の上記一実施
例は、異なる素子領域列に属して隣接する２つの矩形素
子領域を矩形素子領域の長辺方向になすピッチの１／３
ピッチずつ順にずらして配置したものに関するものであ
る。本第２の実施の形態はこの一実施例に限定されるも
のではなく、異なる素子領域列に属して隣接する２つの
矩形素子領域を矩形素子領域の長辺方向になすピッチの
１／３ピッチずつ交互にずらして配置したものに対して
も適用できる。

【００３０】半導体記憶装置の平面図および断面図であ
る図７および図８と回路図である図９とを参照すると、
本発明の第３の実施の形態の第１の実施例によるＤＲＡ
Ｍのメモリセルは以下のようになっている。ここで、図
７も階層化された平面図であり、図７（ａ）は素子領域
とワード線と局所配線との配置関係を示し、図７（ｂ）
は素子領域と局所配線とビット線との配置関係を示し、
図７（ｃ）はビット線とキャパシタの容量下部電極との
配置関係を示している。図８（ａ），（ｂ）および
（ｃ）は、図７のＡＡ線，ＢＢ線およびＣＣ線での断面
図である。なお、本第３の実施の形態の本第１の実施例
によるＤＲＡＭの回路図である図９も上記第１の実施の
形態の上記一実施例の回路図である図３と実質的に同じ
になっている。

【００３１】Ｐ型シリコン基板３０１ａ表面の素子分離
領域にはフィールド酸化膜３０２ａが設けられ、フィー
ルド酸化膜３０２ａにより画定されたＰ型シリコン基板
３０１ａ表面には矩形素子領域３０３ａが設けられてい
る。矩形素子領域３０３ａは（矩形素子領域３０３ａ
の）長辺方向に沿って複数の素子領域列をなし、異なる
素子領域列に属して隣接する２つの矩形素子領域３０３
ａは（矩形素子領域３０３ａの）長辺方向になすピッチ
（６Ｆ）の１／３ピッチ（２Ｆ）ずつ順にずれて配置さ
れ、それぞれの矩形素子領域３０３ａにはそれぞれ２つ
のトランジスタが設けられている。素子領域列のピッチ
は２Ｆである。それぞれの矩形素子領域３０３ａの表面
上には、矩形素子領域３０３ａの表面に設けられたゲー
ト酸化膜３０４ａを介して、ゲート電極を兼たそれぞれ
２つのワード線３０５ａが設けられている。ワード線３
０５ａは矩形素子領域３０３ａの長辺方向に対して直交
し，２Ｆのピッチを有して配置されている。それぞれの
矩形素子領域３０３ａには、ワード線３０５ａ，フィー
ルド酸化膜３０２ａに自己整合的に、１つのＮ型拡散層
３０６Ａａと２つのＮ型拡散層３０６Ｂａとが設けられ
ている。本第３の実施の形態の本第１の実施例のトラン
ジスタ３２１ａも、Ｐ型シリコン基板３０１ａ，ゲート
酸化膜３０４ａ，ワード線３０５ａ，Ｎ型拡散層３０６
Ａａおよび３０６Ｂａから構成されている。

【００３２】トランジスタ３２１ａを含めてフィールド
酸化膜３０２ａの表面は、層間絶縁膜３０７ａにより覆
われている。局所コンタクト孔３０８ａは、層間絶縁膜
３０２を貫通してＮ型拡散層３０６Ａａに達している。
局所コンタクト孔３０８ａを介してＮ型拡散層３０６Ａ
ａに直接に接続される局所配線３０９ａは、ワード線３
０５ａに平行，かつ同じ向にフィールド酸化膜３０２ａ
上に延在している。局所コンタクト孔３０８ａの上端も
ワード線３０５ａの上部に位置していることから、局所
コンタクト孔３０８ａを充填する部分を除いた部分での
局所配線３０９ａはワード線３０５ａの上部に設けられ
ている。局所配線３０９ａを含めて層間絶縁膜３０７ａ
の表面は、層間絶縁膜３１０ａにより覆われている。層
間絶縁膜３１０ａを貫通して，フィールド酸化膜３０２
ａ上の部分での局所配線３０９ａの一端に達するビット
コンタクト孔３１１ａは、局所配線３０９ａに直接に接
続されるコンタクトプラグ３１２ａにより充填されてい
る。層間絶縁膜３１０ａ表面上に設けられたビット線３
１３ａは、ビットコンタクト孔３１１ａの上端において
コンタクトプラグ３１２ａに直接に接続されて、局所配
線３０９ａを介してＮ型拡散層３０６Ａａに接続され
る。これらのビット線３１３ａは、ワード線３０５ａお
よび局所配線３０９ａの上部に設けられ、上記素子領域
列に沿って２Ｆのピッチを有して配置されている。

【００３３】ビット線３１３ａを含めて層間絶縁膜３１
０ａの表面は、層間絶縁膜３１４ａにより覆われてい
る。容量コンタクト孔３１５ａは、層間絶縁膜３１４
ａ，３１０ａ，３０７ａを貫通して、Ｎ型拡散層３０６
Ｂａに達する。容量コンタクト孔３１５ａは、Ｎ型拡散
層３０６Ｂａに直接に接続されるコンタクトプラグ３１
６ａにより充填されている。容量下部電極３１７ａは、
容量コンタクト孔３１５ａの上端においてコンタクトプ
ラグ３１６ａに直接に接続されて、それぞれのＮ型拡散
層３０６Ｂａに接続される。容量コンタクト孔３１５ａ
の上端がビット線３１３ａの上部に位置していることか
ら、容量下部電極３１７ａはワード線３０５ａ並びにビ
ット線３１３ａの上部に設けられている。本第３の実施
の形態の本第１の実施例における容量下部電極３１７ａ
は、Ｐ型シリコン基板３０１ａ表面への投影面の形状が
矩形をなし、これらの投影面の長手方向がビット線３１
３ａに平行に、Ｎ型拡散層３０６Ｂａ上から同じ矩形素
子領域３０３ａ上を直交するワード電極３０５ａ上に延
在しいる。本第３の実施の形態の本第１の実施例のキャ
パシタ３２２ａは、容量下部電極３１７ａと、容量下部
電極３１７ａの表面を覆う容量絶縁膜３１８ａと、さら
に容量絶縁膜３１８ａの表面を覆う容量上部電極３１９
ａとにより構成されている。

【００３４】上述したように本第３の実施の形態の本第
１の実施例では、異なる素子領域列に属して隣接する２
つの矩形素子領域３０３ａを（矩形素子領域３０３ａ
の）長辺方向になすピッチ（６Ｆ）の１／３ピッチ（２
Ｆ）ずつ順にずらして配置し、さらにＮ型拡散層３０６
Ｂａに接続する局所配線３０９ａを設けることにより、
矩形素子領域３０３ａのビット線３１３ａ方向のピッチ
を６Ｆにするのみならず，矩形素子領域３０３ａのワー
ド線３０５ａ方向のピッチを２Ｆにすることが可能にな
る。このため、本第３の実施の形態の本第１の実施例に
よれば、ＣＯＢ構造で開放ビット線方式のメモルセルの
セルサイズを６Ｆ² にすることが容易になる。

【００３５】また、本第３の実施の形態の本第１の実施
例も上記第１，第２の実施の形態の上記一実施例と同様
に、トランジスタ３２１ａとキャパシタ３２２ａとから
なるメモリセルの配置は、次の２通りになる。第ｎ番地
のビット線に属するメモリセルが第（３ｍ−２）番地，
第（３ｍ−１）番地のワード線に属して、第（ｎ＋１）
番地のビット線に属するメモリセルが第（３ｍ−１）番
地，第３ｍ番地のワード線に属するならば、第（ｎ−
１）番地のビット線に属するメモリセルは第（３ｍ−
２）番地，第３ｍ番地のワード線に属する。あるいは、
第ｎ番地のビット線に属するメモリセルが第（３ｍ−
２）番地，第（３ｍ−１）番地のワード線に属して、第
（ｎ＋１）番地のビット線に属するメモリセルが第（３
ｍ−２）番地，第３ｍ番地のワード線に属するならば、
第（ｎ−１）番地のビット線に属するメモリセルは第
（３ｍ−１）番地，第３ｍ番地のワード線に属する。

【００３６】半導体記憶装置の平面図および断面図であ
る図１０および図１１と回路図である図１２とを参照す
ると、本発明の第３の実施の形態の第２の実施例による
ＤＲＡＭのメモリセルは以下のようになっている。ここ
で、図１０も階層化された平面図であり、図１０（ａ）
は素子領域とワード線と局所配線との配置関係を示し、
図１０（ｂ）は素子領域と局所配線とビット線との配置
関係を示し、図１０（ｃ）はビット線とキャパシタの容
量下部電極との配置関係を示している。図１１（ａ），
（ｂ）および（ｃ）は、図１０のＡＡ線，ＢＢ線および
ＣＣ線での断面図である。

【００３７】Ｐ型シリコン基板３０１ｂ表面の素子分離
領域にはフィールド酸化膜３０２ｂが設けられ、フィー
ルド酸化膜３０２ｂにより画定されたＰ型シリコン基板
３０１ｂ表面には矩形素子領域３０３ｂが設けられてい
る。矩形素子領域３０３ｂは（矩形素子領域３０３ｂ
の）長辺方向に沿って複数の素子領域列をなし、異なる
素子領域列に属して隣接する２つの矩形素子領域３０３
ｂは（矩形素子領域３０３ｂの）長辺方向になすピッチ
（６Ｆ）の１／３ピッチ（２Ｆ）ずつ交互にずれて配置
され、それぞれの矩形素子領域３０３ｂにはそれぞれ２
つのトランジスタが設けられている。素子領域列のピッ
チは２Ｆである。それぞれの矩形素子領域３０３ｂの表
面上には、矩形素子領域３０３ｂの表面に設けられたゲ
ート酸化膜３０４ｂを介して、ゲート電極を兼たそれぞ
れ２つのワード線３０５ｂが設けられている。ワード線
３０５ｂは矩形素子領域３０３ｂの長辺方向に対して直
交し，２Ｆのピッチを有して配置されている。それぞれ
の矩形素子領域３０３ｂには、ワード線３０５ｂ，フィ
ールド酸化膜３０２ｂに自己整合的に、１つのＮ型拡散
層３０６Ａｂと２つのＮ型拡散層３０６Ｂｂとが設けら
れている。本第３の実施の形態の本第２の実施例のトラ
ンジスタ３２１ｂも、Ｐ型シリコン基板３０１ｂ，ゲー
ト酸化膜３０４ｂ，ワード線３０５ｂ，Ｎ型拡散層３０
６Ａｂおよび３０６Ｂｂから構成されている。

【００３８】トランジスタ３２１ｂを含めてフィールド
酸化膜３０２ｂの表面は、層間絶縁膜３０７ｂにより覆
われている。局所コンタクト孔３０８ｂは、層間絶縁膜
３０２を貫通してＮ型拡散層３０６Ａｂに達している。
局所コンタクト孔３０８ｂを介してＮ型拡散層３０６Ａ
ｂに直接に接続される局所配線３０９ｂは、ワード線３
０５ｂに平行，かつ同じ向にフィールド酸化膜３０２ｂ
上に延在している。局所コンタクト孔３０８ｂの上端も
ワード線３０５ｂの上部に位置していることから、局所
コンタクト孔３０８ｂを充填する部分を除いた部分での
局所配線３０９ｂはワード線３０５ｂの上部に設けられ
ている。局所配線３０９ｂを含めて層間絶縁膜３０７ｂ
の表面は、層間絶縁膜３１０ｂにより覆われている。層
間絶縁膜３１０ｂを貫通して，フィールド酸化膜３０２
ｂ上の部分での局所配線３０９ｂの一端に達するビット
コンタクト孔３１１ｂは、局所配線３０９ｂに直接に接
続されるコンタクトプラグ３１２ｂにより充填されてい
る。層間絶縁膜３１０ｂ表面上に設けられたビット線３
１３ｂは、ビットコンタクト孔３１１ｂの上端において
コンタクトプラグ３１２ｂに直接に接続されて、局所配
線３０９ｂを介してＮ型拡散層３０６Ａｂに接続され
る。これらのビット線３１３ｂは、ワード線３０５ｂお
よび局所配線３０９ｂの上部に設けられ、上記素子領域
列に沿って２Ｆのピッチを有して配置されている。

【００３９】ビット線３１３ｂを含めて層間絶縁膜３１
０ｂの表面は、層間絶縁膜３１４ｂにより覆われてい
る。容量コンタクト孔３１５ｂは、層間絶縁膜３１４
ｂ，３１０ｂ，３０７ｂを貫通して、Ｎ型拡散層３０６
Ｂｂに達する。容量コンタクト孔３１５ｂは、Ｎ型拡散
層３０６Ｂｂに直接に接続されるコンタクトプラグ３１
６ｂにより充填されている。容量下部電極３１７ｂは、
容量コンタクト孔３１５ｂの上端においてコンタクトプ
ラグ３１６ｂに直接に接続されて、それぞれのＮ型拡散
層３０６Ｂｂに接続される。容量コンタクト孔３１５ｂ
の上端がビット線３１３ｂの上部に位置していることか
ら、容量下部電極３１７ｂはワード線３０５ｂ並びにビ
ット線３１３ｂの上部に設けられている。本第３の実施
の形態の本第２の実施例における容量下部電極３１７ｂ
は、Ｐ型シリコン基板３０１ｂ表面への投影面の形状が
矩形をなし、これらの投影面の長手方向がビット線３１
３ｂに平行に、Ｎ型拡散層３０６Ｂｂ上から同じ矩形素
子領域３０３ｂ上を直交するワード電極３０５ｂ上に延
在しいる。本第３の実施の形態の本第２の実施例のキャ
パシタ３２２ｂは、容量下部電極３１７ｂと、容量下部
電極３１７ｂの表面を覆う容量絶縁膜３１８ｂと、さら
に容量絶縁膜３１８ｂの表面を覆う容量上部電極３１９
ｂとにより構成されている。

【００４０】上述したように本第３の実施の形態の本第
２の実施例では、異なる素子領域列に属して隣接する２
つの矩形素子領域３０３ｂを（矩形素子領域３０３ｂ
の）長辺方向になすピッチ（６Ｆ）の１／３ピッチ（２
Ｆ）ずつ交互にずらして配置し、さらにＮ型拡散層３０
６Ｂｂに接続する局所配線３０９ｂを設けることによ
り、矩形素子領域３０３ｂのビット線３１３ｂ方向のピ
ッチを６Ｆにするのみならず，矩形素子領域３０３ｂの
ワード線３０５ｂ方向のピッチを２Ｆにすることが可能
になる。このため、本第３の実施の形態の本第２の実施
例によれば、ＣＯＢ構造で開放ビット線方式のメモルセ
ルのセルサイズを６Ｆ² にすることが容易になる。

【００４１】本第３の実施の形態の本第２の実施例のト
ランジスタ３２１ｂとキャパシタ３２２ｂとからなるメ
モリセルの配置は、本第３の実施の形態の上記第１の実
施例と相違して、次のようになる。第ｎ番地のビット線
に属するメモリセルが第（３ｍ−２）番地，第（３ｍ−
１）番地のワード線に属するとき、例えば、第（ｎ＋
１）番地のビット線に属するメモリセルが第（３ｍ−
１）番地，第３ｍ番地のワード線に属するならば、第
（ｎ−１）番地のビット線に属するメモリセルは第（３
ｍ−１）番地，第３ｍ番地のワード線に属することにな
る。

【００４２】半導体記憶装置の平面図および断面図であ
る図１３および図１４と回路図である図１５とを参照す
ると、本発明の第３の実施の形態の第３の実施例による
ＤＲＡＭのメモリセルは以下のようになっている。ここ
で、図１３も階層化された平面図であり、図１３（ａ）
は素子領域とワード線と局所配線との配置関係を示し、
図１３（ｂ）は素子領域と局所配線とビット線との配置
関係を示し、図１３（ｃ）はビット線とキャパシタの容
量下部電極との配置関係を示している。図１４（ａ），
（ｂ）および（ｃ）は、図１３のＡＡ線，ＢＢ線および
ＣＣ線での断面図である。

【００４３】Ｐ型シリコン基板３０１ｃ表面の素子分離
領域にはフィールド酸化膜３０２ｃが設けられ、フィー
ルド酸化膜３０２ｃにより画定されたＰ型シリコン基板
３０１ｃ表面には矩形素子領域３０３ｃが設けられてい
る。矩形素子領域３０３ｃは（矩形素子領域３０３ｃ
の）長辺方向に沿って複数の素子領域列をなし、異なる
素子領域列に属して隣接する２つの矩形素子領域３０３
ｃは（矩形素子領域３０３ｃの）長辺方向になすピッチ
（６Ｆ）の１／３ピッチ（２Ｆ）ずつずれて配置されて
いることには変りはないが、このずれかたは順でも交互
でもなく不規則である。それぞれの矩形素子領域３０３
ｃにはそれぞれ２つのトランジスタが設けられている。
素子領域列のピッチは２Ｆである。それぞれの矩形素子
領域３０３ｃの表面上には、矩形素子領域３０３ｃの表
面に設けられたゲート酸化膜３０４ｃを介して、ゲート
電極を兼たそれぞれ２つのワード線３０５ｃが設けられ
ている。ワード線３０５ｃは矩形素子領域３０３ｃの長
辺方向に対して直交し，２Ｆのピッチを有して配置され
ている。それぞれの矩形素子領域３０３ｃには、ワード
線３０５ｃ，フィールド酸化膜３０２ｃに自己整合的
に、１つのＮ型拡散層３０６Ａｃと２つのＮ型拡散層３
０６Ｂｃとが設けられている。本第３の実施の形態の本
第３の実施例のトランジスタ３２１ｃも、Ｐ型シリコン
基板３０１ｃ，ゲート酸化膜３０４ｃ，ワード線３０５
ｃ，Ｎ型拡散層３０６Ａｃおよび３０６Ｂｃから構成さ
れている。

【００４４】トランジスタ３２１ｃを含めてフィールド
酸化膜３０２ｃの表面は、層間絶縁膜３０７ｃにより覆
われている。局所コンタクト孔３０８ｃは、層間絶縁膜
３０２を貫通してＮ型拡散層３０６Ａｃに達している。
局所コンタクト孔３０８ｃを介してＮ型拡散層３０６Ａ
ｃに直接に接続される局所配線３０９ｃは、ワード線３
０５ｃに平行，かつ同じ向にフィールド酸化膜３０２ｃ
上に延在している。局所コンタクト孔３０８ｃの上端も
ワード線３０５ｃの上部に位置していることから、局所
コンタクト孔３０８ｃを充填する部分を除いた部分での
局所配線３０９ｃはワード線３０５ｃの上部に設けられ
ている。局所配線３０９ｃを含めて層間絶縁膜３０７ｃ
の表面は、層間絶縁膜３１０ｃにより覆われている。層
間絶縁膜３１０ｃを貫通して，フィールド酸化膜３０２
ｃ上の部分での局所配線３０９ｃの一端に達するビット
コンタクト孔３１１ｃは、局所配線３０９ｃに直接に接
続されるコンタクトプラグ３１２ｃにより充填されてい
る。層間絶縁膜３１０ｃ表面上に設けられたビット線３
１３ｃは、ビットコンタクト孔３１１ｃの上端において
コンタクトプラグ３１２ｃに直接に接続されて、局所配
線３０９ｃを介してＮ型拡散層３０６Ａｃに接続され
る。これらのビット線３１３ｃは、ワード線３０５ｃお
よび局所配線３０９ｃの上部に設けられ、上記素子領域
列に沿って２Ｆのピッチを有して配置されている。

【００４５】ビット線３１３ｃを含めて層間絶縁膜３１
０ｃの表面は、層間絶縁膜３１４ｃにより覆われてい
る。容量コンタクト孔３１５ｃは、層間絶縁膜３１４
ｃ，３１０ｃ，３０７ｃを貫通して、Ｎ型拡散層３０６
Ｂｃに達する。容量コンタクト孔３１５ｃは、Ｎ型拡散
層３０６Ｂｃに直接に接続されるコンタクトプラグ３１
６ｃにより充填されている。容量下部電極３１７ｃは、
容量コンタクト孔３１５ｃの上端においてコンタクトプ
ラグ３１６ｃに直接に接続されて、それぞれのＮ型拡散
層３０６Ｂｃに接続される。容量コンタクト孔３１５ｃ
の上端がビット線３１３ｃの上部に位置していることか
ら、容量下部電極３１７ｃはワード線３０５ｃ並びにビ
ット線３１３ｃの上部に設けられている。本第３の実施
の形態の本第２の実施例における容量下部電極３１７ｃ
は、Ｐ型シリコン基板３０１ｃ表面への投影面の形状が
矩形をなし、これらの投影面の長手方向がビット線３１
３ｃに平行に、Ｎ型拡散層３０６Ｂｃ上から同じ矩形素
子領域３０３ｃ上を直交するワード電極３０５ｃ上に延
在しいる。本第３の実施の形態の本第２の実施例のキャ
パシタ３２２ｃは、容量下部電極３１７ｃと、容量下部
電極３１７ｃの表面を覆う容量絶縁膜３１８ｃと、さら
に容量絶縁膜３１８ｃの表面を覆う容量上部電極３１９
ｃとにより構成されている。

【００４６】上述したように本第３の実施の形態の本第
３の実施例では、異なる素子領域列に属して隣接する２
つの矩形素子領域３０３ｃを（矩形素子領域３０３ｃ
の）長辺方向になすピッチ（６Ｆ）の１／３ピッチ（２
Ｆ）ずつ不規則にずらして配置し、さらにＮ型拡散層３
０６Ｂｃに接続する局所配線３０９ｃを設けることによ
り、矩形素子領域３０３ｃのビット線３１３ｃ方向のピ
ッチを６Ｆにするのみならず，矩形素子領域３０３ｃの
ワード線３０５ｃ方向のピッチを２Ｆにすることが可能
になる。このため、本第３の実施の形態の本第２の実施
例によれば、ＣＯＢ構造で開放ビット線方式のメモルセ
ルのセルサイズを６Ｆ² にすることが容易になる。

【００４７】本第３の実施の形態の本第３の実施例のト
ランジスタ３２１ｃとキャパシタ３２２ｃとからなるメ
モリセルの配置は、本第３の実施の形態の上記第１，第
２の実施例と相違して、次のようになる。第ｎ番地のビ
ット線に属するメモリセルが第（３ｍ−２）番地，第
（３ｍ−１）番地のワード線に属するとき、例えば、第
（ｎ＋１）番地のビット線に属するメモリセルが第（３
ｍ−１）番地，第３ｍ番地のワード線に属したとして
も、第（ｎ−１）番地のビット線に属するメモリセル
は、第（３ｍ−１）番地，第３ｍ番地のワード線に属す
る場合と、第（３ｍ−２）番地，第３ｍ番地のワード線
に属する場合とがある。

【００４８】

【発明の効果】以上説明したように本発明の半導体記憶
装置では、矩形素子領域に２つのトランジスタが設けら
れ、矩形素子領域がその長辺方向に素子領域列をなし、
異なる素子領域列に属して隣接する２つの矩形素子領域
を（矩形素子領域の）長辺方向になすピッチ（６Ｆ）の
１／３ピッチ（２Ｆ）ずつずらして配置し、さらに矩形
素子領域に設けられたＮ型拡散層の一方に接続する局所
配線をワード線に平行に設けることにより、矩形素子領
域のビット線方向のピッチを６Ｆにするのみならず，矩
形素子領域のワード線方向のピッチを２Ｆにすることが
可能になる。このため、本発明によれば、ＣＯＢ構造で
開放ビット線方式のメモルセルのセルサイズを６Ｆ² に
することが容易になる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の一実施例による半
導体記憶装置の平面図である。

【図２】上記第１の実施の形態の上記一実施例による半
導体記憶装置の断面図であり、図１のＡＡ線，ＢＢ線お
よびＣＣ線での断面図である。

【図３】上記第１の実施の形態の上記一実施例による半
導体記憶装置の回路図である。

【図４】本発明の第２の実施の形態の一実施例による半
導体記憶装置の平面図である。

【図５】上記第２の実施の形態の上記一実施例による半
導体記憶装置の断面図であり、図４のＡＡ線，ＢＢ線お
よびＣＣ線での断面図である。

【図６】上記第２の実施の形態の上記一実施例による半
導体記憶装置の回路図である。

【図７】本発明の第３の実施の形態の第１の実施例によ
る半導体記憶装置の平面図である。

【図８】上記第３の実施の形態の上記第１の実施例によ
る半導体記憶装置の断面図であり、図７のＡＡ線，ＢＢ
線およびＣＣ線での断面図である。

【図９】上記第３の実施の形態の上記第１の実施例によ
る半導体記憶装置の回路図である。

【図１０】本発明の第３の実施の形態の第２の実施例に
よる半導体記憶装置の平面図である。

【図１１】上記第３の実施の形態の上記第２の実施例に
よる半導体記憶装置の断面図であり、図１０のＡＡ線，
ＢＢ線およびＣＣ線での断面図である。

【図１２】上記第３の実施の形態の上記第２の実施例に
よる半導体記憶装置の回路図である。

【図１３】本発明の第３の実施の形態の第３の実施例に
よる半導体記憶装置の平面図である。

【図１４】上記第３の実施の形態の上記第３の実施例に
よる半導体記憶装置の断面図であり、図１３のＡＡ線，
ＢＢ線およびＣＣ線での断面図である。

【図１５】上記第３の実施の形態の上記第３の実施例に
よる半導体記憶装置の回路図である。

【図１６】従来の半導体記憶装置の平面図である。

【図１７】上記従来の半導体記憶装置の断面図であり、
図１６のＡＡ線およびＢＢ線での断面図である。

【図１８】別の従来の半導体記憶装置の平面図である。

【符号の説明】

１０１，２０１，３０１ａ〜３０１ｃ，４０１ Ｐ型
シリコン基板 １０２，２０２，３０２ａ〜３０２ｃ，４０２ フィ
ールド酸化膜 １０３，２０３，３０３ａ〜３０３ｃ，４０３ａ，４０
３ｂ 矩形素子領域 １０４，２０４，３０４ａ〜３０４ｃ，４０４ ゲー
ト酸化膜 １０５，２０５，３０５ａ〜３０５ｃ，４０５ａ，４０
５ｂ ワード線 １０６Ａ，１０６Ｂ，２０６Ａ，２０６Ａ，３０６Ａａ
〜３０６Ａｃ，３０６Ｂａ〜３０６Ｂｃ，４０６Ａ，４
０６Ｂ Ｎ型拡散層 １０７，１１０，１１４，２０７，２１０，２１４，３
０７ａ〜３０７ｃ，３１０ａ〜３１０ｃ，３１４ａ〜３
１４ｃ 層間絶縁膜 １０８，２０８，３０８ａ〜３０８ｃ，４０８ａ，４０
８ｂ 局所コンタクト孔 １０９，２０９，３０９ａ〜３０９ｃ，４０９ａ，４０
９ｂ 局所配線 １１１，２１１，３１１ａ〜３１１ｃ，４１１ａ，４１
１ｂ ビットコンタクト孔 １１２，１１６，２１２，２１６，３１２ａ〜３１２
ｃ，３１６ａ〜３１６ｃ，４１２ コンタクトプラグ １１３，２１３，３１３ａ〜３１３ｃ，４１３ａ，４１
３ｂ ビット線 １１５，２１５，３１５ａ〜３１５ｃ，４１５ 容量
コンタクト孔 １１７，２１７，３１７ａ〜３１７ｃ，４１７ 容量
下部電極 １１８，２１８，３１８ａ〜３１８ｃ 容量絶縁膜 １１９，２１９，３１９ａ〜３１９ｃ，４１９ 容量
上部電極 １２１，２２１，３２１ａ〜３２１ｃ トランジスタ １２２，２２２，３２２ａ〜３２２ｃ キャパシタ ４２４ ビット線と重ならない領域

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板の表面に設けられたトランジ
   スタと、該トランジスタの上部に設けられたビット線
   と、容量下部電極，容量絶縁膜および容量上部電極から
   なる該ビット線の上部に設けられたキャパシタとにより
   メモリセルが構成され、 前記半導体基板の表面の素子分離領域に設けられたフィ
   ールド酸化膜によって画定された矩形素子領域はそれぞ
   れ所定の間隔を有して該半導体基板の表面に配置され、
   該矩形素子領域は該矩形素子領域の長辺方向に沿って複
   数の素子領域列をなし、異なる素子領域列に属して隣接
   する２つの該矩形素子領域は該矩形素子領域の長辺方向
   になすピッチの１／３ピッチずつ順にずれて配置され、
   該矩形素子領域にはそれぞれ２つの前記トランジスタが
   設けられ、 ２つの前記トランジスタは、前記矩形素子領域の表面に
   設けられたゲート酸化膜を介して該矩形素子領域の長辺
   方向と直交し，前記半導体基板の表面上に設けられた平
   行な２つのワード線と、該フィールド酸化膜および２つ
   の該ワード線に挟まれて該矩形素子領域の表面の中央に
   設けられた第１の拡散層と、該フィールド酸化膜および
   １つの該ワード線に挟まれて該矩形素子領域の表面の両
   端に設けられた２つの第２の拡散層とから構成され、 ビットコンタクト孔を介して前記第１の拡散層に接続さ
   れる前記ビット線が前記素子領域列に沿って前記ワード
   線と直交して該ワード線の上部に配置され、 局所コンタクト孔を介してそれぞれの前記矩形素子領域
   に設けられた２つの前記第２の拡散層に接続する２つの
   局所配線が、前記ワード線に平行に，かつそれぞれ逆向
   に前記フィールド酸化膜上まで延在して配置され、 前記ビット線の間に設けられた容量コンタクト孔を介し
   て前記フィールド酸化膜上まで延在された前記局所配線
   の一端に接続される前記容量下部電極が、前記ビット線
   の上部に形成されることを特徴とする半導体記憶装置。
2. 【請求項２】 前記容量下部電極の前記半導体基板表面
   への投影面の形状が矩形をなし、該投影面の長手方向が
   前記ワード線に平行であることを特徴とする請求項１記
   載の半導体記憶装置。
3. 【請求項３】 前記容量下部電極の前記半導体基板表面
   への投影面の形状が矩形をなし、該投影面の長手方向が
   前記ビット線に平行であることを特徴とする請求項１記
   載の半導体記憶装置。
4. 【請求項４】 半導体基板の表面に設けられたトランジ
   スタと、該トランジスタの上部に設けられたビット線
   と、容量下部電極，容量絶縁膜および容量上部電極から
   なる該ビット線の上部に設けられたキャパシタとにより
   メモリセルが構成され、 前記半導体基板の表面の素子分離領域に設けられたフィ
   ールド酸化膜によって画定された矩形素子領域はそれぞ
   れ所定の間隔を有して該半導体基板の表面に配置され、
   該矩形素子領域は該矩形素子領域の長辺方向に沿って複
   数の素子領域列をなし、異なる素子領域列に属して隣接
   する２つの該矩形素子領域は該矩形素子領域の長辺方向
   になすピッチの１／３ピッチずつずれて配置され、該矩
   形素子領域にはそれぞれ２つの前記トランジスタが設け
   られ、 ２つの前記トランジスタは、前記矩形素子領域の表面に
   設けられたゲート酸化膜を介して該矩形素子領域の長辺
   方向と直交し，前記半導体基板の表面上に設けられた平
   行な２つのワード線と、該フィールド酸化膜および２つ
   の該ワード線に挟まれて該矩形素子領域の表面の中央に
   設けられた第１の拡散層と、該フィールド酸化膜および
   １つの該ワード線に挟まれて該矩形素子領域の表面の両
   端に設けられた２つの第２の拡散層とから構成され、 局所コンタクト孔を介してそれぞれの前記矩形素子領域
   に設けられた該第１の拡散層に接続する局所配線が、前
   記ワード線に平行な一定の方向に前記フィールド酸化膜
   上まで延在して配置され、 ビットコンタクト孔を介して前記フィールド酸化膜上ま
   で延在された前記局所配線の一端に接続される前記ビッ
   ト線が、前記ワード線の上部において該ワード新に直交
   し、前記素子領域列平行に，かつ２つの該素子領域列の
   間に沿って配置され、 容量コンタクト孔を介して前記第２の拡散層に接続され
   る前記容量下部電極が、前記ビット線の上部に形成され
   ることを特徴とする半導体記憶装置。
5. 【請求項５】 異なる素子領域列に属して隣接する２つ
   の前記該矩形素子領域が該矩形素子領域の長辺方向にな
   すピッチの１／３ピッチずつ順にずれて配置されている
   ことを特徴とする請求項４記載の半導体記憶装置。
6. 【請求項６】 異なる素子領域列に属して隣接する２つ
   の前記該矩形素子領域が該矩形素子領域の長辺方向にな
   すピッチの１／３ピッチずつ交互にずれて配置されてい
   ることを特徴とする請求項４記載の半導体記憶装置。
7. 【請求項７】 前記容量下部電極の前記半導体基板表面
   への投影面の形状が矩形をなし、該投影面の長手方向が
   前記ワード線に平行であることを特徴とする請求項４記
   載の半導体記憶装置。
8. 【請求項８】 前記容量下部電極の前記半導体基板表面
   への投影面の形状が矩形をなし、該投影面の長手方向が
   前記ビット線に平行であることを特徴とする請求項４，
   請求項５あるいは請求項６記載の半導体記憶装置。