JP2011222829A - 抵抗変化メモリ - Google Patents

Abstract

【課題】メモリセルアレイの面積を縮小する。
【解決手段】抵抗変化メモリ１０は、第１の方向に延在する複数のビット線ＢＬと、第２の方向に延在する複数のワード線ＷＬと、複数のメモリセルＭＣを備えたメモリセルアレイ１１とを含む。各メモリセルＭＣは、可変抵抗素子２１と選択トランジスタ２２とを有し、可変抵抗素子２１の第１の端子は第１のビット線に接続され、可変抵抗素子２１の第２の端子は選択トランジスタ２２のドレインに接続され、選択トランジスタ２２のソースは第２のビット線に接続され、選択トランジスタ２２のゲートはワード線に接続される。第１の方向に順に並んだ第１乃至第４の可変抵抗素子のレイアウトにおいて、第１及び第２の可変抵抗素子は１本のワード線を挟み、第２及び第３の可変抵抗素子は２本のワード線を挟み、第３及び第４の可変抵抗素子は１本のワード線を挟む。
【選択図】 図３

Description

本発明は、抵抗値の変化によりデータを記憶する可変抵抗素子を備えた抵抗変化メモリに関する。

記憶素子の抵抗変化を利用してデータを記憶する抵抗変化メモリとしては、磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）、抵抗ランダムアクセスメモリ（ＲｅＲＡＭ：Resistive Random Access Memory）、相変化ランダムアクセスメモリ（ＰＣＲＡＭ：Phase-Change Random Access Memory）などが挙げられる。

このような抵抗変化メモリのうち、スピン注入書き込み方式を利用したＭＲＡＭが開示されている（特許文献１）。文献１は、例えば図２１に示すように、ビット線を２層使用し、ビット線間ピッチを縮めることによって、メモリセルの面積を縮小している。しかしながら、このメモリセルを実現するにあたっては、上層ビット線からトランジスタへ落とすコンタクトを下層ビット線越しにセルフアラインで形成するという非常に困難な工程を実現する必要がある。そのため、上層ビット線からトランジスタへ落とすコンタクトと、下層ビット線とがショートするという不良を発生する可能性が高い。

そういった危険性を少なくするコンタクト形成工程を実現する上では、例えば、銅（Ｃｕ）等の低抵抗の配線材料をビット線に適用することは困難であり、タングステン（Ｗ）等の高抵抗の配線材料が適用される。これは、ＭＲＡＭ等の抵抗変化メモリにとっては、読み出しマージンを低下させる原因となる。

特開２００８−４７２２０号公報

本発明は、メモリセルアレイの面積を縮小することが可能な抵抗変化メモリを提供する。

本発明の一態様に係る抵抗変化メモリは、第１の方向に延在する複数のビット線と、前記第１の方向に交差する第２の方向に延在する複数のワード線と、複数のメモリセルを備え、各メモリセルは、抵抗値の変化によりデータ“０”とデータ“１”とを記憶する可変抵抗素子と選択トランジスタとを有し、前記可変抵抗素子の第１の端子は第１のビット線に接続され、前記可変抵抗素子の第２の端子は前記選択トランジスタのドレインに接続され、前記選択トランジスタのソースは第２のビット線に接続され、前記選択トランジスタのゲートはワード線に接続された、メモリセルアレイとを具備し、前記第１の方向に順に並んだ第１乃至第４の可変抵抗素子のレイアウトにおいて、前記第２の可変抵抗素子は、前記第１の可変抵抗素子と１本のワード線を挟んで配置され、前記第４の可変抵抗素子は、前記第３の可変抵抗素子と１本のワード線を挟んで配置され、前記第１及び第２の可変抵抗素子からなる第１のペアは、前記第３及び第４の可変抵抗素子からなる第２のペアと２本のワード線を挟んで配置され、前記レイアウトが前記第１の方向に繰り返されて１カラムが構成される。

本発明によれば、メモリセルアレイの面積を縮小することが可能な抵抗変化メモリを提供することができる。

第１の実施形態に係るＭＲＡＭ１０の構成を示すブロック図。 メモリセルアレイ１１の回路図。 メモリセルアレイ１１の構成を示すレイアウト図。 図３のＡ−Ａ’線に沿ったメモリセルアレイ１１の断面図。 図３のＢ−Ｂ’線に沿ったメモリセルアレイ１１の断面図。 ＭＴＪ素子２１の構成を示す概略図。 ＭＲＡＭ１０の動作を説明する図。 ＭＲＡＭ１０の動作を説明する図。 ＭＲＡＭ１０の動作を説明する図。 ＭＲＡＭ１０の動作を説明する図。 ＭＲＡＭ１０の動作を説明する図。 ＭＲＡＭ１０の動作を説明する図。 ＭＲＡＭ１０の動作を説明する図。 ＭＲＡＭ１０の動作を説明する図。 第２の実施形態に係るメモリセルアレイ１１の回路図。 メモリセルアレイ１１の構成を示すレイアウト図。 図１６のＢ−Ｂ’線に沿ったメモリセルアレイ１１の断面図。 第３の実施形態に係るメモリセルアレイ１１の回路図。 メモリセルアレイ１１の構成を示すレイアウト図。 図１９のＡ−Ａ’線に沿ったメモリセルアレイ１１の断面図。 第４の実施形態に係るメモリセルアレイ１１の回路図。 メモリセルアレイ１１の構成を示すレイアウト図。 図２２のＡ−Ａ’線に沿ったメモリセルアレイ１１の断面図。 図２２のＢ−Ｂ’線に沿ったメモリセルアレイ１１の断面図。 第５の実施形態に係るメモリセルアレイ１１の回路図。 メモリセルアレイ１１の構成を示すレイアウト図。 図２６のＡ−Ａ’線に沿ったメモリセルアレイ１１の断面図。 図２６のＢ−Ｂ’線に沿ったメモリセルアレイ１１の断面図。 ＭＲＡＭ１０の動作を説明する図。

以下、本発明の実施形態について図面を参照して説明する。ただし、図面は模式的または概念的なものであり、各図面の寸法及び比率などは必ずしも現実のものと同一とは限らないことに留意すべきである。また、図面の相互間で同じ部分を表す場合においても、互いの寸法の関係や比率が異なって表される場合もある。特に、以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置及び方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。本発明の技術思想は、その要旨を逸脱しない範囲において、種々の変更を加えることができる。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。

（第１の実施形態）
抵抗変化メモリとしては、磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）、抵抗ランダムアクセスメモリ（ＲｅＲＡＭ：Resistive Random Access Memory）、相変化ランダムアクセスメモリ（ＰＣＲＡＭ：Phase-Change Random Access Memory）など様々な種類のメモリを使用することが可能である。本実施形態では、抵抗変化メモリとしてＭＲＡＭを一例に挙げて説明する。ＭＲＡＭは、磁気抵抗（magnetoresistive)効果を利用するＭＴＪ（Magnetic Tunnel Junction）素子を記憶素子として備え、このＭＴＪ素子の磁化配列により情報を記憶する。

図１は、本発明の第１の実施形態に係るＭＲＡＭ１０の構成を示すブロック図である。メモリセルアレイ１１は、ＭＴＪ素子（可変抵抗素子）２１を含むメモリセルＭＣがマトリクス状に配列されて構成されている。メモリセルアレイ１１には、それぞれがＹ方向に延在するｎ本のワード線ＷＬ０〜ＷＬｎ−１、及びそれぞれがＹ方向と交差するＸ方向に延在するｍ本のビット線ＢＬ０〜ＢＬｍ−１が配設されている。ｎ及びｍはそれぞれ、１以上の整数である。

ワード線ＷＬ０〜ＷＬｎ−１には、ロウデコーダ１２が接続されている。ロウデコーダ１２は、ロウアドレスに基づいて、ｎ本のワード線ＷＬのいずれか１本を選択する。

ビット線ＢＬ０〜ＢＬｍ−１には、カラム選択回路１３を介して、センスアンプ（読み出し回路）１５及びライトドライバ（書き込み回路）１６が接続されている。カラム選択回路１３は、例えば、ビット線ＢＬ０〜ＢＬｍ−１に対応する数のＮチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を備えており、カラムデコーダ１４の指示に応じて、動作に必要なビット線ＢＬを選択する。カラムデコーダ１４は、カラムアドレスをデコードし、このデコード信号をカラム選択回路１３に送る。

センスアンプ１５は、読み出し対象である選択メモリセルに流れる読み出し電流に基づいて、選択メモリセルに記憶されたデータを検知する。センスアンプ１５によって読み出されたデータは、入出力バッファ（Ｉ／Ｏバッファ）１９を介して外部に出力される。

ライトドライバ１６は、Ｉ／Ｏバッファ１９を介して、外部から書き込みデータを受ける。ライトドライバ１６は、ビット線に書き込み電流を流すことで、書き込み対象である選択メモリセルにデータを書き込む。

アドレスバッファ１７は、外部からアドレスを受ける。そして、アドレスバッファ１７は、ロウアドレスをロウデコーダ１２に送り、カラムアドレスをカラムデコーダ１４に送る。制御信号バッファ１８は、外部から制御信号を受け、この制御信号をセンスアンプ１５及びライトドライバ１６に送る。この制御信号は、書き込みコマンド、読み出しコマンド及び消去コマンドなどを含む。

図２は、メモリセルアレイ１１の回路図である。メモリセルＭＣは、１個のＭＴＪ素子２１と、１個の選択トランジスタ２２とを備えている。選択トランジスタ２２としては、例えば、ＮチャネルＭＯＳＦＥＴが用いられる。ＭＴＪ素子２１の一端は、ビット線ＢＬ０に接続され、ＭＴＪ素子２１の他端は、選択トランジスタ２２のドレインに接続されている。選択トランジスタ２２のソースは、ビット線ＢＬ１に接続され、選択トランジスタ２２のゲートは、ワード線ＷＬに接続されている。

図３は、メモリセルアレイ１１の構成を示すレイアウト図である。図４は、図３のＡ−Ａ’線に沿ったメモリセルアレイ１１の断面図である。図５は、図３のＢ−Ｂ’線に沿ったメモリセルアレイ１１の断面図である。

Ｐ型半導体基板３０内には、素子分離絶縁層３１が設けられており、Ｐ型半導体基板３０の表面領域のうち素子分離絶縁層３１が形成されていない領域が素子領域（アクティブ領域）ＡＡである。図３では、斜線部分が素子領域ＡＡを示している。素子分離絶縁層３１は、例えば、ＳＴＩ（Shallow Trench Isolation）から構成される。

複数の素子領域ＡＡは、Ｘ方向に延在し、島状パターンを有している。各素子領域ＡＡは、その平面形状が例えば長方形である。素子領域ＡＡは、平面図において、ビット線間に配置されている。第１の素子領域のＹ方向に隣接する第２の素子領域は、第１の素子領域の斜め方向に配置される。換言すると、第１の素子領域と第２の素子領域とは、１本のビット線を挟み、さらに、第２の素子領域は、第１の素子領域からワード線１本だけＸ方向（図３の右方向）にずらして配置される。

各素子領域ＡＡ内には、離間したソース領域Ｓ及びドレイン領域Ｄが設けられている。ソース領域Ｓ及びドレイン領域Ｄは、Ｐ型半導体基板３０内に高濃度のＮ^＋型不純物を導入して形成されたＮ^＋型拡散領域から構成される。ソース領域Ｓ及びドレイン領域Ｄ間かつ素子領域ＡＡ上には、ゲート絶縁膜を介してゲート電極が設けられている。このゲート電極は、Ｙ方向に延在するワード線ＷＬに対応する。このようにして選択トランジスタ２２が構成される。

ドレイン領域Ｄ上には、ビアプラグ３２が設けられている。ビアプラグ３２上には、下部電極３３を介して、ＭＴＪ素子２１が設けられている。なお、図３のレイアウト図では、図面が煩雑になるのを防ぐために、ビアプラグ３２及び下部電極３３の図示を省略しているが、実際には、図４に示すように、ＭＴＪ素子２１の下には、ビアプラグ３２及び下部電極３３が設けられている。ＭＴＪ素子２１上には、上部電極３４が設けられている。この上部電極３４は、Ｘ方向に１本のワード線を挟んで隣接する２個のＭＴＪ素子２１の上部を接続している。

ソース領域Ｓ上には、ビアプラグ３５が設けられている。ビアプラグ３５上には、上部電極３４が設けられている。すなわち、上部電極３４は、Ｌ字形であり、Ｘ方向に１本のワード線を挟んで隣接する２個のＭＴＪ素子２１と、この２個のＭＴＪ素子２１のうち右側のＭＴＪ素子２１のＹ方向に隣接するソース領域Ｓとを接続している。

上部電極３４上には、ビアプラグ３６が設けられている。ビアプラグ３６上には、Ｘ方向に延在するビット線ＢＬが設けられている。Ｐ型半導体基板３０とビット線ＢＬとの間は、層間絶縁層３７で満たされている。

ここで、ＭＴＪ素子２１のレイアウトの特徴について説明する。図３に示すように、Ｘ方向に順に並んだ４個のＭＴＪ素子（第１乃至第４のＭＴＪ素子）のレイアウトにおいて、第２のＭＴＪ素子は、第１のＭＴＪ素子と１本のワード線を挟んで配置され、第４のＭＴＪ素子は、第３のＭＴＪ素子と１本のワード線を挟んで配置される。また、第１及び第２のＭＴＪ素子からなる第１のペアは、第３及び第４のＭＴＪ素子からなる第２のペアと２本のワード線を挟んで配置される。そして、上記レイアウトがＸ方向に繰り返されて１カラムが構成される。

また、第１のカラムのＹ方向に隣接する第２のカラムは、第１のカラムをＸ方向（図３の右方向）にワード線１本ずらしたレイアウトを有する。以下、この規則に従って、第２のカラムのＹ方向に隣接する第３のカラム、及びそれ以降のカラムが構成される。

図２の回路図で説明すると、隣接する２本のワード線に接続されかつソースを共有する２個の選択トランジスタと、これら２個の選択トランジスタのドレインにそれぞれ接続された２個のＭＴＪ素子とからなる２個のメモリセルがペアを構成し、第１のペアと、この第１のペアのＸ方向に隣接する第２のペアとは、１本のワード線ＷＬを挟んで配置されている。そして、この周期をＸ方向に繰り返して１カラムが構成され、第１のカラムのＹ方向に隣接する第２のカラムは、第１のカラムをＸ方向にワード線１本ずらしたレイアウトを有する。以下、この規則に従って、第２のカラムのＹ方向に隣接する第３のカラム、及びそれ以降のカラムが構成される。

本実施形態では、断面図を見てもわかるように、全てのビット線ＢＬを単層で構成することが可能である。

また、最小加工寸法をＦ（minimum feature size）とすると、ビット線ＢＬ及びワード線ＷＬは、最小加工寸法Ｆのラインアンドスペース（Ｌ／Ｓ）パターンで形成される。また、素子領域ＡＡの幅も最小加工寸法Ｆである。よって、本実施形態では、６Ｆ^２のサイズを有するメモリセルＭＣを実現できる。

次に、ＭＴＪ素子２１の構成の一例について説明する。図６は、ＭＴＪ素子２１の構成を示す概略図である。ＭＴＪ素子２１は、記録層（記憶層、自由層ともいう）２３、非磁性層２４、及び参照層（固定層ともいう）２５が順に積層されて構成されている。なお、積層順序は逆転していても構わない。

記録層２３及び参照層２５はそれぞれ、強磁性材料からなる。記録層２３及び参照層２５はそれぞれ、膜面に垂直な方向の磁気異方性を有し、それらの容易磁化方向は膜面に対して垂直である。すなわち、ＭＴＪ素子２１は、記録層２３及び参照層２５の磁化方向がそれぞれ膜面に対して垂直方向を向く、いわゆる垂直磁化ＭＴＪ素子である。なお、ＭＴＪ素子２１は、磁化の方向が膜面に水平方向である面内磁化ＭＴＪ素子であってもよい。

記録層２３は、磁化（或いはスピン）方向が可変である（反転する）。参照層２５は、磁化方向が不変である（固定されている）。参照層２５は、記録層２３よりも十分大きな垂直磁気異方性エネルギーを持つように設定する。磁気異方性の設定は、材料構成や膜厚を調整することで可能である。このようにして、記録層２３の磁化反転電流を小さくし、参照層２５の磁化反転電流を記録層２３のそれよりも大きくする。これにより、所定の書き込み電流に対して、磁化方向が可変の記録層２３と磁化方向が不変の参照層２５とを備えたＭＴＪ素子２１を実現できる。

非磁性層２４としては、非磁性金属、非磁性半導体、絶縁体などを用いることができる。非磁性層２４として絶縁体を用いた場合はトンネルバリア層と呼ばれ、非磁性層２４として金属を用いた場合はスペーサ層と呼ばれる。

本実施形態では、ＭＴＪ素子２１に直接に書き込み電流を流し、この書き込み電流によってＭＴＪ素子２１の磁化状態を制御するスピン注入書き込み方式を採用する。ＭＴＪ素子２１は、記録層２３と参照層２５との磁化の相対関係が平行か反平行かによって、高抵抗状態と低抵抗状態との２つの状態のいずれかをとることができる。

図６（ａ）に示すように、ＭＴＪ素子２１に対して、記録層２３から参照層２５へ向かう書き込み電流を流すと、記録層２３と参照層２５との磁化の相対関係が平行になる。この平行状態の場合、ＭＴＪ素子２１の抵抗値は最も低くなる、すなわち、ＭＴＪ素子２１は低抵抗状態に設定される。ＭＴＪ素子２１の低抵抗状態を、例えばデータ“０”と規定する。

一方、図６（ｂ）に示すように、ＭＴＪ素子２１に対して、参照層２５から記録層２３へ向かう書き込み電流を流すと、記録層２３と参照層２５との磁化の相対関係が反平行になる。この反平行状態の場合、ＭＴＪ素子２１の抵抗値は最も高くなる、すなわち、ＭＴＪ素子２１は高抵抗状態に設定される。ＭＴＪ素子２１の高抵抗状態を、例えばデータ“１”と規定する。これにより、ＭＴＪ素子２１を１ビットデータ（２値データ）を記憶可能な記憶素子として使用することができる。

（動作）
次に、上記のように構成されたＭＲＡＭ１０の動作について説明する。なお、ここでは、データ“０”を書き込む時の書き込み電流の向きを選択トランジスタ２２からＭＴＪ素子２１へ、一方、データ“１”を書き込む時の書き込み電流の向きをＭＴＪ素子２１から選択トランジスタ２２へと定義する。また、読み出し時に生じるディスターブを軽減する目的で、ここでは、読み出し時には、選択トランジスタ２２からＭＴＪ素子２１へ向かう読み出し電流をメモリセルＭＣに流すこととする。

まず、図７の丸印のＭＴＪ素子２１からデータを読み出すことを考える。この場合、ロウデコーダ１２は、ワード線ＷＬ２をハイレベルにする。続いて、センスアンプ１５は、ビット線ＢＬ２をハイレベル電圧Ｖｒにし、ビット線ＢＬ０及びＢＬ１をローレベル電圧（接地電圧ＶＳＳ）にする。このような電圧制御により、選択メモリセルに、ＢＬ２→選択トランジスタ→ＭＴＪ素子→ＢＬ１という向きで読み出し電流を流す。データ“０”を書き込む場合も、上記読み出し動作と同様である。ただし、ライトドライバ１６は、読み出し時の電圧Ｖｒよりも高いハイレベル電圧Ｖｗをビット線ＢＬに印加する。

ここで、ワード線ＷＬ２をハイレベルにすると、三角印の非選択メモリセルの選択トランジスタもオンする。本実施形態では、ビット線ＢＬ０及びＢＬ１をともにローレベル電圧にしているので、非選択メモリセルに電流が流れない。これにより、非選択メモリセルに電流が流れ、選択メモリセルの読み出し電流に非選択メモリセルの電流が加算さてしまうのを防ぐことができる。この結果、選択メモリセルの誤読み出しを防ぐことができる。

図８のように、丸印のＭＴＪ素子２１にデータ“１”を書き込む場合、ライトドライバ１６は、ビット線ＢＬ０及びＢＬ１をハイレベル電圧Ｖｗにし、ビット線ＢＬ２をローレベル電圧にする。このような電圧制御により、選択メモリセルに、ＢＬ１→ＭＴＪ素子→選択トランジスタ→ＢＬ２という向きで書き込み電流を流す。ビット線ＢＬ０及びＢＬ１をともにハイレベル電圧にしているのは、三角印の非選択メモリセルに電流が流れて、非選択メモリセルが誤書き込みされるのを防ぐためである。

次に、図９の丸印のＭＴＪ素子２１からデータを読み出す場合を考える。この場合、ロウデコーダ１２は、ワード線ＷＬ２をハイレベルにする。続いて、センスアンプ１５は、ビット線ＢＬ１及びＢＬ２をハイレベル電圧Ｖｒにし、ビット線ＢＬ０をローレベル電圧にする。このような電圧制御により、選択メモリセルに、ＢＬ１→選択トランジスタ→ＭＴＪ素子→ＢＬ０という向きで読み出し電流を流す。ここで、ビット線ＢＬ１及びＢＬ２をともにハイレベル電圧にしているのは、三角印の非選択メモリセルに電流が流れて、選択メモリセルの誤読み出しが発生するのを防ぐためである。

また、丸印のＭＴＪ素子２１にデータ“０”を書き込む場合も、上記読み出し動作と同様である。ただし、ライトドライバ１６は、読み出し時の電圧Ｖｒよりも高いハイレベル電圧Ｖｗをビット線ＢＬに印加する。これにより、非選択メモリセルに不要な電流が流れるのを防ぐことができ、非選択メモリセルに誤書き込みが発生するのを防ぐことができる。

図１０のように、丸印のＭＴＪ素子２１にデータ“１”を書き込む場合、ライトドライバ１６は、ビット線ＢＬ０をハイレベル電圧Ｖｗにし、ビット線ＢＬ２及びＢＬ３をローレベル電圧にする。このような電圧制御により、選択メモリセルに、ＢＬ０→ＭＴＪ素子→選択トランジスタ→ＢＬ１という向きで書き込み電流を流す。この時、三角印の非選択メモリセルに誤書き込みの原因となる不要な電流を流すことはない。

次に、図１１の丸印のＭＴＪ素子２１からデータを読み出す場合を考える。この場合、ロウデコーダ１２は、ワード線ＷＬ３をハイレベルにする。続いて、センスアンプ１５は、ビット線ＢＬ１及びＢＬ２をローレベル電圧にし、ビット線ＢＬ３をハイレベル電圧Ｖｒにする。このような電圧制御により、選択メモリセルに、ＢＬ３選択トランジスタ→ＭＴＪ素子→ＢＬ２という向きで読み出し電流を流す。これにより、三角印の非選択メモリセルに不要な電流を流さずに、選択メモリセルの読み出し動作が行える。また、丸印のＭＴＪ素子２１にデータ“０”を書き込む場合も、ハイレベル電圧が高くなる以外は、上記読み出し動作と同様である。

図１２のように、丸印のＭＴＪ素子２１にデータ“１”を書き込む場合、ライトドライバ１６は、ビット線ＢＬ１及びＢＬ２をハイレベル電圧Ｖｗにし、ビット線ＢＬ３をローレベル電圧にする。このような電圧制御により、非選択メモリセルに不要な電流が流れるのを防ぐことができ、非選択メモリセルに誤書き込みが発生するのを防ぐことができる。

次に、図１３の丸印のＭＴＪ素子２１からデータを読み出す場合を考える。この場合、ロウデコーダ１２は、ワード線ＷＬ３をハイレベルにする。続いて、センスアンプ１５は、ビット線ＢＬ１をローレベル電圧にし、ビット線ＢＬ２及びＢＬ３をハイレベル電圧Ｖｒにする。このような電圧制御により、三角印の非選択メモリセルに不要な電流を流さずに、選択メモリセルの読み出し動作が行える。また、丸印のＭＴＪ素子２１にデータ“０”を書き込む場合も、ハイレベル電圧が高くなる以外は、上記読み出し動作と同様である。

図１４のように、丸印のＭＴＪ素子２１にデータ“１”を書き込む場合、ライトドライバ１６は、ビット線ＢＬ１をハイレベル電圧Ｖｗにし、ビット線ＢＬ２及びＢＬ３をローレベル電圧にする。このような電圧制御により、選択メモリセルに書き込み電流を流しつつ、非選択メモリセルに不要な電流が流れるのを防ぐことができる。これにより、非選択メモリセルに誤書き込みが発生するのを防ぐことができる。

（効果）
以上詳述したように第１の実施形態では、ＭＴＪ素子２１と選択トランジスタ２２とからなるメモリセルＭＣが複数個配置されてメモリセルアレイ１１が構成される。Ｘ方向に順に並んだ４個のＭＴＪ素子（第１乃至第４のＭＴＪ素子）のレイアウトにおいて、１本のワード線を挟んで配置された第１及び第２のＭＴＪ素子からなる第１のペアと、１本のワード線を挟んで配置される第３及び第４のＭＴＪ素子からなる第２のペアとが、２本のワード線を挟んで配置される。そして、上記レイアウトがＸ方向に繰り返されて１カラムが構成される。また、第１のカラムのＹ方向に隣接する第２のカラムは、第１のカラムをＸ方向にワード線１本ずらしたレイアウトを有する。

従って第１の実施形態によれば、同一レベルの配線層に全てのビット線が形成される単層ビット線を実現ししつ、６Ｆ^２のサイズを有するメモリセルＭＣを実現できる。これにより、チップ面積を縮小でき、かつ配線レベルを削減できる。

また、読み出し動作及び書き込み動作時に、アクセス対象である選択メモリセルに電位差を印加した際に、アクセス対象でない非選択メモリセルに電位差が印加されないように電圧制御している。これにより、選択メモリセルの誤読み出し、及び非選択メモリセルの誤書き込みを防ぐことができる。

（第２の実施形態）
第２の実施形態は、素子領域ＡＡの形成工程を容易にするために、複数の素子領域ＡＡをストライプ状に形成している。すなわち、第２の実施形態は、第１の実施形態で素子領域が存在せずにワード線ＷＬが通過していた領域にも素子領域が存在する構成例である。

図１５は、第２の実施形態に係るメモリセルアレイ１１の回路図である。図１６は、メモリセルアレイ１１の構成を示すレイアウト図である。図１７は、図１６のＢ−Ｂ’線に沿ったメモリセルアレイ１１の断面図である。なお、図１６のＡ−Ａ’線に沿った断面図は、図４と同じである。

図１６及び図１７から明らかなように、Ｐ型半導体基板３０内には、それぞれがＸ方向に延在するように、ストライプ状の複数の素子領域ＡＡが設けられている。すなわち、複数の素子領域ＡＡは、最小加工寸法Ｆで形成されたラインアンドスペースパターンを有する。素子領域ＡＡは、平面図において、ビット線間に配置されている。素子領域ＡＡがストライプ状であるため、Ｘ方向に隣接するＭＴＪ素子２１は、ダミートランジスタ３８によって接続される。ダミートランジスタ３８は、ＮチャネルＭＯＳＦＥＴから構成される。

このように、第２の実施形態は、第１の実施形態では存在しなかった領域にダミートランジスタ３８が配置されることになる。しかし、ＭＲＡＭ１０の動作時、ビット線ＢＬ及びワード線ＷＬの電圧制御は、第１の実施形態と変える必要はなく、第１の実施形態に付加して存在することになったダミートランジスタ３８も特に誤動作の原因を起こすようなことはない。

例えば、図１５の丸印の選択メモリセルにデータ“０”を書き込む場合には、ワード線ＷＬ２をハイレベルにした後、ビット線ＢＬ１をローレベル電圧にし、ビット線ＢＬ２及びＢＬ３をハイレベル電圧Ｖｗにすればよい。また、この場合、三角印の非選択メモリセルの選択トランジスタ２２がオンすることになるが、ビット線ＢＬは十分に低抵抗なので、図１５のＸ−Ｘ’ノード間に電位差が生じることはなく、したがって、Ｘ→ＭＴＪ素子→三角印の選択トランジスタ→ＭＴＪ素子→Ｘ’間に不要な電流が流れるのを防ぐことができ、非選択メモリセルに誤書き込みが発生することはない。

第１の実施形態に新たなダミートランジスタ３８が付加された分、ワード線ＷＬに若干余分なゲート容量が付加されることになるが、素子領域ＡＡが第１の実施形態の島状パターンからラインアンドスペース（Ｌ／Ｓ）パターンに変更となるため、それだけリソグラフィが容易となり、加工がしやすくなるという大きなメリットを得ることができる。その他の効果は、第１の実施形態と同じである。

（第３の実施形態）
第３の実施形態は、素子領域ＡＡを斜めに形成し、この素子領域ＡＡにソース領域を共有した２個の選択トランジスタ２２を配置する。また、素子領域ＡＡの両端に配置されたドレイン領域の上方にＭＴＪ素子２１を配置する。そして、ＭＴＪ素子２１を所定の規則に従ってレイアウトすることで、６Ｆ^２のサイズを有するメモリセルＭＣを実現するようにしている。

図１８は、第３の実施形態に係るメモリセルアレイ１１の回路図である。図１９は、メモリセルアレイ１１の構成を示すレイアウト図である。図２０は、図１９のＡ−Ａ’線に沿ったメモリセルアレイ１１の断面図である。

Ｐ型半導体基板３０には、斜め方向にそれぞれ延在する複数の素子領域ＡＡが設けられている。各素子領域ＡＡは、２本のワード線ＷＬと交差している。素子領域ＡＡには、ソース領域Ｓを共有する２個の選択トランジスタ２２が設けられている。素子領域ＡＡの中央部に配置されたソース領域Ｓ上には、ビアプラグ３５が設けられている。ビアプラグ３５上には、Ｘ方向に延在するビット線ＢＬが設けられている。

素子領域ＡＡの両端にはそれぞれ、ドレイン領域Ｄが設けられている。ドレイン領域Ｄ上には、ビアプラグ３２、下部電極３３、ＭＴＪ素子２１、ビアプラグ３６、及びビット線ＢＬが積層されている。本実施形態では、ＭＴＪ素子２１は、ビット線ＢＬの下方に配置される。

ここで、ＭＴＪ素子２１のレイアウトの特徴について説明する。図１９に示すように、Ｘ方向に順に並んだ４個のＭＴＪ素子（第１乃至第４のＭＴＪ素子）のレイアウトにおいて、第２のＭＴＪ素子は、第１のＭＴＪ素子と１本のワード線を挟んで配置され、第４のＭＴＪ素子は、第３のＭＴＪ素子と１本のワード線を挟んで配置される。また、第１及び第２のＭＴＪ素子からなる第１のペアは、第３及び第４のＭＴＪ素子からなる第２のペアと２本のワード線を挟んで配置される。そして、上記レイアウトがＸ方向に繰り返されて１カラムが構成される。

また、第１のカラムのＹ方向に隣接する第２のカラムは、第１のカラムをＸ方向（図１９の右方向）にワード線１本ずらしたレイアウトを有する。以下、この規則に従って、第２のカラムのＹ方向に隣接する第３のカラム、及びそれ以降のカラムが構成される。

また、全てのビット線ＢＬは、同一レベルの配線層に形成される。本実施形態でも、６Ｆ^２のサイズを有するメモリセルＭＣを実現できる。

（動作）
次に、上記のように構成されたＭＲＡＭ１０の動作について説明する。第１の実施形態と同様に、第３の実施形態でも、アクセス対象である選択メモリセルに接続されたワード線ＷＬを活性化した場合、この活性化されたワード線ＷＬに接続されたアクセス対象でない非選択メモリセルに含まれる選択トランジスタがオンしてしまう。

よって、第１の実施形態と同様に、センスアンプ１５又はライトドライバ１６は、選択メモリセルに接続された２本のビット線間に電位差を生成し、かつ、活性化されたワード線に接続されたアクセス対象でない非選択メモリセルに接続された２本のビット線を同電位にする。これにより、読み出し時に、選択メモリセルの読み出し電流に非選択メモリセルの電流が加算されるのを防ぐことができ、選択メモリセルの誤読み出しが発生するのを防ぐことができる。また、書き込み時に、非選択メモリセルに不要な電流が流れるのを防ぐことができ、非選択メモリセルに誤書き込みが発生するのを防ぐことができる。

（第４の実施形態）
第４の実施形態は、単層ビット線かつ６Ｆ^２のサイズを有するメモリセルＭＣを実現するＭＲＡＭ１０の他の構成例である。

図２１は、第４の実施形態に係るメモリセルアレイ１１の回路図である。図２２は、メモリセルアレイ１１の構成を示すレイアウト図である。図２３は、図２２のＡ−Ａ’線に沿ったメモリセルアレイ１１の断面図である。図２４は、図２２のＢ−Ｂ’線に沿ったメモリセルアレイ１１の断面図である。

Ｐ型半導体基板３０の表面領域には、それぞれがＸ方向に延在する複数の素子領域ＡＡが設けられている。図２２では、斜線部分が素子領域ＡＡを示している。素子領域ＡＡは、平面図において、ビット線間に配置されている。各素子領域ＡＡは、２本のワード線ＷＬと交差している。素子領域ＡＡには、ソース領域Ｓを共有する２個の選択トランジスタ２２が設けられている。

素子領域ＡＡの両端にはそれぞれ、ドレイン領域Ｄが設けられている。ドレイン領域Ｄ上には、ビアプラグ３２、下部電極３３、ＭＴＪ素子２１、上部電極３４が積層されている。素子領域ＡＡの中央部に配置されたソース領域Ｓ上には、ビアプラグ３５、及び上部電極３４が積層されている。上部電極３４は、ＭＴＪ素子２１と、このＭＴＪ素子２１の下部電極３３が接続された第１の素子領域に対してＹ方向に隣接する第２の素子領域内のソース領域とを接続している。上部電極３４の平面形状は、Ｙ方向に延在する長方形である。

第２の素子領域は、第１の素子領域の斜め方向に配置される。換言すると、第１の素子領域と第２の素子領域とは、１本のビット線を挟み、さらに、第２の素子領域は、第１の素子領域からワード線１本だけＸ方向（図２２の左方向）にずらして配置される。

上部電極３４の中央には、ビアプラグ３６が設けられている。ビアプラグ３６上には、Ｘ方向に延在するビット線ＢＬが設けられている。

ここで、ＭＴＪ素子２１のレイアウトの特徴について説明する。図２２に示すように、Ｘ方向に順に並んだ４個のＭＴＪ素子（第１乃至第４のＭＴＪ素子）のレイアウトにおいて、第２のＭＴＪ素子は、第１のＭＴＪ素子と１本のワード線を挟んで配置され、第４のＭＴＪ素子は、第３のＭＴＪ素子と１本のワード線を挟んで配置される。また、第１及び第２のＭＴＪ素子からなる第１のペアは、第３及び第４のＭＴＪ素子からなる第２のペアと２本のワード線を挟んで配置される。そして、上記レイアウトがＸ方向に繰り返されて１カラムが構成される。

また、第１のカラムのＹ方向に隣接する第２のカラムは、第１のカラムをＸ方向（図２２の左方向）にワード線１本ずらしたレイアウトを有する。以下、この規則に従って、第２のカラムのＹ方向に隣接する第３のカラム、及びそれ以降のカラムが構成される。

また、全てのビット線ＢＬは、同一レベルの配線層に形成される。本実施形態でも、６Ｆ^２のサイズを有するメモリセルＭＣを実現できる。

（動作）
次に、上記のように構成されたＭＲＡＭ１０の動作について説明する。第１の実施形態と同様に、第４の実施形態でも、アクセス対象である選択メモリセルに接続されたワード線ＷＬを活性化した場合、この活性化されたワード線ＷＬに接続されたアクセス対象でない非選択メモリセルに含まれる選択トランジスタがオンしてしまう。

よって、第１の実施形態と同様に、センスアンプ１５又はライトドライバ１６は、選択メモリセルに接続された２本のビット線間に電位差を生成し、かつ、活性化されたワード線に接続されたアクセス対象でない非選択メモリセルに接続された２本のビット線を同電位にする。これにより、読み出し時に、選択メモリセルの読み出し電流に非選択メモリセルの電流が加算されるのを防ぐことができ、選択メモリセルの誤読み出しが発生するのを防ぐことができる。また、書き込み時に、非選択メモリセルに不要な電流が流れるのを防ぐことができ、非選択メモリセルに誤書き込みが発生するのを防ぐことができる。

（第５の実施形態）
第５の実施形態は、単層ビット線かつ６Ｆ^２のサイズを有するメモリセルＭＣを実現するＭＲＡＭ１０の他の構成例である。

図２５は、第５の実施形態に係るメモリセルアレイ１１の回路図である。図２６は、メモリセルアレイ１１の構成を示すレイアウト図である。図２７は、図２６のＡ−Ａ’線に沿ったメモリセルアレイ１１の断面図である。図２８は、図２６のＢ−Ｂ’線に沿ったメモリセルアレイ１１の断面図である。

Ｐ型半導体基板３０内には、それぞれがＸ方向に延在するように、ストライプ状の複数の素子領域ＡＡが設けられている。すなわち、複数の素子領域ＡＡは、最小加工寸法Ｆで形成されたラインアンドスペースパターンを有する。素子領域ＡＡは、平面図において、ビット線間に配置される。

素子領域ＡＡ内に形成されたドレイン領域Ｄ上には、ビアプラグ３２、下部電極３３、ＭＴＪ素子２１、及び上部電極３４が順に積層されている。Ｘ方向及びＹ方向に隣接する４個のＭＴＪ素子２１は、上部電極３４によって接続されている。図２５の回路図に示すように、図２６のようなレイアウトにすると、ワード線ＷＬを１本挟んで隣接するＭＴＪ素子２１は、ダミートランジスタ４１によって接続される。上部電極３４の中央には、ビアプラグ３６が設けられている。ビアプラグ３６上には、Ｘ方向に延在するビット線ＢＬが設けられている。

素子領域ＡＡ内に形成されたソース領域Ｓ上には、ビアプラグ３５、及び中間配線３９が順に積層されている。中間配線３９は、Ｙ方向にビット線ＢＬ１本を挟んで隣接するビアプラグ３５を接続する。中間配線３９の中央には、ビアプラグ４０が設けられている。ビアプラグ４０上には、ビット線ＢＬが設けられている。

ここで、ＭＴＪ素子２１のレイアウトの特徴について説明する。図２６に示すように、Ｘ方向に順に並んだ４個のＭＴＪ素子（第１乃至第４のＭＴＪ素子）のレイアウトにおいて、第２のＭＴＪ素子は、第１のＭＴＪ素子と１本のワード線を挟んで配置され、第４のＭＴＪ素子は、第３のＭＴＪ素子と１本のワード線を挟んで配置される。また、第１及び第２のＭＴＪ素子からなる第１のペアは、第３及び第４のＭＴＪ素子からなる第２のペアと２本のワード線を挟んで配置される。そして、上記レイアウトがＸ方向に繰り返されて１カラムが構成される。また、Ｙ方向に隣接する２個のカラムは、ビット線の中央を通る線を対称軸として線対称である。

（動作）
次に、上記のように構成されたＭＲＡＭ１０の動作について説明する。図２９に示すように、書き込み動作及び読み出し動作時、ダミートランジスタ４１のゲートに接続されたワード線（図２９では、ワード線ＷＬ０及びＷＬ３）は、常時、ローレベルに設定され、ダミートランジスタ４１は、ノーマリオフしている。

本実施形態では、書き込み動作及び読み出し動作時、非選択メモリセルへの不要な回りこみ電流を防ぐために、全てのビット線ＢＬを活性化してハイレベル電圧もしくはローレベル電圧に設定する。

例えば図２９の丸印のＭＴＪ素子２１をアクセスする場合は、センスアンプ１５もしくはライトドライバ１６は、ビット線ＢＬ０及びＢＬ１をローレベルにし、ビット線ＢＬ２〜ＢＬ５をハイレベル電圧にする。

第５の実施形態においても、単層ビット線を実現でき、また、６Ｆ^２のサイズを有するメモリセルＭＣを実現できる。さらに、素子領域ＡＡ、ワード線ＷＬ、及びビット線ＢＬがすべて単純なラインアンドスペースパターンを有するため、リソグラフィ及び加工が容易であるという効果を有する。

本発明は、上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、１つの実施形態に開示される複数の構成要素の適宜な組み合わせ、若しくは異なる実施形態に開示される構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素が削除されても、発明が解決しようとする課題が解決でき、発明の効果が得られる場合には、これらの構成要素が削除された実施形態が発明として抽出されうる。

ＭＣ…メモリセル、ＷＬ…ワード線、ＢＬ…ビット線、ＡＡ…素子領域、Ｓ…ソース領域、Ｄ…ドレイン領域、１０…ＭＲＡＭ、１１…メモリセルアレイ、１２…ロウデコーダ、１３…カラム選択回路、１４…カラムデコーダ、１５…センスアンプ、１６…ライトドライバ、１７…アドレスバッファ、１８…制御信号バッファ、１９…入出力バッファ、２１…ＭＴＪ素子、２２…選択トランジスタ、２３…記録層、２４…非磁性層、２５…参照層、３０…Ｐ型半導体基板、３１…素子分離絶縁層、３２，３５，３６，４０…ビアプラグ、３３…下部電極、３４…上部電極、３７…層間絶縁層、３８，４１…ダミートランジスタ、３９…中間配線。

Claims (7)

1. 第１の方向に延在する複数のビット線と、
   前記第１の方向に交差する第２の方向に延在する複数のワード線と、
   複数のメモリセルを備え、各メモリセルは、抵抗値の変化によりデータ“０”とデータ“１”とを記憶する可変抵抗素子と選択トランジスタとを有し、前記可変抵抗素子の第１の端子は第１のビット線に接続され、前記可変抵抗素子の第２の端子は前記選択トランジスタのドレインに接続され、前記選択トランジスタのソースは第２のビット線に接続され、前記選択トランジスタのゲートはワード線に接続された、メモリセルアレイと、
   を具備し、
   前記第１の方向に順に並んだ第１乃至第４の可変抵抗素子のレイアウトにおいて、前記第２の可変抵抗素子は、前記第１の可変抵抗素子と１本のワード線を挟んで配置され、前記第４の可変抵抗素子は、前記第３の可変抵抗素子と１本のワード線を挟んで配置され、前記第１及び第２の可変抵抗素子からなる第１のペアは、前記第３及び第４の可変抵抗素子からなる第２のペアと２本のワード線を挟んで配置され、前記レイアウトが前記第１の方向に繰り返されて１カラムが構成されることを特徴とする抵抗変化メモリ。
2. 第１のカラムの前記第２の方向に隣接する第２のカラムは、前記第１のカラムをワード線１本ずらしたレイアウトを有することを特徴とする請求項１に記載の抵抗変化メモリ。
3. 前記複数のビット線は、同一レベル層に配置されることを特徴とする請求項１又は２に記載の抵抗変化メモリ。
4. アクセス対象である選択メモリセルに接続されたワード線を活性化するロウデコーダと、
   前記選択メモリセルに接続された２本のビット線間に電位差を生成し、かつ前記活性化されたワード線に接続されたアクセス対象でない非選択メモリセルに接続された２本のビット線を同電位にする電圧制御回路をさらに具備することを特徴とする請求項１乃至３のいずれかに記載の抵抗変化メモリ。
5. 前記ペアの可変抵抗素子の第１の端子を接続する金属電極をさらに具備することを特徴とする請求項１乃至４のいずれかに記載の抵抗変化メモリ。
6. 前記ペアの可変抵抗素子に対して前記第２の方向に隣接する選択トランジスタのソース上に設けられたビアプラグをさらに具備し、
   前記金属電極は、前記ペアの可変抵抗素子の第１の端子と前記ビアプラグとを接続することを特徴とする請求項５に記載の抵抗変化メモリ。
7. 前記第２の可変抵抗素子に接続された第１の選択トランジスタと、前記第３の可変抵抗素子に接続された第２の選択トランジスタとは、ソースを共有することを特徴とする請求項１乃至６のいずれかに記載の抵抗変化メモリ。

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