JP4987386B2 - 抵抗変化素子を有する半導体メモリ - Google Patents
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Description
本発明は、抵抗変化素子を有する半導体メモリのメモリセルアレイのレイアウトに関する。
近年、抵抗変化素子(resistance change element)をメモリセルとする不揮発性半導体メモリが次世代メモリとして注目の的になっている。その一つに、磁気抵抗効果素子(magnetoresistive element)をメモリセルとする磁気ランダムアクセスメモリ(magnetic random access memory)がある。
磁気ランダムアクセスメモリは、１チップで１ギガビット以上の大容量を実現することを目的としており、そのための技術として、スピン注入磁化反転技術(spin-injection magnetization reversal technology)が開発されている(例えば、特許文献１を参照)。
スピン注入磁化反転技術の特長は、磁気固着層(magnetic pinned layer)の磁気モーメントによりスピン偏極された電子を用いて、磁気フリー層(magnetic free layer)の電子にスピントルクを与え、磁気フリー層の磁化方向を制御する点にある。この技術によれば、磁気抵抗効果素子が微細化されるに従い、磁化反転に必要なスピン注入電流の値も小さくなるため、磁気ランダムアクセスメモリの大容量化及び低消費電力化に貢献できる。
しかし、スピン注入による書き込み（磁化反転）方式では、書き込みデータの値に応じて、磁気抵抗効果素子に流すスピン注入電流の向きを変えなければならない。このため、１つのメモリセルに対して２本のビット線（書き込み線）を接続し、磁気抵抗効果素子にスピン注入電流を供給する必要がある。
従って、メモリセルアレイ上には、ビット線が最小ピッチでまんべんなく配置されるため、製造が困難になる。
米国特許第５，６９５，８６４号明細書
本発明の例では、メモリセルアレイ上のビット線の数を減らし、製造工程を容易化するための技術を提案する。
本発明の例に係わる半導体メモリは、第１方向に延びるワード線と、第１方向に交差する第２方向に延びる第１、第２及び第３ビット線と、第１及び第２ビット線の間に直列接続される第１抵抗変化素子及び第１スイッチ素子から構成され、第１スイッチ素子の制御端子がワード線に接続される第１セルユニットと、第１及び第３ビット線の間に直列接続される第２抵抗変化素子及び第２スイッチ素子から構成され、第２スイッチ素子の制御端子がワード線に接続される第２セルユニットと、ワード線をアクティブにし、第１及び第３ビット線の電位を等しくした状態で、第２ビット線の電位を第１ビット線の電位よりも高い電位又は低い電位に制御することにより、第１抵抗変化素子に対して書き込みデータの値に応じた書き込みを実行し、ワード線をアクティブにし、第１及び第２ビット線の電位を等しくした状態で、第３ビット線の電位を第１ビット線の電位よりも高い電位又は低い電位に制御することにより、第２抵抗変化素子に対して書き込みデータの値に応じた書き込みを実行するためのコントローラとを備える。
本発明の例によれば、メモリセルアレイ上のビット線の数を減らし、製造工程を容易化できる。
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
１． 概要
本発明の例では、抵抗変化素子に電流又は電圧を与えてその状態（抵抗値）を変化させるセルユニット（メモリセル）を有する半導体メモリを対象とする。セルユニットに与える書き込み電流／電圧の向きを制御するために、２本のビット線（書き込み線）が必要になるが、本発明の例では、そのうちの１本を、互いに隣接する２つのカラムで共有する。
本発明の例では、抵抗変化素子に電流又は電圧を与えてその状態（抵抗値）を変化させるセルユニット（メモリセル）を有する半導体メモリを対象とする。セルユニットに与える書き込み電流／電圧の向きを制御するために、２本のビット線（書き込み線）が必要になるが、本発明の例では、そのうちの１本を、互いに隣接する２つのカラムで共有する。
また、１本のビット線を２つのカラムで共有すると、選択されたワード線に接続される非選択のカラム内のセルユニットに書き込み電流／電圧が供給され、誤書き込み（ディスターブ）が発生する可能性がある。
本発明の例では、この誤書き込みの問題を回避するために、１本のビット線を共有する２つのカラムに対して、非選択のカラム内の残りの１本のビット線の電位を、２つのカラムで共有される１本のビット線の電位と同じにした状態で、選択されたカラム内のセルユニットに対する書き込みを実行する。
これにより、誤書き込みの問題を発生させることなく、メモリセルアレイ上のビット線の数を減らし、製造工程を容易化する。
即ち、１つのカラムに対して２本のビット線が必要であった従来に比べて、本発明の例によれば、２つのカラムに対して３本のビット線を設ければよいため、メモリセルアレイ全体としては、ビット線の数を従来の３／４に減らすことができる。
従って、ビット線のピッチを緩和することが可能となり、ビット線間の短絡などの製造不良を減らすことができる。
２． 実施の形態
以下では、本発明の例を、書き込み電流の向きにより抵抗変化素子の状態（抵抗値）を変化させる半導体メモリの代表例である磁気ランダムアクセスメモリについて説明する。
以下では、本発明の例を、書き込み電流の向きにより抵抗変化素子の状態（抵抗値）を変化させる半導体メモリの代表例である磁気ランダムアクセスメモリについて説明する。
(1) 比較例
まず、一般的な磁気ランダムアクセスメモリのメモリセルアレイのレイアウトがどのようになっているかを検討する。
まず、一般的な磁気ランダムアクセスメモリのメモリセルアレイのレイアウトがどのようになっているかを検討する。
図１は、磁気ランダムアクセスメモリの主要部を示している。
この例では、１つのカラム内に、２本のビット線（書き込み／読み出し線）ＢＬｕｊ，ＢＬｄｊ（ｊ＝１，２，３，４，・・・）が配置される。ビット線ＢＬｕｊは、磁気抵抗効果素子ＭＴＪに接続され、ビット線ＢＬｄｊは、スイッチ素子ＳＥの２つの信号端子のうちの１つに接続される。
ビット線ＢＬｕｊは、カラムスイッチＱｕｊを経由して、共通線１３に接続される。共通線１３は、ビット線ＢＬｕｊの全てが共通に接続されることから共通線と称される。書き込み電流ソース／シンク・読み出し電流シンク１４は、共通線１３に接続される。
同様に、ビット線ＢＬｄｊは、カラムスイッチＱｄｊを経由して、共通線１５に接続される。共通線１５は、ビット線ＢＬｄｊの全てが共通に接続されることから共通線と称される。書き込み電流ソース／シンク１６Ｘは、共通線１５に接続される。
カラムデコーダ（コントローラ）１７は、カラムスイッチＱｕｊ，Ｑｄｊの制御端子、即ち、ＮチャネルＭＯＳＦＥＴのゲート端子に接続され、そのオン／オフをコントロールする。
読み出し回路１８は、共通線１５に接続される。
このような磁気ランダムアクセスメモリにおいて、例えば、セルユニットＣｕ１に対して書き込み／読み出しを行う場合には、ロウデコーダ１２を用いて、ワード線ＷＬ１をアクティブ、即ち、“Ｈ”レベルにする。また、カラムデコーダ１７を用いて、カラムスイッチＱｕ１，Ｑｄ１をオンにする。
そして、書き込み時には、書き込み電流ソース／シンク１４，１６Ｘの間に、書き込みデータの値に応じた向きのスピン注入電流（書き込み電流）を流すことにより、セルユニットＣｕ１内の磁気抵抗効果素子ＭＴＪに対する書き込みを実行する。また、読み出し時には、読み出し回路１８から読み出し電流シンク１４に向かって読み出し電流を流すことにより、セルユニットＣｕ１内の磁気抵抗効果素子ＭＴＪに対するデータ（抵抗値）の読み出しを実行する。
読み出し電流は、読み出し時における誤書き込み（ディスターブ）の発生を回避するため、書き込み電流の値よりも十分に小さな値に設定する。
図２は、図１の磁気ランダムアクセスメモリのメモリセルアレイのレイアウトを示している。
まず、このレイアウトに関しては、ビット線ＢＬｕｊ，ＢＬｄｊ（ｊ＝１，２，３，４，・・・）の位置関係に主眼を置き、各部を示すラインがオーバーラップしないように、それらを互いにずらして分かり易く記載したものであるため、各部のサイズについては正確に表記されていない点を断っておく。
ビット線ＢＬｕｊ，ＢＬｄｊは、異なる層に形成される。
ビット線ＢＬｕｊは、ｙ方向に延び、かつ、一定ピッチで、ｘ方向に並んで配置される。同様に、ビット線ＢＬｄｊも、ｙ方向に延び、かつ、一定ピッチで、ｘ方向に並んで配置される。
ビット線ＢＬｕｊ，ＢＬｄｊのピッチの半分（ハーフピッチ）は、それぞれ、例えば、フォトリソグラフィの解像度の限界（最小加工寸法）に設定される。
１つの素子領域ＡＡ内には、２つのスイッチ素子ＳＥが配置される。スイッチ素子ＳＥとしてのＮチャネルＭＯＳＦＥＴの拡散層（ソース／ドレイン）の１つは、磁気抵抗効果素子ＭＴＪを経由してビット線ＢＬｕｊに接続される。本例では、磁気抵抗効果素子ＭＴＪは、ビット線ＢＬｕｊの直下に配置される。
スイッチ素子ＳＥとしてのＮチャネルＭＯＳＦＥＴの拡散層（ソース／ドレイン）の他の１つは、素子領域ＡＡ内の２つのスイッチ素子ＳＥで共有され、ビット線ＢＬｄｊに接続される。
このレイアウトでは、図１のメモリセルアレイ１１のうち、２つのロウ、即ち、ワード線ＷＬ１，ＷＬ２に相当する部分のみを示しているが、ワード線ＷＬ３，ＷＬ４に相当する部分についても、図２と同じレイアウトを有する。つまり、メモリセルアレイ全体としては、図２のレイアウトが繰り返される。
このように、メモリセルアレイ上には、ビット線ＢＬｕｊ，ＢＬｄｊが最小ピッチでまんべんなく配置され、製造が困難になる。
(2) 基本レイアウト
本発明の例に関わる半導体メモリの基本レイアウトについて説明する。
本発明の例に関わる半導体メモリの基本レイアウトについて説明する。
図３及び図４は、基本レイアウトを示している。
ワード線ＷＬは、第１方向に延び、第１、第２及び第３ビット線ＢＬ１，ＢＬ２，ＢＬ３は、第１方向に交差する第２方向に延びる。
第１セルユニットＣｕ１は、第１及び第２ビット線ＢＬ１，ＢＬ２の間に直列接続される第１抵抗変化素子Ｒ１及び第１スイッチ素子Ｓ１から構成され、第１スイッチ素子Ｓ１の制御端子は、ワード線ＷＬに接続される。
第２セルユニットＣｕ２は、第１及び第３ビット線ＢＬ１，ＢＬ３の間に直列接続される第２抵抗変化素子Ｒ２及び第２スイッチ素子Ｓ２から構成され、第２スイッチ素子Ｓ２の制御端子は、ワード線ＷＬに接続される。
そして、コントローラＣＮＴは、図３に示すように、第１抵抗変化素子Ｒ１に対する書き込み時に、ワード線ＷＬをアクティブ（＝“Ｈ”）にし、第１及び第３ビット線ＢＬ１，ＢＬ３の電位を共にＶ１にする。
第１及び第３ビット線ＢＬ１，ＢＬ３の電位を等しくすることで、第２ビット線ＢＬ２の電位をＶ２（Ｖ１＞Ｖ２又はＶ１＜Ｖ２）として抵抗変化素子Ｒ１に対して電流又は電圧を与えても、抵抗変化素子Ｒ２に対して電流又は電圧が与えられることはなく、誤書き込みが防止される。
同様に、コントローラＣＮＴは、図４に示すように、第２抵抗変化素子Ｒ２に対する書き込み時に、ワード線ＷＬをアクティブ（＝“Ｈ”）にし、第１及び第２ビット線ＢＬ１，ＢＬ２の電位を共にＶ１にする。
第１及び第２ビット線ＢＬ１，ＢＬ２の電位を等しくすることで、第３ビット線ＢＬ３の電位をＶ２（Ｖ１＞Ｖ２又はＶ１＜Ｖ２）として抵抗変化素子Ｒ２に対して電流又は電圧を与えても、抵抗変化素子Ｒ１に対して電流又は電圧が与えられることはなく、誤書き込みが防止される。
以下では、上述の基本レイアウトを用いて磁気ランダムアクセスメモリを実現する場合について説明する。
(3) 第１実施の形態
A. 回路
図５は、磁気ランダムアクセスメモリの主要部を示している。
A. 回路
図５は、磁気ランダムアクセスメモリの主要部を示している。
メモリセルアレイは、アレイ状に配置される複数のセルユニットＣｕ１，Ｃｕ２，・・・から構成される。１つのセルユニットは、直列接続される磁気抵抗効果素子とスイッチ素子とから構成される。スイッチ素子は、本例では、ＮチャネルＭＯＳＦＥＴ（電界効果トランジスタ）を使用する。
ワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，・・・は、ｘ方向に延び、スイッチ素子の制御端子、即ち、ＮチャネルＭＯＳＦＥＴのゲート端子に接続される。ロウデコーダ１２は、ワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，・・・の一端に接続される。
ロウデコーダ１２は、選択された１本のワード線ＷＬｉ（ｉ＝１，２，３，・・・）をアクティブ、即ち、“Ｈ”レベルにする。このワード線ＷＬｉに接続されるスイッチ素子は、オンになる。
１つのカラム内のセルユニットに書き込み電流／電圧を与えるために、１つのカラム内には２本のビット線が必要になるが、ここでは、そのうちの１本を、互いに隣接する２つのカラムで共有する。
即ち、各カラム内には、ビット線（書き込み／読み出し線）ＢＬｕｊ（ｊ＝１，２，３，４，・・・）が配置される。ビット線ＢＬｕｊは、磁気抵抗効果素子の一端に接続される。
また、ビット線（書き込み／読み出し線）ＢＬｄｊ’／ｊ’＋１（ｊ’＝１，３，５，・・・）は、互いに隣接する２つのカラム、即ち、カラムＣＯＬｊ’とカラムＣＯＬｊ’＋１で共有される。ビット線ＢＬｄｊ’／ｊ’＋１は、スイッチ素子の２つの信号端子のうちの１つに接続される。
奇数カラムＣＯＬｊ’内のビット線ＢＬｕｊ’は、カラムスイッチＱｕｊ’を経由して、共通線１３に接続される。共通線１３は、ビット線ＢＬｕｊ’の全てが共通に接続されることから共通線と称される。書き込み電流ソース／シンク・読み出し電流シンク１４は、共通線１３に接続される。
偶数カラムＣＯＬｊ’＋１内のビット線ＢＬｕｊ’＋１は、カラムスイッチＱｕｊ’＋１を経由して、共通線１５に接続される。共通線１５は、ビット線ＢＬｕｊ’＋１の全てが共通に接続されることから共通線と称される。書き込み電流ソース／シンク・読み出し電流シンク１６は、共通線１５に接続される。
同様に、ビット線ＢＬｄｊ’／ｊ’＋１は、カラムスイッチＱｄｊ’を経由して、共通線１５に接続される。また、ビット線ＢＬｄｊ’／ｊ’＋１は、カラムスイッチＱｄｊ’＋１を経由して、共通線１３に接続される。
カラムスイッチＱｕｊ，Ｑｄｊは、本例では、ＮチャネルＭＯＳＦＥＴから構成される。カラムデコーダ（コントローラ）１７は、カラムスイッチＱｕｊ，Ｑｄｊの制御端子、即ち、ＮチャネルＭＯＳＦＥＴのゲート端子に接続され、そのオン／オフをコントロールする。
読み出し回路１８Ａは、共通線１３に接続され、読み出し回路１８Ｂは、共通線１５に接続される。
B. 動作
図５の半導体メモリの書き込み／読み出し時の動作を説明する。
図５の半導体メモリの書き込み／読み出し時の動作を説明する。
まず、セルユニットＣｕ１に対して書き込み／読み出しを行う場合には、ロウデコーダ１２を用いて、ワード線ＷＬ１をアクティブ、即ち、“Ｈ”レベルにする。また、表１に示すように、カラムデコーダ１７を用いて、カラムスイッチＱｕ１，Ｑｄ１，Ｑｕ２をオンにする。
この時、ビット線ＢＬｕ１は、カラムスイッチＱｕ１を経由して共通線１３に接続され、ビット線ＢＬｕ２，ＢＬｄ１／２は、それぞれ、カラムスイッチＱｕ２，Ｑｄ１を経由して共通線１５に接続される。
従って、セルユニットＣｕ１内の磁気抵抗効果素子ＭＴＪ１に対する書き込みは、書き込み電流ソース／シンク１４，１６の間に、書き込みデータの値に応じた向きのスピン注入電流（書き込み電流）を流すことにより可能になる。
磁気抵抗効果素子ＭＴＪ１に対する書き込み時には、ビット線ＢＬｕ２，ＢＬｄ１／２は、共通線１５により短絡され、同電位になっているため、セルユニットＣｕ２内の磁気抵抗効果素子ＭＴＪ２にスピン注入電流が流れることはなく、誤書き込みが防止される。
この状態の等価回路は、図６に示すようになる。
また、セルユニットＣｕ１内の磁気抵抗効果素子ＭＴＪ１に対する読み出しは、読み出し回路１８Ａから読み出し電流シンク１６に向かって、又は、読み出し回路１８Ｂから読み出し電流シンク１４に向かって、読み出し電流を流すことにより可能になる。
磁気抵抗効果素子ＭＴＪ１に対する読み出し時にも、ビット線ＢＬｕ２，ＢＬｄ１／２は、共通線１５により短絡され、同電位になっているため、セルユニットＣｕ２内の磁気抵抗効果素子ＭＴＪ２に読み出し電流が流れることはない。
この状態の等価回路は、図７に示すようになる。
次に、セルユニットＣｕ２に対して書き込み／読み出しを行う場合には、ロウデコーダ１２を用いて、ワード線ＷＬ１をアクティブ、即ち、“Ｈ”レベルにする。また、表１に示すように、カラムデコーダ１７を用いて、カラムスイッチＱｕ１，Ｑｕ２，Ｑｄ２をオンにする。
この時、ビット線ＢＬｕ２は、カラムスイッチＱｕ２を経由して共通線１５に接続され、ビット線ＢＬｕ１，ＢＬｄ１／２は、それぞれ、カラムスイッチＱｕ１，Ｑｄ２を経由して共通線１３に接続される。
従って、セルユニットＣｕ２内の磁気抵抗効果素子ＭＴＪ２に対する書き込みは、書き込み電流ソース／シンク１４，１６の間に、書き込みデータの値に応じた向きのスピン注入電流（書き込み電流）を流すことにより可能になる。
磁気抵抗効果素子ＭＴＪ２に対する書き込み時には、ビット線ＢＬｕ１，ＢＬｄ１／２は、共通線１３により短絡され、同電位になっているため、セルユニットＣｕ１内の磁気抵抗効果素子ＭＴＪ１にスピン注入電流が流れることはなく、誤書き込みが防止される。
この状態の等価回路は、図８に示すようになる。
また、セルユニットＣｕ２内の磁気抵抗効果素子ＭＴＪ２に対する読み出しは、読み出し回路１８Ａから読み出し電流シンク１６に向かって、又は、読み出し回路１８Ｂから読み出し電流シンク１４に向かって、読み出し電流を流すことにより可能になる。
磁気抵抗効果素子ＭＴＪ２に対する読み出し時にも、ビット線ＢＬｕ１，ＢＬｄ１／２は、共通線１３により短絡され、同電位になっているため、セルユニットＣｕ１内の磁気抵抗効果素子ＭＴＪ１に読み出し電流が流れることはない。
この状態の等価回路は、図９に示すようになる。
尚、読み出し電流は、読み出し時における誤書き込み（ディスターブ）の発生を回避するため、書き込み電流の値よりも十分に小さな値に設定する。
C. レイアウト
図１０は、図５の磁気ランダムアクセスメモリのメモリセルアレイのレイアウトを示している。
図１０は、図５の磁気ランダムアクセスメモリのメモリセルアレイのレイアウトを示している。
まず、図２と同様の理由により、このレイアウトにおける各部のサイズは、アレンジして記載してある。
ビット線ＢＬｕｊ，ＢＬｄｊ’／ｊ’＋１は、異なる層に形成される。
ビット線ＢＬｕｊは、ｙ方向に延び、かつ、一定ピッチで、ｘ方向に並んで配置される。ビット線ＢＬｕｊのピッチの半分（ハーフピッチ）は、それぞれ、例えば、フォトリソグラフィの解像度の限界（最小加工寸法）に設定される。
同様に、ビット線ＢＬｄｊ’／ｊ’＋１も、ｙ方向に延び、かつ、一定ピッチで、ｘ方向に並んで配置される。但し、ビット線ＢＬｄｊ’／ｊ’＋１のピッチは、図２の比較例におけるビット線ＢＬｄｊのピッチの２倍である。
なぜなら、ビット線ＢＬｄｊ’／ｊ’＋１は、互いに隣接する２つのカラムで共有されているからである。
従って、例えば、図１０に示すように、ビット線ＢＬｄ１／２とビット線ＢＬｄ３／４との間にスペースが確保されると共に、製造工程が容易化される。
また、１つの素子領域ＡＡ内には、２つのスイッチ素子が配置される。スイッチ素子としてのＮチャネルＭＯＳＦＥＴの拡散層（ソース／ドレイン）の１つは、磁気抵抗効果素子を経由してビット線ＢＬｕｊに接続される。本例では、磁気抵抗効果素子は、ビット線ＢＬｕｊの直下に配置される。
スイッチ素子としてのＮチャネルＭＯＳＦＥＴの拡散層（ソース／ドレイン）の他の１つは、素子領域ＡＡ内の２つのスイッチ素子で共有され、ビット線ＢＬｄｊ’／ｊ’＋１に接続される。
尚、メモリセルアレイのｙ方向については、２つのロウ、即ち、ワード線ＷＬ１，ＷＬ２に相当する部分のみを示しているが、メモリセルアレイ全体としては図１０と同じレイアウトが繰り返される。
また、メモリセルアレイのｘ方向については、４つのカラムＣＯＬ１，ＣＯＬ２，ＣＯＬ３，ＣＯＬ４のみを示しているが、ｙ方向と同様に、図１０と同じレイアウトが繰り返される。
D. 読み出し回路の変形例
読み出し回路の変形例を説明する。
読み出し回路の変形例を説明する。
図５では、２本の共通線１３，１５にそれぞれ読み出し回路１８Ａ，１８Ｂを接続する。これは、カラムＣＯＬｊによらず、磁気抵抗効果素子に流す読み出し電流の向きを固定するためである。
例えば、図５において、奇数カラムＣＯＬ１内の磁気抵抗効果素子ＭＴＪ１に対する読み出しを行う場合には、読み出し回路１８Ａを用いて、読み出し電流を、ビット線ＢＬｕ１（磁気抵抗効果素子側）からビット線ＢＬｄ１／２（スイッチ素子側）に向かって流す。
また、偶数カラムＣＯＬ２内の磁気抵抗効果素子ＭＴＪ２に対する読み出しを行う場合には、読み出し回路１８Ｂを用いて、読み出し電流を、ビット線ＢＬｕ２（磁気抵抗効果素子側）からビット線ＢＬｄ１／２（スイッチ素子側）に向かって流す。
この場合、常に、磁気抵抗効果素子に流れる読み出し電流の向きが同じになるため、読み出しばらつきを最小限に抑えることができる。
これに対し、磁気抵抗効果素子に流す読み出し電流の向きに起因する読み出しばらつきが読み出しマージンに大きな影響を及ぼさない場合には、読み出し回路の数を１つとし、共通線１３，１５のいずれか一方にのみ読み出し回路を接続すれば足りる。
図１１は、共通線１３に読み出し回路１８Ａを接続した例である。メモリセルアレイについては、図５と同じであるため、省略する。
この場合、図５の奇数カラムＣＯＬ１内の磁気抵抗効果素子ＭＴＪ１に対する読み出しを行う場合には、読み出し電流は、ビット線ＢＬｕ１（磁気抵抗効果素子側）からビット線ＢＬｄ１／２（スイッチ素子側）に向かって流れる。また、偶数カラムＣＯＬ２内の磁気抵抗効果素子ＭＴＪ２に対する読み出しを行う場合には、読み出し電流は、ビット線ＢＬｄ１／２（スイッチ素子側）からビット線ＢＬｕ２（磁気抵抗効果素子側）に向かって流れる。
図１２は、共通線１５に読み出し回路１８Ｂを接続した例である。メモリセルアレイについては、図５と同じであるため、省略する。
この場合、図５の奇数カラムＣＯＬ１内の磁気抵抗効果素子ＭＴＪ１に対する読み出しを行う場合には、読み出し電流は、ビット線ＢＬｄ１／２（スイッチ素子側）からビット線ＢＬｕ１（磁気抵抗効果素子側）に向かって流れる。また、偶数カラムＣＯＬ２内の磁気抵抗効果素子ＭＴＪ２に対する読み出しを行う場合には、読み出し電流は、ビット線ＢＬｕ２（磁気抵抗効果素子側）からビット線ＢＬｄ１／２（スイッチ素子側）に向かって流れる。
さらに、全ての磁気抵抗効果素子に対して読み出し電流の向きを固定すると共に、読み出し回路の数も減らすことができる技術について説明する。
図１３は、共通線１３，１５にそれぞれスイッチ素子Ｔ１，Ｔ２を介して１つの読み出し回路１８を接続した例である。
この場合、例えば、図５において、奇数カラムＣＯＬ１内の磁気抵抗効果素子ＭＴＪ１に対する読み出しを行うときは、制御信号Ａを“Ｈ”、制御信号ｂＡを“Ｌ”にし、スイッチ素子Ｔ１をオン、スイッチ素子Ｔ２をオフにする。
この時、図１３の回路は、図１１の回路と同じになるため、読み出し回路１８を用いて、読み出し電流を、ビット線ＢＬｕ１（磁気抵抗効果素子側）からビット線ＢＬｄ１／２（スイッチ素子側）に向かって流すことができる。
また、偶数カラムＣＯＬ２内の磁気抵抗効果素子ＭＴＪ２に対する読み出しを行うときは、制御信号ｂＡを“Ｈ”、制御信号Ａを“Ｌ”にし、スイッチ素子Ｔ１をオフ、スイッチ素子Ｔ２をオンにする。
この時、図１３の回路は、図１２の回路と同じになるため、読み出し回路１８を用いて、読み出し電流を、ビット線ＢＬｕ２（磁気抵抗効果素子側）からビット線ＢＬｄ１／２（スイッチ素子側）に向かって流すことができる。
E. メモリセルアレイの変形例
メモリセルアレイの変形例を説明する。
メモリセルアレイの変形例を説明する。
図１４は、磁気ランダムアクセスメモリの主要部を示している。
本例が図５と異なる点は、セルユニット内の磁気抵抗効果素子がビット線ＢＬｄｊ’／ｊ’＋１に接続され、セルユニット内のスイッチ素子がビット線ＢＬｕｊに接続されることである。
その他については、図５と同じである。また、動作については、図６乃至図９と同じことが言え、読み出し回路については、図１１乃至図１３と同じことが言える。
図１５は、メモリセルアレイのレイアウトを示している。
本例では、図１０と同様に、ビット線ＢＬｄｊ’／ｊ’＋１のピッチは、図２の比較例におけるビット線ＢＬｄｊのピッチの２倍であり、製造工程が容易化される。
本例が図１０と異なる点は、スイッチ素子としてのＮチャネルＭＯＳＦＥＴの拡散層（ソース／ドレイン）の１つが、磁気抵抗効果素子を経由してビット線ビット線ＢＬｄｊ’／ｊ’＋１に接続され、他の１つが、素子領域ＡＡ内の２つのスイッチ素子で共有され、ビット線ＢＬｕｊに接続されることである。
F. その他の変形例
図２６は、図５の半導体メモリの変形例を示している。
図２６は、図５の半導体メモリの変形例を示している。
この半導体メモリの特徴は、カラムスイッチＱｄ１がビット線ＢＬｕ２，ＢＬｄ１／２間に接続され、カラムスイッチＱｄ２がビット線ＢＬｕ１，ＢＬｄ１／２間に接続されている点、及び、カラムスイッチＱｄ３がビット線ＢＬｕ４，ＢＬｄ３／４間に接続され、カラムスイッチＱｄ４がビット線ＢＬｕ３，ＢＬｄ３／４間に接続されている点にある。
その他の構成については、図５の半導体メモリと同じである。
動作についても、図５の半導体メモリと同じであるため、ここでは、その説明については、省略する。
動作についても、図５の半導体メモリと同じであるため、ここでは、その説明については、省略する。
この変形例のメリットは、トランジスタ数を削減できる点にある。
G. まとめ
以上、説明したように、第１実施の形態によれば、メモリセルアレイ上の書き込み線の数を減らし、製造工程を容易化できる。
以上、説明したように、第１実施の形態によれば、メモリセルアレイ上の書き込み線の数を減らし、製造工程を容易化できる。
尚、ビット線ＢＬｕｊとビットＢＬｄｊ’／ｊ’＋１は、異なる層に形成することを前提としたが、全てを同一層内に形成することが可能であれば、そのようにしてもよい。
また、ビット線ＢＬｕｊとビットＢＬｄｊ’／ｊ’＋１を異なる層に形成する場合には、ビット線ＢＬｕｊが上層、ビットＢＬｄｊ’／ｊ’＋１が下層となるようにする。但し、その逆であっても構わない。
(4) 第２実施の形態
A. 回路
図１６は、磁気ランダムアクセスメモリの主要部を示している。
A. 回路
図１６は、磁気ランダムアクセスメモリの主要部を示している。
メモリセルアレイ１１及びロウデコーダ１２は、図５と同じである。
図５と同様に、書き込み／読み出しに必要な２本のビット線のうちの１本を、互いに隣接する２つのカラムで共有する。
即ち、各カラム内には、ビット線（書き込み／読み出し線）ＢＬｕｊ（ｊ＝１，２，３，４，・・・）が配置される。ビット線ＢＬｕｊは、磁気抵抗効果素子の一端に接続される。
また、ビット線（書き込み／読み出し線）ＢＬｄｊ’／ｊ’＋１（ｊ’＝１，３，５，・・・）は、互いに隣接する２つのカラム、即ち、カラムＣＯＬｊ’とカラムＣＯＬｊ’＋１で共有される。
ビット線ＢＬｄｊ’／ｊ’＋１は、スイッチ素子の２つの信号端子のうちの１つに接続される。
奇数カラムＣＯＬｊ’内のビット線ＢＬｕｊ’は、カラムスイッチＱｕｊ’を経由して、共通線１５に接続される。共通線１５は、ビット線ＢＬｕｊ’の全てが共通に接続されることから共通線と称される。書き込み電流ソース／シンク・読み出し電流シンク１６Ｘは、共通線１５に接続される。
同様に、偶数カラムＣＯＬｊ’＋１内のビット線ＢＬｕｊ’＋１は、カラムスイッチＱｕｊ’＋１を経由して、共通線１５に接続される。
ビット線ＢＬｄｊ’／ｊ’＋１は、カラムスイッチＱｄｊ’／ｊ’＋１を経由して、共通線１３に接続される。
本例では、さらに、ビット線ＢＬｕｊ’とビット線ＢＬｄｊ’／ｊ’＋１との間に、両ビット線を短絡させるためのカラムスイッチ（イコライザ）Ｅｊ’が接続され、ビット線ＢＬｕｊ’＋１とビット線ＢＬｄｊ’／ｊ’＋１との間に、両ビット線を短絡させるためのカラムスイッチ（イコライザ）Ｅｊ’＋１が接続される。
カラムスイッチＱｕｊ，Ｑｄｊ，Ｅｊ’，Ｅｊ’＋１は、本例では、それぞれ、ＮチャネルＭＯＳＦＥＴから構成される。
カラムデコーダ（コントローラ）１７は、カラムスイッチＱｕｊ，Ｑｄｊ，Ｅｊ’，Ｅｊ’＋１の制御端子、即ち、ＮチャネルＭＯＳＦＥＴのゲート端子に接続され、そのオン／オフをコントロールする。
読み出し回路１８Ｂは、共通線１５に接続される。
B. 動作
図１６の半導体メモリの書き込み／読み出し時の動作を説明する。
図１６の半導体メモリの書き込み／読み出し時の動作を説明する。
まず、セルユニットＣｕ１に対して書き込み／読み出しを行う場合には、ロウデコーダ１２を用いて、ワード線ＷＬ１をアクティブ、即ち、“Ｈ”レベルにする。また、表２に示すように、カラムデコーダ１７を用いて、カラムスイッチＱｕ１，Ｑｄ１／２，Ｅ２をオンにする。
この時、ビット線ＢＬｕ１は、カラムスイッチＱｕ１を経由して共通線１５に接続され、ビット線ＢＬｄ１／２は、カラムスイッチＱｄ１／２を経由して共通線１３に接続される。また、ビット線ＢＬｕ２は、カラムスイッチ（イコライザ）Ｅ２により、ビット線ＢＬｄ１／２に短絡される。
従って、セルユニットＣｕ１内の磁気抵抗効果素子ＭＴＪ１に対する書き込みは、書き込み電流ソース／シンク１４，１６Ｘの間に、書き込みデータの値に応じた向きのスピン注入電流（書き込み電流）を流すことにより可能になる。
磁気抵抗効果素子ＭＴＪ１に対する書き込み時には、ビット線ＢＬｕ２，ＢＬｄ１／２は、同電位であるため、セルユニットＣｕ２内の磁気抵抗効果素子ＭＴＪ２にスピン注入電流が流れることはなく、誤書き込みが防止される。
この状態の等価回路は、図６に示すようになる。
また、セルユニットＣｕ１内の磁気抵抗効果素子ＭＴＪ１に対する読み出しは、読み出し回路１８Ｂから読み出し電流シンク１４に向かって読み出し電流を流すことにより可能になる。この時、読み出し電流は、セルユニット内の磁気抵抗効果素子からスイッチ素子に向かって流れる。
磁気抵抗効果素子ＭＴＪ１に対する読み出し時にも、ビット線ＢＬｕ２，ＢＬｄ１／２は、同電位であるため、セルユニットＣｕ２内の磁気抵抗効果素子ＭＴＪ２に読み出し電流が流れることはない。
この状態の等価回路は、図７に示すようになる。
次に、セルユニットＣｕ２に対して書き込み／読み出しを行う場合には、ロウデコーダ１２を用いて、ワード線ＷＬ１をアクティブ、即ち、“Ｈ”レベルにする。また、表２に示すように、カラムデコーダ１７を用いて、カラムスイッチＱｄ１／２，Ｑｕ２，Ｅ１をオンにする。
この時、ビット線ＢＬｕ２は、カラムスイッチＱｕ２を経由して共通線１５に接続され、ビット線ＢＬｄ１／２は、カラムスイッチＱｄ１／２を経由して共通線１３に接続される。また、ビット線ＢＬｕ１は、カラムスイッチ（イコライザ）Ｅ１により、ビット線ＢＬｄ１／２に短絡される。
従って、セルユニットＣｕ２内の磁気抵抗効果素子ＭＴＪ２に対する書き込みは、書き込み電流ソース／シンク１４，１６Ｘの間に、書き込みデータの値に応じた向きのスピン注入電流（書き込み電流）を流すことにより可能になる。
磁気抵抗効果素子ＭＴＪ２に対する書き込み時には、ビット線ＢＬｕ１，ＢＬｄ１／２は、同電位であるため、セルユニットＣｕ１内の磁気抵抗効果素子ＭＴＪ１にスピン注入電流が流れることはなく、誤書き込みが防止される。
この状態の等価回路は、図８に示すようになる。
また、セルユニットＣｕ２内の磁気抵抗効果素子ＭＴＪ２に対する読み出しは、読み出し回路１８Ｂから読み出し電流シンク１４に向かって読み出し電流を流すことにより可能になる。
この時、読み出し電流は、セルユニット内の磁気抵抗効果素子からスイッチ素子に向かって流れる。つまり、読み出し電流は、選択されるセルユニット（磁気抵抗効果素子）の位置によらず、常に、同じ向きとなる。
磁気抵抗効果素子ＭＴＪ２に対する読み出し時にも、ビット線ＢＬｕ１，ＢＬｄ１／２は、同電位であるため、セルユニットＣｕ１内の磁気抵抗効果素子ＭＴＪ１に読み出し電流が流れることはない。
この状態の等価回路は、図９に示すようになる。
尚、読み出し電流は、読み出し時における誤書き込み（ディスターブ）の発生を回避するため、書き込み電流の値よりも十分に小さな値に設定する。
C. レイアウト
メモリセルアレイのレイアウトは、図１０と同じである。
メモリセルアレイのレイアウトは、図１０と同じである。
従って、例えば、図１０に示すように、メモリセルアレイ上の書き込み線の数を減らし、製造工程を容易化できる。
D. 読み出し回路の変形例
第２実施の形態では、２本の共通線１３，１５のうちの１つに読み出し回路を接続すれば、上述の動作の説明から明らかなように、磁気抵抗効果素子に与える読み出し電流は、常に同じ向きとなる。
第２実施の形態では、２本の共通線１３，１５のうちの１つに読み出し回路を接続すれば、上述の動作の説明から明らかなように、磁気抵抗効果素子に与える読み出し電流は、常に同じ向きとなる。
従って、図１６の例では、共通線１５に読み出し回路１８Ｂを接続したが、これに代えて、図１７に示すように、共通線１３に読み出し回路１８Ａを接続することもできる。
この場合、共通線１５には、書き込み電流ソース／シンク・読み出し電流シンク１６を接続し、共通線１３には、書き込み電流ソース／シンク１４Ｘを接続する。
E. メモリセルアレイの変形例
図１８は、磁気ランダムアクセスメモリの主要部を示している。
図１８は、磁気ランダムアクセスメモリの主要部を示している。
本例が図１６と異なる点は、セルユニット内の磁気抵抗効果素子がビット線ＢＬｄｊ’／ｊ’＋１に接続され、セルユニット内のスイッチ素子がビット線ＢＬｕｊに接続されることである。
その他（回路、動作など）については、図１６と同じである。
また、メモリセルアレイのレイアウトについては、図１５と同じである。
また、メモリセルアレイのレイアウトについては、図１５と同じである。
F. まとめ
以上、説明したように、第２実施の形態によれば、メモリセルアレイ上の書き込み線の数を減らし、製造工程を容易化できる。
以上、説明したように、第２実施の形態によれば、メモリセルアレイ上の書き込み線の数を減らし、製造工程を容易化できる。
尚、ビット線ＢＬｕｊとビットＢＬｄｊ’／ｊ’＋１は、異なる層に形成することを前提としたが、全てを同一層内に形成することが可能であれば、そのようにしてもよい。
また、ビット線ＢＬｕｊとビットＢＬｄｊ’／ｊ’＋１を異なる層に形成する場合には、ビット線ＢＬｕｊが上層、ビットＢＬｄｊ’／ｊ’＋１が下層となるようにする。但し、その逆であっても構わない。
(5) 第３実施の形態
第３実施の形態は、ダブルゲート構造のスピン注入磁気ランダムアクセスメモリに関する。
第３実施の形態は、ダブルゲート構造のスピン注入磁気ランダムアクセスメモリに関する。
メモリセルアレイ以外の部分、コントローラ（ロウ／カラムデコーダ）、カラムスイッチ、共通線、読み出し回路などについては、第１及び第２実施の形態と同じであるため、ここでは、それらの説明を省略する。
従って、以下では、ダブルゲート構造のスピン注入磁気ランダムアクセスメモリに本発明の例を適用した場合のメモリセルアレイのレイアウトを説明する。
図１９は、ダブルゲート構造のメモリセルアレイを示している。
メモリセルアレイは、アレイ状に配置される複数のセルユニットＣｕ１，Ｃｕ２，・・・から構成される。１つのセルユニットは、直列接続される磁気抵抗効果素子とスイッチ素子とから構成される。スイッチ素子は、本例では、並列接続される２つのＮチャネルＭＯＳＦＥＴ（電界効果トランジスタ）を使用する。
ワード線ＷＬ１Ｒ，ＷＬ１Ｌ，ＷＬ２Ｒ，ＷＬ２Ｌ，ＷＬ３Ｒ，ＷＬ３Ｌ，・・・は、ｘ方向に延び、スイッチ素子の制御端子、即ち、ＮチャネルＭＯＳＦＥＴのゲート端子に接続される。ロウデコーダ１２は、ワード線ＷＬ１Ｒ，ＷＬ１Ｌ，ＷＬ２Ｒ，ＷＬ２Ｌ，ＷＬ３Ｒ，ＷＬ３Ｌ，・・・の一端に接続される。
ロウデコーダ１２は、選択された１本のワード線ＷＬｉＲ，ＷＬｉＬ（ｉ＝１，２，３，・・・）をアクティブ、即ち、“Ｈ”レベルにする。このワード線ＷＬｉＲ，ＷＬｉＬに接続されるスイッチ素子は、オンになる。
１つのカラム内のセルユニットに書き込み電流／電圧を与えるために、１つのカラム内には２本のビット線が必要になるが、ここでは、そのうちの１本を、互いに隣接する２つのカラムで共有する。
即ち、各カラム内には、ビット線（書き込み／読み出し線）ＢＬｕｊ（ｊ＝１，２，３，４，・・・）が配置される。ビット線ＢＬｕｊは、セルユニット内の磁気抵抗効果素子の一端に接続される。
また、ビット線（書き込み／読み出し線）ＢＬｄｊ’／ｊ’＋１（ｊ’＝１，３，５，・・・）は、互いに隣接する２つのカラム、即ち、カラムＣＯＬｊ’とカラムＣＯＬｊ’＋１で共有される。ビット線ＢＬｄｊ’／ｊ’＋１は、セルユニット内のスイッチ素子の２つの信号端子のうちの１つに接続される。
図２０は、図１９のメモリセルアレイのレイアウトを示している。
ビット線ＢＬｕｊ，ＢＬｄｊ’／ｊ’＋１は、異なる層に形成される。
ビット線ＢＬｕｊは、ｙ方向に延び、かつ、一定ピッチで、ｘ方向に並んで配置される。ビット線ＢＬｕｊのピッチの半分（ハーフピッチ）は、それぞれ、例えば、フォトリソグラフィの解像度の限界（最小加工寸法）に設定される。
同様に、ビット線ＢＬｄｊ’／ｊ’＋１も、ｙ方向に延び、かつ、一定ピッチで、ｘ方向に並んで配置される。但し、ビット線ＢＬｄｊ’／ｊ’＋１のピッチは、図２の比較例におけるビット線ＢＬｄｊのピッチの２倍である。
なぜなら、ビット線ＢＬｄｊ’／ｊ’＋１は、互いに隣接する２つのカラムで共有されているからである。
従って、例えば、図２０に示すように、ビット線ＢＬｄ１／２とビット線ＢＬｄ３／４との間にスペースが確保されると共に、製造工程が容易化される。
尚、ダブルゲート構造の１つのセルユニット（メモリセル）の面積は、Ｆ(future size)を使用すると、８Ｆ２／セルで表すことができる。Ｆは、ワード線／ビット線のピッチの半分（ハーフピッチ）であり、ハーフピッチは、最小加工寸法に設定される。
図２１は、図２０のメモリセルアレイを立体化したものである。
ダブルゲート構造のメモリセルアレイでは、１つの磁気抵抗効果素子ＭＴＪに対して、２つのＮチャネルＭＯＳＦＥＴによりスピン注入電流を供給できるため、書き込み時に、磁気抵抗効果素子に与えるスピン注入電流の電流密度を大きくできる、という利点がある。
(6) 第４実施の形態
第４実施の形態は、ワード線レイアウトに関する。
第４実施の形態は、ワード線レイアウトに関する。
第１及び第２実施の形態のシングルゲート構造のメモリセルアレイのレイアウトでは、図１０及び図１５のレイアウトに示すように、１つの素子領域内に２つのＭＯＳＦＥＴを配置し、両者で、拡散層（ソース／ドレイン）の一つを共有する。この場合、ｙ方向に隣接する素子領域の間の素子分離絶縁層（ＳＴＩ）上にスペースが形成される。
そこで、図２２及び図２３に示すように、ｙ方向に隣接する素子領域ＡＡの間の素子分離絶縁層上にダミーワード線ＷＬｄｕｍｍｙを配置する。
ダミーワード線ＷＬｄｕｍｍｙは、ロウデコーダ及びセルユニット（メモリセル）に接続されず、動作に直接寄与しない。ダミーワード線ＷＬｄｕｍｍｙは、全てのワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，ＷＬ５，ＷＬ６，・・・の寄生容量を等しくし、動作を安定化させるために設けられる。
また、ワード線のライン＆スペースを規則的にすることで、その加工を容易にし、さらには、スペースによる窪みが形成されないことから、ワード線上の層間絶縁層の平坦化にも貢献する。
シングルゲート構造の１つのセルユニット（メモリセル）の面積は、Ｆ(future size)を使用すると、６Ｆ２／セルで表すことができる。つまり、上述のダブルゲート構造のセルユニットよりも小さなセル面積を実現できる。
(7) 第５実施の形態
第５実施の形態は、書き込み電流ソース／シンクの位置に関する。
第５実施の形態は、書き込み電流ソース／シンクの位置に関する。
第１乃至第３実施の形態の２つの書き込み電流ソース／シンクは、共に、メモリセルアレイのカラム方向（ｙ方向）の一端に配置する。
これに対し、第５実施の形態では、メモリセルアレイのカラム方向（ｙ方向）の両端に、それぞれ、１つずつ、書き込み電流ソース／シンクを配置する。この場合、書き込み電流ソース／シンク及びカラムスイッチを、メモリセルアレイの両端に振り分けて配置できるため、メモリチップ全体のレイアウトが容易になる、という効果が得られる。
A. 回路
図２４は、磁気ランダムアクセスメモリの主要部を示している。
図２４は、磁気ランダムアクセスメモリの主要部を示している。
メモリセルアレイは、アレイ状に配置される複数のセルユニットＣｕ１，Ｃｕ２，・・・から構成される。１つのセルユニットは、直列接続される磁気抵抗効果素子とスイッチ素子とから構成される。スイッチ素子は、本例では、ＮチャネルＭＯＳＦＥＴ（電界効果トランジスタ）を使用する。
ワード線ＷＬ１，ＷＬ２，ＷＬ３，・・・は、ｘ方向に延び、スイッチ素子の制御端子、即ち、ＮチャネルＭＯＳＦＥＴのゲート端子に接続される。ロウデコーダ１２は、ワード線ＷＬ１，ＷＬ２，ＷＬ３，・・・の一端に接続される。
ロウデコーダ１２は、選択された１本のワード線ＷＬｉ（ｉ＝１，２，３，・・・）をアクティブ、即ち、“Ｈ”レベルにする。このワード線ＷＬｉに接続されるスイッチ素子は、オンになる。
奇数（ＯＤＤ）カラム、例えば、カラムＣＯＬ１内には、ビット線（書き込み／読み出し線）ＢＬｕ１が配置される。ビット線ＢＬｕ１は、磁気抵抗効果素子の一端に接続される。
偶数カラム（ＥＶＥＮ）、例えば、カラムＣＯＬ２内には、ビット線（書き込み／読み出し線）ＢＬｕ２が配置される。ビット線ＢＬｕ２は、磁気抵抗効果素子の一端に接続される。
また、奇数カラムと偶数カラム、例えば、カラムＣＯＬ１とカラムＣＯＬ２は、ビット線（書き込み／読み出し線）ＢＬｄ１／２を共有する。ビット線ＢＬｄ１／２は、スイッチ素子の２つの信号端子のうちの１つに接続される。
カラムＣＯＬ１内のビット線ＢＬｕ１は、カラムスイッチＱｕ１を経由して、共通線１３に接続される。共通線１３は、奇数カラム内の全てのビット線が共通に接続されることから共通線と称される。書き込み電流ソース／シンク・読み出し電流シンク１４は、共通線１３に接続される。
カラムＣＯＬ２内のビット線ＢＬｕ２は、カラムスイッチＱｕ２を経由して、共通線１５に接続される。共通線１５は、偶数カラム内の全てのビット線が共通に接続されることから共通線と称される。書き込み電流ソース／シンク・読み出し電流シンク１６は、共通線１５に接続される。
同様に、ビット線ＢＬｄ１／２の一端は、カラムスイッチＱｄ１を経由して共通線１３に接続され、他端は、カラムスイッチＱｄ２を経由して共通線１５に接続される。
カラムスイッチＱｕ１，Ｑｄ１，Ｑｕ２，Ｑｄ２は、本例では、ＮチャネルＭＯＳＦＥＴから構成される。
カラムデコーダ（コントローラ）１７Ａは、カラムスイッチＱｕ１，Ｑｄ１の制御端子、即ち、ＮチャネルＭＯＳＦＥＴのゲート端子に接続され、そのオン／オフをコントロールする。また、カラムデコーダ（コントローラ）１７Ｂは、カラムスイッチＱｕ２，Ｑｄ２の制御端子、即ち、ＮチャネルＭＯＳＦＥＴのゲート端子に接続され、そのオン／オフをコントロールする。
読み出し回路１８Ａは、共通線１３に接続され、読み出し回路１８Ｂは、共通線１５に接続される。
B. 動作
図２４の半導体メモリの書き込み／読み出し時の動作を説明する。
図２４の半導体メモリの書き込み／読み出し時の動作を説明する。
まず、セルユニットＣｕ１に対して書き込み／読み出しを行う場合には、ロウデコーダ１２を用いて、ワード線ＷＬ１をアクティブ、即ち、“Ｈ”レベルにする。また、表３に示すように、カラムデコーダ１７を用いて、カラムスイッチＱｕ１，Ｑｕ２，Ｑｄ２をオンにする。
この時、ビット線ＢＬｕ１は、カラムスイッチＱｕ１を経由して共通線１３に接続され、ビット線ＢＬｕ２，ＢＬｄ１／２は、それぞれ、カラムスイッチＱｕ２，Ｑｄ２を経由して共通線１５に接続される。
従って、セルユニットＣｕ１内の磁気抵抗効果素子ＭＴＪ１に対する書き込みは、書き込み電流ソース／シンク１４，１６の間に、書き込みデータの値に応じた向きのスピン注入電流（書き込み電流）を流すことにより可能になる。
磁気抵抗効果素子ＭＴＪ１に対する書き込み時には、ビット線ＢＬｕ２，ＢＬｄ１／２は、共通線１５により短絡され、同電位になっているため、セルユニットＣｕ２内の磁気抵抗効果素子ＭＴＪ２にスピン注入電流が流れることはなく、誤書き込みが防止される。
また、セルユニットＣｕ１内の磁気抵抗効果素子ＭＴＪ１に対する読み出しは、読み出し回路１８Ａから読み出し電流シンク１６に向かって読み出し電流を流すことにより可能になる。
磁気抵抗効果素子ＭＴＪ１に対する読み出し時にも、ビット線ＢＬｕ２，ＢＬｄ１／２は、共通線１５により短絡され、同電位になっているため、セルユニットＣｕ２内の磁気抵抗効果素子ＭＴＪ２に読み出し電流が流れることはない。
次に、セルユニットＣｕ２に対して書き込み／読み出しを行う場合には、ロウデコーダ１２を用いて、ワード線ＷＬ１をアクティブ、即ち、“Ｈ”レベルにする。また、表３に示すように、カラムデコーダ１７を用いて、カラムスイッチＱｕ１，Ｑｕ２，Ｑｄ１をオンにする。
この時、ビット線ＢＬｕ２は、カラムスイッチＱｕ２を経由して共通線１５に接続され、ビット線ＢＬｕ１，ＢＬｄ１／２は、それぞれ、カラムスイッチＱｕ１，Ｑｄ１を経由して共通線１３に接続される。
従って、セルユニットＣｕ２内の磁気抵抗効果素子ＭＴＪ２に対する書き込みは、書き込み電流ソース／シンク１４，１６の間に、書き込みデータの値に応じた向きのスピン注入電流（書き込み電流）を流すことにより可能になる。
磁気抵抗効果素子ＭＴＪ２に対する書き込み時には、ビット線ＢＬｕ１，ＢＬｄ１／２は、共通線１３により短絡され、同電位になっているため、セルユニットＣｕ１内の磁気抵抗効果素子ＭＴＪ１にスピン注入電流が流れることはなく、誤書き込みが防止される。
また、セルユニットＣｕ２内の磁気抵抗効果素子ＭＴＪ２に対する読み出しは、読み出し回路１８Ｂから読み出し電流シンク１４に向かって読み出し電流を流すことにより可能になる。
磁気抵抗効果素子ＭＴＪ２に対する読み出し時にも、ビット線ＢＬｕ１，ＢＬｄ１／２は、共通線１３により短絡され、同電位になっているため、セルユニットＣｕ１内の磁気抵抗効果素子ＭＴＪ１に読み出し電流が流れることはない。
尚、読み出し電流は、読み出し時における誤書き込み（ディスターブ）の発生を回避するため、書き込み電流の値よりも十分に小さな値に設定する。
C. 変形例
図２５は、図２４の半導体メモリの変形例を示している。
図２５は、図２４の半導体メモリの変形例を示している。
この半導体メモリの特徴は、カラムスイッチＱｄ１がビット線ＢＬｕ１，ＢＬｄ１／２間に接続され、カラムスイッチＱｄ２がビット線ＢＬｕ２，ＢＬｄ１／２間に接続されている点にある。
その他の構成については、図２４の半導体メモリと同じである。
動作についても、図２４の半導体メモリと同じであるため、ここでは、その説明については、省略する。
D. まとめ
以上、説明したように、第５実施の形態においても、メモリセルアレイ上の書き込み線の数を減らし、製造工程を容易化できる。
以上、説明したように、第５実施の形態においても、メモリセルアレイ上の書き込み線の数を減らし、製造工程を容易化できる。
(8) その他
本発明の例は、磁気ランダムアクセスメモリの他、抵抗変化素子をメモリセルとする半導体メモリ全般、例えば、ＰＲＡＭ(phase change random access memory)、ＲＲＡＭ(resistance random access memory)などに適用可能である。この場合には、各実施の形態で説明した磁気抵抗効果素子を、それぞれのメモリが対象とする素子に置き換えればよい。
本発明の例は、磁気ランダムアクセスメモリの他、抵抗変化素子をメモリセルとする半導体メモリ全般、例えば、ＰＲＡＭ(phase change random access memory)、ＲＲＡＭ(resistance random access memory)などに適用可能である。この場合には、各実施の形態で説明した磁気抵抗効果素子を、それぞれのメモリが対象とする素子に置き換えればよい。
また、本発明の例は、抵抗変化素子に流す書き込み電流（例えば、スピン注入電流）の向きにより書き込みデータを制御する半導体メモリの他、抵抗変化素子に印加する電圧の向き、即ち、抵抗変化素子の両端に印加される電位の大小関係により書き込みデータを制御する半導体メモリにも適用可能である。
この場合には、各実施の形態で説明した書き込み電流ソース／シンクを、書き込み電位発生回路に置き換えればよい。例えば、第１実施の形態の半導体メモリを例にとると、図５の書き込み電流ソース／シンク１４，１６は、図２７に示すように、電位発生回路１９，２０に変更される。
３． むすび
本発明の例によれば、メモリセルアレイ上の書き込み線の数を減らし、製造工程を容易化できる。
本発明の例によれば、メモリセルアレイ上の書き込み線の数を減らし、製造工程を容易化できる。
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
１１： メモリセルアレイ、 １２： ロウデコーダ、 １３，１５： 共通線、 １４，１６： 書き込み電流ソース／シンク、 １４Ｘ，１６Ｘ： 書き込み電流ソース／シンク・読み出し電流シンク、 １７，１７Ａ，１７Ｂ： カラムデコーダ、 １８，１８Ａ，１８Ｂ： 読み出し回路、 ＷＬ１，ＷＬ２，・・・： ワード線、 ＢＬｕ１，ＢＬｕ２，・・・， ＢＬｄ１／２，ＢＬｄ３／４，・・・： ビット線、 Ｃｕ１，Ｃｕ２： セルユニット、 ＭＴＪ１，ＭＴＪ２： 磁気抵抗効果素子、 ＳＥ１，ＳＥ２： スイッチ素子、 ＡＡ： アクティブエリア。
Claims (5)
- 第１方向に延びるワード線と、
前記第１方向に交差する第２方向に延びる第１、第２及び第３ビット線と、
前記第１及び第２ビット線の間に直列接続される第１抵抗変化素子及び第１スイッチ素子から構成され、前記第１スイッチ素子の制御端子が前記ワード線に接続される第１セルユニットと、
前記第１及び第３ビット線の間に直列接続される第２抵抗変化素子及び第２スイッチ素子から構成され、前記第２スイッチ素子の制御端子が前記ワード線に接続される第２セルユニットと、
前記ワード線をアクティブにし、前記第１及び第３ビット線の電位を等しくした状態で、前記第２ビット線の電位を前記第１ビット線の電位よりも高い電位又は低い電位に制御することにより、前記第１抵抗変化素子に対して書き込みデータの値に応じた書き込みを実行し、前記ワード線をアクティブにし、前記第１及び第２ビット線の電位を等しくした状態で、前記第３ビット線の電位を前記第１ビット線の電位よりも高い電位又は低い電位に制御することにより、前記第２抵抗変化素子に対して書き込みデータの値に応じた書き込みを実行するためのコントローラとを具備することを特徴とする半導体メモリ。 - さらに、
第１及び第２共通線と、
前記第１ビット線及び前記第１共通線間に接続される第１カラムスイッチと、
前記第１ビット線及び前記第２共通線間に接続される第２カラムスイッチと、
前記第２ビット線及び前記第１共通線間に接続される第３カラムスイッチと、
前記第３ビット線及び前記第２共通線間に接続される第４カラムスイッチとを具備し、
前記コントローラは、前記第１抵抗変化素子に対する書き込み時に、前記第２、第３及び第４カラムスイッチをオンにし、前記第２抵抗変化素子に対する書き込み時に、前記第１、第３及び第４カラムスイッチをオンにすることを特徴とする請求項１に記載の半導体メモリ。 - さらに、
第１及び第２共通線と、
前記第１ビット線及び前記第１共通線間に接続される第１カラムスイッチと、
前記第２ビット線及び前記第２共通線間に接続される第２カラムスイッチと、
前記第３ビット線及び前記第２共通線間に接続される第３カラムスイッチと、
前記第１及び第２ビット線間に接続される第４カラムスイッチと、
前記第１及び第３ビット線間に接続される第５カラムスイッチとを具備し、
前記コントローラは、前記第１抵抗変化素子に対する書き込み時に、前記第１、第２及び第５カラムスイッチをオンにし、前記第２抵抗変化素子に対する書き込み時に、前記第１、第３及び第４カラムスイッチをオンにすることを特徴とする請求項１に記載の半導体メモリ。 - さらに、
第１及び第２共通線と、
前記第２ビット線及び前記第１共通線間に接続される第１カラムスイッチと、
前記第３ビット線及び前記第２共通線間に接続される第２カラムスイッチと、
前記第１及び第２ビット線間に接続される第３カラムスイッチと、
前記第１及び第３ビット線間に接続される第４カラムスイッチとを具備し、
前記コントローラは、前記第１抵抗変化素子に対する書き込み時に、前記第１、第２及び第４カラムスイッチをオンにし、前記第２抵抗変化素子に対する書き込み時に、前記第１、第２及び第３カラムスイッチをオンにすることを特徴とする請求項１に記載の半導体メモリ。 - 前記第１及び第２抵抗変化素子に対する書き込みデータを電流により制御する場合、前記第１及び第２共通線には、それぞれ、書き込み電流ソース／シンクが接続され、前記第１及び第２抵抗変化素子に対する書き込みデータを電圧により制御する場合、前記第１及び第２共通線には、それぞれ、書き込み電位発生回路が接続されることを特徴とする請求項２乃至４のいずれか１項に記載の半導体メモリ。
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