JP2011155222A - 磁気ランダムアクセスメモリ - Google Patents

Abstract

【課題】自由層と固定層の相対的な磁化方向を平行から反平行に反転する際、選択トランジスタのバックバイアス効果による書き込み電流の減少を防止でき、かつメモリセルの面積増大を防ぐことができる磁気ランダムアクセスメモリを提供できる。
【解決手段】半導体基板上に形成され、磁化方向が固定された固定層と、固定層上に形成された非磁性層と、非磁性層上に形成され、磁化方向が可変である自由層とを含むＭＴＪ素子１１と、半導体基板に形成されたアクティブ領域１２と、アクティブ領域１２に形成された第１の拡散領域及び第２の拡散領域を有し、第１の拡散領域が自由層に電気的に接続された第１の選択トランジスタとを備える。さらに、アクティブ領域１２に形成された前記第１の拡散領域及び第３の拡散領域を有する第２の選択トランジスタと、固定層に電気的に接続された第１の配線とを備える。
【選択図】図４

Description

本発明は、磁気ランダムアクセスメモリ（以下、ＭＲＡＭと略称する）におけるメモリセルアレイのレイアウトに関するものである。

ＭＲＡＭは、強磁性体の磁化方向によるバリア層の抵抗変化を利用した、記憶情報を随時、保持、読み出すことができる不揮発性固体メモリの総称である。ＭＲＡＭのメモリセルは、通常、複数の強磁性層（自由層、固定層）とこれら強磁性層間に配置されたバリア層とが積層された構造を持つ磁気抵抗効果素子（以下、ＭＴＪ（Magnetic Tunnel Junction）素子）と、選択トランジスタ（セルトランジスタ）を有している。自由層は磁化の向きが可変であり、固定層は磁化の向きが不変である。

近年、スピントランスファートルク（ＳＴＴ：Spin Transfer Torque）書き込み方式を用いたスピン注入型ＭＲＡＭが提案されている。スピン注入型ＭＲＡＭでは、情報の書き込みは、ＭＴＪ素子に直接電流を通電して、この電流の向きで自由層の磁化の方向を変化させることで行われる。

ＳＴＴ書き込みの特徴として、自由層と固定層の相対的な磁化方向が、反平行から平行に変化する場合と、平行から反平行に変化する場合とで、後者のほうが書き込み電流が大きい。

メモリセルが有するＭＴＪ素子は加工の観点から、バリア層の上方に自由層を有し、バリア層の下方に固定層を有する構造が望ましい。

一方、前述した、バリア層の上方に自由層を有し、バリア層の下方に固定層を有する構造においては、より大きな駆動電流を必要とする平行から反平行への書き込みにおいて、選択トランジスタにより大きなバックバイアス効果が印加されることによる、駆動電流の低下が懸念される。さらに、ＭＴＪ素子の熱的安定性は、概ね反転電流密度に比例することが明らかになっている。

従って、理想的なメモリセルアレイのレイアウトを実現すると、現状の選択トランジスタの駆動電流では、十分な熱的安定性を持ったＭＴＪ素子をスピン注入によって磁化反転させることは困難である。このため、選択トランジスタのゲート幅を広げる、すなわち、メモリセルの面積を増大させなければならないという問題がある。

また、本発明に関する関連技術として、例えば特許文献１には、ダブルゲート構造のスピン注入磁気ランダムアクセスメモリのメモリセルアレイのレイアウトが開示されている。前記レイアウトにおける１つのメモリセルの面積は、Ｆ(future size)を使用すると、８Ｆ^２／セルで表すことができる。Ｆは、ワード線／ビット線のピッチの半分（ハーフピッチ）であり、ハーフピッチは、最小加工寸法に設定される。

特開２００８−４７２２０号公報

本発明は、自由層と固定層の相対的な磁化方向を平行から反平行に反転する際、選択トランジスタのバックバイアス効果による書き込み電流の減少を防止でき、かつメモリセルの面積増大を防ぐことができる磁気ランダムアクセスメモリを提供する。

本発明の一実施態様の磁気ランダムアクセスメモリは、半導体基板上に形成され、磁化方向が固定された固定層と、前記固定層上に形成された非磁性層と、前記非磁性層上に形成され、磁化方向が可変である自由層とを含む第１の磁気抵抗効果素子と、前記半導体基板に形成されたアクティブ領域と、前記アクティブ領域に形成された第１の拡散領域及び第２の拡散領域を有し、前記第１の拡散領域が前記自由層に電気的に接続された第１の選択トランジスタと、前記アクティブ領域に形成された前記第１の拡散領域及び第３の拡散領域を有する第２の選択トランジスタと、前記固定層に電気的に接続された第１の配線とを具備することを特徴とする。

本発明によれば、自由層と固定層の相対的な磁化方向を平行から反平行に反転する際、選択トランジスタのバックバイアス効果による書き込み電流の減少を防止でき、かつメモリセルの面積増大を防ぐことができる磁気ランダムアクセスメモリを提供できる。

ＭＴＪ素子を含むメモリセルの簡易回路図である。 ＭＴＪ素子を含むメモリセルの他の簡易回路図である。 本発明の第１実施形態のＭＲＡＭの回路図である。 第１実施形態のＭＲＡＭにおける電流経路を部分的に示す断面図である。 第１実施形態のＭＲＡＭにおけるメモリセルアレイのレイアウト図である。 図４に示したレイアウトの主要部分を製造工程毎に示したレイアウト図である。 図４に示したレイアウトの主要部分を製造工程毎に示したレイアウト図である。 図４に示したレイアウトの主要部分を製造工程毎に示したレイアウト図である。 図４中のＡ−Ａ’線に沿った断面図である。 図４中のＢ−Ｂ’線に沿った断面図である。 図４中のＣ−Ｃ’線に沿った断面図である。 図４中のＤ−Ｄ’線に沿った断面図である。 本発明の第２実施形態のＭＲＡＭにおける特徴部を示す断面図である。 本発明の第３実施形態のＭＲＡＭにおけるメモリセルアレイのレイアウト図である。 第３実施形態のＭＲＡＭにおける特徴部を示す断面図である。

以下、図面を参照して本発明の実施形態について説明する。なお、以下に述べる実施形態の説明において、同一もしくは類似の構成要素については、説明の重複を避けるために同一の符号を用いてその詳細な説明を省略する。

［１］ 第１実施形態
本発明の第１実施形態のＭＲＡＭについて説明する。

ＭＲＡＭは複数のメモリセルを含み、メモリセルの各々は磁気抵抗効果素子（ＭＴＪ素子）、及び選択トランジスタを有している。

まず、ＭＴＪ素子の加工の観点からその望ましい構造について説明する。ＭＴＪ素子は、少なくとも自由層（または記録層）、固定層（または参照層）、及びこれら自由層と固定層との間に配置されたバリア層を具備している。バリア層は、非磁性体からなり、絶縁体、半導体、金属などが用いられる。

ＭＴＪ素子に使用される元素は、難エッチング材で揮発性エッチングが困難であり、通常、イオンミリングなどの物理エッチングにて加工されることが多い。

しかしながら、物理エッチングによる非加工物質がＭＴＪ素子に再付着することによって、素子寸法の増大や自由層と固定層間のショート不良、加工後の素子寸法の肥大化などが生じることがよく知られている。

前記課題を克服するためには、基板上のバリア層において、バリア層の上方に自由層を配置し、バリア層の下方に固定層を配置した構造とし、自由層のみを加工した後、バリア層と固定層を下部電極と同時に加工することが望ましい。

図１Ａに、ＭＴＪ素子を上記構造とした場合のメモリセルの簡易回路図を示す。

メモリセルは、ビット線ＢＬ、ＭＴＪ素子１１、ワード線ＷＬを持つ選択トランジスタＳＴ、及びソース線ＳＬにより構成されている。ＭＴＪ素子１１は、自由層１１Ａ、固定層１１Ｂ、及び自由層１１Ａと固定層１１Ｂとの間に配置されたバリア層１１Ｃを備えている。

固定層１１Ｂは磁化の向きが不変であり、自由層１１Ａは磁化の向きが可変である。すなわち、固定層１１Ｂは磁化の向きが一定方向に固定されている。自由層１１Ａは、その磁化の向きが固定層１１Ｂと平行あるいは反平行に変更可能である。

図１Ａに示した構造において、自由層１１Ａと固定層１１Ｂとの相対的な磁化方向を反平行から平行な方向に反転する場合、すなわち、“１”から“０”状態に書き込む場合、ビット線ＢＬの電圧を“High”、ソース線ＳＬの電圧を“Low”にする。これにより、書き込み電流は図１Ａに示す１２の方向に、すなわち自由層１１Ａから固定層１１Ｂに流れる。

他方、自由層１１Ａと固定層１１Ｂとの相対的な磁化方向を平行から反平行な方向に反転する場合、すなわち、“０”から“１”状態に書き込む場合、ビット線ＢＬの電圧を“Low”、ソース線ＳＬの電圧を“High”にする。これにより、書き込み電流は図１Ａに示す１３の方向に、すなわち固定層１１Ｂから自由層１１Ａに流れる。このとき、ＭＴＪ素子１１に印加されている電圧は、基板にマイナス電圧が印加されていることと等価となり、選択トランジスタＳＴの駆動電流（書き込み電流）を大幅に低下させる（バックバイアス効果）。

一方、スピントランスファートルクの非対称性により、磁化方向を平行から反平行へ反転させる電流は、磁化方向を反平行から平行へ反転させる電流と比較し、大きな電流を必要とすることが明らかとなっている。

このように、相対磁化方向を平行から反平行へ反転させる場合には大きな電流を必要とするにも関わらず、前述したバックバイアス効果により選択トランジスタＳＴの駆動電流が低下するという問題がある。

この問題を解決するには、選択トランジスタＳＴのゲート幅を広げる必要があるが、ゲート幅を広げた場合、メモリセルの面積が増大し、高集積化が困難になるという問題が生じる。

そこで、前記問題を解決するために、図１Ｂに示すような回路構成を用いることが考えられる。

図１Ｂに示すように、選択トランジスタの一端がＭＴＪ素子１１の自由層１１Ａに接続されている。さらに、ビット線ＢＬがＭＴＪ素子１１の固定層１１Ｂに接続されている。

このような回路構成では、自由層１１Ａと固定層１１Ｂとの相対的な磁化方向を平行から反平行な方向に反転する場合、ビット線ＢＬの電圧を“High”、ソース線ＳＬの電圧を“Low”にする。これにより、書き込み電流は図１Ｂに示す１３の方向に流れる。この場合、前述したバックバイアス効果により選択トランジスタＳＴの駆動電流が低下するという問題は生じない。

すなわち、図１Ｂに示すような回路を用いれば、相対磁化方向を平行から反平行へ反転させる場合で大きな電流を必要とするときに、バックバイアス効果により書き込み電流が減少することはない。

しかし、前述したように、磁化方向の反転に必要な電流方向を考慮することでバックバイアス効果による駆動電流の減少の問題を対策した場合であっても、ＭＴＪ素子の熱的安定性を十分に確保するためには書き込み電流が不足しているという問題もある。書き込み電流（反転電流）が小さいと熱的安定性が悪く、書き込み電流が大きいと熱的安定性も高くなるという特性があるため、熱的安定性の増大にはさらなる書き込み電流の増加が必要である。

そこで、第１実施形態では、前記問題を解決するために、以下のような回路構成を用いる。

図２は、第１実施形態のＭＲＡＭの回路図である。この図２は、ソース線に隣接するメモリセル間でソース線を共通にすることで、アクティブなワード線を２本使用できるダブルゲート構造のメモリセルアレイの回路図を示す。

図２に示すように、Ｘ方向に延伸したソース線ＳＬ１〜ＳＬ３及びビット線ＢＬ１〜ＢＬ３がＹ方向に交互に配列されている。隣接するビット線ＢＬ、ソース線ＳＬと、隣接する２つのワード線ＷＬとの交点にメモリセルＭＣが設けられている。これにより、メモリセルＭＣは行列状に複数配置されている。

１つのメモリセルＭＣは、ＭＴＪ素子１１と、２つの選択トランジスタＳＴ１，ＳＴ２とを有している。選択トランジスタＳＴ１，ＳＴ２は、例えばＭＯＳ電界効果トランジスタから構成される。選択トランジスタＳＴ１，ＳＴ２は、ＭＴＪ素子１１の一端（自由層）とソース線ＳＬとの間に並列に接続されている。ＭＴＪ素子１１の他端（固定層）は、ビット線ＢＬに接続されている。このような構成のメモリセルＭＣが、Ｘ方向に沿って繰り返し配列されている。

Ｙ方向に沿って隣接する２つのメモリセルＭＣの選択トランジスタＳＴ１，ＳＴ２は、共通のソース線ＳＬにそれぞれ接続されている。詳述すると、第１のメモリセルＭＣの選択トランジスタＳＴ１，ＳＴ２の一端と、この第１のメモリセルＭＣとＹ方向に沿って隣接する第２のメモリセルＭＣの選択トランジスタＳＴ１，ＳＴ２の一端とは、共通のソース線ＳＬに接続されている。なお、メモリセルＭＣの選択トランジスタＳＴ１，ＳＴ２の他端は、ＭＴＪ素子１１の一端に接続されている。

また、第１のメモリセルＭＣのＭＴＪ素子１１の他端と、第１のメモリセルＭＣの、Ｙ方向に沿って第２のメモリセルと反対側で隣接する第３のメモリセルＭＣのＭＴＪ素子１１の他端とは、共通のビット線ＢＬに接続されている。

さらに、同じ列（Ｙ方向）に配列されたメモリセルＭＣの選択トランジスタＳＴ１の各ゲート電極同士はワード線にて接続されており、同様に、同じ列に配列されたメモリセルＭＣの選択トランジスタＴ２の各ゲート電極同士はワード線にて接続されている。

以上の配列に従って、３つの連続するビット線ＢＬ、ソース線ＳＬ、ビット線ＢＬの間に接続された２行のメモリセル群を１つの単位構造として、この単位構造がＹ方向に沿って繰り返し配列されている。

図２に示したＭＲＡＭにおいて、隣接するソース線ＳＬ３、ビット線ＢＬ３と、隣接する２つのワード線ＷＬ４，ＷＬ５との交点に配置されたメモリセルＭＣにデータを書き込む場合を例に説明する。

ワード線ＷＬ４，ＷＬ５を“High”にすることにより、選択トランジスタＳＴ１，ＳＴ２をオンさせる。次に、ソース線ＳＬ３を“High”に、ビット線ＢＬ３を“Low”にする。このとき、ソース線ＳＬ３から見て、ビット線ＢＬ３ではないほうの隣接ビット線からアレイ端までのビット線ＢＬあるいはソース線ＳＬを“High”にする。

前記のような電圧設定にすることで、メモリセルの面積を増大させることなく、選択トランジスタが１個の場合に比べて、おおよそ２倍の書き込み電流をＭＴＪ素子１１に供給できる。

しかしながら、前述したように、バックバイアス効果の抑制のために書き込み電流の方向を考慮した上で、ダブルゲート構造のメモリセルアレイをレイアウトするのはメモリセル面積の縮小化及びメモリセルの高集積化の観点から困難である。

図３は、第１実施形態のＭＲＡＭにおける電流経路を部分的に示す断面図である。なお、図３は説明の都合上、電流経路の断面を繋ぎ合わせた図を部分的に示しただけであり、これに限定されることはない。

半導体基板１０のアクティブ領域（または素子領域）には、拡散領域（ソース／ドレイン領域）１２Ａ，１２Ｂが形成されている。拡散領域１２Ａ，１２Ｂ間のアクティブ領域上には、ゲート絶縁膜１３が形成され、ゲート絶縁膜１３上にはゲート電極１４が形成されている。

拡散領域１２Ａ上には、コンタクトプラグ１５が形成され、コンタクトプラグ１５上には上部電極１６が形成されている。

また、半導体基板１０の上方には、下部電極１７が形成されている。下部電極１７の一方の上には、ＭＴＪ素子１１が形成され、ＭＴＪ素子１１上には上部電極１６が配置されている。下部電極１７の中央部の上には、ビアプラグ（またはコンタクトプラグ）１８が形成されている。ビアプラグ１８上には、ビット線ＢＬが形成されている。

下部電極１７の他方の上には、ＭＴＪ素子１１が形成され、ＭＴＪ素子１１上には上部電極１６が配置されている。さらに、上部電極１６と拡散領域１２Ａとの間には、コンタクトプラグ１５が形成されている。

また、拡散領域１２Ｂ上には、コンタクトプラグ１９が形成されている。コンタクトプラグ１９上には、第１配線層２０が形成され、第１配線層２０上にはビアプラグ（またはコンタクトプラグ）２１が形成されている。ビアプラグ２１上には、ソース線ＳＬが形成されている。さらに、半導体基板１０とビット線ＢＬ及びソース線ＳＬとの間には、層間絶縁膜２２が形成されている。

ＭＴＪ素子１１は、下部電極１７上に順に形成された固定層１１Ｂ、バリア層１１Ｃ、自由層１１Ａにより構成されている。なお、固定層１１Ｂは、下部電極１７に含まれていても良い。

図４は、第１実施形態のＭＲＡＭにおけるメモリセルアレイのレイアウトを示す図である。アクティブ領域１２が梯子形形状を有しており、上部電極１６がワード線ＷＬ、ビット線ＢＬと直交していないレイアウトになっている。

図４に示したレイアウトを詳細に説明するために、図５〜図７に、レイアウトの主要部分を抽出して製造工程毎にそのレイアウトを示す。

図５は、アクティブ領域及びワード線を形成した後のレイアウトを示している。

半導体基板１０の表面領域には、アクティブ領域１２と素子分離絶縁領域２３が形成されている。素子分離絶縁領域２３は、例えばＳＴＩ(Shallow Trench Isolation)から構成されている。ＳＴＩは、半導体基板１０の表面領域に設けられた溝に、シリコン酸化膜等が埋め込まれることにより形成される。

アクティブ領域１２は、梯子形形状を有している。すなわち、アクティブ領域１２は、Ｘ方向（第１方向）に長手方向が配置された２つの第１、第２矩形領域と、これら２つの第１、第２矩形領域の間に、Ｘ方向に直交するＹ方向（第２方向）に形成された第３矩形領域とを有している。言い換えると、アクティブ領域１２は、Ｘ方向に延伸した第１、第の領域と、第１、第２の領域間にＸ方向と交差するＹ方向に配置された第３の領域と有する。さらに、この梯子形形状を有するアクティブ領域１２は、Ｙ方向に所定間隔で複数配列されている。

アクティブ領域１２上には、Ｙ方向に延伸したワード線ＷＬが形成されている。ワード線ＷＬは、Ｘ方向に所定間隔で複数配列されている。

図６は、図５に示した構造上に、下部電極１７、ＭＴＪ素子１１、コンタクトプラグ１５、上部電極１６、コンタクトプラグ１９、及び第１配線層２０が形成された後のレイアウトを示す。

半導体基板上には下部電極１７が形成され、下部電極１７上には２つのＭＴＪ素子１１が形成されている。下部電極１７は、矩形形状を有しており、その長手方向がＸ方向に配置されている。

アクティブ領域１２の第１、第２矩形領域上には、コンタクトプラグ１５がそれぞれ形成されている。ＭＴＪ素子１１上及びコンタクトプラグ１５上には、上部電極１６が形成されている。上部電極１６は、矩形形状を有しており、その長手方向がＸ方向及びＹ方向と異なる方向に、すなわちＸ方向またはＹ方向に対して斜めな方向に配置されている。言い換えると、上部電極１６は、Ｘ方向及びＹ方向と異なる第３方向に延伸している。

さらに、アクティブ領域１２の第３矩形領域上には、コンタクトプラグ１９が形成され、コンタクトプラグ１９上には第１配線層２０が形成されている。

図７は、図６に示した構造上に、ビアプラグ１８、ビット線ＢＬ、ビアプラグ２１、及びソース線ＳＬが形成された後のレイアウトを示す。

２つのＭＴＪ素子１１間の下部電極１７上には、ビアプラグ１８が形成されている。ビアプラグ１８上には、ビット線ＢＬが形成されている。また、第１配線層２０上には、ビアプラグ２１が形成されている。ビアプラグ２１上には、ソース線ＳＬが形成されている。

図７に示したレイアウトをアレイ状に配列したものが、図４に示したメモリセルアレイのレイアウトである。

図８Ａ、図８Ｂ、図８Ｃ、図８Ｄに、図４中のＡ−Ａ’線、Ｂ−Ｂ’線、Ｃ−Ｃ’線、Ｄ−Ｄ’線に沿った断面図をそれぞれ示す。

図８Ａは、図４中のＡ−Ａ’線に沿った断面図である。

図示するように、半導体基板１０に形成されたアクティブ領域１２上には、２つの選択トランジスタが形成されている。すなわち、アクティブ領域１２上には、ゲート絶縁膜１３が形成され、ゲート絶縁膜１３上にはワード線（ゲート電極）ＷＬ３，ＷＬ４がそれぞれ形成されている。ワード線ＷＬ３，ＷＬ４間のアクティブ領域１２には、拡散領域（ソース／ドレイン領域）が形成されている。

拡散領域上には、コンタクトプラグ１５が形成されている。コンタクトプラグ１５上には、上部電極１６が形成されている。さらに、アクティブ領域１２上及びワード線ＷＬ３，ＷＬ４上には、層間絶縁膜２２が形成されている。

図８Ｂは、図４中のＢ−Ｂ’線に沿った断面図である。

図示するように、拡散領域１２Ａ上にはコンタクトプラグ１５が形成されている。コンタクトプラグ１５上には、上部電極１６が形成されている。拡散領域１２Ａに隣接する素子分離絶縁領域２３上には、ゲート絶縁膜１３が形成され、ゲート絶縁膜１３上にはワード線ＷＬ３が形成されている。

ワード線ＷＬ３の上方には、下部電極１７が形成されている。下部電極１７上には、ＭＴＪ素子１１が形成されている。ＭＴＪ素子１１上には、上部電極１６が配置されている。上部電極の上方には、ビット線ＢＬ２、及びソース線ＳＬ２が形成されている。さらに、半導体基板とビット線ＢＬ２及びソース線ＳＬ２との間には、層間絶縁膜２２が形成されている。

コンタクトプラグ１５と下部電極１７との間にスペースがない場合には、下部電極１７の側面に、例えばシリコン窒化膜２４を堆積しておく。そして、コンタクト孔のエッチング時に、層間絶縁膜、例えばシリコン酸化膜とシリコン窒化膜で選択比を持たせる。これにより、コンタクトプラグ１５の形成において、セルフアラインにて拡散領域１２Ａとコンタクトプラグ１５とのコンタクトを取る。

このとき、下部電極１７とコンタクトプラグ１５間のショート不良などに対するプロセスマージンを確保するために、前述したセルフアラインを利用せずに、下部電極１７とコンタクトプラグ１５との間にスペースを確保してもよい、すなわちメモリセルの面積を若干増大させてもよい。

図８Ｃは、図４中のＣ−Ｃ’線に沿った断面図である。

図示するように、素子分離絶縁領域２３上には、ゲート絶縁膜１３が形成され、ゲート絶縁膜１３上にはワード線ＷＬ３，ＷＬ４がそれぞれ形成されている。ワード線ＷＬ３，ＷＬ４の上方には、下部電極１７が形成されている。下部電極１７の一方の上にはＭＴＪ素子１１が形成され、ＭＴＪ素子１１上には上部電極１６が形成されている。同様に、下部電極１７の他方の上にはＭＴＪ素子１１が形成され、ＭＴＪ素子１１上には上部電極１６が形成されている。

ＭＴＪ素子１１間の下部電極１７上には、ビアプラグ１８が形成され、ビアプラグ１８上にはビット線ＢＬ２が形成されている。さらに、半導体基板とビット線ＢＬ２との間には、層間絶縁膜２２が形成されている。

ビアプラグ１８と上部電極１６との間にスペースがない場合には、上部電極１６の側面に、例えばシリコン窒化膜２５を堆積しておく。そして、コンタクト孔のエッチング時に、層間絶縁膜、例えばシリコン酸化膜とシリコン窒化膜で選択比を持たせる。これにより、ビアプラグ１８の形成において、セルフアラインにて上部電極１６とビアプラグ１８とのコンタクトを取る。

このとき、ビアプラグ１８と上部電極１６間のショート不良などに対するプロセスマージンを確保するために、前述したセルフアラインを利用せずに、上部電極１６とビアプラグ１８との間にスペースを確保してもよい、すなわちメモリセルの面積を若干増大させてもよい。

図８Ｄは、図４中のＤ−Ｄ’線に沿った断面図であり、ソース線ＳＬ２とアクティブ領域とを接続するコンタクト部の断面を示す。

図示するように、拡散領域１２Ｂ上にはコンタクトプラグ１９が形成されている。コンタクトプラグ１９上には第１配線層２０が形成され、第１配線層２０上にはビアプラグ２１が形成されている。さらに、ビアプラグ２１上には、ソース線ＳＬ２が形成されている。

拡散領域１２Ｂに隣接する素子分離絶縁領域２３上には、ゲート絶縁膜１３が形成され、ゲート絶縁膜１３上にはワード線ＷＬ３，ＷＬ４がそれぞれ配置されている。さらに、半導体基板とソース線ＳＬ２との間には、層間絶縁膜２２が形成されている。

ここで、ワード線ＷＬ３，ＷＬ４を“High”に、ビット線ＢＬ２を“High”に、ソース線ＳＬ２を“Low”にすることにより、ＭＴＪ素子１１−１における磁化方向を平行から反平行へ反転させる場合の書き込み電流の経路を、図８Ａ、図８Ｂ、図８Ｃ、図８Ｄを参照して説明する。

図８Ｃに示した構造において、書き込み電流は、ビット線ＢＬ２からビアプラグ１８を通り、下部電極１７に流れる。次に、図８Ｂに示した断面において、書き込み電流は下部電極１７からＭＴＪ素子１１、上部電極１６、コンタクトプラグ１５を通り、拡散領域１２Ａに流れる。

次に、図８Ａに示した断面において、前述したように、上部電極１６、コンタクトプラグ１５、拡散領域を通過した書き込み電流は、ワード線ＷＬ３，ＷＬ４の下部に流れる。次に、図８Ｄに示した構造において、書き込み電流は、拡散領域１２Ｂ、コンタクトプラグ１９、第１配線層２０、ビアプラグ２１を通り、ソース線ＳＬ２まで流れる。

第１実施形態のメモリセルアレイのレイアウトでは、図４に示すように、メモリセルの単位面積２６は、最小加工寸法をＦとして、横２Ｆ、縦４Ｆであるため、８Ｆ^２となる。８Ｆ^２／セルは、前述した特許文献１に記載されたメモリセルの面積と同等なサイズである。したがって、本実施形態のメモリセルアレイのレイアウトでは、メモリセルの面積を増大させることなく、その面積を維持することができる。

第１実施形態によれば、以下のような効果が得られる。

選択トランジスタの拡散領域（ソース／ドレイン領域）が自由層に接続されていることにより、磁化方向を平行から反平行に変えるときにバックバイアス効果が発生せず、ＭＴＪ素子に流れる書き込み電流の減少を防ぐことができる。

また、半導体基板上に、固定層、バリア層、自由層の順序で形成されたボトムピン構造を有しているため、ＭＴＪ素子の製造工程における、素子寸法の増大や自由層と固定層間のショート不良などの発生を低減することができる。

また、図４に示したようなセルレイアウトを用いているため、すなわちアクティブ領域を梯子形形状とし、自由層に接続される上部電極を、ワード線、ビット線またはソース線が延伸する方向と異なる方向（第３方向）に配置していることにより、１つのメモリセルを形成するために必要な面積は増大しない。

また、ダブルゲート構造のメモリセルアレイを用いることで、１つのＭＴＪ素子に対して、２つの選択トランジスタから書き込み電流を供給できるため、書き込み時に、ＭＴＪ素子に与える書き込み電流の電流密度を大きくできる。これにより、ＭＴＪ素子の熱的安定性を向上させることができる。

［２］ 第２実施形態
本発明の第２実施形態のＭＲＡＭについて説明する。この第２実施形態では、ＭＴＪ素子を加工する工程において、図８Ｃに示したように、自由層、バリア層、固定層をすべて同一工程で加工せず、自由層を加工した後に、固定層を下部電極と共に加工する。

図９は、第２実施形態のＭＲＡＭにおける特徴部を示す断面図であり、図４中のＣ−Ｃ’線に沿った断面に相当する。

図示するように、自由層１１Ａのサイズと固定層１１Ｂのサイズは異なり、自由層１１Ａのサイズは固定層１１Ｂのサイズより小さく形成されている。下部電極１７上に形成された２つのＭＴＪ素子が持つ固定層１１Ｂのサイズは、下部電極１７のサイズと同じに形成されている。

このような構造は、以下の製造方法により形成する。

自由層１１Ａ、バリア層１１Ｃ、固定層１１Ｂを同一工程で加工せずに、先に自由層１１Ａを加工し、その後、バリア層１１Ｃ、固定層１１Ｂを下部電極１７と同一の工程で加工する。

このような工程を用いることにより、ＭＴＪ素子の加工時に発生する、素子寸法の増大や自由層１１Ａと固定層１１Ｂ間のショート不良を抑制することができる。

第２実施形態におけるその他の構成及び効果は、前述した第１実施形態と同様であるため、その説明は省略する。なお、ここでは、自由層のみを先に加工する例を示したが、自由層とバリア層を先に加工し、その後、固定層を下部電極と共に加工するようにしてもよい。

［３］ 第３実施形態
本発明の第３実施形態のＭＲＡＭについて説明する。この第３実施形態では、コンタクトプラグ１９と第１配線層２０と間に、ビアプラグ（またはコンタクトプラグ）２７が形成されている。

図１０は、第３実施形態のＭＲＡＭにおけるメモリセルアレイのレイアウトを示す図である。図１１は、第３実施形態のＭＲＡＭにおける特徴部を示す断面図であり、図１０のＤ−Ｄ’線に沿った断面を示している。

第１実施形態で示したレイアウトを実施するには、ＭＴＪ素子１１を形成した後にコンタクトプラグ１９を形成する必要がある。通常、コンタクトプラグ１９にはタングステン（Ｗ）を用い、ＣＶＤ法によりコンタクト孔にタングステンを埋め込むことが多い。この場合、タングステンの成膜温度が高いため、ＭＴＪ素子１１に耐熱性がない場合には、ＭＴＪ素子が破壊されてしまう。

そこで、図１１に示すように、第３実施形態では、拡散領域１２Ｂ上のコンタクトプラグ１９と第１配線層２０との間にビアプラグ２７を形成した構造とする。

製造工程は以下のようになる。先に、コンタクトプラグ１９を形成し、その後、ＭＴＪ素子１１を形成する。次に、ビアプラグ２７を形成し、その後、ビアプラグ２７上に第１配線層２０を形成する。これにより、拡散領域１２Ｂと第１配線層２０とのコンタクトを取る。

このような製造工程を用いれば、先にコンタクトプラグ１９を形成し、その後、ＭＴＪ素子１１を形成しているため、コンタクトプラグ１９を形成するためのタングステンの成膜温度によってＭＴＪ素子１１が破壊されるのを防ぐことができる。

第３実施形態におけるその他の構成及び効果は、前述した第１実施形態と同様であるため、その説明は省略する。

本発明の実施形態では、基板上に形成されたバリア層上に自由層を配置し、バックバイアス効果の掛からない書き込み電流の方向を、自由層の磁化方向を平行から反平行に変化させる場合に一致させ、かつ、メモリセルの面積を増大させることなく、書き込み電流を増大できる磁気ランダムアクセスメモリを提供可能である。

さらに、実施形態では、メモリセルの面積を増大させることなく、メモリセルの熱的安定性を確保することができる。

以上説明したように本発明の実施形態によれば、自由層と固定層の相対的な磁化方向を平行から反平行に反転する際、選択トランジスタのバックバイアス効果による書き込み電流の減少を防止でき、かつメモリセルの面積増大を防ぐことができる磁気ランダムアクセスメモリを提供することができる。

なお、前述した各実施形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合せて実施することも可能である。さらに、前述した各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。

１０…半導体基板、１１…ＭＴＪ素子、１１Ａ…自由層、１１Ｂ…固定層、１１Ｃ…バリア層、１２…アクティブ領域、１２Ａ，１２Ｂ…拡散領域（ソース／ドレイン領域）、１３…ゲート絶縁膜、１４…ゲート電極、１５…コンタクトプラグ、１６…上部電極、１７…下部電極、１８…ビアプラグ、１９…コンタクトプラグ、２０…第１配線層、２１…ビアプラグ、２２…層間絶縁膜、２３…素子分離絶縁領域、２４，２５…シリコン窒化膜、２６…メモリセルの単位面積、２７…ビアプラグ、ＢＬ，ＢＬ１〜ＢＬ７…ビット線、ＭＣ…メモリセル、ＳＬ，ＳＬ１〜ＳＬ３…ソース線、ＳＴ，ＳＴ１，ＳＴ２…選択トランジスタ、ＷＬ，ＷＬ１〜ＷＬ７…ワード線。

Claims (6)

1. 半導体基板上に形成され、磁化方向が固定された固定層と、前記固定層上に形成された非磁性層と、前記非磁性層上に形成され、磁化方向が可変である自由層とを含む第１の磁気抵抗効果素子と、
   前記半導体基板に形成されたアクティブ領域と、
   前記アクティブ領域に形成された第１の拡散領域及び第２の拡散領域を有し、前記第１の拡散領域が前記自由層に電気的に接続された第１の選択トランジスタと、
   前記アクティブ領域に形成された前記第１の拡散領域及び第３の拡散領域を有する第２の選択トランジスタと、
   前記固定層に電気的に接続された第１の配線と、
   を具備することを特徴とする磁気ランダムアクセスメモリ。
2. 前記アクティブ領域は、第１方向に延伸した第１領域及び第２領域と、前記第１領域と前記第２領域との間に前記第１方向と交差する第２方向に配置された第３領域とを備えることを特徴とする請求項１に記載の磁気ランダムアクセスメモリ。
3. 前記自由層上に形成された上部電極と、
   前記上部電極と前記第１の拡散領域との間に形成された第１のコンタクトプラグとをさらに具備し、
   前記上部電極は、前記第１方向及び前記第２方向と異なる第３方向に延伸していることを特徴とする請求項２に記載の磁気ランダムアクセスメモリ。
4. 前記固定層下に形成された下部電極と、
   前記下部電極上に形成され、磁化方向が固定された固定層と、前記固定層上に形成された非磁性層と、前記非磁性層上に形成され、磁化方向が可変である自由層とを含む第２の磁気抵抗効果素子とをさらに具備し、
   前記下部電極の一方側に電気的に接続された前記第１の磁気抵抗効果素子が配置され、前記下部電極の他方側に電気的に接続された前記第２の磁気抵抗効果素子が配置されていることを特徴とする請求項１乃至３のいずれかに記載の磁気ランダムアクセスメモリ。
5. 前記アクティブ領域に形成された第４の拡散領域及び第５の拡散領域を有し、前記第４の拡散領域が前記第２の磁気抵抗効果素子の前記自由層に電気的に接続された第３の選択トランジスタと、
   前記第２の拡散領域と前記第５の拡散領域に電気的に接続された第２の配線と、
   をさらに具備することを特徴とする請求項４に記載の磁気ランダムアクセスメモリ。
6. 前記アクティブ領域は、前記半導体基板に直交する方向から見たとき、梯子形形状を有する請求項１に記載の磁気ランダムアクセスメモリ。

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