JP6121961B2

JP6121961B2 - 抵抗変化メモリ

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Publication number: JP6121961B2
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Inventors: 千加田中; 紘希野口; 藤田　忍; 忍藤田
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Current assignee: Toshiba Corp
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Filing date: 2014-09-17
Publication date: 2017-04-26
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Description

実施形態は、抵抗変化メモリに関する。

STT (Spin Transfer Torque)-MRAM (Magnetic random access memory)などの抵抗変化メモリは、例えば、抵抗変化素子及び選択トランジスタを含むメモリセルを備える。選択トランジスタは、例えば、プレーナ形（平面形）や、フィン型（立体形）などのFETが使用される。

特に、Fin-FET (Field Effect Transistor)は、フィン型アクティブエリアの上面及び側面をチャネル領域として使用可能であるため、トランジスタが微細化されても、比較的に大きな駆動力（チャネル幅）を確保できる。このため、Fin-FETは、集積化に有利であると考えられている。

しかし、これらのトランジスタを、STT-MRAMなどの抵抗変化メモリのメモリセル内の選択トランジスタとして使用する場合、これらのトランジスタを微細化したとしても、メモリセルに接続されるワード線、ビット線、及び、ソース線のレイアウトが適切でないと、メモリセルの面積を十分に小さくできない、という問題がある。

特開２０１３−１６２０７６号公報

実施形態は、微細化に有利な、メモリセル及びこれに接続されるワード線、ビット線、及び、ソース線のレイアウトを提案する。

実施形態によれば、抵抗変化メモリは、第１の方向に第１の面を有し、前記第１の方向に交差する第２の方向に第２の面を有し、前記第１及び第２の方向に交差する第３の方向に延び、第１及び第２の部分を有する第１の半導体層と、前記第１の半導体層の前記第１及び第２の部分の間において前記第１及び第２の面を覆う第１のゲート電極と、前記第１の半導体層の前記第１の部分に接続され、前記第１及び第３の方向に交差する方向に延びる第１の導電線と、第１及び第２の端子を備え前記第１の端子が前記第１の半導体層の前記第２の部分に接続される第１の抵抗変化素子と、前記第１の抵抗変化素子の第２の端子に接続され、前記第１及び第３の方向に交差する方向に延びる第２の導電線と、前記第１のゲート電極に接続され、前記第１及び第２の方向に交差する方向に延びる第３の導電線と、を備え、前記第１及び第２の導電線は、前記第１の半導体層及び前記第３の導電線間に配置される。

抵抗変化メモリの主要部を示すブロック図。メモリセルの構造例を示す斜視図。メモリセルの構造例を示す斜視図。抵抗変化素子の例を示す断面図。抵抗変化素子の例を示す断面図。第１の実施例に係わるメモリセルアレイを示す回路図。図６のメモリセルアレイのレイアウトを示す平面図。第２の実施例に係わるメモリセルアレイを示す回路図。図８のメモリセルアレイのレイアウトを示す平面図。第１及び第２の実施例に係わるMRAMの効果を示す図。

以下、図面を参照しながら実施形態を説明する。

１．抵抗変化メモリ
(1) 主要部
図１は、抵抗変化メモリの概要を示している。

メモリセルアレイ１１は、メモリセルＭＣを含む。メモリセルＭＣは、直列接続される選択トランジスタ（例えば、ＦＥＴ）ＳＴ及び抵抗変化素子ＭＴＪを備える。抵抗変化素子ＭＴＪは、例えば、磁気抵抗効果素子である。

第１のドライバ１２は、ワード線ＷＬｉを駆動する。ワード線ＷＬｉは、選択トランジスタＳＴのゲートに接続される。第１のドライバ／シンカー１３Ａは、ソース線ＳＬｊを駆動する。ソース線ＳＬｊは、メモリセルＭＣの一端に接続される。第２のドライバ／シンカー１３Ｂは、ビット線ＢＬｊを駆動する。ビット線ＢＬｊは、メモリセルＭＣの他端に接続される。

制御回路１４は、メモリセルＭＣに対するデータの読み出し／書き込み時に、第１のドライバ１２、第１のドライバ／シンカー１３Ａ、及び、第２のドライバ／シンカー１３Ｂの動作を制御する。

例えば、読み出し／書き込み時において、制御回路１４は、第１のドライバ１２により、ワード線ＷＬｉを“Ｈ”に設定する。ここで、“Ｈ”とは、選択トランジスタＳＴがオンになる電位のことである。

また、書き込み時において、制御回路１４は、第１及び第２のドライバ／シンカー１３Ａ，１３Ｂにより、例えば、ソース線ＳＬｊ及びビット線ＢＬｊの一方の電位を他方の電位よりも高く設定する。即ち、例えば、ソース線ＳＬｊからビット線ＢＬｊへ向かう電流を流すことにより、抵抗変化素子ＭＴＪに“１”を書き込み、ビット線ＢＬｊからソース線ＳＬｊへ向かう電流を流すことにより、抵抗変化素子ＭＴＪに“０”を書き込む。

さらに、読み出し時において、制御回路１４は、第１及び第２のドライバ／シンカー１３Ａ，１３Ｂにより、例えば、ソース線ＳＬｊを接地電位に設定し、ビット線ＢＬｊをセンスアンプに接続する。

なお、本例において、メモリセルＭＣ内の選択トランジスタＳＴと抵抗変化素子ＭＴＪの位置を入れ替えてもよい。また、ソース線ＳＬｊの位置とビット線ＢＬｊの位置とを入れ替えてもよい。

(2) メモリセルの構造例
図２及び図３は、メモリセルの構造例を示している。

図２の例は、選択トランジスタＳＴとして、Fin-FETを使用する例であり、図３の例は、選択トランジスタＳＴとして、Planer-FETを使用する例である。

まず、図２の構造例を説明する。

半導体基板２１は、例えば、単結晶シリコン基板である。フィン型アクティブエリアAA1は、半導体基板２１上に配置される。素子分離絶縁層２２は、半導体基板２１内のトレンチ内に満たされる絶縁層（例えば、酸化シリコン層）を備え、かつ、フィン型アクティブエリアAA1を挟み込む。即ち、素子分離絶縁層２２は、STI (Shallow Trench Isolation)構造を有する。

フィン型アクティブエリアAA1は、第１の方向（半導体基板２１の上面に垂直な垂直方向）に上面を有し、第１の方向に交差する第２の方向（半導体基板２１の上面に平行な面内方向）に側面を有し、かつ、第１及び第２の方向に交差する第３の方向（半導体基板２１の上面に平行な面内方向）に延びる。

コンタクト部２４は、第３の方向におけるフィン型アクティブエリアAA1の第１の端部に接続され、コンタクト部２５は、第３の方向におけるフィン型アクティブエリアAA1の第２の端部に接続される。コンタクト部２４，２５、及び、フィン型アクティブエリアAA1の一部は、不純物により低抵抗化されたソース／ドレイン領域を備える。コンタクトプラグＰ１，Ｐ２は、それぞれ、コンタクト部２４，２５にコンタクトする。

本例では、第２の方向におけるコンタクト部１４，２５の幅は、第２の方向におけるフィン型アクティブエリアAA1の幅よりも広い。これは、メモリセルが微細化されたときに、フィン型アクティブエリアAA1の倒壊を防止すること、及び、コンタクトプラグＰ１，Ｐ２とコンタクト部２４，２５との合わせずれによるコンタクト不良を防止すること、において意義がある。

選択トランジスタＳＴは、チャネルとしてのフィン型アクティブエリアAA1と、フィン型アクティブエリアAA1の上面及び側面を覆うゲート絶縁層２６及びゲート電極２７と、を備える。ここで、選択トランジスタＳＴの駆動力（チャネル幅）は、第２の方向におけるフィン型アクティブエリアAA1の上面の幅、及び、第１の方向におけるフィン型アクティブエリアAA1の側面の幅の合計により規定される。

従って、本例のFin-FETは、Planer-FETに比べて、大きな駆動力を確保できるため、微細化に有利である。

ソース線（第１の導電線）ＳＬｊは、コンタクトプラグＰ１により、コンタクト部２４に接続される。抵抗変化素子ＭＴＪは、コンタクトプラグＰ２により、コンタクト部２５に接続される。ビット線（第２の導電線）ＢＬｊは、コンタクトプラグＰ３により、抵抗変化素子ＭＴＪに接続される。

ソース線ＳＬｊ及びビット線ＢＬｊは、共に、第２の方向に延びる。

ここで、本例の特徴の一つは、ソース線ＳＬｊ及びビット線ＢＬｊが、共に、フィン型アクティブエリアAA1が延びる第３の方向に交差する第２の方向に延びること、にある。これにより、ソース線ＳＬｊ及びコンタクト部２４間、並びに、ビット線ＢＬｊ及びコンタクト部２５間に、それぞれ、中間層としての導電層をレイアウトする必要がなく、その導電層が無い分だけ、メモリセルのサイズを縮小できる。

ワード線（第３の導電線）ＷＬｉは、コンタクトプラグＰ４により、ゲート電極２７に接続される。ワード線ＷＬｉは、第３の方向に延びる。

ここで、本例のもう一つの特徴は、ワード線ＷＬｉが、フィン型アクティブエリアAA1が延びる第３の方向に延びること、及び、ワード線ＷＬｉが、ソース線ＳＬｊ及びビット線ＢＬｊよりも上にあること、にある。これにより、例えば、第１の方向において、フィン型アクティブエリアAA1とワード線ＷＬｉとを、互いにオーバーラップさせることができるため、メモリセルのサイズを縮小できる。

次に、図３の構造例を説明する。

図３の構造例は、図２の構造例と比べると、選択トランジスタＳＴがPlaner-FETである点のみが異なり、その他の点は、図２の構造例と同じである。そこで、ここでは、図２の構造例と異なる点のみを説明し、図２の構造例と同じ部分については、図２と同じ符号を付すことにより、その詳細な説明を省略する。

アクティブエリアAAは、STI構造の素子分離絶縁層２２により挟み込まれる。アクティブエリアAAは、第１の方向に上面を有し、第２の方向に一定幅を有し、第３の方向に延びる。選択トランジスタＳＴは、チャネルとしてのアクティブエリアAAと、アクティブエリアAAの上面を覆うゲート絶縁層２６及びゲート電極２７と、を備える。

ソース線（第１の導電線）ＳＬｊは、コンタクトプラグＰ１により、第３の方向におけるアクティブエリアAAの第１の端部に接続される。抵抗変化素子ＭＴＪは、コンタクトプラグＰ２により、第３の方向におけるアクティブエリアAAの第２の端部に接続される。アクティブエリアAAの第１及び第２の端部は、それぞれ、不純物により低抵抗化されたソース／ドレイン領域を備える。

ビット線（第２の導電線）ＢＬｊは、コンタクトプラグＰ３により、抵抗変化素子ＭＴＪに接続される。ワード線（第３の導電線）ＷＬｉは、コンタクトプラグＰ４により、ゲート電極２７に接続される。ソース線ＳＬｊ及びビット線ＢＬｊは、共に、第２の方向に延び、ワード線ＷＬｉは、第３の方向に延びる。

このように、図２及び図３の構造例によれば、１つのメモリセルには、３本の導電線（ワード線ＷＬｉ、ビット線ＢＬｊ、及び、ソース線ＳＬｊ）のみが接続され、余分な導電線（中間層など）が接続されることはない。従って、例えば、選択トランジスタＳＴの微細化に応じて、メモリセルの微細化を最大限に図ることができる。

(3) 抵抗変化素子の例
図４及び図５の抵抗変化素子の例を示している。

図４は、抵抗変化素子としての磁気抵抗効果素子の基本構造を示している。

磁気抵抗効果素子ＭＴＪは、膜面(Film surface)に垂直な方向（垂直方向）に、垂直かつ可変の磁化を持つ記憶層（強磁性層）１、トンネルバリア層（絶縁層）２、及び、垂直かつ不変の磁化を持つ参照層（強磁性層）３の順番で配置される、積層構造を備える。

ここで、不変の磁化とは、書き込み前後において磁化方向が変化しないこと、可変の磁化とは、書き込み前後において磁化方向が逆向きに変化し得ることを意味する。

また、書き込みとは、スピン注入電流（スピン偏極された電子）を磁気抵抗効果素子ＭＴＪに流すことにより記憶層１の磁化にスピントルクを与えるスピントランスファ書き込みを意味する。

例えば、スピン注入電流を記憶層１から参照層３に向かって流すとき、参照層３の磁化と同じ向きにスピン偏極された電子が記憶層１内に注入され、記憶層１内の磁化にスピントルクを与えるため、記憶層１の磁化方向は、参照層３の磁化方向と同じ（パラレル状態）になる。

また、スピン注入電流を参照層３から記憶層１に向かって流すとき、記憶層１から参照層３に向かう電子のうち参照層３の磁化と逆向きにスピン偏極された電子が記憶層１内に戻され、記憶層１内の磁化にスピントルクを与えるため、記憶層１の磁化方向は、参照層３の磁化方向と逆（アンチパラレル状態）になる。

磁気抵抗効果素子ＭＴＪの抵抗値は、磁気抵抗効果により、参照層３と記憶層１の相対的な磁化方向に依存して変化する。即ち、磁気抵抗効果素子ＭＴＪの抵抗値は、パラレル状態のときに低くなり、アンチパラレル状態のときに高くなる。パラレル状態の抵抗値をＲ０とし、アンチパラレル状態の抵抗値をＲ１としたとき、（Ｒ１−Ｒ０）／Ｒ０で定義される値は、ＭＲ（磁気抵抗）比と呼ばれる。

なお、本例では、参照層３の磁化は、記憶層１側を向いた状態で固定されているが、記憶層１とは反対側を向いた状態で固定されていてもよい。また、半導体基板上に磁気抵抗効果素子ＭＴＪを配置するとき、参照層３と記憶層１の上下関係は、限定されない。

例えば、参照層３が記憶層１よりも上にあるときは、磁気抵抗効果素子ＭＴＪは、トップピン型と呼ばれ、参照層３が記憶層１よりも下にあるときは、磁気抵抗効果素子ＭＴＪは、ボトムピン型と呼ばれる。

図５は、シフトキャンセル層を有する磁気抵抗効果素子の例を示している。

磁気抵抗効果素子ＭＴＪは、垂直方向に、垂直かつ可変の磁化を持つ記憶層（強磁性層）１、トンネルバリア層（絶縁層）２、及び、垂直かつ不変の磁化を持つ参照層（強磁性層）３の順番で配置される、積層構造を備える。

また、磁気抵抗効果素子ＭＴＪは、参照層３側に、垂直かつ不変の磁化を持つシフトキャンセル層（強磁性層）４を備える。参照層３とシフトキャンセル層４の間には、非磁性層（例えば、金属層）５が配置される。

本例では、参照層３と記憶層１は、垂直磁化を有する。この場合、参照層３からの漏れ磁界(stray magnetic field)は、記憶層１の磁化方向（垂直方向）を向くため、記憶層１に大きな垂直成分を持つ漏れ磁界が印加される。この漏れ磁界は、記憶層１の磁化方向を参照層３の磁化方向と同じ（パラレル状態）にする方向に作用する。

従って、記憶層１のＲＨカーブがシフトする。

即ち、磁気抵抗効果素子ＭＴＪをアンチパラレル状態からパラレル状態に変化させるときは、小さなスピン注入電流を磁気抵抗効果素子ＭＴＪに流せば足りるのに対し、磁気抵抗効果素子ＭＴＪをパラレル状態からアンチパラレル状態に変化させるときは、大きなスピン注入電流を磁気抵抗効果素子ＭＴＪに流さなければならない。

また、アンチパラレル状態は、参照層３からの漏れ磁界のため不安定になる。

即ち、漏れ磁界が記憶層１の保磁力よりも大きくなると、記憶層１は、アンチパラレル状態を保持できなくなってしまう。また、漏れ磁界が記憶層１の保持力より小さいときであっても、熱擾乱による磁化のゆらぎを考慮すると、記憶層１の磁化は、漏れ磁界によってアンチパラレル状態からパラレル状態に反転してしまうことがある。

シフトキャンセル層４は、このような問題を解決するために設けられる。

本例では、参照層３とシフトキャンセル層４は、互いに積層される。この場合、シフトキャンセル層４の磁化方向は、参照層３の磁化方向とは逆向きに設定される。これにより、記憶層１において、参照層３からの漏れ磁界をシフトキャンセル層４からのキャンセル磁界により相殺し、記憶層１のＲＨカーブのシフトをキャンセルすることが可能になる。

２．第１の実施例
図６は、第１の実施例に係わるメモリセルアレイを示している。図７は、図６のメモリセルアレイのレイアウトを示している。

第１の実施例は、１つのメモリセルが２つの選択トランジスタと２つの抵抗変化素子とを備える、いわゆる２トランジスタ−２素子タイプのメモリセルアレイに関する。即ち、図６及び図７において、エリアＸ１が、１ビットを記憶するメモリセルに相当する。

フィン型アクティブエリアAA1は、例えば、図２のフィン型アクティブエリアAA1に対応する。フィン型アクティブエリアAA2は、フィン型アクティブエリアAA1と同じ構造を有する。フィン型アクティブエリアAA3は、２つのフィン型アクティブエリアAA1, AA2を接続する。フィン型アクティブエリアAA1, AA2, AA3は、直線状にレイアウトされ、一体となって第３の方向に延びる。

フィン型アクティブエリアAA1, AA2は、それぞれ、ゲート電極２７により覆われる。第３の方向におけるゲート電極２７の幅Ｌは、選択トランジスタＳＴのチャネル長に相当する。Ｗは、第２の方向におけるフィン型アクティブエリアAA1, AA2の幅である。

ワード線ＷＬ０は、フィン型アクティブエリアAA1, AA2, AA3にオーバーラップした状態で、第３の方向に延びる。また、ワード線ＷＬ０は、フィン型アクティブエリアAA1を覆うゲート電極２７、及び、フィン型アクティブエリアAA2を覆うゲート電極２７に、共通に接続される。

ソース線ＳＬ０，ＳＬ１は、それぞれ、コンタクトプラグを介して、第３の方向におけるフィン型アクティブエリアAA1, AA2の第１の端部に接続される。ビット線ＢＬ０，ＢＬ１は、それぞれ、磁気抵抗効果素子ＭＴＪを介して、第３の方向におけるフィン型アクティブエリアAA1, AA2の第２の端部に接続される。

第１の実施例のレイアウトによれば、例えば、ソース線ＳＬ０からビット線ＢＬ０までのピッチを２Ｆと定義したとき、１つのメモリセル（エリアＸ１）のサイズは、２Ｆ（第２の方向）×８Ｆ（第３の方向）で規定される。ここで、Ｆは、例えば、フューチャーサイズであり、抵抗変化メモリの各世代における最小加工寸法である。

図８は、第２の実施例に係わるメモリセルアレイを示している。図９は、図８のメモリセルアレイのレイアウトを示している。

第２の実施例も、１つのメモリセルが２つの選択トランジスタと２つの抵抗変化素子とを備える、いわゆる２トランジスタ−２素子タイプのメモリセルアレイに関する。即ち、図８及び図９において、エリアＸ２が、１ビットを記憶するメモリセルに相当する。

第２の実施例が第１の実施例と異なる点は、１つのメモリセル内において、１つのソース線ＳＬ０を、２つの選択トランジスタＳＴに共通に接続した点にある。

フィン型アクティブエリアAA1は、例えば、図２のフィン型アクティブエリアAA1に対応する。フィン型アクティブエリアAA2は、フィン型アクティブエリアAA1と同じ構造を有する。フィン型アクティブエリアAA1, AA2は、直線状にレイアウトされ、一体となって第３の方向に延びる。

ワード線ＷＬ０は、フィン型アクティブエリアAA1, AA2にオーバーラップした状態で、第３の方向に延びる。また、ワード線ＷＬ０は、フィン型アクティブエリアAA1を覆うゲート電極２７、及び、フィン型アクティブエリアAA2を覆うゲート電極２７に、共通に接続される。

ソース線ＳＬ０は、コンタクトプラグを介して、第３の方向におけるフィン型アクティブエリアAA1, AA2の第１の端部に接続される。ビット線ＢＬ０，ＢＬ１は、それぞれ、磁気抵抗効果素子ＭＴＪを介して、第３の方向におけるフィン型アクティブエリアAA1, AA2の第２の端部に接続される。

第２の実施例のレイアウトによれば、例えば、ソース線ＳＬ０からビット線ＢＬ０までのピッチを２Ｆと定義したとき、１つのメモリセル（エリアＸ２）のサイズは、２Ｆ（第２の方向）×５Ｆ（第３の方向）で規定される。即ち、第２の実施例は、第１の実施例に比べて、１つのメモリセルの第３の方向のサイズを縮小できる。

なお、第２の実施例では、１つのメモリセルにおいて、第３の方向に配置される導電線（ビット線ＢＬ０，ＢＬ１、及び、ソース線ＳＬ０）の数は、３本である。これは、１つのトランジスタＳＴ及び１つの磁気抵抗効果素子ＭＴＪに対して、１．５本の導電線が接続されることを意味する。

これに対して、第１の実施例では、１つのメモリセルにおいて、第３の方向に配置される導電線（ビット線ＢＬ０，ＢＬ１、及び、ソース線ＳＬ０，ＳＬ１）の数は、４本である。これは、１つのトランジスタＳＴ及び１つの磁気抵抗効果素子ＭＴＪに対して、２本の導電線が接続されることを意味する。

４．効果
図１０は、第１及び第２の実施例に係わるMRAMの効果を示している。

これらの実施例によれば、選択トランジスタの微細化を、メモリセルに微細化に有効に結び付けることが可能となる。その結果、これら実施例に係わるMRAMのセルサイズは、混載SRAM (Embedded SRAM)や、混載DRAM (Embedded DRAM)などのセルサイズよりも、小さくすることができる。

５．むすび
実施形態によれば、微細化に有利な、メモリセル及びこれに接続されるワード線、ビット線、及び、ソース線のレイアウトを実現できる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１１：メモリセルアレイ、１２：第１のドライバ、１３Ａ：第１のドライバ／シンカー、１３Ｂ：第２のドライバ／シンカー、１４：制御回路、２１：半導体基板、２２：素子分離絶縁層、２３：フィン型半導体層（チャネル）、２４：第１の部分（ソース／ドレイン）、２５：第２の部分（ソース／ドレイン）、ＡＡ：アクティブエリア、ＷＬｉ：ワード線、ＢＬｊ：ビット線、ＳＬｊ：ソース線

Claims

第１の方向に第１の面を有し、前記第１の方向に交差する第２の方向に第２の面を有し、前記第１及び第２の方向に交差する第３の方向に延び、第１及び第２の部分を有する第１の半導体層と、前記第１の半導体層の前記第１及び第２の部分の間において前記第１及び第２の面を覆う第１のゲート電極と、前記第１の半導体層の前記第１の部分に接続され、前記第１及び第３の方向に交差する方向に延びる第１の導電線と、第１及び第２の端子を備え前記第１の端子が前記第１の半導体層の前記第２の部分に接続される第１の抵抗変化素子と、前記第１の抵抗変化素子の第２の端子に接続され、前記第１及び第３の方向に交差する方向に延びる第２の導電線と、前記第１のゲート電極に接続され、前記第１及び第２の方向に交差する方向に延びる第３の導電線と、を具備し、前記第１及び第２の導電線は、前記第１の半導体層及び前記第３の導電線間に配置される抵抗変化メモリ。
前記第１の方向において、前記半導体層及び前記第３の導電線は、オーバーラップする請求項１に記載の抵抗変化メモリ。
前記第１の方向に第３の面を有し、前記第２の方向に第４の面を有し、前記第３の方向に延び、第３及び第４の部分を有する第２の半導体層と、前記第２の半導体層の前記第３及び第４の部分の間において前記第３及び第４の面を覆う第２のゲート電極と、前記第２の半導体層の前記第３の部分に接続され、前記第１及び第３の方向に交差する方向に延びる第４の導電線と、第３及び第４の端子を備え前記第３の端子が前記第２の半導体層の前記第４の部分に接続される第２の抵抗変化素子と、前記第２の抵抗変化素子の第４の端子に接続され、前記第１及び第３の方向に交差する方向に延びる第５の導電線と、前記第３の方向に延び、前記第１の半導体層の前記第１の部分及び前記第２の半導体層の前記第４の部分を接続する第３の半導体層と、をさらに具備し、前記第３の導電線は、前記第２のゲート電極に接続され、前記第４及び第５の導電線は、前記第２の半導体層及び前記第３の導電線間に配置される請求項１又は２に記載の抵抗変化メモリ。
前記第１の方向に第３の面を有し、前記第２の方向に第４の面を有し、前記第３の方向に延び、第３及び第４の部分を有する第２の半導体層と、前記第２の半導体層の前記第３及び第４の部分の間において前記第３及び第４の面を覆う第２のゲート電極と、第３及び第４の端子を備え前記第３の端子が前記第２の半導体層の前記第３の部分に接続される第２の抵抗変化素子と、前記第２の抵抗変化素子の第４の端子に接続され、前記第１及び第３の方向に交差する方向に延びる第４の導電線と、をさらに具備し、前記第２の半導体層の前記第４の部分は、前記第１の半導体層の前記第１の部分に接続され、前記第１の導電線は、前記第２の半導体層の前記第４の部分に接続され、前記第３の導電線は、前記第２のゲート電極に接続され、前記第４の導電線は、前記第２の半導体層及び前記第３の導電線間に配置される請求項１又は２に記載の抵抗変化メモリ。
第１の方向に第１の面を有し、前記第１の方向に交差する第２の方向に幅を有し、前記第１及び第２の方向に交差する第３の方向に延び、第１及び第２の部分を有する半導体層と、前記半導体層の前記第１及び第２の部分の間において前記第１の面を覆うゲート電極と、前記半導体層の前記第１の部分に接続され、前記第１及び第３の方向に交差する方向に延びる第１の導電線と、第１及び第２の端子を備え前記第１の端子が前記半導体層の前記第２の部分に接続される抵抗変化素子と、前記抵抗変化素子の第２の端子に接続され、前記第１及び第３の方向に交差する方向に延びる第２の導電線と、前記ゲート電極に接続され、前記第１及び第２の方向に交差する方向に延びる第３の導電線と、を具備し、前記第１及び第２の導電線は、前記半導体層及び前記第３の導電線間に配置される抵抗変化メモリ。