KR102235043B1 - 반도체 메모리 장치 - Google Patents

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KR102235043B1
KR102235043B1 KR1020140069369A KR20140069369A KR102235043B1 KR 102235043 B1 KR102235043 B1 KR 102235043B1 KR 1020140069369 A KR1020140069369 A KR 1020140069369A KR 20140069369 A KR20140069369 A KR 20140069369A KR 102235043 B1 KR102235043 B1 KR 102235043B1
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Abstract

가변 저항 메모리 소자들을 포함하는 반도체 메모리 장치가 제공된다. 반도체 기판 상에서 제 1 높이에 배치된 제 1 비트 라인, 상기 반도체 기판 상에서 상기 제 1 높이와 다른 제 2 높이에 배치되는 제 2 비트 라인, 상기 제 1 비트 라인과 연결되는 제 1 가변 저항 메모리 소자, 및 상기 제 2 비트 라인과 연결되는 제 2 가변 저항 메모리 소자를 포함하되, 상기 제 1 및 제 2 가변 저항 메모리 소자들은 상기 반도체 기판으로부터 실질적으로 동일한 높이에 배치될 수 있다.

Description

반도체 메모리 장치{Semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로서, 보다 상세하게는 가변 저항 메모리 소자들을 포함하는 반도체 메모리 장치에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 시스템 온 칩 등을 포함할 수 있다.
전자 산업의 발전과 함께 반도체 소자가 더욱 고집적화 되고 있으나, 여러 문제점들이 발생되고 있다. 예를 들어, 제조 공정의 마진이 감소되고, 반도체 기억 소자의 기억 셀의 저항이 증가될 수 있다. 이에 따라, 이러한 문제점들을 해결하기 위하여 다양한 연구들이 진행되고 있다.
본원 발명이 해결하고자 하는 과제는 집적도 및 신뢰성이 보다 향상된 향상된 반도체 메모리 장치에 관한 것이다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 메모리 장치는 반도체 기판 상에서 제 1 높이에 배치된 제 1 비트 라인, 상기 반도체 기판 상에서 상기 제 1 높이와 다른 제 2 높이에 배치되는 제 2 비트 라인, 상기 제 1 비트 라인과 연결되는 제 1 가변 저항 메모리 소자, 및 상기 제 2 비트 라인과 연결되는 제 2 가변 저항 메모리 소자를 포함하되, 상기 제 1 및 제 2 가변 저항 메모리 소자들은 상기 반도체 기판으로부터 실질적으로 동일한 높이에 배치될 수 있다.
일 실시예에 따르면, 상기 제 1 및 제 2 가변 저항 메모리 소자는, 수직적 관점에서, 상기 제 1 비트 라인과 상기 제 2 비트 라인 사이에 배치될 수 있다.
일 실시예에 따르면, 상기 제 1 및 제 2 비트 라인들은, 평면적 관점에서, 나란히 일 방향으로 연장될 수 있다.
일 실시예에 따르면, 상기 제 1 가변 저항 메모리 소자는 평면적 관점에서, 상기 제 2 가변 저항 메모리 소자에 대해 사선 방향에 배치될 수 있다.
일 실시예에 따르면, 상기 제 1 및 제 2 가변 저항 메모리 소자들 각각은 고정 자성층, 자유 자성층, 및 이들 사이의 터널 배리어층을 포함하되, 상기 제 1 가변 저항 메모리 소자의 상기 자유 자성층은 상기 제 1 비트 라인과 인접하고, 상기 제 2 가변 저항 메모리 소자의 상기 고정 자성층은 상기 제 2 비트 라인과 인접할 수 있다.
일 실시예에 따르면, 상기 제 1 및 제 2 가변 저항 메모리 소자들에 공통으로 연결되는 선택 트랜지스터를 더 포함할 수 있다.
일 실시예에 따르면, 상기 반도체 기판에 활성부를 정의하는 소자 분리막, 상기 활성부를 가로지르는 워드 라인, 상기 워드 라인 양측의 상기 활성부들 내에 형성된 제 1 및 제 2 불순물 영역들, 상기 제 1 불순물 영역과 접속되는 소스 라인, 및 상기 제 2 비트 라인과 실질적으로 동일한 높이에 배치되며, 상기 제 2 불순물 영역과 전기적으로 연결된 도전 패턴을 더 포함하되, 상기 도전 패턴은 상기 제 1 및 제 2 가변 저항 메모리 소자들에 공통으로 전기적 연결될 수 있다.
일 실시예에 따르면, 상기 제 1 비트 라인과 실질적으로 동일한 높이에 배치되며, 상기 도전 패턴과 상기 제 2 가변 저항 메모리 소자를 전기적으로 연결하는 연결 패턴을 더 포함할 수 있다.
일 실시예에 따르면, 상기 제 1 및 제 2 가변 저항 메모리 소자들 각각은 고정 자성층, 자유 자성층, 및 이들 사이의 터널 배리어층을 포함하되, 상기 제 1 가변 저항 메모리 소자의 상기 고정 자성층은 상기 도전 패턴의 상부면에 배치되고, 상기 제 2 가변 저항 메모리 소자의 상기 고정 자성층은 상기 제 2 비트 라인의 상부면에 배치될 수 있다.
다른 실시예에 따르면, 소스 라인; 상기 소스 라인과 상기 제 1 가변 저항 메모리 소자 사이에 연결된 제 1 선택 트랜지스터; 및 상기 소스 라인과 상기 제 2 가변 저항 메모리 소자 사이에 연결된 제 2 선택 트랜지스터를 더 포함할 수 있다.
다른 실시예에 따르면, 상기 반도체 기판에 제 1 및 제 2 활성부들을 정의하는 소자 분리막, 상기 제 1 및 제 2 활성부들을 가로지르는 워드 라인, 상기 워드 라인 양측의 상기 제 1 및 제 2 활성부들 내에 형성된 제 1 및 제 2 불순물 영역들, 상기 제 1 및 제 2 활성부들의 상기 제 1 불순물 영역들과 공통으로 접속되는 소스 라인, 상기 제 2 비트 라인과 실질적으로 동일한 높이에 배치되며, 상기 제 1 활성부의 상기 제 2 불순물 영역과 전기적으로 연결된 도전 패턴, 및 상기 제 1 비트 라인과 실질적으로 동일한 높이에 배치되며, 상기 도전 패턴과 상기 제 2 가변 저항 메모리 소자를 전기적으로 연결하는 연결 패턴을 더 포함할 수 있다.
다른 실시예에 따르면, 상기 제 2 가변 저항 메모리 소자는 고정 자성층, 자유 자성층, 및 이들 사이의 터널 배리어층을 포함하되, 상기 제 2 가변 저항 메모리 소자의 상기 고정 자성층은 상기 제 2 비트 라인의 상부면에 배치될 수 있다.
다른 실시예에 따르면, 상기 제 1 가변 저항 메모리 소자는 상기 제 2 활성부의 상기 제 2 불순물 영역과 전기적으로 연결될 수 있다.
다른 실시예에 따르면, 상기 제 1 가변 저항 메모리 소자는 고정 자성층, 자유 자성층, 및 이들 사이의 터널 배리어층을 포함하되, 상기 제 1 가변 저항 메모리 소자의 상기 자유 자성층은 상기 제 1 비트라인의 하부면에 인접할 수 있다.
해결하고자 하는 과제를 달성하기 위하여 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 서로 나란히 연장되는 제 1 및 제 2 비트 라인들로서, 상기 제 1 및 제 2 비트 라인들은 반도체 기판의 상부면으로부터 실질적으로 동일한 높이에 배치되는 것; 상기 제 1 비트 라인과 연결되는 제 1 가변 저항 메모리 소자; 및 상기 제 2 비트 라인과 연결되는 제 2 가변 저항 메모리 소자를 포함하되, 상기 제 1 가변 저항 메모리 소자 및 상기 제 2 가변 저항 메모리 소자는 상기 반도체 기판의 상부면으로부터 서로 다른 높이에 배치될 수 있다.
일 실시예에 따르면, 상기 제 1 가변 저항 메모리 소자는 상기 고정 자성층, 상기 터널 배리어층, 및 상기 자유 자성층이 차례로 적층된 구조를 가지며, 상기 제 2 가변 저항 메모리 소자는 상기 자유 자성층, 상기 터널 배리어층, 및 상기 고정 자성층이 차례로 적층된 구조를 가질 수 있다.
일 실시예에 따르면, 상기 제 1 및 제 2 비트 라인들은, 평면적 관점에서, 나란히 일 방향으로 연장될 수 있다.
해결하고자 하는 과제를 달성하기 위하여 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치는 소스 라인, 일 방향으로 나란히 연장되는 제 1 비트 라인 및 제 2 비트 라인, 상기 소스 라인과 상기 제 1 비트 라인 사이에 연결되는 제 1 가변 저항 메모리 소자, 상기 소스 라인과 상기 제 2 비트 라인 사이에 연결되는 제 2 가변 저항 메모리 소자, 및 상기 제 1 및 제 2 가변 저항 메모리 소자들 각각은 고정 자성층, 자유 자성층, 및 이들 사이의 터널 배리어층을 포함하되, 상기 제 1 가변 저항 메모리 소자의 상기 자유 자성층은 상기 제 1 비트 라인과 인접하고, 상기 제 2 가변 저항 메모리 소자의 상기 고정 자성층은 상기 제 2 비트 라인과 인접할 수 있다.
일 실시예에 따르면, 상기 제 1 비트 라인 및 상기 제 2 비트 라인은 반도체 기판의 상부면으로부터 서로 다른 높이에 배치되고, 상기 제 1 및 제 2 가변 저항 메모리 소자들은 상기 반도체 기판의 상부면으로부터 실질적으로 동일한 높이에 배치될 수 있다.
일 실시예에 따르면, 상기 제 1 비트 라인 및 상기 제 2 비트 라인은 반도체 기판의 상부면으로부터 실질적으로 동일한 높이에 배치되고, 상기 제 1 가변 저항 메모리 소자 및 상기 제 2 가변 저항 메모리 소자는 상기 반도체 기판의 상부면으로부터 서로 다른 높이에 배치될 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따른 반도체 메모리 장치에 따르면, 단위 메모리 셀은 제 1 및 제 2 메모리 소자들을 포함하며, 제 1 및 제 2 메모리 소자들에 서로 상보적인 데이터를 동시에 기입할 수 있다. 이에 따라, 단위 메모리 셀에서 데이터를 독출할 때 제 1 및 제 2 메모리 소자들 중 하나는 기준 저항으로 이용될 수 있으므로, 센싱 마진이 향상될 수 있다. 나아가, 제 1 및 제 2 메모리 소자들을 포함하는 단위 메모리 셀들을 포함하는 반도체 메모리 장치의 집적도가 보다 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치를 개략적으로 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 셀 어레이를 나타내는 회로도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 단위 메모리 셀을 나타내는 도면이다.
도 4 및 도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 단위 메모리 셀을 개략적으로 나타내는 사시도들이다.
도 6 및 도 7은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 셀 어레이를 나타내는 회로도들이다.
도 8은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 단위 메모리 셀을 나타내는 도면이다.
도 9 및 도 10은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 단위 메모리 셀을 개략적으로 나타내는 사시도들이다.
도 11은 본 발명의 실시예들에 따른 반도체 메모리 장치의 구동 전압을 간략히 보여주는 표이다.
도 12 및 도 13은 본 발명의 실시예들에 따른 반도체 메모리 장치의 쓰기 동작을 설명하기 위한 도면이다.
도 14는 본 발명의 실시예들에 따른 반도체 메모리 장치의 읽기 동작을 설명하기 위한 도면이다.
도 15a는 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 평면도이다.
도 15b는 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 단면도로서, 도 15a의 I-I'선을 따라 자른 단면이다.
도 15c는 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 사시도이다.
도 16a는 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 평면도이다.
도 16b는 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 단면도로서, 도 16a의 II-II'선을 따라 자른 단면이다.
도 16c는 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 사시도이다.
도 17a는 본 발명의 제 3 실시예에 따른 반도체 메모리 장치의 평면도이다.
도 17b는 본 발명의 제 3 실시예에 따른 반도체 메모리 장치의 단면도로서, 도 17a의 III-III'선을 따라 자른 단면이다.
도 17c는 본 발명의 제 3 실시예에 따른 반도체 메모리 장치의 사시도이다.
도 18a는 본 발명의 제 4 실시예에 따른 반도체 메모리 장치의 평면도이다.
도 18b는 본 발명의 제 4 실시예에 따른 반도체 메모리 장치의 단면도로서, 도 18a의 IV-IV'선을 따라 자른 단면이다.
도 18c는 본 발명의 제 4 실시예에 따른 반도체 메모리 장치의 사시도이다.
도 19a 내도 도 19f는 본 발명의 실시예들에 따른 반도체 메모리 장치의 데이터 저장 패턴를 나타내는 도면들이다.
도 20은 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 21은 본 발명의 실시예들에 따른 반도체 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 22는 본 발명의 실시예들에 따른 반도체 메모리 장치를 장착한 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 장치의 제조 방법 및 이에 따라 형성된 반도체 장치에 대해 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치를 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치는 메모리 셀 어레이(1), 워드라인 디코더(2), 워드라인 드라이버(3), 비트라인 디코더(4), 읽기 및 쓰기 회로(5), 및 제어 로직(6)을 포함할 수 있다.
메모리 셀 어레이(1)는 복수개의 메모리 블록들(BLK0~BLKn)을 포함하며, 각각의 메모리 블록들(BLK0~BLKn) 복수의 메모리 셀들 및 메모리 셀들과 전기적으로 연결된 복수 개의 워드 라인들, 비트 라인들 및 소스 라인들을 포함한다.
워드라인 디코더(2)는 외부에서 입력된 어드레스를 디코딩하여, 워드라인들 중 어느 하나를 선택한다. 워드라인 디코더(2)에서 디코딩된 어드레스가 워드라인 드라이버(3)로 제공될 수 있다. 워드라인 드라이버(3)는 제어 로직(6)의 제어에 응답해서 전압 발생 회로(미도시)로부터 발생된 워드라인 전압을 선택된 워드 라인 및 비선택된 워드 라인들로 각각 제공할 수 있다. 워드라인 디코더(2) 및 워드라인 드라이버(3)는 복수 개의 메모리 블록들(BLK0~BLKn)에 공통으로 연결되며, 블록 선택 신호에 따라 선택된 메모리 블록(BLK0~BLKn 중 하나)의 워드라인들에 구동 신호를 제공한다.
비트라인 디코더(4)는 외부에서 입력된 어드레스를 디코딩하여, 비트라인들 중 어느 하나를 선택한다. 비트라인 디코더(4)는 복수 개의 메모리 블록들(BLK0~BLKn)에 공통으로 연결되며, 블록 선택 신호에 따라 선택된 메모리 블록(BLK0~BLKn)의 비트 라인들에 데이터 정보를 제공한다.
읽기 및 쓰기 회로(5)는 비트 라인들을 통하여 메모리 셀 어레이(1)에 연결된다. 읽기 및 쓰기 회로(5)는 비트라인 디코더(4)로부터의 비트 라인 선택 신호(미도시)에 응답하여 비트 라인을 선택한다. 읽기 및 쓰기 회로(5)는 외부와 데이터를 교환하도록 구성된다. 읽기 및 쓰기 회로(5)는 제어 로직(6)의 제어에 응답하여 동작한다. 읽기 및 쓰기 회로(5)는 제어 로직(6)으로부터 파워(예를 들어, 전압 또는 전류)를 수신하고 선택된 비트 라인에 이를 제공한다.
제어 로직(6)은 반도체 메모리 장치의 전반적인 동작을 제어한다. 제어 로직(6)은 제어 신호들 및 외부 전압을 수신하고, 수신된 제어 신호에 따라 동작할 수 있다. 제어 로직(6)은 외부 전압을 이용하여 내부 동작에 필요한 파워를 생성할 수 있다. 제어 로직(6)은 제어 신호들에 응답하여 읽기, 쓰기, 및/또는 소거 동작을 제어한다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 셀 어레이를 나타내는 회로도이다.
도 2를 참조하면, 셀 어레이(1)는 복수 개의 워드 라인들(WL), 비트 라인들(BL1, BL2), 소스 라인들(SL), 및 단위 메모리 셀들(10)을 포함한다. 비트 라인들(BL1, BL2)은 워드 라인들(WL)을 가로질러 배열될 수 있으며, 소스 라인들(SL)은 비트 라인들(SL)과 평행하거나, 워드 라인들(WL)과 평행할 수 있다.
일 실시예에서, 단위 메모리 셀들(10)은 서로 교차하는 워드 라인들(WL) 과 한 쌍의 비트 라인들(BL1, BL2) 사이에 연결될 수 있다. 각각의 단위 메모리 셀들(10)은 제 1 및 제 2 메모리 소자들(ME1, ME2; memory elements) 및 제 1 및 제 2 선택 소자들(SE1, SE2; select element)을 포함할 수 있다.
보다 상세하게, 제 1 메모리 소자(ME1)는 제 1 선택 소자(SE1)와 제 1 비트 라인(BL1) 사이에 연결될 수 있으며, 제 2 메모리 소자(ME2)는 제 2 선택 소자(SE2)와 제 2 비트 라인(BL2) 사이에 연결될 수 있다. 제 1 선택 소자(SE1)는 제 1 메모리 소자(ME1)와 소스 라인(SL) 사이에 연결될 수 있으며, 제 2 선택 소자(SE2)는 제 2 메모리 소자(ME2)와 소스 라인(SL) 사이에 연결될 수 있다. 제 1 및 제 2 선택 소자들(SE1, SE2)은 하나의 소스 라인(SL)을 공유할 수 있으며, 동일한 워드 라인(WL)에 의해 제어될 수 있다. 또한, 제 1 방향 또는 제 1 방향에 수직한 제 2 방향으로 배열된 복수 개의 단위 메모리 셀들(10)은 소스 라인(SL)에 공통으로 연결될 수 있다.
일 실시예에 따르면, 하나의 단위 메모리 셀(10)은 하나의 워드 라인(WL)과 한 쌍의 비트 라인들(BL1, BL2)에 의해 선택될 수 있다. 실시예들에서 제 1 및 제 2 메모리 소자들(ME1, ME2)은 인가되는 전기적 펄스에 의해 두 가지 저항 상태로 스위칭될 수 있는 가변 저항 소자일 수 있다. 제 1 및 제 2 메모리 소자들(ME1, ME2)을 구성하는 물질들은 전류 또는 전압의 크기 및/ 또는 방향에 따라서 그 저항 값이 가변되며, 전류 또는 전압이 차단되어도 그 저항 값을 그대로 유지하는 불휘발성 특성을 갖는다. 일 실시예에 따르면, 제 1 및 제 2 메모리 소자들(ME1, ME2)은 자기-저항(magnetoresistance) 특성을 보이도록 구성되는 박막 구조를 가질 수 있으며, 적어도 하나의 강자성 물질들 및/또는 적어도 하나의 반강자성 물질들을 포함할 수 있다. 다른 실시예에 따르면, 제 1 및 제 2 메모리 소자들(ME1, ME2)은 페로브스카이트(perovskite) 화합물들 또는 전이 금속 산화물들(transition metal oxide)을 포함할 수 있다.
제 1 및 제 2 선택 소자들(SE1, SE2)은 다이오드, 피엔피 바이폴라 트랜지스터(PNP bipolar transistor), 엔피엔 바이폴라 트랜지스터(NPN bipolar transistor), 엔모스 전계효과트랜지스터(NMOS FET) 및 피모스 전계효과트랜지스터(PMOS FET) 중의 하나일 수 있다. 일 실시예에서, 제 1 및 제 2 선택 소자들(SE1, SE2)은 워드 라인들(WL)의 전압에 따라 제 1 및 제 2 메모리 소자들(ME1, ME2)로의 전류 공급을 제어한다. 일 실시예에서, 제 1 및 제 2 선택 소자들(SE1, SE2)은 모스 전계효과트랜지스터일 수 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 단위 메모리 셀을 나타내는 도면이다. 도 4 및 도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 단위 메모리 셀을 나타내는 개략적인 사시도들이다.
도 3을 참조하면, 단위 메모리 셀(10)은 메모리 소자들로서 제 1 및 제 2 자기터널접합들(MTJ1, MTJ2; magnetic tunnel junction) 및 선택 소자들로서 제 1 및 제 2 선택 트랜지스터들(SE1, SE2)을 포함할 수 있다. 일 실시예에 따르면, 제 1 및 제 2 자기 터널 접합들(MTJ1, MTJ2) 각각은 고정층(PL; pinned layer), 자유층(FL; free layer) 및 이들 사이에 개재된 터널 배리어막(TBL; tunnel barrier layer)을 포함한다. 고정층(PL)은 일 방향으로 고정된 자화방향을 갖고, 자유층(FL)은 고정층(PL)의 자화방향에 평행 또는 반평행하도록 변경 가능한 자화방향을 갖는다.
실시예들에 따르면, 제 1 및 제 2 자기터널접합들(MTJ1, MTJ2)의 전기적 저항은 자유층(FL)과 고정층(PL)의 자화방향들에 따라 달라질 수 있다. 제 1 및 제 2 자기터널접합들(MTJ1, MTJ2)에서 고정층(PL)과 자유층(FL)의 자화 방향이 평행(parallel)한 경우, 이들이 반평행(antiparallel)한 경우보다 전기적 저항이 작을 수 있다. 이와 달리, 제 1 및 제 2 자기터널접합들(MTJ1, MTJ2)에서 고정층(PL)과 자유층(FL)의 자화 방향이 반평행한 경우, 이들이 평행한 경우보다 전기적 저항이 클 수 있다. 즉, 제 1 및 제 2 자기터널접합들(MTJ1, MTJ2)의 전기적 저항은 자유층(FL)의 자화 방향을 변경함으로써 달라질 수 있으며, 이러한 특성을 이용하여 제 1 및 제 2 자기터널접합들(MTJ1, MTJ2)에 데이터 '0' 또는 데이터 '1'을 기입할 수 있다.
보다 상세하게, 제 1 및 제 2 비트 라인들(BL1, BL2)이 워드 라인(WL)을 가로질러 배치될 수 있으며, 소스 라인(SL)이 제 1 및 제 2 선택 선택 트랜지스터들(SE1, SE2)에 공통으로 연결될 수 있다. 제 1 비트 라인(BL1)과 제 1 선택 트랜지스터(SE1) 사이에 제 1 자기 터널 접합(MTJ1)이 연결될 수 있으며, 제 1 자기 터널 접합(MTJ1)과 소스 라인(SL) 사이에 제 1 선택 트랜지스터(SE1)가 연결될 수 있다. 여기서, 제 1 자기 터널 접합(MTJ1)의 자유층(FL)이 제 1 비트 라인(BL1)과 연결될 수 있으며, 제 1 자기 터널 접합(MTJ1)의 고정층(PL)이 제 1 선택 트랜지스터(SE1)와 연결될 수 있다. 제 2 비트 라인(BL2)과 제 2 선택 트랜지스터(SE2) 사이에 제 2 자기 터널 접합(MTJ2)이 연결될 수 있으며, 제 2 자기 터널 접합(MTJ2)과 소스 라인(SL) 사이에 제 2 선택 트랜지스터(SE2)가 연결될 수 있다. 여기서, 제 2 자기 터널 접합(MTJ2)의 자유층(FL)이 제 2 선택 트랜지스터(SE2)와 연결될 수 있으며, 제 2 자기 터널 접합(MTJ2)의 고정층(PL)이 제 2 비트 라인(BL2)과 연결될 수 있다.
도 4를 참조하면, 일 실시예에 따른 단위 메모리 셀(10)에서 제 1 자기 터널 접합(MTJ1)과 제 2 자기 터널 접합(MTJ2)은 동일한 적층 구조를 가질 수 있다. 그리고, 제 1 및 제 2 자기 터널 접합들(MTJ1, MTJ2)은 동일한 레벨에 위치할 수 있다. 예를 들어, 제 1 및 제 2 자기 터널 접합들(MTJ1, MTJ2)은 고정층(PL), 터널 배리어막, 및 자유층(FL)이 차례로 적층된 구조를 가질 수 있다. 그리고, 단위 메모리 셀(10)에서 제 1 비트 라인(BL1)과 제 2 비트 라인(BL2)은 서로 다른 레벨에 위치할 수 있다.
상세하게, 제 1 자기 터널 접합(MTJ1)은 제 1 선택 트랜지스터(SE1)와 연결된 제 1 도전 패턴(CP1) 상에 적층될 수 있다. 그리고, 제 1 자기 터널 접합(MTJ1) 상에 일 방향으로 연장되는 제 1 비트 라인(BL1)이 배치될 수 있으며, 제 1 비트 라인(BL1)은 제 1 자기 터널 접합(MTJ1)의 자유층(FL)과 인접할 수 있다. 제 2 자기 터널 접합(MTJ2)은 일방향으로 연장되는 제 2 비트 라인(BL2) 상에 적층될 수 있으며, 제 2 자기 터널 접합(MTJ2)의 고정층(PL)이 제 2 비트 라인(BL2)과 인접할 수 있다. 일 실시예에서, 제 2 비트 라인(BL2)은 제 1 도전 패턴(CP1)과 동일한 레벨에 위치할 수 있다. 제 2 자기 터널 접합(MTJ2) 상에 연결 패턴(INC)이 배치될 수 있으며, 연결 패턴(INC)은 콘택 플러그(PLG) 및 제 2 도전 패턴(CP2)을 통해 제 2 선택 트랜지스터(SE2)와 전기적으로 연결될 수 있다. 일 실시예에서, 연결 패턴(INC)은 제 1 비트 라인(BL1)과 실질적으로 동일한 레벨에 위치할 수 있다.
도 5를 참조하면, 단위 메모리 셀(10)에서 제 1 자기 터널 접합(MTJ1)과 제 2 자기 터널 접합(MTJ2)은 서로 다른 반대의 적층 구조를 가질 수 있다. 그리고, 제 1 자기 터널 접합(MTJ1)과 제 2 자기 터널 접합(MTJ2)은 서로 다른 레벨에 위치할 수 있다. 예를 들어, 제 1 자기 터널 접합(MTJ1)은 자유층(FL), 터널 배리어막, 및 고정층(PL)이 차례로 적층된 구조를 가질 수 있으며, 제 2 자기 터널 접합(MTJ2)은 고정층(PL), 터널 배리어막, 및 자유층(FL)이 차례로 적층된 구조를 가질 수 있다. 그리고, 단위 메모리 셀(10)에서 제 1 비트 라인(BL1)과 제 2 비트 라인(BL2)은 서로 동일한 레벨에 위치할 수 있다.
상세하게, 제 1 선택 트랜지스터(SE1)와 연결된 제 1 도전 패턴(CP1)과, 제 2 선택 트랜지스터(SE2)와 연결된 제 2 도전 패턴(CP1)이 동일한 레벨에 위치할 수 있다. 제 1 및 제 2 도전 패턴들(CP1, CP2) 상에서 제 1 및 제 2 비트 라인들(BL1, BL2)이 나란히 연장될 수 있다. 수직적 관점에서, 제 1 비트 라인(BL1)과 제 1 도전 패턴(CP1) 사이에 제 1 콘택 플러그(PLG1)와 제 1 자기 터널 접합(MTJ1)이 배치될 수 있다. 여기서, 제 1 콘택 플러그(PLG1)는 제 1 도전 패턴(CP1)과 직접 접촉될 수 있으며, 제 1 자기 터널 접합(MTJ1)은 제 1 비트 라인(BL1)과 직접 접촉될 수 있다. 이 때, 제 1 자기 터널 접합(MTJ1)의 고정층(PL)이 제 1 비트 라인(BL1)과 인접할 수 있다. 그리고, 수직적 관점에서, 제 2 비트 라인(BL2)과 제 2 도전 패턴(CP2) 사이에 제 2 콘택 플러그(PLG2)와 제 2 자기 터널 접합(MTJ2)이 배치될 수 있다. 여기서, 제 2 콘택 플러그(PLG2)는 제 2 비트 라인(BL2)과 직접 접촉될 수 있으며, 제 2 자기 터널 접합(MTJ2)은 제 2 도전 패턴(CP2)과 직접 접촉될 수 있다. 이 때, 제 2 자기 터널 접합(MTJ2)의 고정층(PL)이 제 2 도전 패턴(CP2)과 인접할 수 있다.
도 6 및 도 7은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 셀 어레이를 나타내는 회로도들이다.
도 6을 참조하면, 셀 어레이(1)는 복수 개의 워드 라인들(WL), 비트 라인들(BL1, BL2), 소스 라인들(SL), 및 단위 메모리 셀들(10)을 포함한다. 비트 라인들(BL1, BL2)은 워드 라인들(WL)을 가로질러 배열될 수 있으며, 소스 라인들(SL)은 비트 라인들(BL1, BL2과 평행하거나, 워드 라인들(WL)과 평행할 수 있다.
일 실시예에서, 복수 개의 단위 메모리 셀들(10)이 제 1 방향 및 제 2 방향으로 배열되며, 단위 메모리 셀들(10)은 서로 교차하는 워드 라인들(WL)과 한 쌍의 비트 라인들(BL1, BL2) 사이에 연결될 수 있다. 일 실시예에 따르면, 각각의 단위 메모리 셀들(10)은 제 1 및 제 2 메모리 소자들(ME1, ME2) 및 선택 소자(SE)를 포함할 수 있다. 이 실시예에서, 제 1 및 제 2 메모리 소자들(ME1, ME2)은 하나의 선택 소자(SE)를 공유할 수 있다. 보다 상세하게, 제 1 메모리 소자(ME1)가 제 1 비트 라인(BL1)과 선택 소자(SE) 사이에 연결될 수 있으며, 제 2 메모리 소자(ME2)가 제 2 비트 라인(BL2)과 선택 소자(SE) 사이에 연결될 수 있다. 그리고, 제 1 방향 또는 제 1 방향에 수직한 제 2 방향으로 배열된 복수 개의 단위 메모리 셀들(10)은 소스 라인(SL)을 공유할 수 있다.
이와 달리, 도 7을 참조하면, 복수 개의 단위 메모리 셀들(10)이 제 1 방향 및 제 2 방향으로 배열되되, 제 1 방향으로 배열된 복수 개의 단위 메모리 셀들(10)이 하나의 선택 소자(SE)를 공유할 수 있다. 각각의 단위 메모리 셀들(10)은, 앞에서 설명한 것처럼, 제 1 비트 라인(BL1)과 연결된 제 1 메모리 소자(ME1) 및 제 2 비트 라인(BL2)과 연결된 제 2 메모리 소자(ME2)를 포함할 수 있다. 이 실시예에서, 복수 개의 제 1 및 제 2 메모리 소자들(ME1, ME2)은 하나의 선택 소자(SE)에 공통으로 연결될 수 있다.
도 8은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 단위 메모리 셀을 나타내는 도면이다. 도 9 및 도 10은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 단위 메모리 셀을 나타내는 개략적인 사시도들이다.
도 8을 참조하면, 단위 메모리 셀(10)은 메모리 소자들로서 제 1 및 제 2 자기터널접합들(MTJ1, MTJ2; magnetic tunnel junction) 및 선택 소자로서 선택 트랜지스터(SE)를 포함할 수 있다.
일 실시예에 따르면, 제 1 및 제 2 자기 터널 접합들(MTJ1, MTJ2) 각각은 고정층(PL), 자유층(FL), 및 이들 사이에 개재된 터널 배리어막(TBL)을 포함한다. 고정층(PL)은 일 방향으로 고정된 자화방향을 갖고, 자유층(FL)은 고정층의 자화방향에 평행 또는 반평행하도록 변경 가능한 자화방향을 갖는다.
보다 상세하게, 제 1 및 제 2 비트 라인들(BL1, BL2)이 워드 라인(WL)을 가로질러 배치될 수 있으며, 선택 소자(SE)가 제 1 및 제 2 자기 터널 접합들(MTJ1, MTJ2)에 공통으로 연결될 수 있다. 즉, 제 1 비트 라인(BL1)과 선택 소자(SE) 사이에 제 1 자기 터널 접합(MTJ1)이 연결될 수 있으며, 제 2 비트 라인(BL2)과 선택 소자(SE) 사이에 제 2 자기 터널 접합(MTJ2)이 연결될 수 있다. 이 때, 제 1 자기 터널 접합(MTJ1)의 자유층(FL)이 제 1 비트 라인(BL1)과 연결될 수 있으며, 제 2 자기 터널 접합(MTJ2)의 고정층(PL)이 제 2 비트 라인(BL2)과 연결될 수 있다. 그리고, 제 1 자기 터널 접합(MTJ1)의 고정층(PL)과 제 2 자기 터널 접합(MTJ2)의 자유층(FL)이 선택 소자(SE)에 연결될 수 있다.
도 9를 참조하면, 단위 메모리 셀(10)에서 제 1 자기 터널 접합(MTJ1)과 제 2 자기 터널 접합(MTJ2)은 동일한 적층 구조를 가질 수 있다. 그리고, 제 1 및 제 2 자기 터널 접합들(MTJ1, MTJ2)은 동일한 레벨에 위치할 수 있다. 예를 들어, 제 1 및 제 2 자기 터널 접합들(MTJ1, MTJ2)은 고정층(PL), 터널 배리어막, 및 자유층(FL)이 차례로 적층된 구조를 가질 수 있다. 그리고, 단위 메모리 셀(10)에서 제 1 비트 라인(BL1)과 제 2 비트 라인(BL2)은 서로 다른 레벨에 위치할 수 있다.
상세하게, 제 1 자기 터널 접합(MTJ1)은 제 1 선택 소자(SE1)와 연결된 도전 패턴(CP) 상에 적층될 수 있다. 그리고, 제 1 자기 터널 접합(MTJ1) 상에 일 방향으로 연장되는 제 1 비트 라인(BL1)이 배치될 수 있으며, 제 1 비트 라인(BL1)은 제 1 자기 터널 접합(MTJ1)의 자유층(FL)과 인접할 수 있다.
제 2 자기 터널 접합(MTJ2)은 일방향으로 연장되는 제 2 비트 라인(BL2) 상에 적층될 수 있으며, 제 2 자기 터널 접합(MTJ2)의 고정층(PL)이 제 2 비트 라인(BL2)과 인접할 수 있다. 일 실시예에서, 제 2 비트 라인(BL2)은 도전 패턴(CP)과 동일한 레벨에 위치할 수 있다. 제 2 자기 터널 접합(MTJ2) 상에 연결 패턴(INC)가 배치될 수 있으며, 연결 패턴(INC)은 콘택 플러그(PLG)를 통해 도전 패턴(CP)과 연결될 수 있다.
도 10을 참조하면, 제 1 자기 터널 접합(MTJ1)과 제 2 자기 터널 접합(MTJ2)은 서로 다른 반대의 적층 구조를 가질 수 있다. 그리고, 단위 메모리 셀(10)에서 제 1 자기 터널 접합(MTJ1)과 제 2 자기 터널 접합(MTJ2)은 서로 다른 레벨에 위치할 수 있다. 예를 들어, 제 1 자기 터널 접합(MTJ1)은 자유층(FL), 터널 배리어막(TBL), 및 고정층(PL)이 차례로 적층된 구조를 가질 수 있으며, 제 2 자기 터널 접합(MTJ2)은 고정층(PL), 터널 배리어막, 및 자유층(FL)이 차례로 적층된 구조를 가질 수 있다. 그리고, 단위 메모리 셀(10)에서 제 1 비트 라인(BL1)과 제 2 비트 라인(BL2)은 서로 동일한 레벨에 위치할 수 있다.
보다 상세하게, 선택 소자(SE)와 연결되는 도전 패턴(CP) 상에 제 1 콘택 플러그(PLG1) 및 제 2 자기 터널 접합(MTJ2)이 배치될 수 있다. 도전 패턴(CP) 상에 일 방향으로 나란히 연장되는 제 1 및 제 2 비트 라인들(BL1, BL2)이 배치될 수 있다.
제 1 콘택 플러그(PLG1)와 제 1 비트 라인(BL1) 사이에 제 1 자기 터널 접합(MTJ1)이 연결될 수 있으며, 제 2 콘택 플러그(PLG2)와 제 2 비트 라인(BL2) 사이에 제 2 자기 터널 접합(MTJ2)이 연결될 수 있다. 여기서, 제 1 자기 터널 접합(MTJ1)의 고정층(PL)이 제 1 비트 라인(BL1) 인접할 수 있으며, 제 2 자기 터널 접합(MTJ2)의 고정층(PL)은 도전 패턴(CP)과 인접할 수 있다.
이하, 도 11 내지 도 13을 참조하여 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법에 대해 상세히 설명한다.
도 11은 본 발명의 실시예들에 따른 반도체 메모리 장치의 구동 전압을 간략히 보여주는 표이다. 도 12 및 도 13은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 쓰기 동작을 설명하기 위한 도면들이다. 도 14는 본 발명의 실시예들에 따른 반도체 메모리 장치의 읽기 동작을 설명하기 위한 도면이다.
실시예들에 따르면, 선택된 메모리 셀에 데이터를 기입하거나 독출할 때, 제 1 메모리 소자와 제 2 메모리 소자는 서로 상보적인 저항 상태를 가질 수 있다. 예를 들어, 제 1 메모리 소자가 고저항 상태를 가질 경우, 제 2 메모리 소자는 저저항 상태를 가질 수 있다.
도 11 및 도 12를 참조하면, 선택된 메모리 셀에 데이터 '1'을 기입하기 위해, 선택된 워드 라인(WL)에 턴-온 전압(VON)이 인가될 수 있으며, 비선택된 워드 라인들에 턴-오프 전압(VOFF)이 인가될 수 있다. 선택된 제 1 및 제 2 비트 라인들(BL1, BL2)에 제 1 비트라인 전압(VBL1)이 인가되고, 선택된 소스 라인(SL)에 제 1 비트라인(VBL1) 전압보다 작은 제 1 소스라인 전압(VS1)이 인가될 수 있다. 그리고, 비선택된 제 1 및 제 2 비트 라인들과 비선택된 소스 라인들에 제 1 소스라인 전압(VS1)이 인가될 수 있다.
이와 같은 전압 조건에서, 제 1 및 제 2 선택 트랜지스터들(SE1, SE2)이 턴온되어 제 1 및 제 2 자기 터널 접합들(MTJ1, MTJ2)이 선택된 소스 라인(SL)과 전기적으로 연결될 수 있다. 그리고, 선택된 제 1 비트 라인(BL1)에서 소스 라인(SL)으로 흐르는 제 1 쓰기 전류(IW1)가 제 1 자기터널접합(MTJ1)에 제공될 수 있으며, 선택된 제 2 비트 라인(BL2)에서 소스 라인(SL)으로 흐르는 제 2 쓰기 전류(IW2)가 제 2 자기터널접합(MTJ2)에 제공될 수 있다. 여기서, 제 1 및 제 2 자기터널접합들(MTJ1, MTJ2)의 관점에서, 제 1 쓰기 전류(IW1)와 제 2 쓰기 전류(IW2)의 흐르는 방향은 서로 반대일 수 있다. 즉, 이 실시예에서, 제 1 및 제 2 비트 라인들(BL1, BL2)에 동일한 전압이 인가될 때, 제 1 자기 터널 접합(MTJ1)과 제 2 자기 터널 접합(MTJ2)에 서로 반대 방향의 쓰기 전류가 공급될 수 있다.
상세하게, 제 1 쓰기 전류(IW1)는 제 1 자기 터널 접합(MTJ1)의 자유층(FL)에서 고정층(PL) 방향으로 제공된다. 이러한 경우, 고정층(PL)과 동일한 스핀 방향을 갖는 전자들이 터널 배리어막을 터널링하여 자유층(FL)에 토크(torque)를 인가할 수 있다. 이에 따라, 제 1 자기 터널 접합(MTJ1)에서, 자유층(FL)의 자화 방향이 고정층(PL)의 자화 방향과 평행하도록 변경(AP → P)될 수 있다. 이와 달리, 제 2 쓰기 전류(IW2)는 제 2 자기 터널 접합(MTJ2)의 고정층(PL)에서 자유층(FL)으로 제공된다. 이러한 경우, 고정층(PL)과 반대의 스핀을 갖는 전자들이 터널 배리어막을 터널링하지 못하고 자유층(FL)으로 반사되어 자유층(FL)에 토크를 인가할 수 있다. 이에 따라, 제 2 자기 터널 접합(MTJ2)에서 자유층(FL)의 자화 방향이 고정층(PL)과 반평행하도록 변경(P→AP)될 수 있다.
이와 같이 선택된 메모리 셀에 데이터 '1'을 기입할 때, 제 1 자기 터널 접합(MTJ1)에서 자유층(FL)과 고정층(PL)의 자화 방향들이 반평행 상태에서 평행 상태로 변경(AP→P)될 수 있으며, 제 2 자기 터널 접합(MTJ2)에서 자유층(FL)과 고정층(PL)의 자화 방향들이 평행 상태에서 반평행 상태로 변경(P→AP)될 수 있다. 즉, 제 1 자기 터널 접합(MTJ1)은 저저항 상태를 가질 수 있으며, 제 2 자기 터널 접합(MTJ2) 고저항 상태를 가질 수 있다.
도 11 및 도 13을 참조하면, 선택된 메모리 셀에 데이터 '0'을 기입할 때, 선택된 워드 라인(WL)에 턴-온 전압(VON)이 인가될 수 있으며, 비선택된 워드 라인들에 턴-오프 전압(VOFF)이 인가될 수 있다. 선택된 제 1 및 제 2 비트 라인들(BL1, BL2)에 제 2 비트라인 전압(VBL2)이 인가되고, 선택된 소스 라인(SL)에 제 2 비트라인(VBL2) 전압보다 큰 제 2 소스라인 전압(VS2)이 인가될 수 있다. 그리고, 비선택된 제 1 및 제 2 비트 라인들과 비선택된 소스 라인들에 제 1 소스라인 전압(VS1)이 인가될 수 있다.
이와 같은 전압 조건에서, 제 1 및 제 2 선택 트랜지스터들(SE1, SE2)이 턴온되어 제 1 및 제 2 자기 터널 접합들(MTJ1, MTJ2)이 선택된 소스 라인(SL)과 전기적으로 연결될 수 있다. 그리고, 제 1 자기 터널 접합(MTJ1)에 소스 라인(SL)에서 제 1 비트 라인(BL1) 방향으로 흐르는 제 2 쓰기 전류(IW2)가 제공될 수 있으며, 제 2 자기 터널 접합(MTJ2)에는 소스 라인(SL)에서 제 2 비트 라인(BL2) 방향으로 흐르는 제 1 쓰기 전류(IW1)가 제공될 수 있다. 이 때, 제 1 및 제 2 자기터널접합들(MTJ1, MTJ2)의 관점에서, 제 1 쓰기 전류(IW1)와 제 2 쓰기 전류(IW2)의 흐르는 방향은 서로 반대일 수 있다.
상세하게, 제 2 쓰기 전류(IW2)는 제 1 자기 터널 접합(MTJ1)의 고정층(PL)에서 자유층(FL) 방향으로 제공된다. 고정층(PL)과 반대의 스핀을 갖는 전자들이 터널 배리어막을 터널링하지 못하고 자유층(FL)으로 반사되어 자유층(FL)에 토크를 인가할 수 있다. 이에 따라, 제 1 자기 터널 접합(MTJ1)에서 자유층(FL)의 자화 방향이 고정층(PL)과 반평행하도록 변경(P→AP)될 수 있다. 이와 달리, 제 1 쓰기 전류(IW1)는 제 2 자기 터널 접합(MTJ2)의 자유층(FL)에서 고정층(PL)으로 제공된다. 이러한 경우, 고정층(PL)과 동일한 스핀 방향을 갖는 전자들이 터널 배리어막(TBL)을 터널링하여 자유층(FL)에 토크를 인가할 수 있다. 이에 따라, 제 2 자기 터널 접합(MTJ2)에서, 자유층(FL)의 자화 방향이 고정층(PL)의 자화 방향과 평행하도록 변경(AP→P)될 수 있다.
이와 같이 선택된 메모리 셀에 데이터 '0'을 기입할 때, 제 1 자기 터널 접합(MTJ1)에서 자유층(FL)과 고정층(PL)의 자화 방향들이 평행 상태에서 반평행 상태로 변경(P→AP)될 수 있으며, 제 2 자기 터널 접합(MTJ2)에서 자유층(FL)과 고정층(PL)의 자화 방향들이 반평행 상태에서 평행 상태로 변경(AP→P)될 수 있다. 즉, 제 1 자기 터널 접합(MTJ1)은 고저항 상태를 가질 수 있으며, 제 2 자기 터널 접합(MTJ2) 저저항 상태를 가질 수 있다.
도 11 및 도 14를 참조하면, 선택된 메모리 셀에서 데이터를 독출하기 위해 선택된 워드 라인(WL)에 턴-온 전압(VON)이 인가될 수 있으며, 비선택된 워드 라인들에 턴-오프 전압(VOFF)이 인가될 수 있다. 선택된 제 1 및 제 2 비트 라인들(BL1, BL2)에 읽기 전압(VREAD)이 인가되고, 선택된 소스 라인(SL)에 제 1 소스라인 전압(VS1)이 인가될 수 있다. 여기서, 읽기 전압(VREAD)은 제 1 비트라인 전압보다 작고, 제 2 비트라인 전압보다 클 수 있다. 또한, 읽기 전압(VREAD)은 제 1 소스라인 전압(VS1)보다 크고, 제 2 소스라인 전압(VS2)보다 작을 수 있다. 나아가, 비선택된 제 1 및 제 2 비트 라인들과 비선택된 소스 라인들에 제 1 소스라인 전압(VS1)이 인가될 수 있다.
이러한 전압 조건에서, 선택된 메모리 셀의 제 1 자기 터널 접합(MTJ1)에 제 1 읽기 전류(IR1)가 제공되며, 제 2 자기 터널 접합(MTJ2)에 제 2 읽기 전류(IR2)가 제공될 수 있다. 여기서, 제 1 및 제 2 읽기 전류들(IR1 , IR2)은 제 1 및 제 2 쓰기 전류들(도 12, 도 13의 IW1, IW2)보다 작을 수 있다. 즉, 제 1 및 제 2 읽기 전류들(IR1 , IR2)은 제 1 및 제 2 자기 터널 접합들(MTJ1, MTJ2)의 자유층들(FL)의 자화 방향을 변경시키지 않으면서 제 1 및 제 2 자기 터널 접합들(MTJ1, MTJ2)에 제공될 수 있다. 이 때, 제 1 읽기 전류(IR1)는 제 1 자기 터널 접합(MTJ1)의 저항값에 따라 달라질 수 있으며, 제 2 읽기 전류(IR2)는 제 2 자기 터널 접합(MTJ2)의 저항값에 따라 달라질 수 있다. 실시예들에서, 제 1 및 제 2 자기 터널 접합들(MTJ1, MTJ2)은 서로 상보적인 저항 상태를 가지므로, 제 1 읽기 전류(IR1)와 제 2 읽기 전류(IR2)의 크기는 서로 다를 수 있다.
센스 앰프는 제 1 읽기 전류(IR1)와 제 2 읽기 전류(IR2)의 차이값을 감지(sensing) 및 증폭하여 선택된 메모리 셀에 저장된 데이터를 독출할 수 있다. 여기서, 제 1 자기 터널 접합(MTJ1)과 제 2 자기 터널 접합(MTJ2)은 서로 상보적인 저항 상태를 가지므로, 선택된 메모리 셀에서 데이터를 독출시 제 1 및 제 2 자기 터널 접합들(MTJ1, MTJ2) 중 하나는 레퍼런스(reference) 저항값으로 이용될 수 있다. 따라서, 센스 앰프는 제 1 읽기 전류(IR1)와 제 2 읽기 전류(IR2)의 차이에 해당하는 센싱 마진(sensing margin)을 가질 수 있다.
도 12, 도 13, 및 도 14에서, 하나의 단위 메모리 셀이 두 개의 선택 트랜지스터들을 포함하는 것으로 예시하였으나, 도 6 내지 도 10에 도시된 바와 같이, 하나의 단위 메모리 셀이 하나의 선택 트랜지스터를 포함하는 경우에도 실질적으로 동일한 동작 방법이 적용될 수 있다.
도 15a는 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 평면도이다. 도 15b는 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 단면도로서, 도 15a의 I-I'선을 따라 자른 단면이다. 도 15c는 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 사시도이다.
도 15a, 도 15b, 및 도 15c를 참조하면, 반도체 기판(100)에 제 1 및 제 2 활성부들(ACT1, ACT2)을 정의하는 소자 분리막(102)이 형성될 수 있다. 반도체 기판(100)은 실리콘 기판, 게르마늄 기판, 및/또는 실리콘-게르마늄 기판 등일 수 있다.
일 실시예에서, 제 1 및 제 2 활성부들(ACT1, ACT2)은 제 1 방향(D1)에 평행한 장축을 갖는 바(bar) 형상을 가질 수 있으며, 제 1 방향(D1)에 수직한 제 2 방향(D2)으로 서로 이격되어 배치될 수 있다. 제 1 및 제 2 활성부들(ACT1, ACT2)은 복수의 행들 및 복수의 열들을 따라 2차원적으로 배열될 수 있다. 제 1 및 제 2 활성부들(ACT1, ACT2)은 제 1 도전형의 불순물이 도핑될 수 있다.
반도체 기판(100) 상에 제 1 및 제 2 활성부들(ACT1, ACT2)을 가로질러 제 2 방향(D2)으로 연장되는 한 쌍의 워드 라인들(WL)이 배치될 수 있다. 각각의 워드 라인들(WL)은 반도체 기판(100) 상에 배치된 게이트 전극(106), 게이트 전극(106)과 제 1 및 제 2 활성부들(ACT1, ACT2) 사이에 개재된 게이트 유전막(104), 및 게이트 전극(106) 상의 게이트 하드 마스크 패턴(108)을 포함한다. 게이트 전극(106)은 도펀트로 도핑된 반도체 물질(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다. 게이트 유전막(104)은 산화물(ex, 실리콘 산화물), 질화물(ex, 실리콘 질화물), 산화질화물(ex, 실리콘 산화질화물), 및/또는 고유전물(ex, 하프늄 산화물, 알루미늄 산화물 등과 같은 절연성 금속 산화물)을 포함할 수 있다. 게이트 하드 마스크 패턴(108)은 산화물(ex, 실리콘 산화물), 질화물(ex, 실리콘 질화물) 및/또는 산화질화물(ex, 실리콘 산화질화물)을 포함할 수 있다.
일 실시예에 따르면, 제 1 불순물 영역(110a)은 한 쌍의 워드 라인들(WL) 사이의 각 제 1 및 제 2 활성부들(ACT1, ACT2) 내에 배치될 수 있으며, 한 쌍의 제 2 불순물 영역들(110b)이 한 쌍의 워드 라인들(WL)을 사이에 두고 각 제 1 및 제 2 활성부들(ACT1, ACT2)의 양 가장자리 영역들 내에 각각 배치될 수 있다. 제 1 및 제 2 불순물 영역들(110a, 110b)은 선택 트랜지스터의 소오스/드레인 전극들에 해당한다. 이에 따라, 제 1 활성부(ACT1)에 형성된 한 쌍의 선택 트랜지스터들이 제 1 불순물 영역(110a)을 공유할 수 있으며, 제 2 활성부(ACT2)에 형성된 한 쌍의 선택 트랜지스터들이 제 1 불순물 영역(110a)을 공유할 수 있다. 제 1 및 제 2 불순물 영역들(110a, 110b)은 제 1 및 제 2 활성부들(ACT1, ACT2)의 제 1 도전형과 다른 제 2 도전형의 도펀트들로 도핑될 수 있다. 제 1 도전형의 도펀트 및 제 2 도전형의 도펀트 중에 하나는 N형 도펀트이고, 다른 하나는 P형 도펀트일 수 있다.
계속해서, 제 1 층간 절연막(110)이 반도체 기판(100)의 전면 상에 배치될 수 있다. 예를 들어, 제 1 층간 절연막(110)은 질화물(ex, 실리콘 질화물) 및/또는 산화질화물(ex, 실리콘 산화질화물)로 형성될 수 있다.
제 1 소오스 플러그(111a)가 제 1 층간 절연막(110)을 관통하여 제 1 활성부(ACT1) 내의 제 1 불순물 영역(110a)과 접속될 수 있으며, 제 2 소오스 플러그(111b)가 제 1 층간 절연막(110)을 관통하여 제 2 활성부(ACT2) 내의 제 1 불순물 영역(110a)과 접속될 수 있다.
제 1 드레인 플러그들(113a)이 제 1 층간 절연막(110)을 관통하여 제 1 활성부(ACT1) 내의 제 2 불순물 영역들(110b)에 각각 접속될 수 있으며, 제 2 드레인 플러그들(113b)이 제 1 층간 절연막(110)을 관통하여 제 2 활성부(ACT2) 내의 제 2 불순물 영역들(110b)에 각각 접속될 수 있다.
일 실시예에서, 제 1 및 제 2 소오스 플러그들(111a, 111b)과 제 1 및 제 2 드레인 플러그들(113a, 113b)은 도펀트로 도핑된 반도체 물질(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다. 다른 실시예에서, 오믹 패턴들(미도시)이 콘택 플러그들과 제 1 및 제 2 불순물 영역들(110a, 110b) 사이에 각각 배치될 수 있다. 오믹 패턴들은 금속-반도체 화합물(ex, 코발트 실리사이드 또는 티타늄 실리사이드와 같은 금속 실리사이드)를 포함할 수 있다.
제 1 층간 절연막(110) 상에 제 1 및 제 2 소오스 플러그들(111a, 111b)과 공통으로 연결되는 소스 라인(115)이 배치될 수 있다. 소스 라인(115)은 워드 라인들(WL)을 가로질러 제 1 방향(D1)으로 연장될 수 있으며, 소스 라인(115)의 일부분이 제 2 방향(D2)으로 돌출되어 제 1 및 제 2 소오스 플러그들(111a, 111b)의 상부면들과 접촉될 수 있다. 또한, 제 1 층간 절연막(110) 상에 제 1 및 제 2 드레인 플러그들(113a, 113b)과 각각 접속되는 제 1 도전 패드들(117a, 117b)이 배치될 수 있다.
제 2 층간 절연막(120)이 소스 라인(115) 및 제 1 도전 패드들(117a, 117b)을 덮도록 제 1 층간 절연막(110) 상에 배치될 수 있다. 제 2 층간 절연막(120)은 산화물(ex, 실리콘 산화물), 질화물(ex, 실리콘 질화물) 및/또는 산화질화물(ex, 실리콘 산화질화물)로 형성될 수 있다.
제 1 콘택 플러그들(121a, 121b)이 제 2 층간 절연막(120)을 관통하여 제 1 도전 패드들(117a, 117b)에 각각 접속될 수 있다. 제 2 층간 절연막(120) 상에 제 2 도전 패드들(123a, 123b)이 배치될 수 있으며, 제 2 도전 패드들은 제 1 콘택 플러그들(121a, 121b)을 통해 제 1 도전 패드들(117a, 117b)과 각각 접속될 수 있다. 즉, 제 2 도전 패드들(123a, 123b)은 제 1 및 제 2 활성부들(ACT1, ACT2)의 제 2 불순물 영역들(110b)에 각각 전기적으로 접속될 수 있다. 또한, 제 2 층간 절연막(120) 상에 제 1 방향(D1)으로 연장되는 하부 비트 라인(125)이 배치될 수 있다. 일 실시예에서, 하부 비트 라인(125)은 제 2 방향(D2)에서 인접하는 제 2 도전 패드들(123a, 123b) 사이에 위치할 수 있으며, 평면적 관점에서, 소스 라인(115) 일부분과 중첩될 수 있다.
제 2 층간 절연막(120) 상에서 제 2 도전 패드들(123a, 123b)과 하부 비트 라인(125) 사이에 매립 절연막(130)이 채워질 수 있다. 일 실시예에서, 매립 절연막(130)은 제 2 도전 패드들(123a, 123b) 및 하부 비트 라인(125)의 상부면을 노출시킬 수 있다.
일 실시예에 따르면, 제 1 데이터 저장 패턴들(M1)이 하부 비트 라인(125) 상에 배치되어 하부 비트 라인(125)과 전기적으로 연결될 수 있다. 그리고, 제 2 데이터 저장 패턴들(M2)이 제 2 활성부(ACT2)의 제 2 불순물 영역들(110b)과 전기적으로 연결되는 제 2 도전 패드(123b) 상에 각각 배치될 수 있다. 일 실시예에서, 제 1 및 제 2 데이터 저장 패턴들(M1, M2)은 수직적 관점에서 실질적으로 동일한 레벨에 위치할 수 있다. 다시 말해, 제 1 및 제 2 데이터 저장 패턴들(M1, M2)은 반도체 기판(100)의 상부면으로부터 동일한 높이에 위치할 수 있다. 그리고, 제 1 데이터 저장 패턴들(M1)은 제 1 방향(D1)으로 서로 이격되어 배치될 수 있다. 그리고, 제 2 데이터 저장 패턴들(M2)은 제 1 방향(D1)으로 서로 이격되어 배치되되, 평면적 관점에서, 제 1 데이터 저장 패턴들(M1)에 대해 제 1 및 제 2 방향들(D1, D2)의 사선 방향에 배치될 수 있다.
제 1 및 제 2 데이터 저장 패턴들(M1, M2)은 전기적 펄스에 의해 두 가지 저항 상태로 스위칭될 수 있는 가변 저항 특성을 가질 수 있다. 일 실시예에 따르면, 제 1 및 제 2 데이터 저장 패턴들(M1, M2)은 자기-저항(magnetoresistance) 특성을 보이도록 구성되는 박막 구조를 가질 수 있으며, 적어도 하나의 강자성 물질들 및/또는 적어도 하나의 반강자성 물질들을 포함할 수 있다.
일 실시예에서, 제 1 및 제 2 데이터 저장 패턴들(M1, M2) 각각은 하부 자성 패턴(LP), 상부 자성 패턴(UP), 및 이들 사이의 터널 배리어 패턴(TBP)을 포함할 수 있다. 그리고, 제 1 및 제 2 데이터 저장 패턴들(M1, M2) 각각은 하부 전극(BE) 및 상부 전극(TE)을 더 포함할 수 있으며, 하부 자성 패턴(LP), 터널 배리어 패턴(TBP), 및 상부 자성 패턴(UP)은 하부 전극(BE)과 상부 전극(TE) 사이에 배치될 수 있다. 일 실시예에서, 제 1 및 제 2 데이터 저장 패턴들(M1, M2)의 적층 구조는 동일할 수 있다. 예를 들어, 제 1 및 제 2 데이터 저장 패턴들(M1, M2)의 하부 자성 패턴들(LP)은 고정된 자화 방향을 갖는 고정층일 수 있으며, 제 1 및 제 2 데이터 저장 패턴들(M1, M2)의 상부 자성 패턴(UP)들은 고정층의 자화 방향에 대해 평행 또는 반평행하도록 변경 가능한 자화 방향을 갖는 자유층일 수 있다. 이와 반대로, 하부 자성 패턴들(LP)이 자유층이고, 상부 자성 패턴(UP)들이 고정층일 수도 있다.
일 실시예에서, 자성 물질들을 포함하는 제 1 및 제 2 데이터 저장 패턴들(M1, M2)은 패터닝 공정에 의해 형성될 수 있다. 이 때, 평면적 관점에서 제 1 및 제 2 데이터 저장 패턴들(M1, M2)은 서로 제 1 및 제 2 방향들(D1, D2)의 사선 방향에 배치되므로, 패터닝 공정시 공정 마진이 보다 향상될 수 있다. 또한, 제 1 및 제 2 데이터 저장 패턴들(M1, M2) 각각은 하부 폭보다 작은 상부 폭을 가질 수 있다. 이 경우, 제 1 및 제 2 데이터 저장 패턴들(M1, M2) 각각은 실질적으로 사다리꼴의 수직 단면을 가질 수 있다. 제 1 및 제 2 데이터 저장 패턴들(M1, M2)에 대한 보다 구체적인 설명은 후술 하기로 한다.
제 3 층간 절연막(140)이 제 2 층간 절연막(120) 상에 배치될 수 있다. 일 실시예에서, 제 3 층간 절연막(140)은 제 1 및 제 2 데이터 저장 패턴들(M1, M2) 사이의 공간을 채울 수 있으며, 제 1 및 제 2 데이터 저장 패턴들(M1, M2)의 상부면들을 덮을 수 있다. 제 3 층간 절연막(140)은 산화물(ex, 실리콘 산화물), 질화물(ex, 실리콘 질화물) 및/또는 산화질화물(ex, 실리콘 산화질화물)로 형성될 수 있다.
제 2 콘택 플러그들(141a, 141b)이 제 3 층간 절연막(140)을 관통하여 제 1 및 제 2 데이터 저장 패턴들(M1, M2) 각각에 접속될 수 있다. 그리고, 연결 플러그(143)가 제 3 층간 절연막(140)을 관통하여 제 1 활성부(ACT1)의 제 2 불순물 영역들(110b)과 전기적으로 연결되는 각 제 2 도전 패드들(123a)에 접속될 수 있다.
제 3 층간 절연막(140) 상에 제 1 방향(D1)으로 연장되는 상부 비트 라인(151)과, 연결 패턴들(153)이 배치될 수 있다. 상부 비트 라인(151)은 제 2 데이터 저장 패턴들(M2)과 접속된 제 2 콘택 플러그들(141b)과 접촉될 수 있다. 즉, 상부 비트 라인(151)은 제 1 방향(D1)을 따라 배열된 제 2 데이터 저장 패턴들(M2)과 전기적으로 연결될 수 있다. 연결 패턴들(153) 각각은 제 1 데이터 저장 패턴(M1)과 접속된 제 2 콘택 플러그(141a)와 연결 플러그(143)를 전기적으로 연결될 수 있다. 일 실시예에서, 각 연결 패턴(153)은 제 1 데이터 저장 패턴(M1)의 상부면에서 이에 인접한 연결 플러그(143)의 상부면으로 연장될 수 있다. 즉, 연결 패턴(153) 및 연결 플러그(143)는 제 1 데이터 저장 패턴(M1)과, 제 1 활성부(ACT1)의 제 2 불순물 영역들(110b)과 전기적으로 연결되는 제 2 도전 패드들(123a)을 전기적으로 연결할 수 있다.
일 실시예에 따르면, 상부 비트 라인(151)은 반도체 기판(100)의 상부면으로부터 제 1 높이에 배치될 수 있으며, 하부 비트 라인(125)은 반도체 기판(100)의 상부면으로부터 제 2 높이에 배치될 수 있다. 여기서, 제 1 높이와 제 2 높이는 서로 다를 수 있다. 그리고, 하부 비트 라인(125)에 연결되는 제 1 데이터 저장 패턴(M1)과 상부 비트 라인(151)에 연결되는 제 2 데이터 저장 패턴(M2)은 동일한 적층 구조를 가질 수 있으며, 반도체 기판(100)의 상부면으로부터 동일한 높이에 배치될 수 있다. 이에 따라, 반도체 메모리 장치의 동작시 제 1 및 제 2 데이터 저장 패턴들(M1, M2)에서 서로 반대 방향의 전류 흐름이 발생할 수 있다. 나아가, 소스 라인(115)은, 수직적 관점에서, 하부 비트 라인(125)보다 아래에 위치할 수 있다.
도 16a는 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 평면도이다. 도 16b는 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 단면도로서, 도 16a의 II-II'선을 따라 자른 단면이다. 도 16c는 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 사시도이다.
도 16a, 도 16b, 및 도 16c를 참조하면, 반도체 기판(100)은 소자 분리막(102)에 의해 정의된 제 1 및 제 2 활성부들(ACT1, ACT2)과, 제 1 및 제 2 활성부들(ACT1, ACT2)을 연결하는 공통 소스부(CSR)를 포함한다.
제 1 및 제 2 활성부들(ACT1, ACT2)은 제 1 방향(D1)에 평행한 장축을 갖는 바(bar) 형상을 가질 수 있으며, 제 1 방향(D1)에 수직한 제 2 방향(D2)으로 서로 이격되어 배치될 수 있다. 공통 소스부(CSR)는 제 1 및 제 2 활성부들(ACT1, ACT2) 사이에 위치할 수 있다. 제 1 및 제 2 활성부들(ACT1, ACT2) 및 공통 소스부(CSR)는 제 1 도전형의 불순물이 도핑될 수 있다.
한 쌍의 워드 라인들(WL)이 반도체 기판(100) 상에서 제 1 및 제 2 활성부들(ACT1, ACT2)을 가로질러 제 2 방향(D2)으로 연장될 수 있으며, 워드 라인들(WL) 사이에 공통 소스부(CSR)가 배치될 수 있다. 각각의 워드 라인들(WL)은 반도체 기판(100) 상에 배치된 게이트 전극(106), 게이트 전극(106)과 제 1 및 제 2 활성부들(ACT1, ACT2) 사이에 개재된 게이트 유전막(104), 및 게이트 전극(106) 상의 게이트 하드 마스크 패턴(108)을 포함한다.
일 실시예에 따르면, 제 1 불순물 영역(110a)이 워드 라인들(WL) 사이의 제 1 및 제 2 활성부들(ACT1, ACT2)과 공통 소스부(CSR) 내에 형성될 수 있다. 한 쌍의 제 2 불순물 영역들(110b)이 한 쌍의 워드 라인들(WL)을 사이에 두고 각 제 1 및 제 2 활성부들(ACT1, ACT2)의 양 가장자리 영역들 내에 각각 배치될 수 있다. 제 1 및 제 2 불순물 영역들(110a, 110b)은 선택 트랜지스터들의 소오스/드레인 전극들에 해당한다. 이에 따라, 제 1 활성부(ACT1)에 형성된 한 쌍의 선택 트랜지스터들과, 제 2 활성부(ACT2)에 형성되는 한쌍의 선택 트랜지스터들이 제 1 불순물 영역(110a)을 공유할 수 있다. 제 1 및 제 2 불순물 영역들(110a, 110b)은 제 1 및 제 2 활성부들(ACT1, ACT2)의 제 1 도전형과 다른 제 2 도전형의 도펀트들로 도핑될 수 있다.
계속해서, 제 1 층간 절연막(110)이 반도체 기판(100)의 전면 상에 배치될 수 있다. 예를 들어, 제 1 층간 절연막(110)은 질화물(ex, 실리콘 질화물) 및/또는 산화질화물(ex, 실리콘 산화질화물)로 형성될 수 있다.
공통 소오스 플러그(111)가 제 1 층간 절연막(110)을 관통하여 공통 소스부(CSR)의 제 1 불순물 영역(110a)과 접속될 수 있다. 제 1 드레인 플러그들(113a)이 제 1 층간 절연막(110)을 관통하여 제 1 활성부(ACT1) 내의 제 2 불순물 영역들(110b)에 각각 접속될 수 있으며, 제 2 드레인 플러그들(113b)이 제 1 층간 절연막(110)을 관통하여 제 2 활성부(ACT2) 내의 제 2 불순물 영역들(110b)에 각각 접속될 수 있다.
제 1 층간 절연막(110) 상에 소스 라인(115) 및 제 1 도전 패드들(117a, 117b)이 배치될 수 있다. 소스 라인(115)은 워드 라인들(WL)을 가로질러 제 1 방향(D1)으로 연장될 수 있으며, 공통 소오스 플러그(111)와 전기적으로 연결될 수 있다. 제 1 도전 패드들(117a, 117b)은 제 1 및 제 2 드레인 플러그들(113a, 113b)과 각각 접속될 수 있다.
제 2 층간 절연막(120)이 소스 라인(115) 및 제 1 도전 패드들(117a, 117b)을 덮도록 제 1 층간 절연막(110) 상에 배치될 수 있다. 제 1 콘택 플러그들(121a, 121b)이 제 2 층간 절연막(120)을 관통하여 제 1 도전 패드들(117a, 117b)에 각각 접속될 수 있다.
제 2 층간 절연막(120) 상에 제 2 도전 패드들(123a, 123b)과 하부 비트 라인(125)이 배치될 수 있다. 제 2 도전 패드들(123a, 123b)은 제 1 콘택 플러그들(121a, 121b)에 각각 접속될 수 있다. 즉, 제 2 도전 패드들(123a, 123b)은 제 1 및 제 2 활성부들(ACT1, ACT2)의 제 2 불순물 영역들(110b)에 각각 전기적으로 연결될 수 있다. 하부 비트 라인(125)은 제 2 층간 절연막(120) 상에서 제 1 방향(D1)으로 연장되며, 제 2 도전 패드들(123a, 123b) 사이에 배치될 수 있다. 그리고, 하부 비트 라인(125)은 평면적 관점에서 소스 라인(115)의 일부분과 중첩될 수 있다. 이 실시예에서, 하부 비트 라인(125)은 제 2 방향(D2)으로 돌출되어 제 1 활성부(ACT1) 상으로 연장된 돌출부들을 가질 수 있다.
제 2 층간 절연막(120) 상에서 제 2 도전 패드들(123a, 123b)과 하부 비트 라인(125) 사이에 매립 절연막(130)이 채워질 수 있다. 일 실시예에서, 매립 절연막(130)은 제 2 도전 패드들(123a, 123b) 및 하부 비트 라인(125)의 상부면을 노출시킬 수 있다.
이 실시예에 따르면, 제 1 데이터 저장 패턴들(M1)이 하부 비트 라인(125)의 돌출부들 상에 각각 배치되어, 하부 비트 라인(125)과 전기적으로 연결될 수 있다. 그리고, 제 1 데이터 저장 패턴들(M1)은 제 1 방향(D1)을 따라 서로 이격되어 배치될 수 있다. 제 2 데이터 저장 패턴들(M2)은 제 2 활성부(ACT2)의 제 2 불순물 영역들(110b)과 전기적으로 연결되는 제 2 도전 패드들(123b) 상에 각각 배치될 수 있다. 그리고, 제 2 데이터 저장 패턴들(M2)은 평면적 관점에서, 제 1 방향(D1)으로 서로 이격되어 배치되되, 제 1 데이터 저장 패턴들(M1)에 대해 제 1 및 제 2 방향들(D1, D2)의 사선 방향에 배치될 수 있다.
이 실시예들에 따르면, 제 1 및 제 2 데이터 저장 패턴들(M1, M2)은 반도체 기판(100)의 상부면으로부터 동일한 높이에 위치할 수 있다. 제 1 및 제 2 데이터 저장 패턴들(M1, M2) 각각은, 앞에서 설명한 바와 같이, 하부 자성 패턴(LP), 상부 자성 패턴(UP), 및 이들 사이의 터널 배리어 패턴(TBP)을 포함할 수 있으며, 동일한 적층 구조를 가질 수 있다.
계속해서, 제 3 층간 절연막(140)이 매립 절연막(130)) 상에 배치될 수 있다. 일 실시예에서, 제 3 층간 절연막(140)은 제 1 및 제 2 데이터 저장 패턴들(M1, M2) 사이의 공간을 채울 수 있으며, 제 1 및 제 2 데이터 저장 패턴들(M1, M2)의 상부면들을 덮을 수 있다.
제 2 콘택 플러그들(141a, 141b)은 제 3 층간 절연막(140)을 관통하여 제 1 및 제 2 데이터 저장 패턴들(M1, M2) 각각에 접속될 수 있다. 그리고, 연결 플러그(143)가 제 3 층간 절연막(140)을 관통하여 제 1 활성부(ACT1)의 제 2 불순물 영역(110b)과 전기적으로 연결되는 각 제 2 도전 패드들(123a)에 접속될 수 있다.
제 3 층간 절연막(140) 상에 제 1 방향(D1)으로 연장되는 상부 비트 라인(151)과, 연결 패턴들(153)이 배치될 수 있다. 상부 비트 라인(151)은 제 2 콘택 플러그들(141a, 141b)을 통해 제 1 방향(D1)을 따라 배열된 제 2 데이터 저장 패턴들(M2)과 전기적으로 연결될 수 있다. 연결 패턴들(153) 각각은 제 1 데이터 저장 패턴(M1)과 접속된 제 2 콘택 플러그(141a)와 연결 플러그(143)를 전기적으로 연결될 수 있다. 이 실시예에서, 연결 패턴들(153)은 제 1 방향(D1)으로 연장되는 바(bar) 형상을 가질 수 있다. 즉, 연결 패턴(153) 및 연결 플러그(143)는 제 1 데이터 저장 패턴(M1)과, 제 1 활성부(ACT1)의 제 2 불순물 영역들(110b)과 전기적으로 연결되는 제 2 도전 패드(123a)을 전기적으로 연결할 수 있다.
도 17a는 본 발명의 제 3 실시예에 따른 반도체 메모리 장치의 평면도이다. 도 17b는 본 발명의 제 3 실시예에 따른 반도체 메모리 장치의 단면도로서, 도 17a의 III-III'선을 따라 자른 단면이다. 도 17c는 본 발명의 제 3 실시예에 따른 반도체 메모리 장치의 사시도이다.
도 17a, 도 17b, 및 도 17c를 참조하면, 반도체 기판(100)은 소자 분리막(102)에 의해 정의된 활성부(ACT)를 포함한다. 활성부(ACT)는 제 1 방향(D1)에 평행한 장축을 갖는 바(bar) 형상을 가질 수 있다. 활성부(ACT)는 제 1 도전형의 불순물이 도핑될 수 있다.
워드 라인(WL)은 반도체 기판(100) 상에서 활성부(ACT)를 가로질러 제 2 방향(D2)으로 연장될 수 있다. 워드 라인(WL)은 반도체 기판(100) 상에 배치된 게이트 전극(106), 게이트 전극(106)과 활성부(ACT) 사이에 개재된 게이트 유전막(104), 및 게이트 전극(106) 상의 게이트 하드 마스크 패턴(108)을 포함한다.
일 실시예에 따르면, 워드 라인(WL) 일측의 활성부(ACT) 내에 제 1 불순물 영역(110a)이 형성될 수 있으며, 워드 라인(WL) 타측의 활성부(ACT) 내에 제 2 불순물 영역(110b)이 배치될 수 있다. 제 1 및 제 2 불순물 영역들(110a, 110b)은 활성부(ACT)의 제 1 도전형과 다른 제 2 도전형의 도펀트들로 도핑될 수 있다.
계속해서, 제 1 층간 절연막(110)이 반도체 기판(100)의 전면 상에 배치될 수 있다. 예를 들어, 제 1 층간 절연막(110)은 질화물(ex, 실리콘 질화물) 및/또는 산화질화물(ex, 실리콘 산화질화물)로 형성될 수 있다.
이 실시예에 따르면, 소오스 플러그(111)가 제 1 층간 절연막(110)을 관통하여 제 1 불순물 영역(110a)과 접속될 수 있으며, 드레인 플러그(113)가 제 1 층간 절연막(110)을 관통하여 제 2 불순물 영역(110b)과 접속될 수 있다. 또한, 제 1 층간 절연막(110) 상에 소오스 플러그(111)와 접속되는 소오스 패드(112) 및 드레인 플러그(113)와 접속되는 드레인 패드(114)가 배치될 수 있다.
제 2 층간 절연막(120)은 소오스 및 드레인 패드들(112, 114)을 덮도록 제 1 층간 절연막(110) 상에 배치될 수 있다. 이 실시예에 따르면, 제 2 층간 절연막(120) 상에 제 1 방향(D1)으로 연장되는 소스 라인(126)이 배치될 수 있으며, 소스 라인(126)은 제 1 콘택 플러그(122)를 통해 소오스 패드(112)와 전기적으로 연결될 수 있다. 그리고, 제 2 층간 절연막(120) 상에서 소스 라인(126)과 이격되어 제 1 도전 패드(128)가 배치될 수 있다. 제 1 도전 패드(128)는 제 2 콘택 플러그(124)를 통해 드레인 패드(114)와 전기적으로 연결될 수 있다.
제 3 층간 절연막(130)이 소스 라인(126) 및 제 1 도전 패드(128)를 덮도록 제 2 층간 절연막(120) 상에 배치될 수 있다. 제 3 층간 절연막(130) 상에 하부 비트 라인(135) 및 제 2 도전 패드(133)가 배치될 수 있다. 하부 비트 라인(135)은 제 1 방향(D1)으로 연장될 수 있으며, 평면적 관점에서 소스 라인(126)의 일부분과 중첩될 수 있다. 제 2 도전 패드(133)는 제 1 방향(D1)으로 연장되는 바(bar) 형상을 가질 수 있으며, 하부 비트 라인(135)과 이격되어 배치될 수 있다. 제 2 도전 패드(133)는 제 2 콘택 플러그(131)를 통해 제 1 도전 패드(128)와 전기적으로 연결될 수 있다.
제 3 층간 절연막(130) 상에서 제 2 도전 패드(133)와 하부 비트 라인(135) 사이에 매립 절연막(140)이 채워질 수 있다. 일 실시예에서, 매립 절연막(140)은 제 2 도전 패드(133) 및 하부 비트 라인(135)의 상부면을 노출시킬 수 있다.
이 실시예에 따르면, 제 1 데이터 저장 패턴(M1)이 하부 비트 라인(135) 상에 배치되어 하부 비트 라인(135)과 전기적으로 연결될 수 있다. 제 2 데이터 저장 패턴(M2)은 제 2 도전 패드(133) 상에 배치되며, 평면적 관점에서, 제 1 데이터 저장 패턴(M1)에 대해 제 1 및 제 2 방향들(D1, D2)의 사선 방향에 배치될 수 있다. 이 실시예들에 따르면, 제 1 및 제 2 데이터 저장 패턴들(M1, M2)은 반도체 기판(100)의 상부면으로부터 동일한 높이에 위치할 수 있다. 제 1 및 제 2 데이터 저장 패턴들(M1, M2) 각각은, 앞에서 설명한 바와 같이, 하부 자성 패턴(LP), 상부 자성 패턴(UP), 및 이들 사이의 터널 배리어 패턴(TBP)을 포함할 수 있으며, 도 15a 내지 도 15c를 참조하여 설명한 바와 같이, 동일한 적층 구조를 가질 수 있다.
제 4 층간 절연막(150)이 매립 절연막(140) 상에 배치될 수 있다. 일 실시예에서, 제 4 층간 절연막(150)은 제 1 및 제 2 데이터 저장 패턴들(M1, M2) 사이의 공간을 채울 수 있으며, 제 1 및 제 2 데이터 저장 패턴들(M1, M2)의 상부면들을 덮을 수 있다.
이 실시예에 따르면, 제 2 불순물 영역(110b)과 전기적으로 연결되는 제 2 도전 패드(133)는 제 1 데이터 저장 패턴(M1) 및 제 2 데이터 저장 패턴(M2)에 공통으로 전기적 연결될 수 있다. 상세하게, 제 2 도전 패드(133)는 제 2 데이터 저장 패턴(M2)의 하부 자성 패턴(LP)과 전기적으로 연결되며, 연결 플러그(154) 및 연결 패턴(158)을 통해 제 1 데이터 저장 패턴(M1)의 상부 자성 패턴(UP)과 전기적으로 연결될 수 있다. 연결 플러그(154)는 제 4 층간 절연막(150)을 관통하여 제 2 도전 패드(133)에 접속될 수 있다. 연결 패턴(158)은 제 4 층간 절연막(150) 상에 배치될 수 있으며, 제 3 콘택 플러그(152b)를 통해 제 1 데이터 저장 패턴(M1)에 접속될 수 있다. 나아가, 제 4 층간 절연막(150) 상에 연결 패턴(158)과 이격되어 제 3 도전 패드(156)가 배치될 수 있다. 제 3 도전 패드(156)는 제 3 콘택 플러그(152a)를 통해 제 2 데이터 저장 패턴(M2)과 접속될 수 있다.
계속해서, 제 4 층간 절연막(150) 상에 연결 패턴(158) 및 제 3 도전 패드(156)를 덮는 제 5 층간 절연막(160)이 배치될 수 있다. 상부 비트 라인(163)이 제 5 층간 절연막(160) 상에서 제 1 방향(D1)으로 연장될 수 있으며, 제 4 콘택 플러그(161)를 통해 제 3 도전 패드(156)와 전기적으로 연결될 수 있다. 즉, 이 실시예에서, 상부 비트 라인(163)은 제 4 콘택 플러그(161) 및 제 3 도전 패드(156)를 통해 제 2 데이터 저장 패턴(M2)과 전기적으로 연결될 수 있다.
이 실시예에 따르면, 동일한 적층 구조를 가지며, 반도체 기판(100)의 상부면으로부터 동일한 높이에 배치되는 제 1 및 제 2 데이터 저장 패턴들(M1, M2)이 제 2 불순물 영역(110b)에 공통으로 전기적 연결될 수 있다. 그리고, 하부 및 상부 비트 라인들(135, 163)이 반도체 기판(100)의 상부면으로부터 서로 다른 높이에 배치될 수 있다. 이에 따라, 반도체 메모리 장치의 동작시 제 1 및 제 2 데이터 저장 패턴들(M1, M2)에서 서로 반대 방향의 전류 흐름이 발생할 수 있다.
도 18a는 본 발명의 제 4 실시예에 따른 반도체 메모리 장치의 평면도이다. 도 18b는 본 발명의 제 4 실시예에 따른 반도체 메모리 장치의 단면도로서, 도 18a의 IV-IV'선을 따라 자른 단면이다. 도 18c는 본 발명의 제 4 실시예에 따른 반도체 메모리 장치의 사시도이다.
도 18a, 도 18b, 및 도 18c를 참조하면, 반도체 기판(100)은 소자 분리막(102)에 의해 정의된 활성부(ACT)를 포함한다. 활성부(ACT)는 제 1 방향(D1)에 평행한 장축을 갖는 바(bar) 형상을 가질 수 있다. 활성부(ACT)는 제 1 도전형의 불순물이 도핑될 수 있다.
워드 라인(WL)은 반도체 기판(100) 상에서 활성부(ACT)를 가로질러 제 2 방향(D2)으로 연장될 수 있다. 워드 라인(WL)은 반도체 기판(100) 상에 배치된 게이트 전극(106), 게이트 전극(106)과 활성부(ACT) 사이에 개재된 게이트 유전막(104), 및 게이트 전극(106) 상의 게이트 하드 마스크 패턴(108)을 포함한다.
일 실시예에 따르면, 워드 라인(WL) 일측의 활성부(ACT) 내에 제 1 불순물 영역(110a)이 형성될 수 있으며, 워드 라인(WL) 타측의 활성부(ACT) 내에 제 2 불순물 영역(110b)이 배치될 수 있다. 제 1 및 제 2 불순물 영역들(110a, 110b)은 활성부(ACT)의 제 1 도전형과 다른 제 2 도전형의 도펀트들로 도핑될 수 있다.
계속해서, 제 1 층간 절연막(110)이 반도체 기판(100)의 전면 상에 배치될 수 있으며, 제 1 층간 절연막(110) 상에 소스 라인(115) 및 드레인 패드(117)가 배치될 수 있다. 소스 라인(115)은 제 1 층간 절연막(110)을 관통하는 소오스 플러그(111)를 통해 제 1 불순물 영역(110a)과 전기적으로 연결될 수 있다. 드레인 패드(117)는 제 1 층간 절연막(110)을 관통하는 드레인 플러그(113)를 통해 제 2 불순물 영역(110b)과 전기적으로 연결될 수 있다.
제 1 층간 절연막(110) 상에 소스 라인(115) 및 드레인 패드(117)를 덮는 제 2 층간 절연막(120)이 배치될 수 있으며, 제 2 층간 절연막(120) 상에 연결 패턴(123)이 배치될 수 있다. 연결 패턴(123)은 제 2 층간 절연막(120)을 관통하는 제 1 콘택 플러그(121)를 통해 드레인 패드(117)와 전기적으로 연결될 수 있다. 이 실시예에 따르면, 연결 패턴(123)은 제 1 방향(D1)으로 연장되는 부분과 제 2 방향(D2)으로 연장되는 부분을 가질 수 있다. 이와 달리, 연결 패턴(123)은 제 2 방향(D2)으로 연장되는 바(bar) 형상을 가질 수도 있다.
이 실시예에 따르면, 제 1 데이터 저장 패턴(M1)과 제 2 데이터 저장 패턴(M2)은 제 2 불순물 영역(110b)에 공통으로 전기적 연결되되, 반도체 기판(100)의 상부면으로부터 서로 다른 높이에 배치될 수 있다. 제 1 데이터 저장 패턴(M1)은 연결 패턴(123)의 상부면과 직접 접촉될 수 있으며, 제 2 데이터 저장 패턴(M2)은 제 2 콘택 플러그(132)를 통해 연결 패턴(123)과 접속될 수 있다.
제 1 데이터 저장 패턴(M1)은 하부 자성 패턴(LP), 상부 자성 패턴(UP), 및 이들 사이의 터널 배리어 패턴(TBP)을 포함할 수 있다. 이에 더하여, 제 1 데이터 저장 패턴(M1)은 하부 전극 및 상부 전극을 더 포함할 수 있으며, 하부 자성 패턴(LP), 상부 자성 패턴(UP) 및 터널 배리어 패턴(TBP)은 하부 전극과 상부 전극 사이에 배치될 수 있다. 여기서, 제 1 데이터 저장 패턴(M1)의 하부 자성 패턴(LP)은 고정된 자화 방향을 갖는 고정층일 수 있으며, 제 1 데이터 저장 패턴(M1)의 상부 자성 패턴(UP)은 고정층의 자화 방향에 대해 평행 또는 반평행하도록 변경 가능한 자화 방향을 갖는 자유층일 수 있다.
제 2 데이터 저장 패턴(M2)은 제 3 층간 절연막(130) 상에서 제 2 콘택 플러그(132)와 접촉될 수 있다. 여기서, 제 2 데이터 저장 패턴(M2)은 하부 자성 패턴(LP), 상부 자성 패턴(UP), 및 이들 사이의 터널 배리어 패턴(TBP)을 포함할 수 있다. 이에 더하여, 제 1 데이터 저장 패턴(M1)은 하부 전극 및 상부 전극을 더 포함할 수 있으며, 하부 자성 패턴(LP), 상부 자성 패턴(UP) 및 터널 배리어막은 하부 전극과 상부 전극 사이에 배치될 수 있다. 여기서, 제 2 데이터 저장 패턴(M2)의 하부 자성 패턴(LP)은 변경 가능한 자화 방향을 갖는 자유층일 수 있으며, 제 2 데이터 저장 패턴(M2)의 상부 자성 패턴(UP)은 고정된 자화 방향을 갖는 고정층일 수 있다.
제 3 층간 절연막(130) 상에 제 4 층간 절연막(140)이 배치될 수 있으며, 제 1 및 제 2 비트 라인들(151a, 151b)이 제 4 층간 절연막(140) 상에서 제 1 방향(D1)으로 나란히 연장될 수 있다. 즉, 이 실시예에서, 제 1 및 제 2 비트 라인들(151a, 151b)은 반도체 기판(100)의 상부면으로부터 실질적으로 동일한 높이에 배치될 수 있다. 제 1 비트 라인(151a)은 제 3 콘택 플러그(142)를 통해 제 1 데이터 저장 패턴(M1)과 접속될 수 있으며, 제 2 비트 라인(151b)은 제 2 데이터 저장 패턴(M2)의 상부면과 접촉될 수 있다.
이 실시예에 따르면, 제 1 데이터 저장 패턴(M1)과 연결되는 제 1 비트 라인(151a)과 제 2 데이터 저장 패턴(M2)과 연결되는 제 2 비트 라인(151b)은 반도체 기판(100)의 상부면으로부터 동일한 높이에 배치될 수 있다. 그리고, 제 1 및 제 2 데이터 저장 패턴들(M1, M2)이 서로 다른 높이에 배치되되, 서로 다른 적층 구조를 가질 수 있다. 이에 따라, 반도체 메모리 장치의 동작시 제 1 및 제 2 데이터 저장 패턴들(M1, M2)에서 서로 반대 방향의 전류 흐름이 발생할 수 있다.
도 19a 내도 도 19f는 본 발명의 실시예들에 따른 반도체 메모리 장치의 데이터 저장 패턴을 나타내는 도면들이다.
도 19a 내지 도 19e를 참조하면, 데이터 저장 패턴(DSP)은 고정층, 자유층, 및 이들 사이의 터널 배리어막을 포함할 수 있다. 그리고, 데이터 저장 패턴(DSP)은 하부 전극(BE) 및 상부 전극(TE)을 더 포함할 수 있으며, 고정층, 터널 배리어막, 및 자유층은 하부 전극(BE)과 상부 전극(TE) 사이에 배치될 수 있다.
도 19a에 도시된 바와 같이, 하부 전극(BE)과 터널 배리어막 사이에 고정층이 배치되고, 상부 전극(TE)과 터널 배리어막 사이에 자유층이 배치될 수 있다. 이와 달리, 도 19b에 도시된 바와 같이, 하부 전극(BE)과 터널 배리어막 사이에 자유층이 배치되고, 상부 전극(TE)과 터널 배리어막 사이에 고정층이 배치될 수도 있다. 도 19a 및 도 19b를 참조하면, 고정층 및 자유층의 자화 방향들은 터널 배리어막의 상부면과 평행할 수 있다.
고정층 및 자유층은 강자성 물질을 포함할 수 있다. 고정층은 고정층 내 강자성 물질의 자화방향을 고정시키는(pinning) 반강자성 물질을 더 포함할 수 있다. 터널 배리어막은 산화마그네슘(magnesium oxide), 산화티타늄(titanium oxide), 산화알루미늄(aluminum oxide), 산화마그네슘아연(magnesium-zinc oxide) 또는 산화마그네슘붕소(magnesium-boron oxide) 등에서 적어도 하나를 포함할 수 있다. 하부 전극(BE) 및 상부 전극(TE)은 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물 등)을 포함할 수 있다.
도 19c에 도시된 실시예에 따르면, 데이터 저장 패턴의 고정층은 차례로 적층된 제 1 고정층(pinned layer; PL1), 교환 결합층(exchange coupling layer; ECL), 제 2 고정층(PL2), 피고정층(pinning layer; PL3)을 포함할 수 있다.
제 1 고정층(PL1)은 터널 배리어막(TBL)과 직접 접촉할 수 있으며, 제 2 고정층 패턴(PL2)은 피고정층(PL3)과 직접 접촉될 수 있다. 제 2 고정층(PL2)의 자화방향은 피고정층(PL3)에 의하여 일 방향으로 고정된 자화방향을 가질 수 있다. 제 1 고정층(PL1)의 자화방향은 교환 결합 패턴에 의하여 제 2 고정층(PL2)의 자화방향과 반평행한 방향으로 고정될 수 있다.
제 1 고정층(PL1)은 강자성 물질(ferromagnetic material)을 포함할 수 있다. 예를 들어, 제 1 고정층(PL1)은 코발트철붕소(CoFeB), 코발트철(CoFe), 니켈철(NiFe), 코발트철백금(CoFePt), 코발트철팔라듐(CoFePd), 코발트철크롬(CoFeCr), 코발트철터븀(CoFeTb), 코발트철가돌리늄(CoFeGd) 또는 코발트철니켈(CoFeNi) 등에서 적어도 하나를 포함할 수 있다. 일 실시예에 따르면, 제 2 고정층(PL2)의 제 1 자성 물질은 철(Fe)을 포함할 수 있다. 예를 들어, 제 2 고정층(PL2)의 제 1 자성 물질은 코발트철붕소(CoFeB), 코발트철(CoFe), 니켈철(NiFe), 코발트철백금(CoFePt), 코발트철팔라듐(CoFePd), 코발트철크롬(CoFeCr), 코발트철터븀(CoFeTb), 코발트철가돌리늄(CoFeGd) 또는 코발트철니켈(CoFeNi) 등에서 적어도 하나를 포함할 수 있다. 코발트철터븀(CoFeTb)는 자유층(FL)의 상부면과 수평한 자화방향을 가지기 위하여 터븀(Tb)의 함량비가 약 10% 보다 작을 수 있다. 이와 유사하게, 코발트철가돌리늄(CoFeGd)도 자유층(FL)의 상부면과 수평한 자화방향을 가지기 위하여 가돌리늄(Gd)의 함량비가 약 10% 보다 작을 수 있다.
교환 결합층(ECL)은 희유 금속(rare metal)을 포함할 수 있다. 예를 들어, 교환 결합층(ECL)은 루테늄(Ru), 이리듐(Ir) 또는 로듐(Rh) 등에서 적어도 하나를 포함할 수 있다.
피고정층(PL3)은 반강자성 물질(anti-ferromagnetic material)을 포함할 수 있다. 예를 들어, 피고정층(PL3)은 백금망간(PtMn), 이리듐망간(IrMn), 산화망간(MnO), 황화망간(MnS), 망간텔레륨(MnTe) 또는 불화망간(MnF) 등에서 적어도 하나를 포함할 수 있다.
도 19d 및 도 19e에 도시된 실시예에 따르면, 데이터 저장 패턴(DSP)은 고정 수직 자성층(PPL), 자유 수직 자성층(FPL), 및 이들 사이의 터널 배리어막을 포함한다. 고정 수직 자성층(PPL)은 일 방향으로 고정된 자화방향을 갖고, 자유 수직 자성층(FPL)은 고정 수직 자성층(PPL)의 자화방향에 평행 또는 반 평행하도록 변경 가능한 자화방향을 갖는다. 고정 수직 자성층(RPL) 및 자유 수직 자성층(FPL)의 자화 방향들은 터널 배리어막의 상부면에 대해 실질적으로 수직할 수 있다. 고정 수직 자성층(PPL), 터널 배리어막, 및 자유 수직 자성층(FPL)이 하부 전극(BE)과 상부 전극(TE) 사이에 차례로 배치될 수 있다. 이와 달리, 고정 수직 자성층(PPL)과 자유 수직 자성층(FPL)의 위치가 반대로 배치될 수도 있다.
도 19d에 도시된 데이터 저장 패턴(DSP)에서 고정 수직 자성층(PPL) 및 자유 수직 자성층(FPL)은 수직 자성 물질(ex, CoFeTb, CoFeGd, CoFeDy), L10 구조를 갖는 수직 자성 물질, 또는 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt를 포함할 수 있다. 여기서, L10 구조를 갖는 수직 자성 물질은 L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, 또는 L10 구조의 CoPt 등에서 적어도 하나를 포함할 수 있다. 여기서, 고정 수직 자성층(PPL)은 자유 수직 자성층(FPL)에 비해 두꺼울 수 있으며, 및/또는 고정 수직 자성층(PPL)의 보자력이 자유 수직 자성층(FPL)의 보자력보다 클 수 있다. 터널 배리어막은 산화마그네슘, 산화티타늄, 산화알루미늄, 산화마그네슘아연 또는 산화마그네슘붕소 등에서 적어도 하나를 포함할 수 있다.
도 19e에 도시된 실시예에 따르면, 데이터 저장 패턴의 고정층은 번갈아 적층된 적어도 하나의 자성층들(ML)과 비자성층들(NML)을 포함할 수 있다.
자성층들(ML)은 강자성 물질로 형성되고, 비자성층들(NML)은 금속 산화물로 형성될 수 있다. 예를 들어, 자성층들(ML)은 코발트철붕소(CoFeB), 코발트철(CoFe), 니켈철(NiFe), 코발트철백금(CoFePt), 코발트철팔라듐(CoFePd), 코발트철크롬(CoFeCr), 코발트철터븀(CoFeTb), 코발트철가돌리늄(CoFeGd) 또는 코발트철니켈(CoFeNi) 중의 적어도 한가지일 수 있다.
비자성층들(NML)은 자성층들(ML)과 직접 접촉하도록 형성되며, 이러한 직접적인 접촉은 자성층들(ML)의 자화 방향을 자성층들(ML)의 두께 방향(즉, 주표면의 법선 방향)에 평행하도록 변화시킬 수 있다. 즉, 비자성층들(NML)은 내재적 수평 자화 특성을 갖는 자성층들(ML)이 수직자화 특성을 갖도록 만드는 외부 요인(external factor)을 제공할 수 있다. 예를 들어, 비자성층들(NML)은 마그네슘 산화물, 탄탈륨 산화물, 티타늄 산화물, 알루미늄 산화물, 마그네슘아연 산화물, 하프늄 산화물 또는 마그네슘붕소 산화물 중의 적어도 하나일 수 있다. 비자성층들(NML)은 자성층들(ML)에 비해 높은 비저항을 가질 수 있다. 비자성층들(NML)은 자성층들(ML)보다 얇을 수 있다.
최상층에 배치된 비자성층들(NML)은 터널 배리어막(TBL)과 직접 접촉될 수 있다. 이와 달리, 최상층에 배치된 비자성층들(NML)과 터널 배리어막(TBL) 사이에 수직 자화 보존 패턴(미도시)이 개재될 수도 있다. 수직자화 보존 패턴(미도시)은 비자성층들(NML)보다 낮은 비저항을 갖는 물질로 형성될 수 있다. 예를 들면, 수직자화 보존 패턴(미도시)은 루테늄, 로듐, 팔라듐, 은, 오스뮴, 이리듐, 백금, 금 등의 귀금속들(noble metal) 또는 구리 중의 적어도 하나로 형성될 수 있다.
도 19f에 도시된 실시예에 따르면, 데이터 저장 패턴(DSP)은 차례로 적층된 제 1 고정층(PL1), 제 1 터널 배리어막(TBL1), 자유층(FL), 제 2 터널 배리어막(TBL2) 및 제 2 고정층(PL2)을 포함한다. 여기서, 제 1 터널 배리어막(TBL1)과 제 2 터널 배리어막(TBL2)의 두께는 서로 다를 수 있다. 이러한 데이터 저장 패턴(DSP)에서, 제 1 고정층(PL1), 제 1 터널 배리어막(TBL1), 및 자유층은 제 1 자기 터널 접합을 구성할 수 있다. 그리고, 자유층, 제 2 터널 배리어막(TBL2) 및 제 2 고정층(PL2)은 제 2 자기 터널 접합을 구성할 수 있다.
제 1 및 제 2 고정층들(PL1, PL2)는 일 방향으로 고정된 자화 방향을 갖되, 제 1 고정층(PL1)의 자화방향은 제 2 고정층(PL2)의 자화 방향과 반대일 수 있다. 자유층(FL)은 제 1 및 제 2 고정층들(PL1, PL2)의 고정된 자화방향에 평행 또는 반-평행하게 변경 가능한 자화 방향을 가질 수 있다. 제 1 및 제 2 고정층들(PL1, PL2)과 자유층(FL)의 자화 방향들은 제 1 및 제 2 터널 배리어막들(TBL1, TBL2)의 상부면들에 실질적으로 평행하거나 수직할 수 있다.
데이터 저장 패턴(DSP)은 하부 전극(BE) 및 상부 전극(TE)을 포함할 수 있으며, 하부 및 상부 전극들(BE, TE)은 도전성 금속 질화물로 형성될 수 있다. 하부 전극(BE)과 상부 전극(TE) 사이에 제 1 고정층(PL1), 제 1 터널 배리어막(TBL1), 자유층(FL), 제 2 터널 배리어막(TBL2), 제 2 고정층(PL2)이 차례로 배치될 수 있다.
상술된 실시예들에서 개시된 반도체 메모리 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 반도체 메모리 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
도 20은 본 발명의 개념에 의한 실시 예들에 따른 반도체 메모리 소자를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 20을 참조하면, 본 발명의 일 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다. 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 및/또는 인터페이스(1140)은 본 발명의 실시예들에 따른 반도체 소자를 포함할 수 있다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예를 들어, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 21은 본 발명의 개념에 의한 실시예들에 따른 반도체 메모리 소자를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 21을 참조하면, 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 기억 장치(1210)는 전술한 실시예들에 개시된원 반도체 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 기억 장치(1210)는 다른 형태의 반도체 메모리 소자(ex, 디램 장치 및/또는 에스램 장치등)를 더 포함할 수 있다. 메모리 카드(1200)는 호스트(Host)와 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다. 기억장치(1210) 및/또는 컨터롤러(1220)는 본 발명의 실시예들에 따른 반도체 소자를 포함할 수 있다.
메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 중앙 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 메모리 컨트롤러(1220)는 중앙 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 메모리 인터페이스(1225)는 메모리 컨트롤러(1220)와 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 에러 정정 블록(1224)은 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스트(SSD, Solid State Disk)로도 구현될 수 있다.
도 22는 본 발명의 개념에 의한 실시예들에 따른 반도체 메모리 소자를 장착한 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 22를 참조하면, 본 발명의 실시예들에 따른 반도체 메모리 소자들 중 적어도 하나는 메모리 시스템(1310) 내에 장착될 수 있고, 메모리 시스템(1310)은 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템(1300)에 장착된다. 본 발명의 개념에 의한 실시 예들에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 도 48의 메모리 카드(1200)와 실질적으로 동일하게 구성될 것이다. 즉, 메모리 시스템(1310)은 플래시 메모리 소자(1311) 및 플래시 메모리 소자(1311)의 전반적인 동작을 제어하는 메모리 컨트롤러(1312)를 포함할 수 있다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명의 개념에 의한 실시 예들에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 반도체 기판 상에서 제 1 높이에 배치된 제 1 비트 라인;
    상기 반도체 기판 상에서 상기 제 1 높이와 다른 제 2 높이에 배치되는 제 2 비트 라인;
    상기 제 1 비트 라인과 연결되는 제 1 가변 저항 메모리 소자; 및
    상기 제 2 비트 라인과 연결되는 제 2 가변 저항 메모리 소자를 포함하되,
    상기 제 1 및 제 2 가변 저항 메모리 소자들은 상기 반도체 기판으로부터 동일한 높이에 배치되되,
    상기 제 1 및 제 2 가변 저항 메모리 소자들 각각은 고정 자성층, 자유 자성층, 및 이들 사이의 터널 배리어층을 포함하되,
    상기 제 1 가변 저항 메모리 소자의 상기 고정 자성층과 제 2 가변 저항 메모리 소자의 상기 고정 자성층은 동일한 높이에 위치하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 가변 저항 메모리 소자는, 수직적 관점에서, 상기 제 1 비트 라인과 상기 제 2 비트 라인 사이에 배치되는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제 1 및 제 2 비트 라인들은, 평면적 관점에서, 나란히 제 1 방향으로 연장되는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제 1 가변 저항 메모리 소자는 평면적 관점에서, 상기 제 2 가변 저항 메모리 소자에 대해 상기 제 1 방향의 사선 방향에 배치되는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 제 1 가변 저항 메모리 소자의 상기 자유 자성층은 상기 제 1 비트 라인과 인접하고, 상기 제 2 가변 저항 메모리 소자의 상기 고정 자성층은 상기 제 2 비트 라인과 인접한 반도체 메모리 장치.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 서로 나란히 연장되는 제 1 및 제 2 비트 라인들로서, 상기 제 1 및 제 2 비트 라인들은 반도체 기판의 상부면으로부터 실질적으로 동일한 높이에 배치되는 것;
    상기 제 1 비트 라인과 제 1 도전 패턴 사이에 연결되는 제 1 가변 저항 메모리 소자; 및
    상기 제 2 비트 라인과 제 2 도전 패턴 사이에 연결되는 제 2 가변 저항 메모리 소자를 포함하되,
    상기 제 1 가변 저항 메모리 소자 및 상기 제 2 가변 저항 메모리 소자는 상기 반도체 기판의 상부면으로부터 서로 다른 높이에 배치되고, 상기 제 1 및 제 2 도전 패턴들은 상기 반도체 기판의 상부면으로부터 동일한 높이에 배치되는 반도체 메모리 장치.
  16. 제 15 항에 있어서,
    상기 제 1 가변 저항 메모리 소자는 제 1 고정 자성층, 제 1 터널 배리어층, 및 제 1 자유 자성층이 차례로 적층된 구조를 가지며,
    상기 제 2 가변 저항 메모리 소자는 제 2 자유 자성층, 제 2 터널 배리어층, 및 제 2 고정 자성층이 차례로 적층된 구조를 갖는 반도체 메모리 장치.
  17. 삭제
  18. 소스 라인;
    일 방향으로 나란히 연장되는 제 1 비트 라인 및 제 2 비트 라인;
    상기 소스 라인과 상기 제 1 비트 라인 사이에 연결되는 제 1 가변 저항 메모리 소자;
    상기 소스 라인과 상기 제 2 비트 라인 사이에 연결되는 제 2 가변 저항 메모리 소자; 및
    상기 제 1 및 제 2 가변 저항 메모리 소자들 각각은 고정 자성층, 자유 자성층, 및 이들 사이의 터널 배리어층을 포함하되,
    상기 제 1 가변 저항 메모리 소자의 상기 자유 자성층은 상기 제 1 비트 라인과 인접하고, 상기 제 2 가변 저항 메모리 소자의 상기 고정 자성층은 상기 제 2 비트 라인과 인접하되,
    상기 제 1 가변 저항 메모리 소자의 상기 고정 자성층과 상기 제 2 가변 저항 메모리 소자의 상기 자유 자성층을 연결하는 도전 패턴 및 콘택 플러그를 더 포함하는 반도체 메모리 장치.
  19. 제 18 항에 있어서,
    상기 제 1 비트 라인 및 상기 제 2 비트 라인은 반도체 기판의 상부면으로부터 서로 다른 높이에 배치되고,
    상기 제 1 및 제 2 가변 저항 메모리 소자들은 상기 반도체 기판의 상부면으로부터 실질적으로 동일한 높이에 배치되는 반도체 메모리 장치.
  20. 제 18 항에 있어서,
    상기 제 1 비트 라인 및 상기 제 2 비트 라인은 반도체 기판의 상부면으로부터 실질적으로 동일한 높이에 배치되고,
    상기 제 1 가변 저항 메모리 소자 및 상기 제 2 가변 저항 메모리 소자는 상기 반도체 기판의 상부면으로부터 서로 다른 높이에 배치되는 반도체 메모리 장치.
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