CN102629659B - 半导体器件 - Google Patents

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Abstract

一种半导体器件，包括：自旋矩写入的平面内磁化磁阻元件，置于半导体衬底的主表面之上，其磁化状态能够根据电流流动方向变化；以及第一布线，与磁阻元件电耦接并且朝向沿主表面的方向延伸。如平面中所见的磁阻元件的宽长比是不同于1的值。在布置有其中磁阻元件和开关元件彼此电耦接的多个存储器单元的存储器单元区域中，采取如下措施：在如平面中所见的每个磁阻元件的长度方向上彼此邻接的多个磁阻元件被布置为使得它们未被置于沿长度方向延伸的相同直线上。

Description

半导体器件
相关申请的交叉引用
于2011年2月4日提交的日本专利申请No.2011-22918的整体公开内容，包括说明书、附图和摘要，通过引用合并于此。
技术领域
本发明涉及半导体器件，并且更具体地，涉及一种具有磁阻元件的半导体器件。
背景技术
作为用于存储的半导体器件，诸如半导体集成电路，DRAM(动态随机存取存储器)和SRAM(静态随机存取存储器)传统上已被广泛使用。同时，MRAM(磁随机存取存储器)是通过磁性存储信息并且较之其他存储器技术在高速操作、耐重写性、非易失性等方面具有出色的特征的器件(磁阻元件)。
结合近期的半导体集成电路的微型化，可以针对如平面中所见的MRAM等中的存储器元件的版图进行发明。具体地，采取例如日本未审专利公布No.2010-219098(以下称为“专利文献1”)和日本未审专利公布No.2008-130995(以下称为“专利文献2”)中公开的手段。就是说，在其中布线延伸的方向上彼此邻接的存储器元件被布置为使得它们未置于相同的布线上。具体地，耦接彼此邻接的各个存储器元件(磁阻元件)的直线在与布线延伸的方向相倾斜的方向上延伸。通过采用该配置，促进了磁阻元件的进一步的集成并且减少了记录元件之间的操作特性变化。
还存在如下类型的MRAM：STT(自旋转移矩)-MRAM和畴壁运动MRAM。在STT-MRAM中，使用自旋矩通过自旋注入写入所记录的信息。在畴壁运动MRAM中，通过使用自旋矩移动畴壁来写入所记录的信息。STT-MRAM和畴壁运动MRAM是具有如下存储器元件的自旋矩写入MRAM，在这些存储器元件中通过穿过磁阻元件自身的电流来读取或写入所记录的信息。在自旋矩写入MRAM中，需要进一步减小用于读取/写入信息的电流。这是因为，如果该电流增加，则需要增加构成存储器单元的每个开关元件(晶体管)的尺寸，并且这可能招致存储器单元的平面面积的增加。
然而，如果减小信息重写电流，则存在如下可能性：例如，当读取记录在另一存储器单元中的信息时，与该另一存储器单元邻接的(非预期的)存储器单元中的记录信息被此时通过的电流错误地重写。或者，在使整体集成电路停止并且未进行活跃的操作时，相似地也存在如下可能性：存储器单元中的记录信息被微小的电流非预期地重写。在MRAM中，如上文所述，用于从磁阻元件读取信息/向磁阻元件写入信息的电流的减小与用于抑制磁阻元件中的读取/写入错误的特性具有权衡关系。
为了改进该权衡关系，期望采取例如在日本未审专利公布No.2004-296869(以下称为“专利文献3”)和日本未审专利公布No.2009-194210(以下称为“专利文献4”)中描述的手段。就是说，为了改进上述权衡关系，期望将如平面中所见的每个磁阻元件的宽长比设定为不为1且极度偏离1的值。就是说，每个磁阻元件被形成为例如长方形或椭圆形的形状，使得其在一个方向上比在与该一个方向正交的另一方向上长。美国公开的申请No.2006/0120147A1(以下称为“专利文献5”)公开了如下技术：在具有通过字线的电流感生磁场写入信息的这种类型的MRAM中，通过使字线蜿蜒以增加它们之间的距离并且邻接磁阻元件，来减少串扰。
[专利文献1]
日本未审专利公布No.2010-219098
[专利文献2]
日本未审专利公布No.2008-130995
[专利文献3]
日本未审专利公布No.2004-296869
[专利文献4]
日本未审专利公布No.2009-194210
[专利文献5]
美国公开的申请No.2006/0120147A1
发明内容
然而，当如专利文献3和专利文献4中公开的，每个磁阻元件被成形为使得其宽长比是大于1的值时，出现了问题。特别地，当如专利文献1和专利文献2中描述的，磁阻元件较密集地布置时，存在邻接的磁阻元件彼此短路的可能性。其原因如下文所述。例如，当邻接的磁阻元件如平面中所见在长度方向上布置成直线时，出现如下情况：在长度方向上彼此邻接的磁阻元件的末端部分之间的距离极短，并且存在成对的末端部分彼此接触的可能性。为了充分确保这一距离，所期望的是，例如增加如平面中所见的每个存储器单元的面积而不改变每个磁阻元件的尺寸或平面形状。这使得难于实现上述权衡关系的改进以及集成度的增强两者。专利文献1或专利文献2并未描述如平面中所见的每个存储器单元的面积的增加或减少。尽管公开了通过较密集地布置磁阻元件来增强集成度的半导体器件的版图，但是存在由于上述原因而不会带来每个元件的微型化的可能性。
在专利文献5中描述的使用电流感生磁场的MRAM中，写入字线是必不可缺的。不同于自旋矩写入MRAM，有必要增加每个磁阻元件的尺寸以减小使用电流感生磁场的MRAM中的重写电流。因此，为了改进使用电流感生磁场的MRAM中的上述权衡关系，有必要增加每个磁阻元件的面积和体积。此外，当专利文献5中描述的蜿蜒的字线被应用于使用电流感生磁场的MRAM时，如平面中所见的每个存储器单元的尺寸较之其中字线直线延伸的普通MRAM进一步增加。出于该原因，在使用电流感生磁场的MRAM中，难于实现上述权衡的改进和集成度的增加两者。
考虑到以上问题实施了本发明。本发明的目的在于提供一种半导体器件，其具有集成电路，其中可以减少用于从每个磁阻元件读取信息和向每个磁阻元件写入信息的电流值，而不增加如平面中所见的每个存储器单元的面积，并且减少读取/写入错误，以及抑制磁阻元件之间的短路。
本发明的工作示例中的半导体器件具有下述配置。该半导体器件包括：半导体衬底，具有主表面；开关元件，具有源极区和漏极区，置于半导体衬底的主表面之上；平板状引出布线，置于开关元件上方；自旋矩写入的、平面内磁化磁阻元件，设置在引出布线上方，并且其磁化状态能够根据电流流动方向而变化；以及第一布线，与磁阻元件电耦接并且在沿主表面的方向上延伸。如平面中所见的上述磁阻元件的宽长比是不同于1的值。在布置有其中磁阻元件和开关元件彼此电耦接的多个存储器单元的存储器单元区域中，采取如下措施：在第一方向上或者如平面中所见的在磁阻元件的长度方向上，多个邻接的磁阻元件被布置为使得它们未被置于沿第一方向延伸的相同直线上。
本发明的另一工作示例中的半导体器件具有下述配置。该半导体器件包括：半导体衬底，具有主表面；开关元件，置于半导体衬底的主表面之上；自旋矩写入的、畴壁运动磁阻元件，设置在开关元件上方并且具有畴壁运动层和磁化钉扎层，其中畴壁运动层在沿主表面的方向上延伸并且其磁化状态能够根据电流流动方向而变化，而磁化钉扎层置于畴壁运动层之上，在它们之间存在隧道绝缘层；以及第一布线，与畴壁运动层电耦接，并且在沿主表面的方向上延伸。如平面中所见的上述磁阻元件的宽长比是不同于1的值。在布置有其中磁阻元件和开关元件彼此电耦接的多个存储器单元的存储器单元区域中，采取如下措施：在第一方向上或者如平面中所见的在磁阻元件的长度方向上，多个邻接的磁阻元件被布置为使得它们未被置于沿第一方向延伸的相同直线上。
在本发明的上述工作示例和其他工作示例中的半导体器件中，可以减小下述距离之间的差异：如平面中所见的宽长比不是1的长磁阻元件之间在长度方向上的距离以及它们在与该长度方向正交的方向上的距离。这便利了如平面中所见的长度方向上的磁阻元件的末端部分的处理，并且可以抑制长度方向上的成对邻接的磁阻元件的末端部分之间的短路。此外，可以提供一种半导体器件，其具有集成电路，其中可以减小用于从磁阻元件读取信息和向磁阻元件写入信息的电流值，并且可以抑制读取/写入错误而不会增加如平面中所见的每个存储器单元的面积。
附图说明
图1是本发明的第一实施例中的完整的半导体器件的平面视图；
图2是详细图示了图1中的特别是其中形成MRAM的区域中的存储器单元区域的配置的平面视图；
图3是沿图2的线III-III截取的图2中的存储器单元区域的示意性横截面视图；
图4是沿图2的线IV-IV截取的图2中的存储器单元区域的示意性横截面视图；
图5是沿图2的线V-V截取的图2中的存储器单元区域的示意性横截面视图；
图6是沿图2的线VI-VI截取的图2中的存储器单元区域的示意性横截面视图；
图7是沿图2的线VII-VII截取的图2中的存储器单元区域的示意性横截面视图；
图8是图示了其中形成图2至图7中图示的磁阻元件的存储器单元的配置的示意性透视图；
图9是图示了第一实施例中的磁阻元件的配置的第一示例的示意性横截面视图；
图10是图示了第一实施例中的磁阻元件的配置的第二示例的示意性横截面视图；
图11是图示了第一实施例中的磁阻元件的配置的第三示例的示意性横截面视图；
图12是图示了第一实施例中的磁阻元件的配置的第四示例的示意性横截面视图；
图13是图示了其中平面内磁化磁阻元件的自由层和磁化钉扎层在磁化方向上彼此不同的STT-MRAM的初始状态的示意性横截面视图；
图14是图示了其中图13中的平面内磁化磁阻元件的磁化方向反转的操作的示意性横截面视图；
图15是图示了其中作为图14中的操作的结果，平面内磁化磁阻元件的自由层和磁化钉扎层在磁化方向上变得相同的状态的示意性横截面视图；
图16是图示了其中平面内磁化磁阻元件的自由层和磁化钉扎层在磁化方向上彼此相同的初始状态的示意性横截面视图；
图17是图示了其中图16中的磁阻元件的磁化方向反转的操作的示意性横截面视图；
图18是图示了其中作为图17中的操作的结果，平面内磁化磁阻元件的自由层和磁化钉扎层在磁化方向上变得彼此相反的状态的示意性横截面视图；
图19是指示穿过磁阻元件的电流和反转概率之间的关系的曲线图；
图20是指示磁阻元件的宽长比与热稳定性参数和重写电流值之间的关系的曲线图；
图21是详细图示了第一实施例的比较示例中的半导体器件中的存储器单元区域的配置的平面视图；
图22是沿图21的线XXII-XXII截取的图21中的存储器单元区域的示意性横截面视图；
图23是沿图21的线XXIII-XXIII截取的图21中的存储器单元区域的示意性横截面视图；
图24是沿图21的线XXIV-XXIV截取的图21中的存储器单元区域的示意性横截面视图；
图25是图示了其中图21中的磁阻元件的宽长比变得远大于1的状态的平面视图；
图26是沿图25的线XXVI-XXVI截取的图25中的存储器单元区域的示意性横截面视图；
图27是详细图示了本发明的第二实施例的第一示例中的半导体器件中的存储器单元区域的配置的平面视图；
图28是仅详细示出了本发明的第二实施例的第二示例中的半导体器件中的存储器单元区域的配置中的源极线上方的层的平面视图；
图29是仅详细示出了本发明的第二实施例的第三示例中的半导体器件中的存储器单元区域的配置中的源极线上方的层的平面视图；
图30是详细图示了本发明的第二实施例的第四示例中的半导体器件中的存储器单元区域的配置的平面视图；
图31是详细图示了本发明的第二实施例的第五示例中的半导体器件中的存储器单元区域的配置的平面视图；
图32是沿图30的线XXXII-XXXII截取的磁阻元件的示意性横截面视图；
图33是沿图31的线XXXIII-XXXIII截取的磁阻元件的示意性横截面视图；
图34是与图32相同的、图示了其中使图32中的磁阻元件的上表面变平的模式的示意性横截面视图；
图35是与图33相同的、图示了其中使图33中的磁阻元件的上表面变平的模式的示意性横截面视图；
图36是沿图31的线XXXVI-XXXVI截取的图31中的存储器单元区域的示意性横截面视图；
图37是沿图31的线XXXVII-XXXVII截取的图31中的存储器单元区域的示意性横截面视图；
图38是沿图31的线XXXVIII-XXXVIII截取的图31中的存储器单元区域的示意性横截面视图；
图39是沿图31的线XXXIX-XXXIX截取的图31中的存储器单元区域的示意性横截面视图；
图40是图示了针对图36中图示的区域的第一修改的示意性横截面视图；
图41是图示了针对图38中图示的区域的第一修改的示意性横截面视图；
图42是图示了针对图36中图示的区域的第二修改的示意性横截面视图；
图43是图示了针对图38中图示的区域的第二修改的示意性横截面视图；
图44是详细图示了本发明的第二实施例的第六示例中的半导体器件中的存储器单元区域的配置的平面视图；
图45是详细图示了本发明的第二实施例的第七示例中的半导体器件中的存储器单元区域的配置的平面视图；
图46是详细图示了本发明的第二实施例的第八示例中的半导体器件中的存储器单元区域的配置的平面视图；
图47是详细图示了在本发明的第二实施例的第八示例中的半导体器件中，其中宽长比较之图46中的磁阻元件远高于1的磁阻元件的区域的配置的平面视图；
图48是详细图示了本发明的第三实施例的第一示例中的半导体器件中的存储器单元区域的配置的平面视图；
图49是针对如平面中所见的图48中的源极线的形状的第一修改的示意性平面视图，仅图示了源极线和位于其下方的层；
图50是针对如平面中所见的图48中的源极线的形状的第二修改的示意性平面视图，仅图示了源极线和位于其下方的层；
图51是针对如平面中所见的图48中的源极线的形状的第三修改的示意性平面视图，仅图示了源极线和位于其下方的层；
图52是针对如平面中所见的图48中的源极线的形状的第四修改的示意性平面视图，仅图示了源极线和位于其下方的层；
图53是详细图示了本发明的第三实施例的第二示例中的半导体器件中的存储器单元区域的配置的平面视图；
图54是针对如平面中所见的图53中的源极线的形状的第一修改的示意性平面视图，仅图示了源极线和位于其下方的层；
图55是针对如平面中所见的图53中的源极线的形状的第二修改的示意性平面视图，仅图示了源极线和位于其下方的层；
图56是针对如平面中所见的图53中的源极线的形状的第三修改的示意性平面视图，仅图示了源极线和位于其下方的层；
图57是详细图示了本发明的第三实施例的第三示例中的半导体器件中的存储器单元区域的配置的平面视图；
图58是针对如平面中所见的图57中的磁阻元件的布置的修改的示意性平面视图，仅图示了位于源极线上方的层；
图59是针对如平面中所见的图57中的源极线的形状的第一修改的示意性平面视图，仅图示了源极线和位于其下方的层；
图60是针对如平面中所见的图57中的源极线的形状的第二修改的示意性平面视图，仅图示了源极线和位于其下方的层；
图61是针对如平面中所见的图57中的源极线的形状的第三修改的示意性平面视图，仅图示了源极线和位于其下方的层；
图62是详细图示了本发明的第三实施例的第四示例中的半导体器件中的存储器单元区域的配置的平面视图；
图63是针对如平面中所见的图62中的源极线的形状的第一修改的示意性平面视图，仅图示了源极线和位于其下方的层；
图64是针对如平面中所见的图62中的源极线的形状的第二修改的示意性平面视图，仅图示了源极线和位于其下方的层；
图65是针对如平面中所见的图62中的源极线的形状的第三修改的示意性平面视图，仅图示了源极线和位于其下方的层；
图66是详细图示了本发明的第三实施例的第五示例中的半导体器件中的存储器单元区域的配置的平面视图；
图67是针对如平面中所见的图66中的位线的形状的第一修改的示意性平面视图，仅图示了位于源极线上方的层；
图68是针对如平面中所见的图66中的位线的形状的第二修改的示意性平面视图，仅图示了位于源极线上方的层；
图69是沿图68的线LXIX-LXIX截取的其中形成图68中的磁阻元件的区域的示意性横截面视图；
图70是针对如平面中所见的图66中的位线的形状的第三修改的示意性平面视图，仅图示了位于源极线上方的层；
图71是沿图70的线LXXI-LXXI截取的其中形成图70中的磁阻元件的区域的示意性横截面视图；
图72是详细图示了本发明的第三实施例的第六示例中的半导体器件中的存储器单元区域的配置的平面视图；
图73是针对如平面中所见的图72中的位线的形状的第一修改的示意性平面视图，仅图示了位于源极线上方的层；
图74是沿图73的线LXXIV-LXXIV截取的其中形成图73中的磁阻元件的区域的示意性横截面视图；
图75是针对如平面中所见的图72中的位线的形状的第二修改的示意性平面视图，仅图示了位于源极线上方的层；
图76是沿图75的线LXXVI-LXXVI截取的其中形成图75中的磁阻元件的区域的示意性横截面视图；
图77是详细图示了本发明的第三实施例的第七示例中的半导体器件中的存储器单元区域的配置的平面视图；
图78是本发明的第四实施例的第一示例中的半导体器件中的存储器单元区域的配置的平面视图，仅详细图示了位于源极线上方的层；
图79是沿图78的线LXXIX-LXXIX截取的其中形成图78中的磁阻元件的区域的示意性横截面视图；
图80是本发明的第四实施例的第二示例中的半导体器件中的存储器单元区域的配置的平面视图，仅详细图示了位于源极线上方的层；
图81是沿图80的线LXXXI-LXXXI截取的其中形成图80中的磁阻元件的区域的示意性横截面视图；
图82是本发明的第四实施例的第三示例中的半导体器件中的存储器单元区域的配置的平面视图，仅详细图示了位于源极线上方的层；
图83是沿图82的线LXXXIII-LXXXIII截取的其中形成图82中的磁阻元件的区域的示意性横截面视图；
图84是详细图示了本发明的第五实施例的第一示例中的半导体器件中的存储器单元区域的配置的平面视图；
图85是沿图84的线LXXXV-LXXXV截取的图84中的存储器单元区域的示意性横截面视图；
图86是沿图84的线LXXXVI-LXXXVI截取的图84中的存储器单元区域的示意性横截面视图；
图87是沿图84的线LXXXVII-LXXXVII截取的图84中的存储器单元区域的示意性横截面视图；
图88是沿图84的线LXXXVIII-LXXXVIII截取的图84中的存储器单元区域的示意性横截面视图；
图89是图84中的存储器单元区域的等效电路图；
图90是本发明的第五实施例的第二示例中的半导体器件中的存储器单元区域的配置的平面视图，仅详细图示了位于源极线下方的层；
图91是图90中的存储器单元区域的等效电路图；
图92是详细图示了本发明的第五实施例的第三示例中的半导体器件中的存储器单元区域的配置的平面视图；
图93是沿图92的线XCIII-XCIII截取的图92中的存储器单元区域的示意性横截面视图；
图94是沿图92的线XCIV-XCIV截取的图92中的存储器单元区域的示意性横截面视图；
图95是图示了针对图93中图示的区域的第一修改的示意性横截面视图；
图96是图示了针对图94中图示的区域的第一修改的示意性横截面视图；
图97是图示了针对图93中图示的区域的第二修改的示意性横截面视图；
图98是图示了针对图94中图示的区域的第二修改的示意性横截面视图；
图99是本发明的参考示例中的半导体器件中的存储器单元区域的配置的平面视图，仅详细图示了位于源极线上方的层；
图100是沿图99的线C-C截取的图99中的存储器单元区域的示意性横截面视图；
图101是沿图99的线CI-CI截取的图99中的存储器单元区域的示意性横截面视图；
图102是详细图示了本发明的第六实施例的第一示例中的半导体器件中的存储器单元区域的配置的平面视图；
图103是沿图102的线CIII-CIII截取的图102中的存储器单元区域的示意性横截面视图；
图104是沿图102的线CIV-CIV截取的图102中的存储器单元区域的示意性横截面视图；
图105是沿图102的线CV-CV截取的图102中的存储器单元区域的示意性横截面视图；
图106是沿图102的线CVI-CVI截取的图102中的存储器单元区域的示意性横截面视图；
图107是示出了其中形成图102至图106中图示的磁阻元件的存储器单元的配置的示意性透视图；
图108是详细图示了本发明的第六实施例的第一示例的比较示例中的半导体器件中的存储器单元区域的配置的平面视图；
图109是沿图108的线CIX-CIX截取的图108中的存储器单元区域的示意性横截面视图；
图110是沿图108的线CX-CX截取的图108中的存储器单元区域的示意性横截面视图；
图111是沿图108的线CXI-CXI截取的图108中的存储器单元区域的示意性横截面视图；
图112是沿图108的线CXII-CXII截取的图108中的存储器单元区域的示意性横截面视图；
图113是针对如平面中所见的图102中的接地布线的形状的第一修改的示意性平面视图，主要图示了畴壁运动层和位于其上方的层；
图114是针对如平面中所见的图102中的接地布线的形状的第二修改的示意性平面视图，主要图示了畴壁运动层和位于其上方的层；
图115是针对如平面中所见的图102中的接地布线的形状的第三修改的示意性平面视图，主要图示了畴壁运动层和位于其上方的层；
图116是针对如平面中所见的图102中的接地布线的形状的第四修改的示意性平面视图，主要图示了畴壁运动层和位于其上方的层；
图117是针对如平面中所见的图102中的接地布线的形状的第五修改的示意性平面视图，主要图示了畴壁运动层和位于其上方的层；以及
图118是针对如平面中所见的图102中的接地布线的形状的第六修改的示意性平面视图，主要图示了畴壁运动层和位于其上方的层。
具体实施方式
下面将参照附图给出对本发明的实施例的描述。
第一实施例
首先，将参照图1给出对该实施例中的具有芯片形式的半导体器件的描述。
如图1所示，该实施例中的半导体芯片CHP包括CPU(中央处理单元)、MRAM、外围电路和电源线PL。焊盘PD被置于半导体芯片CHP的外围区域中。
CPU是还被称为中央处理单元的电路，并且其从存储装置读取指令、解释指令、并且基于指令执行各种计算和控制。出于该原因，需要CPU的高速处理。
MRAM是能够利用磁性以随机形式从其读取存储器信息和向其写入存储器信息的元件。MRAM不仅具有作为非易失性存储器的功能(其中即使在关闭电源之后仍保持存储器信息)，而且还具有高速随机存取功能。MRAM包括：存储器单元(磁阻元件)；用于向存储器器件写入信息和从存储器器件读取信息的电路；选择晶体管，用于从所布置的多个存储器器件中选择应从其读取信息或者应向其写入信息的器件；等等。
外围电路是用于配置半导体器件连同CPU和MRAM的系统的电路并且其由例如电源电路、时钟电路、重置电路等构成。外围电路包括处理数字信号的数字电路和处理模拟信号的模拟电路。模拟电路是处理随时间连续变化的电压、电流等信号(即模拟信号)的电路。它们由例如放大电路、转换电路、调制电路、振荡电路、电源电路等构成。
电源线PL是用于提供用来操作CPU、MRAM和外围电路的电压的线路，并且其由电源线和接地线构成。CPU、MRAM和外围电路与电源线耦接并且可以利用通过电源线提供的电力进行操作。
焊盘PD是用于半导体芯片CHP和与其耦接的外部设备(电路)之间的输入/输出的外部连接端子。输入信号通过焊盘PD输入到半导体芯片CHP中形成的CPU等。来自CPU的输出信号通过焊盘PD输出到与半导体芯片CHP耦接的外部设备(电路)。
将参照图2至图12给出图1中的其中形成具有磁阻元件的存储器单元的区域(存储器单元区域)的配置的描述。
如图2中所示，作为该实施例中的在存储器单元区域中形成的每个磁阻元件MRD，可以例示STT-MRAM，其是其中使用自旋矩通过自旋注入写入信息的自旋注入MRAM。在由STT-MRAM组成的电路中，通常，MRAM的多个存储器单元MC被布置为具有水平方向上的n行和竖直方向上的m列的矩阵。就是说，MRAM构成存储器单元阵列，该存储器单元阵列由布置为阵列的多个存储器单元MC构成。
字线WL1至WLn(图2中的字线WL1、WL2：第三布线)和源极线SL1至SLn(图2中的多个源极线SL：第二布线)沿存储器单元阵列的列布置。字线和源极线被布置为使得它们彼此平行地延伸。位线BL1至BLm(图2中的位线BL1、BL2、BL3、BL4：第一布线)彼此平行布置，使得它们在存储器单元阵列的水平方向上延伸。尽管图中未示出，但是字线与字线驱动器电耦接并且源极线与用于读取信息的电路电耦接。位线与用于写入信息的电路电耦接。
在图2左侧的“SL及其下方”下面，示出了源极线SL以及比源极线SL更接近下面描述的半导体衬底的层的配置。就是说，半导体衬底的有源区AA、字线WL1等形成在位于源极线SL下方的层中。此外，安置将下面描述的开关元件和源极线SL电耦接在一起的源极接触SC、将漏极区DR和任何其他区耦接在一起的漏极接触DC等。多个有源区AA通过由例如绝缘膜形成的沟槽TR彼此分隔。
在图2右侧的“SL上方”下面，示出了比源极线SL更远离下面描述的半导体衬底的源极线SL上方的层的配置。就是说，在源极线SL上方的层中，布置作为底电极的带状布线ST(引出布线)、磁阻元件MRD、漏极接触DC、位线BL1等，使得它们彼此电耦接。
位线BL1等实际上被布置为使得它们在水平方向上延伸贯穿位于图2中的SL上方的区域。然而，在图2中，它们被独立地示出在中心部分处，以便利观察。因此，图2中的“SL及其下方”和“SL上方”分别示出了下面的层和上面的层。源极线SL实际上也延伸，使得它们如平面中所见的与每个存储器单元MC交叠；然而，在图2中省略了这一示图表示。
每个磁阻元件MRD具有椭圆形平面形状并且例如在图2的竖直方向上是长的。作为采用该椭圆形的结果，每个磁阻元件MRD的宽长比采取不同于1的值。在该示例中，所期望的是，如平面中所见的每个磁阻元件MRD的宽长比应极大地偏离1。具体地，当宽长比大于1时，所期望的是，其应是2或更高。当宽长比小于1时，所期望的是，其应是0.5或更低。然而，磁阻元件MRD的形状不限于椭圆形并且其可以是具有长度方向的矩形的形状，诸如长方形。
在图2的竖直方向上彼此邻接的两个存储器单元MC的磁阻元件MRD被布置为使得它们不处于在竖直方向上延伸的相同直线上。就是说，在竖直方向或者其中长度方向延伸的方向(第一方向)上彼此邻接的两个磁阻元件MRD被布置在水平方向或者与第一方向交叉的方向(第二方向)上的不同坐标中。例如，图2中的BL1单元部的磁阻元件MRD被置于带状布线ST右侧，而BL2单元部的磁阻元件MRD被置于带状布线ST左侧。BL3单元部的磁阻元件MRD被置于在第二方向上与BL1单元部的磁阻元件MRD相同的坐标中。因此，它们被置于沿第一方向延伸的相同的直线上。BL4单元部的磁阻元件MRD被置于在第二方向上与BL2单元部的磁阻元件MRD相同的坐标中。如上所述，这些磁阻元件MRD被布置成交错配置，使得它们相对于漏极接触DC和带状布线ST的位置交替安置。
如图3至图7中的横截面视图中所示，上述的每个存储器单元MC、每个元件和每个布线形成在由例如单晶硅形成的半导体衬底SUB的主表面之上。将给出更具体的描述。晶体管TM(开关元件)在半导体衬底SUB的主表面之上在有源区AA中形成，并且平板状带状布线ST、磁阻元件MRD、位线BL等置于其上方。
晶体管TM包括：为包含例如硼、磷、砷等的杂质扩散层的成对的源极区SO和漏极区DR；包括氧化硅膜的栅极绝缘层GI；以及由诸如多晶硅、金属膜等导体形成的未示出的栅极电极层。字线WL1、WL2基本上直接置于栅极电极层上方。成对的源极区SO/漏极区DR彼此相距一定距离地置于半导体衬底SUB的主表面中。栅极电极层形成在夹于成对的源极区SO/漏极区DR之间的半导体衬底SUB的表面之上，而其间具有栅极绝缘层GI。栅极电极层和成对的源极区SO/漏极区DR的表面可以被硅化。
每个磁阻元件MRD被设置在其中形成存取晶体管TM的半导体衬底SUB的主表面之上，其间具有多个层间绝缘层II。所期望的是，层间绝缘层II应是由例如四层氧化硅膜构成的层间绝缘层。然而，在图3至图7中，它们被示出为简化成两个或三个层。层间绝缘层II也在夹于如平面中所见的彼此邻接的存储器单元MC之间的区域中形成。
每个磁阻元件MRD被形成为使得其下表面与带状布线ST的表面接触。带状布线ST通过源极线SL和漏极接触DC电耦接到晶体管TM的漏极区DR。在该情况下，如图3中所示，位于SL上方的漏极接触DC被置于其中它们与如平面中所见的位于SL下方的漏极接触DC交叠的位置处。源极区SO和源极线SL通过源极接触SC彼此电耦接。在与源极线SL相同的层中，安置将成对的漏极接触DC电耦接在一起的漏极耦接层DL。然而，与漏极区DR直接耦接的漏极接触DC和与带状布线ST直接耦接的漏极接触DC可以彼此直接耦接，而不插入漏极耦接层DL。换言之，漏极区DR和带状布线ST可以通过单个漏极接触DC彼此电耦接。此时，可以通过在不同的步骤中形成源极接触SC和漏极接触DC，而形成从漏极区DR延伸到带状布线ST的单个漏极接触DC。
如主要在图2至图4中示出的，其中如平面中所见的形成每个有源区AA的区域以及其中如平面中所见的形成每个带状布线ST的区域两者均被布置成如平面中所见的矩阵。就是说，各个存储器单元MC中的有源区AA和带状布线ST两者均以特定的间隔布置，使得实现如下情形：它们在例如图2中基本上彼此正交的竖直方向(第三方向)和水平方向(第四方向)上延伸。
即使在相同的存储器单元MC中，也存在其中每个有源区AA和每个带状布线ST不彼此部分交叠的区域。就是说，在每个存储器单元MC中，带状布线ST被安置为使得其略微从有源区AA向右移位。
即使在相同的存储器单元MC中，如上所述，在上面的层和下面的层之间，在平面中占用的面积也是不同的。可能存在其中上面的层和下面的层不彼此至少部分交叠的区域。出于该原因，以略微不同于存储器单元MC的基础来定义单元部。就是说，单元部被定义为使得它们在其中安置多个字线WL和位线BL的区域处于中心的情况下大致对应于其中安置各个存储器单元MC的位置。具体地，在字线WL1、WL2处于中心的情况下，安置布置在水平方向上的单元部(WL1单元部和WL2单元部)。此外，在位线BL1、BL2、BL3、BL4处于中心的情况下，安置布置在竖直方向上的包括BL1单元部等的总共四个单元部。在该实施例中，出于该原因，在位于源极线SL上方的层和位于源极线SL下方的层之间，如平面中所见的每个存储器单元的位置略有不同。在图2中，例如，最左侧的漏极接触DC在WL1单元部中形成，而最左侧的磁阻元件MRD可以被安置为与WL1单元部和WL2单元部之间的边界接近或者安置在WL2单元部中。
在每个存储器单元MC中，如上所述，例如，带状布线ST(上面的层)和有源区AA(下面的层)被布置为使得它们不彼此部分交叠。这使得可以进一步增强其中每个磁阻元件MRD安置在半导体衬底SUB的主表面之上的位置(版图)的自由度。具体地，可以防止磁阻元件MRD直接安置在漏极接触DC上方并且可以将存储器单元MC布置成上述交错配置。此外，可以增强防止在长度方向上彼此邻接的成对磁阻元件MRD的末端之间的短路的效果而不会增加如平面中所见的每个存储器单元MC的面积。结果，可以进一步增强MRAM的集成度。
在图2至图7中的示例中，磁阻元件MRD在长度方向上被布置成交错配置。如上所述，每个存储器单元MC中的磁阻元件MRD和漏极接触DC被布置为使得它们如平面中所见的不彼此交叠(彼此远离)。例如，被形成为使得与层间绝缘层II的上表面和漏极接触DC接触的每个带状布线ST在漏极接触DC之上，较之在层间绝缘层II之上，平坦度降低。这由漏极接触DC和层间绝缘层II之间的材料差异引起。为了应对这一点，每个磁阻元件MRD在远离漏极接触DC的区域中形成。这使得可以确保每个磁阻元件MRD的平坦度，特别是其自由层MFL的平坦度。为了更可靠地确保每个磁阻元件MRD的平坦度，期望在每个存储器单元MC中采取如下措施：如平面中所见的磁阻元件MRD和漏极接触DC之间的最短距离被设定为40nm或更高。更期望的是，该最短距离应不小于40nm并且不大于100nm。
在图2至图7中，如平面中所见的每个存储器单元MC中的磁阻元件MRD和漏极接触DC之间的距离是基本上恒定的。这使得如平面中所见的每个磁阻元件MRD的近区(周围区域)的平坦度等可以基本上恒定。因此，可以减小磁阻元件MRD之间的诸如电特性的功能变化。
在图3至图7中的每个示例中，所期望的是，诸如位线BL和源极线SL的各种布线、源极接触SC、漏极接触DC和漏极耦接层DL应由铜等的导电膜形成。所期望的是，应在这些布线和接触中形成阻挡金属，使得它们的侧壁和上表面(或下表面)被阻挡金属覆盖。然而，在这些图中，省略了这些膜。作为与位线BL相同的层，例如，由例如氮化硅膜形成的层间绝缘层可以置于其中未安置位线BL的区域中。此外，作为与磁阻元件MRD相同的层，可以如平面中所见的在每个磁阻元件MRD周围形成例如由氮化硅膜形成的保护层。然而，在以上图中，该氮化硅膜的绝缘层也被省略。
这里引述的阻挡金属是用于抑制形成每个布线的金属材料扩散到外部的膜。所期望的是，为此目的应使用非磁性的钽或者通过向其添加氮而获得的TaN(氮化钽)的薄膜。
图8三维地示出了图2至图7中所示的存储器单元中的一个的配置。在图8中，将在图2中如平面中所见的被示出为椭圆形的磁阻元件MRD示出为矩形。如图8和图9中所示，被安置为使得与带状布线ST的上表面接触的每个磁阻元件MRD包括磁化钉扎层MPL、隧道绝缘层MTL和自由层MFL。其具有层叠结构，其中例如，磁化钉扎层MPL、隧道绝缘层MTL和自由层MFL以该顺序从底部层叠。作为顶电极的盖帽层CP在自由层MFL之上形成；然而，在除图8以外的每幅图中省略了盖帽层CP。
磁化钉扎层MPL和自由层MFL的每个均是具有磁性质的磁层。利用根据穿过磁阻元件MRD的电流的方向而改变的自由层MFL的磁化方向，将数据写入到磁阻元件MRD。所期望的是，特别地，在该实施例中构成STT-MRAM的磁阻元件MRD应是如下磁阻元件：所谓的平面内磁化磁阻元件，其磁化方向沿半导体衬底SUB和每个层叠的薄膜的主表面。
在每个磁阻元件MRD中，如上所述，两个磁层(磁化钉扎层MPL和自由层MFL)在它们之间具有隧道绝缘层MTL的情况下层叠。磁阻元件MRD的电阻值根据这两个磁层的磁化方向彼此相同还是相反而变化。在图9中，例如，磁化钉扎层MPL中的磁化向右取向。此时当自由层MFL中的磁化向左取向时，磁化钉扎层MPL和自由层MFL的磁化方向彼此相反。此时，磁阻元件MRD的电阻是高的。相反，当磁化钉扎层MPL中的磁化向右取向并且自由层MFL中的磁化向右取向时，它们的磁化方向相同。此时，磁阻元件MRD的电阻是低的。
每个磁阻元件MRD的磁化方向根据其中电流借助于磁阻元件MRD穿过从位线BL到晶体管TM行进的电流路径的方向而改变。通过检测根据磁阻元件MRD的磁化方向而变化的电阻，读取每个磁阻元件MRD的磁化方向。
在该实施例中，如图10中所示，每个磁阻元件MRD可以具有如下层叠结构，即使得自由层MFL、隧道绝缘层MTL和磁化钉扎层MPL以该顺序从底部层叠。如图11中所示，每个磁阻元件MRD可以包括磁阻元件MRD1和磁阻元件MRD2，在每个磁阻元件MRD1和MRD2中，磁化钉扎层MPL、隧道绝缘层MTL和自由层MFL以该顺序层叠。磁阻元件MRD1和磁阻元件MRD2通过掩埋金属ITM彼此电耦接。与图10中的磁阻元件MRD相似，图11中的磁阻元件MRD1、MRD2可以具有如下结构，即使得磁化钉扎层MPL层叠在自由层MFL之上。在该实施例中，如图12中所示，每个磁阻元件MRD可以具有如下配置：其中隧道绝缘层MTL和磁化钉扎层MPL层叠在以与图9中的顺序相同的顺序层叠的磁化钉扎层MPL、隧道绝缘层MTL和自由层MFL之上。该配置使得可以增强下面描述的自旋矩的效率并且进一步减小用于将数据重写到磁阻元件MRD的电流。
将给出对每个部分的材料、膜厚度等的描述。所期望的是，磁化钉扎层MPL应是包括铁磁层的薄膜。具体地，所期望的是，磁化钉扎层MPL应是包括选自由钴(Co)、铁(Fe)、硼(B)、钌(Ru)、铂(Pt)和锰(Mn)组成的群组中的一种或多种的单金属或者合金的膜。在图9至图11中，磁化钉扎层MPL被示出为单层。然而，通常，使用以下结构用于磁化钉扎层MPL：双层结构，其中铁磁层层叠在反铁磁层之上；四层结构，其中铁磁层、非磁层和铁磁层以该顺序层叠在反铁磁层之上；五层结构；等等。然而，层叠的层的数目或者使层层叠的顺序不限于前述内容。所期望的是，磁化钉扎层MPL的整体厚度应不小于20nm并且不大于100nm。在图12中的磁阻元件MRD中，例如，下磁化钉扎层MPL被配置为使得PtMn、CoFe、Ru和CoFeB的合金层以该顺序层叠；并且上磁化钉扎层MPL被配置为使得CoFeB、Ru、CoFe和PtMn的合金层以该顺序层叠。
所期望的是，隧道绝缘层MTL是包括氧化铝(AlOx)、氧化镁(MgO)和氧化铪(HfO)中的任何材料的绝缘膜。所期望的是，其厚度应不小于0.5nm并且不大于2.0nm；并且更期望的是，厚度应不小于0.6nm并且不大于1.5nm。
所期望的是，自由层MFL应是由铁磁层形成的薄膜。具体地，所期望的是，自由层MFL应是包括选自由镍(Ni)、钴(Co)、铁(Fe)、硼(B)和钌(Ru)组成的群组中的一种或多种的单金属或者合金的膜。可以通过层叠多个包括材料不同的上述合金的薄膜来进行配置。所期望的是，其整体厚度应不小于2.0nm并且不大于10nm；并且更期望的是，该厚度应不小于3.0nm并且不大于9.0nm。在图12中的磁阻元件MRD中，例如，自由层MFL可以包括CoFeB。
所期望的是，带状布线ST由例如钽(Ta)、氮化钽(TaN)、钌、氮化钛(TiN)等的金属膜形成。带状布线ST可以是单层或者其可以被配置为使得层叠包括上述不同材料的多个薄膜。所期望的是，带状布线ST的厚度应例如不小于10nm并且不大于70nm；并且更期望的是，该厚度应不小于20nm并且不大于50nm(例如，35nm)。
所期望的是，盖帽层CP应与带状布线ST相似，由例如钽、氮化钽、钌、氮化钛等的金属膜形成。盖帽层CP也可以是单层或者可以通过层叠包括上述不同材料的多个薄膜来配置。所期望的是，盖帽层CP的厚度应例如不小于60nm并且不大于70nm。当通过层叠两个层来配置盖帽层CP时，例如，所期望的是，下盖帽层CP的厚度应例如不小于30nm并且不大于70nm；并且更期望的是，该厚度应不小于35nm并且不大于65nm(例如，60nm)。所期望的是，上盖帽层CP的厚度应例如不小于5nm并且不大于100nm。作为示例，如下盖帽层CP是可能的：盖帽层CP被配置为使得包括Ta的厚度为60nm的薄膜被层叠在包括Ru的厚度为7.5nm的薄膜之上。
所期望的是，例如图11中示出的掩埋金属ITM应由Ta等的金属膜形成，并且所期望的是，其厚度应例如不小于5nm并且不大于100nm。
将参照图13至图18给出对将信息重写到上述STT类型的磁阻元件MRD中的原理的详细描述。
如图13中所示，将假设在具有例如图9中所示的层叠结构的STT类型的磁阻元件MRD中磁化钉扎层MPL和自由层MFL的磁化方向彼此相反。如上所述，当磁化钉扎层MPL和自由层MFL的磁化方向彼此相反时，磁阻元件MRD的电阻是高的。如图14中所示，将正电位施加到图13中的状态下的磁阻元件MRD的自由层MFL侧并且将负电位施加到其磁化钉扎层MPL侧。因此导电电子从磁化钉扎层MPL下方的层流到自由层MFL上方的层。
在上述导电电子中，具有基本上与磁化钉扎层MPL的磁化方向相同的方向上的自旋矩的电子可以穿过磁化钉扎层MPL并且流向隧道绝缘层MTL和自由层MFL。同时，具有与磁化钉扎层MPL的磁化方向相反的方向上的自旋的电子不能穿过磁化钉扎层MPL并且被排斥。结果，如下转矩被施加到在与磁化钉扎层MPL相反的方向上磁化的自由层MFL内部：使磁化方向旋转到基本上与导电电子(磁化钉扎层MPL)的磁化方向相同的方向的转矩。
作为将上述转矩施加到自由层MFL的结果，如图15中所示，自由层MFL的磁化方向变得与磁化钉扎层MPL的磁化方向相同。在该状态下，如上所述，磁阻元件MRD的电阻是低的。如上所述，通过使导电电子从磁化钉扎层MPL侧流到自由层MFL侧，可以将磁阻元件MRD的电阻从高切换到低。其中每个磁阻元件MRD的电阻高或低的状态被存储为磁阻元件MRD拥有的数据。
如图16中所示，将假设在具有与图13至图15中的层叠结构相同的层叠结构的STT类型的磁阻元件MRD中，磁化钉扎层MPL和自由层MFL的磁化方向相同。在该状态下，如上所述，磁阻元件MRD的电阻是低的。如图17中所示，将负电位施加到图16中的状态下的磁阻元件MRD的自由层MFL侧，并且将正电位施加到磁化钉扎层MPL侧。因此导电电子从自由层MFL上方的层流到磁化钉扎层MPL下方的层。
在上述导电电子中，具有基本上与自由层MFL的磁化方向相同的方向上的自旋矩的电子可以穿过自由层MFL并且流向隧道绝缘层MTL和磁化钉扎层MPL。同时，具有与自由层MFL的磁化方向相反的方向上的自旋的电子不能穿过自由层MFL并且被排斥。结果，如下转矩被施加到在与磁化钉扎层MPL相同的方向上磁化的自由层MFL内部：使磁化方向旋转到基本上与在自由层MFL处被排斥的导电电子的方向相同的方向(与磁化钉扎层MPL的磁化方向相反的方向)的转矩。
作为将上述转矩施加到自由层MFL的结果，如图18中所示，自由层MFL的磁化方向变得与磁化钉扎层MPL的磁化方向相反。在该状态下，磁阻元件MRD的电阻是高的。如上所述，通过使导电电子从自由层MFL侧流到磁化钉扎层MPL侧，可以将磁阻元件MRD的电阻从低切换到高。
将参照图19和图20给出对通过使如平面中所见的每个磁阻元件MRD的宽长比大于(小于)1而获得的效果的描述。
图19中的曲线图的水平轴(单元电流)指示由于用于在图14或图17中所示的磁阻元件MRD中重写信息的导电电子引起的电流值。图19中的曲线图的竖直轴(反转概率)指示通过用于重写信息的电流值而使自由层MFL的磁化方向实际反转的概率。
如图19中所示，当竖直轴上的值是“1E+0”时，即反转概率是1时的单元电流值等同于磁阻元件MRD的所谓的重写电流值。该重写电流值意味着如下电流值，即，能够通过传递该电流使磁化方向无故障地反转。为了减小构成存储器单元的开关元件(晶体管)的尺寸，所期望的是，重写电流值应是较低的。当使重写电流值较低时，穿过磁阻元件MRD的隧道绝缘层MTL的电流值减小。因此，可以增加电流能够穿过隧道绝缘层MTL的次数。就是说，可以延长隧道绝缘层MTL的寿命。
为了防止磁阻元件MRD中的信息被错误地重写，所期望的是，当单元电流是0或微小时的反转概率应较低。通过使微小的单元电流穿过磁阻元件MRD并且测量其电阻值来读取磁阻元件MRD中记录的信息。为了防止信息重写错误，所期望的是，如下反转概率应是较低的：由于读取信息时穿过磁阻元件MRD的微小的单元电流引起的反转概率。(该反转概率等同于图19中的“读出时的反转概率”。)(该微小的单元电流等同于图19中的“读出时的”单元电流值。)从图19中看到如下情况：当重写电流值恒定时，可以随着由图中的Δ指示的曲线图的直线的梯度(热稳定性参数)的增加而使读出时的反转概率降低。
在图20中，实线的曲线图的水平轴指示磁阻元件MRD的宽长比(大于1)，而竖直轴指示Δ的值。在图20中，虚线的曲线图的水平轴指示磁阻元件MRD的宽长比(大于1)，而竖直轴指示重写电流值。
从图20看到，由于磁阻元件MRD的宽长比变得远大于1，因此Δ的值增加并且可以抑制信息重写错误的发生。还看到，即使当磁阻元件MRD的宽长比大于1时，重写电流值的增加的量是小的。当得到图20中的曲线图时，使用如下磁阻元件作为宽长比较高的磁阻元件MRD：如平面中所见的较短部分的方向上的长度恒定并且使较长部分的方向上的长度更长的磁阻元件MRD。在图20中的示例中，出于该原因，重写电流值略有增加，这是因为如平面中所见的磁阻元件MRD的面积随着宽长比的增加而略有增加。因此，可以推断，即使当宽长比增加时，每单位面积的重写电流密度也几乎不增加。如果宽长比增加使得如平面中所见的磁阻元件的面积不变，则尽管宽长比增加，重写电流值也几乎不变。
由于前述内容，通过使磁阻元件MRD的宽长比大于1可以实现如下情况：可以抑制用于将信息重写到磁阻元件MRD的电流值的增加并且可以抑制信息重写错误。
将参照图示了该实施例的比较示例的图21至图26给出对该实施例的作用和效果的描述。
如图21至图26中所示，该实施例的比较示例中的存储器单元区域也具有与图2至图7中所示的该实施例中的存储器单元区域的配置基本上相同的配置。在图21至图26中，出于该原因，与图2至图7中的元件相同的元件将标有相同的附图标记并且将不再重复其描述。对于下文描述的第二实施例以及之后的实施例亦是如此。
在图21中的比较示例中，在图21中的竖直方向上彼此邻接的两个磁阻元件MRD被布置为使得它们处于在竖直方向上延伸的相同的直线上。因此，所有存储器单元被布置为使得它们具有如平面中所见的相同版图。如图22至图24中的横截面视图中所示，在每个存储器单元中，采取如下措施：位于源极线SL下方的部分(例如，有源区AA)和位于源极线SL上方的部分(例如，带状布线ST)被布置为使得它们如平面中所见的基本上彼此完全交叠。
在上述比较示例中，如图25和图26中所示，当每个磁阻元件MRD的宽长比较之1极大时，出现如下情况：在磁阻元件MRD的长度方向上彼此邻接的成对的磁阻元件MRD之间的距离变得极短。这增加了在长度方向上彼此邻接的成对的磁阻元件MRD彼此短路的可能性。为了防止每个磁阻元件MRD的宽长比比1大得多时的短路，有必要增加如平面中所见的每个存储器单元MC的面积或者减小集成的存储器单元MC的数目。
然而，当如图2至图7中所示的该实施例中的那样布置磁阻元件MRD时，在长度方向上彼此邻接的成对的磁阻元件MRD之间的距离增加。就是说，在该实施例中，即使当每个磁阻元件MRD的宽长比比1大得多时，仍可以实现如下情况：可以抑制磁阻元件MRD之间的短路，而不增加如平面中所见的每个存储器单元MC的面积。因此，可以提供一种半导体器件，其具有集成电路，其中可以实现如下情况：可以减少用于从磁阻元件MRD读取信息/向磁阻元件MRD写入信息的电流值并且抑制读取/写入错误，而不增加如平面中所见的每个存储器单元MC的面积或者减少集成的存储器单元MC的数目；并且抑制磁阻元件MRD之间的短路。
为了进一步增强该实施例的效果，所期望的是，如平面中所见的每个存储器单元MC的面积应不小于0.02μm2并且不大于0.5μm2。当各个存储器单元的如平面中所见的，例如在上面的层和下面的层之间的位置略有不同时，上述面积被定义为每个层中的如平面中所见的面积。基本上，即使当存储器单元在层之间的位置不同时，在每个层中的面积基本上相同。
即使当每个磁阻元件MRD的宽长比比1大得多时，如上所述，仍可以增加彼此邻接的磁阻元件MRD之间的距离。出于该原因，可以减小如下差异：在每个磁阻元件MRD的较长部分的方向上的彼此邻接的磁阻元件MRD之间的距离与在其较短部分的方向上的彼此邻接的磁阻元件MRD之间的距离之间的差异。这使得可以处理如平面中所见的长度方向上的磁阻元件MRD的末端部分。就是说，可以抑制如下问题，例如：当处理(通过刻蚀进行构图)磁阻元件MRD时，末端部分被过度刻蚀或者其形状变得不稳定。结果，可以抑制长度方向上的成对的磁阻元件MRD的末端部分之间的短路。
当磁阻元件MRD被布置为如平面中所见的交错配置时，可以减小布置磁阻元件MRD的如平面中所见的密集度差异。出于该原因，可以减小磁阻元件MRD之间的诸如电特性的功能变化并且使整体存储器单元区域的功能更稳定。
第二实施例
本发明的第二实施例与第一实施例的不同之处在于磁阻元件MRD的布置和位线BL的配置。在下文中，将参照图27至图47给出对该实施例的配置的描述。
如图27中所示，该实施例的第一示例中的存储器单元区域也具有与图2至图7中所示的第一实施例中的存储器单元区域基本上相同的配置。然而，在图27中的示例中，磁阻元件MRD和漏极接触DC被布置为使得它们如平面中所见的彼此交叠。
将给出更具体的描述。在布置为交错配置的磁阻元件MRD中，BL1单元部和BL3单元部的磁阻元件MRD被置于每个带状布线ST右侧。BL2单元部和BL4单元部的磁阻元件MRD被置于每个带状布线ST左侧。在每个存储器单元MC中，与每个带状布线ST的下表面接触的漏极接触DC被置于带状布线ST右侧。出于该原因，BL1单元部和BL3单元部的磁阻元件MRD被置于其中它们与漏极接触DC交叠的位置处。图27与图2的不同之处就在这一点。
在STT-MRAM的原理方面，如第一实施例中的那样，磁阻元件MRD可以被安置为使得它们如平面中所见的远离漏极接触DC。或者，如图27中所示，磁阻元件MRD可以被安置为使得它们如平面中所见的与漏极接触DC交叠。特别地，当每个磁阻元件MRD(自由层MFL)的平坦度不取决于其是否直接位于漏极接触DC上方时，磁阻元件MRD可以被安置为使得它们如平面中所见的与漏极接触DC交叠。
通过采用如图27中的这种配置，还可以同时实现如第一实施例中的所有如下功能：通过使每个磁阻元件MRD的宽长比大于1，抑制磁阻元件MRD之间的短路；减小信息重写电流；以及增强磁阻元件MRD的集成度。
如图28中所示，该实施例的第二示例中的存储器单元区域也具有与图27中所示的第一示例中的存储器单元区域基本上相同的配置。然而，在图28中的示例中，如平面中所见的每个磁阻元件MRD的长度方向(第一方向)在其中位线BL延伸的方向(图中的水平方向)上延伸。图28与图27的不同之处就在这一点。
在STT-MRAM的原理方面，如图27中的那样，磁阻元件MRD可以被安置为使得它们在竖直方向上延伸。或者，如图28中所示，磁阻元件MRD可以被安置为使得它们如平面中所见的与漏极接触DC交叠。将给出更具体的描述。不同于其中利用外部磁场重写信息的普通MRAM，STT-MRAM未在磁阻元件MRD下方的层中设置有被指定为数字线的布线。出于该原因，磁阻元件MRD和漏极接触DC可以被布置为使得它们如平面中所见的彼此交叠。每个磁阻元件MRD的长度方向可以在任何方向上延伸，包括例如，如图28中所示的水平方向。
出于该原因，当例如，如图28中所示，每个带状布线ST在水平方向上长并且在竖直方向上短时出现如下情况：特别地，通过将磁阻元件MRD安置为使得它们在图的水平方向上延伸，可以增强在长度方向上彼此邻接的磁阻元件MRD的末端部分之间的较长的距离。出于该原因，可以更可靠地抑制在长度方向上彼此邻接的磁阻元件MRD的末端部分之间的短路。
如图28中所示，在图的水平方向上延伸的、在长度方向上彼此邻接的成对磁阻元件MRD被布置为使得实现如下情况：它们未处于在长度方向上延伸的相同直线上。就是说，在图28中，磁阻元件MRD也被布置成交错配置。这使得可以减小安置磁阻元件MRD的如平面中所见的密集度的差异。出于该原因，可以减小磁阻元件MRD之间的诸如电特性的功能变化并且使整体存储器单元区域的功能更稳定。磁阻元件MRD可以被布置为使得它们与同带状布线ST的下表面接触的漏极接触DC交叠或者可以被布置为使得它们远离漏极接触DC。
如图29中所示，该实施例的第三示例中的存储器单元区域也具有与图27中所示的第一示例中的存储器单元区域基本上相同的配置。然而，在图29中的示例中，磁阻元件MRD在与多个存储器单元MC布置成阵列的两个方向不同的方向(图29中的倾斜方向)上延伸。就是说，磁阻元件MRD在与彼此正交的竖直方向(第三方向)和水平方向(第四方向)两者不同的方向(图29中的倾斜方向)上延伸。图29与图27的不同之处就在这一点。
在STT-MRAM的原理方面，如图29中的那样，磁阻元件MRD可以被安置为使得它们在相对布置存储器单元MC的方向倾斜的方向上延伸。当磁阻元件MRD被布置为使得它们的长度方向延伸到相对每个带状布线ST倾斜的方向时，可以实现如下情况：可以确保彼此邻接的存储器单元MC的成对磁阻元件MRD的长度方向上的末端部分之间的距离。出于该原因，可以使每个磁阻元件MRD的宽长比更高(1或更高)。可以抑制彼此邻接的存储器单元MC的成对磁阻元件MRD之间的短路。磁阻元件MRD可以被布置为使得它们与同带状布线ST的下表面接触的漏极接触DC交叠或者可以被布置为使得它们远离漏极接触DC。
如图30中所示，该实施例的第四示例中的存储器单元区域也具有与图2至图7中所示的第一实施例中的存储器单元区域基本上相同的配置。然而，在图30中的示例中，针对布置成交错配置的磁阻元件MRD采取如下措施：使它们在它们的长度方向上较之图2中的情况更长并且使它们的宽长比远高于1。每个磁阻元件MRD在长度方向(第一方向)上极长。因此，在长度方向上彼此邻接的成对磁阻元件MRD被布置为使得实现如下情况：如从与第一方向交叉的第二方向(图的水平方向)所见，它们至少部分地(例如，它们的末端部分)彼此交叠。在图30中，这些交叠区域由RE指示作为示例。
作为具体示例，将给出对如下磁阻元件MRD的考虑：其中BL1单元部和WL1单元部彼此交叉的区域中的存储器单元MC的磁阻元件MRD；以及在第一方向上与其邻接的、其中BL2单元部和WL1单元部彼此交叉的区域中的存储器单元MC的磁阻元件MRD。如下末端部分在第一方向上的坐标是相同的：其中BL1单元部和WL1单元部彼此交叉的区域中的磁阻元件MRD的下端部分；与其中BL2单元部和WL1单元部彼此交叉的区域中的磁阻元件MRD的上端部分。
这使得可以进一步增强在半导体衬底之上布置各个存储器单元MC(磁阻元件MRD)的版图的自由度。具体地，可以安置宽长比较高的磁阻元件MRD而不增加每个存储器单元MC的面积。结果，可以容易地进一步增强存储器单元区域的集成度。
图30中的每个磁阻元件MRD的带状布线ST具有如下平面形状，该平面形状对应于各个存储器单元的磁阻元件MRD以及与带状布线ST的下表面接触的漏极接触DC的布置。就是说，每个带状布线ST具有所谓的T形并且在第一方向上延伸并且在安置漏极接触DC的方向上突出，从而使得实现如下情况：带状布线ST如平面中所见的与磁阻元件MRD和漏极接触DC交叠。
就是说，每个带状布线ST具有如下形状，该形状在其中带状布线ST延伸的第三方向(基本上与第一方向相同)和与第三方向(基本上)正交的第四方向(基本上与第二方向相同)上延伸。每个带状布线ST在第四方向(基本上与第二方向相同)上突出的长度比如下长度短：例如图2中的带状布线ST在第四方向(基本上与第二方向相同)上的长度。就是说，在图30中，每个带状布线ST和每个源极接触SC如平面中所见的几乎不彼此交叠。图30与图2的不同之处在于每个上述方面。
提供该形状使得可以防止彼此邻接的成对带状布线ST如平面中所见的彼此交叠。即使当每个磁阻元件MRD的宽长比大于1并且如平面中所见的每个带状布线ST在第三方向(竖直方向)上的尺寸增加时，仍可以实现如下情况：可以抑制每个带状布线ST的面积的增加并且进一步增强存储器单元MC的集成度。这是因为，对于与例如图30中的磁阻元件MRD尺寸相同的磁阻元件MRD，较之其中如第一实施例中的那样带状布线ST具有长方形的情况，如平面中所见每个带状布线ST在第四方向(水平方向)上的面积较小。
较之每个带状布线ST具有长方形的情况，可以减小每个带状布线ST中的如下面积，其中带状布线ST如平面中所见的既不与磁阻元件MRD交叠，也不与漏极接触DC交叠。出于该原因，可以更有效地利用版图中的如平面中所见的空间。因此，在第四示例中，可以进一步增强带状布线ST以及包括它们的存储器单元MC的集成度。
如图31中所示，该实施例的第五示例中的存储器单元区域也具有与图30中所示的第四示例中的存储器单元区域基本上相同的配置。在图31中，使如平面中所见的每条位线BL的形状不同。具体地，在其中位线BL1至BL4与磁阻元件MRD交叠的位置采取如下措施：在图的竖直方向(第三方向)上，每条位线沿其中每个磁阻元件MRD延伸的方向延伸(突出)。换言之，在其中每条位线BL1至BL4如平面中所见的与磁阻元件MRD交叠的区域中采取如下措施：对于位线BL1至BL4在与其延伸的方向正交的方向(第三方向)上的宽度，交叠区域中的该宽度大于交叠区域以外的区域中的该宽度。
通过该配置，即使当每个磁阻元件MRD在长度方向上的长度大于每条位线BL1至BL4在宽度方向(图的竖直方向)上的长度时，仍出现如下情况：磁阻元件MRD的末端部分的近区和位线BL如平面中所见的彼此交叠。如图32和图33中所示，出于该原因，对于其中每条位线BL1至BL4和每个磁阻元件MRD如平面中所见的彼此交叠的区域，图31中的该区域大于图30中的该区域。
将参照图34至图43中的横截面视图适当地给出对图31中的配置的作用和效果的描述。
如图34和图35中所示，可以在形成图30至图33中的位线BL1至BL4之前执行处理以增强每个磁阻元件MRD的上表面(图8中的盖帽层CP)的平坦度。对于该处理，例如，执行被指定为CMP(化学机械抛光)的抛光。此时，对于磁阻元件MRD和位线之间的接触区域，图31(图33)中的配置中的该接触区域大于例如图30(图32)中的配置中的该接触区域。因此，通过采用图31(图33)中的配置，可以使位线BL1至BL4和磁阻元件MRD之间的电耦接更可靠。图37和图39图示了具有与图35中图示的位线BL1相同的配置的位线BL3。
如图34和图36至图39中所示，该实施例中的存储器单元MC基本上具有与图3和图4中的第一实施例中的存储器单元MC相同的横截面配置。就是说，每个漏极接触DC具有如下配置，使得其分成两个层，即上面的层和下面的层，从而使得源极线SL夹在这两个层之间。然而，如例如图40和图41中所示，漏极接触可以被配置为使得成对的上漏极接触DC和漏极接触DC彼此直接耦接而没有夹在它们之间的源极线SL。如图42和图43中所示，可以采用其中漏极区DR和带状布线ST通过单层的漏极接触DC彼此耦接的配置。
如图44中所示，该实施例的第六示例中的存储器单元区域也具有与图28中所示的该实施例的第二示例中的存储器单元区域基本上相同的配置。然而，在图44中，每个存储器单元MC中的漏极接触DC被置于与图28中的每个漏极接触DC略有不同的位置处。具体地，图44中的WL1单元部的漏极接触DC被置于图28中的漏极接触DC的略下方(在其左下侧)；并且图44中的WL2单元部的漏极接触DC被置于图28中的漏极接触DC的略上方(在其左上侧)。
出于该原因，在图44中的每个存储器单元MC中，磁阻元件MRD和漏极接触DC彼此远离并且如平面中所见的它们之间的最短距离基本上恒定。就是说，在图44中，沿其中位线BL延伸的长度方向布置成交错配置的磁阻元件MRD和漏极接触DC之间的最短距离基本上恒定。
这可以导致如下效果：上述的通过将磁阻元件MRD布置成交错配置来增强电特性的作用和效果；通过确保磁阻元件MRD和漏极接触DC之间的最短距离来增强每个磁阻元件MRD的平坦度的效果；以及减小电特性的变化的效果。
如图45中所示，该实施例的第七示例中的存储器单元区域包括如下存储器单元：其中图44中的每个磁阻元件MRD的宽长比远高于1并且为每个带状布线ST提供与图30中的形状相同的形状。这使得除了图44中的存储器单元MC的作用和效果之外，还可以带来图30中的存储器单元MC的作用和效果。就是说，可以抑制每个存储器单元MC的面积增加并且可以使得存储器单元MC的集成度更高。
如图46和图47中所示，该实施例的第八示例中的存储器单元区域包括其中如下布置彼此组合的存储器单元：图44和图45中所示的漏极接触DC的布置和图29中所示的磁阻元件MRD的布置。这使得除了图44中所示的存储器单元MC的作用和效果之外，还可以带来图29中的存储器单元MC的作用和效果。就是说，可以抑制长度方向上的磁阻元件MRD的末端部分之间的短路，并且可以带来存储器单元MC的集成度的进一步增强的效果。在图47中，每个磁阻元件MRD在长度方向上的尺寸远大于图46中的尺寸。每个磁阻元件MRD的长度方向在沿每个带状布线ST的对角线的方向上延伸。沿每个带状布线ST的对角线的方向的长度大于其中多个带状布线ST布置成阵列的方向上的尺寸。出于该原因，可以如图47中的那样增加每个磁阻元件MRD在长度方向上的尺寸。
本发明的第二实施例与本发明的第一实施例的不同之处仅在于每个上述方面。就是说，对于本发明的第二实施例，上文未描述的配置、条件、过程、效果等均与本发明的第一实施例一致。
第三实施例
本发明的第三实施例与第一实施例的不同之处在于源极接触和漏极接触的布置以及源极线SL的配置。在下文中，将参照图48至图77给出对该实施例的配置的描述。
在该实施例的第一示例中，如图48中所示，磁阻元件MRD被布置为使得它们如与第一实施例相关的图2中的那样相对于每个带状布线ST布置成交错配置。在该实施例中，除了上述特征之外，源极接触SC和漏极接触DC也与磁阻元件MRD相似地布置成交错配置。
将给出更具体的描述。例如，在图48的竖直方向上彼此邻接的两个存储器单元MC的源极接触SC和漏极接触DC被布置为使得它们未处于在竖直方向上延伸的相同直线上。就是说，在竖直方向上，或者在其中长度方向延伸的方向(第一方向)上彼此邻接的两个源极接触SC和两个漏极接触DC被如下安置：它们被置于水平方向上，或者在与第一方向交叉的方向(第二方向)上的不同坐标中。例如，在图48中的BL1和BL3单元部中，源极接触SC被置于每个有源区AA(存储器单元MC)右侧并且漏极接触DC被置于其左侧。在图48中的BL2和BL4单元部中，源极接触SC被置于每个有源区AA(存储器单元MC)左侧并且漏极接触DC被置于其右侧。在图48的水平方向上彼此邻接的两个存储器单元MC的源极接触SC和漏极接触DC也具有与上述关系相同的关系。如上所述，源极接触SC和漏极接触DC被布置为交错配置，使得它们相对于有源区AA和带状布线ST的位置交替。
在图48中所示的该实施例的第一示例中，漏极接触DC和磁阻元件MRD被布置为如平面中所见的交错配置。就是说，每个源极接触SC和每个磁阻元件MRD被置于其中它们如平面中所见的基本上彼此交叠的位置。出于该原因，每个存储器单元MC的有源区AA和带状布线ST被置于其中它们如平面中所见的基本上彼此交叠的位置处。图48与图2的不同之处在于每个上述方面。
在图48中所示的该实施例的第一示例中，所期望的是，当源极线SL如图2中的那样延伸时采取例如如下措施：在如平面中所见的在与漏极接触DC(漏极耦接层DL)交叠的区域中提供孔。这使得可以抑制源极线SL和漏极接触DC(漏极耦接层DL)之间的短路。
如图49至图52中所示，期望将源极线SL配置为使得实现如下情况：它们在其中它们延伸的方向(其中存储器单元MC布置成阵列的方向(第三和第四方向))上弯曲或突出。这使得可以抑制源极线SL和漏极接触DC之间的短路。
具体地，如图49和图50中所示，源极线SL可以具有如下形状，使得它们在水平方向上延伸并且与布置成如平面中所见的交错配置的源极接触SC交叠。为了使源极线SL与布置成如平面中所见的交错配置的源极接触SC交叠，期望的是，其中心线CT应在其中源极线SL延伸的方向上弯曲。
在图49中，在每个BL1至BL4单元部中安置单个源极线SL1至SL4。出于该原因，在图的水平方向上延伸的每个源极线具有如下形状，使得其在其中源极接触SC和源极线SL1至SL4彼此交叠的位置处在图中向上突出。
同时，在图50中，单个源极线SL被安置为使得其如平面中所见的与BL1单元部和BL2单元部的两组源极接触SC交叠(耦接)。另一单个源极线SL被布置为使得其如平面中所见的与BL3单元部和BL4单元部的两组源极接触SC交叠(耦接)。因此，在图的水平方向上延伸的每个源极线SL具有如下形状，使得其在图中周期性地向上或向下突出和弯曲。
或者，如图51中所示，源极线SL可以具有如下形状，使得它们根据源极接触SC的位置弯曲并且在竖直方向上延伸。或者，如图52中所示，源极线SL可以具有如下形状，使得采取如下措施：它们类似网格在水平方向上和在竖直方向这两者上延伸并且与如平面中所见的布置成交错配置的源极接触SC交叠。
如图53中所示，该实施例的第二示例中的存储器单元区域也具有与图48中所示的第一示例中的存储器单元区域基本上相同的配置。然而，在图53中，与例如图44中的漏极接触DC相似，每个存储器单元MC中的源极接触SC被置于与图48中的每个源极接触SC略有不同的位置。具体地，图53中的BL1和BL3单元部中的源极接触SC较之图48中的源极接触SC被置于略低的位置；并且图53中的BL2和BL4单元部中的源极接触SC较之图48中的源极接触SC被置于略高的位置。
因此，在BL1和BL2单元部中，在图的竖直方向上相对的成对存储器单元MC的相应的源极接触SC被安置为使得实现如下情况：它们被安置在竖直方向上较之相应的存储器单元MC的中心，更接近每个其他存储器单元MC的区域中。对于BL3和BL4单元部之间亦是如此。换言之，在BL1和BL2单元部(BL3和BL4单元部)中，下文定义的距离A比下文定义的距离B短。这里，在图的竖直方向上相对的成对存储器单元MC的相应的源极接触SC之间的竖直方向上的距离被取作距离A；并且竖直方向上相对的成对存储器单元MC中的任意位置(例如，如平面中所见的中心)之间的竖直方向上的距离被取作距离B。图53与图48的不同之处就在这一点。
采用如图53中所示的这种配置使得可以更容易地如平面中所见的使源极线SL和源极接触SC彼此交叠(耦接)。具体地，将假设如例如图54中所示，两组单元部，即BL1和BL2单元部(BL3和BL4单元部)如图50中的那样共享它们之间的单个源极线SL。在该情况下，主要在BL1单元部和BL2单元部(BL3单元部和BL4单元部)之间的区域中延伸的源极线SL容易地且可靠地与每个源极接触SC耦接。这是因为对于源极线SL的中心和每个源极接触SC之间的距离，图54中的该距离短于图50中的该距离。
如图55和图56中所示，可以在如图53中的，源极接触SC相对于图48中的位置移位的配置中，采用具有图51和图52中的平面形状的源极线SL。
如图57中所示，该实施例的第三示例中的存储器单元区域也具有与图53中所示的第二示例中的存储器单元区域基本上相同的配置。然而，在图57中，与例如图44中的每个漏极接触DC相似，每个存储器单元MC中的漏极接触DC被置于与图53中的每个漏极接触DC的位置略有不同的位置。具体地，图57中的BL1和BL3单元部中的漏极接触DC被置于图53中的位置略上方的位置，就是说，置于每个存储器单元MC的左上角。图57中的BL2和BL4单元部中的漏极接触DC被置于图53中的位置略下方的位置，就是说，置于每个存储器单元MC的右下角。图57与图53的不同之处就在这一点。
在第三示例中，如图57中所示，每个磁阻元件MRD的长度方向可以沿其中存储器单元布置成阵列的方向布置。或者，如图58中所示，长度方向可以布置在相对其中存储器单元布置成阵列的方向倾斜的方向上。通过如图58中所示将磁阻元件MRD布置在倾斜方向上，可以使每个磁阻元件MRD的宽长比高达1以上。
如图59至图61中所示，第三示例可以具有如下形状，使得源极线SL在水平方向上延伸并且与如平面中所见的布置成交错配置的源极接触SC交叠。具体地，在图59中，针对BL1至BL4单元部的每个，安置单个源极线SL。布置在BL1至BL4单元部的每个中的源极接触SC在图的竖直方向上的坐标基本上相同。没有漏极接触DC被置于布置在图的水平方向上的、耦接源极接触SC的每个直线上。这是因为，漏极接触DC被布置为使得它们如平面中所见的远离耦接源极接触SC的直线(就是说，它们在图中向上或向下移位)。图59与图49的不同之处就在这一点。
在图59中，出于该原因，可以不同于图49中的情况，针对被布置为使得它们如平面中所见的与源极接触SC交叠的源极线SL，采取如下措施：源极线SL可以直线地延伸而不使它们相对于它们的延伸方向弯曲或突出。出于该原因，可以更容易地设计和形成源极线SL。
在图60中，单个源极线SL被布置为使得其如图50中那样如平面中所见的与BL1单元部和BL2单元部中的两组源极接触SC交叠(耦接)。此外，另一信号源极线SL被布置为使得其如平面中所见的与BL3单元部和BL4单元部中的两组源极接触SC交叠(耦接)。同样在图60中，可以如图59中那样(不同于图50中的情况)，针对被布置为使得它们如平面中所见的与源极接触SC交叠的源极线SL，采取如下措施：源极线SL可以直线地延伸而不使它们相对于它们的延伸方向弯曲或突出。
同时，在图61中，源极线SL在图的水平方向上延伸，但是它们与如例如图50中一样在对应于源极接触SC的位置处弯曲。这使得可以更可靠地确保其中如平面中所见的源极线SL和源极接触SC彼此交叠的区域。结果，可以使得源极线SL和源极接触SC之间的电耦接更可靠。
采用图57至图61中的第三示例的任何配置使得可以采取如下措施：各个存储器单元MC中的磁阻元件MRD和漏极接触DC可以被布置为使得如平面中所见的它们之间的距离基本上相同。出于该原因，可以抑制磁阻元件MRD的平坦度的变化以及存储器单元MC之间的电特性的变化。
在该实施例中，可以采用下文描述的第四示例至第七示例的配置。如图62中所示，该实施例的第四示例中的存储器单元区域也具有与图57中的第三示例中的存储器单元区域基本上相同的配置。然而，在图62中，BL1单元部和BL3单元部中的源极接触SC和漏极接触DC的布置不同于图57中的布置。将给出更具体的描述。在图57中的BL1和BL3单元部中，每个漏极接触DC被置于图的左上侧，而每个源极接触SC被置于图的右下侧。同时，在图62中的BL1和BL3单元部中，每个漏极接触DC置于图的左下侧，而每个源极接触SC被置于图的右上侧。
在上述配置中，所期望的是，磁阻元件MRD应被布置为使得它们的长度方向在图的水平方向上延伸。这使得可以将每个存储器单元MC中的磁阻元件MRD和漏极接触DC布置为使得如平面中所见的它们之间的距离基本上相同。图62与图57的不同之处在于磁阻元件MRD和这一点。
可以为第四示例中的如平面中所见的存储器单元区域中的与源极接触SC交叠的源极线SL提供例如图63至图65中所示的任何一种平面形状。这使得可以抑制漏极接触DC和源极线SL之间的短路。
如图66中所示，该实施例的第五示例中的存储器单元区域也具有与图48和图53中的第一示例和第二示例中的存储器单元区域基本上相同的配置。然而，在图66中，布置了具有与图30中的平面形状相同的平面形状的带状布线ST。(就是说，具有所谓的T形的带状布线ST，其中每个带状布线ST在其中存储器单元MC布置成阵列的方向(第三方向和第四方向)上延伸)。图66与图48和图53的不同之处就在这一点。
如图67中所示，位线BL1至位线BL4的每条的、与其中它们延伸的方向交叉(在图的竖直方向上)的宽度可以例如使得：其基本上等于带状布线ST在其如平面中所见的与漏极接触DC交叠的区域中的(在图的竖直方向上的)宽度并且直线地延伸。如图68和图69中所示，位线BL1至位线BL4的每条的、与其中它们延伸的方向交叉(在图的竖直方向上)的宽度可以使得：其比图67中的该宽度略宽并且直线地延伸。或者，如图70和71中所示，每条位线在其与磁阻元件MRD交叠的区域中的宽度可以大于在如例如31中的其他区域中的宽度。
如图72中所示，该实施例的第六示例中的存储器单元区域也具有与图57中的第三示例中的存储器单元区域基本上相同的配置。然而，通过在图57中的示例中使用与图30中的原理相同的原理，获得了图72。具体地，在图72中，具有在第三和第四方向上延伸的平面形状而非长方形的带状布线ST被形成为使得它们与磁阻元件MRD和漏极接触DC交叠。作为结果，在图72中，形成了所谓的L形带状布线ST。图72与图57的不同之处就在这一点。
如图73和图74中所示，位线BL1至位线BL4的每条的、与其中它们延伸的方向交叉(在图的竖直方向上)的宽度可以使得：其基本上等于例如带状布线ST在其如平面中所见的与漏极接触DC交叠的区域中的(在图的竖直方向上的)宽度并且直线地延伸。或者，如图75和图76中所示，每条位线在其与磁阻元件MRD交叠的区域中的宽度可以大于在如例如31中的其他区域中的宽度。
如图77中所示，该实施例的第七示例中的存储器单元区域也具有与图62中的第四示例中的存储器单元区域基本上相同的配置。(然而，每个磁阻元件MRD的宽长比(1或更高)高于图62中的宽长比)。然而，在图77中，布置了具有与图45中的平面形状相同的平面形状的带状布线ST。(该平面形状是所谓的T形，其在其中存储器单元MC布置成阵列的方向(第三方向和第四方向)上延伸)。图77与图62的不同之处就在这一点。
将给出对该实施例的示例共有的作用和效果的描述。除了第一实施例的作用和效果之外，该实施例还带来了如下作用和效果：
在该实施例中，与磁阻元件MRD相似，源极接触SC和漏极接触DC也被布置成如平面中所见的交错配置。这使得可以减小存储器单元MC之间的如平面中所见的结构差异。具体地，通过例如将源极接触SC和漏极接触DC布置成交错配置来实现如下情况：增强了用于使每个存储器单元中的磁阻元件MRD和漏极接触DC之间的平面距离基本上恒定的版图的自由度。因此，可以减小存储器单元MC之间的磁阻元件MRD的诸如电特性的功能变化，并且使得整体存储器单元区域的功能更稳定。
通过例如关于该实施例的图66与关于第一实施例的图30的比较，可以确定如下情况：每个存储器单元MC中的磁阻元件MRD和漏极接触DC之间的距离在图66中是较大的。因此，即使当半导体器件的微型化在未来发展时仍可以实现如下情况：通过确保磁阻元件MRD和漏极接触DC之间的平面距离，可以维持每个磁阻元件MRD(自由层MFL)的有利的平坦度。
本发明的第三实施例与本发明的第一实施例和第二实施例的不同之处仅在于每个上述方面。就是说，对于本发明的第三实施例，上文未描述的配置、条件、过程、效果等均与本发明的第一实施例和第二实施例一致。因此，本发明的第三实施例的配置可以与能够在针对第一实施例和第二实施例描述的配置中的功能方面与第三实施例组合的任何配置组合。
第四实施例
本发明的第四实施例与每个上述实施例的不同之处在于位线BL的配置。在下文中，将参照图78至图83给出对该实施例的配置的描述。
如图78和图79中所示，该实施例的第一示例中的存储器单元区域也具有与例如如下存储器单元区域基本上相同的配置：关于第二实施例的图45中的存储器单元区域和关于第三实施例的图77中的存储器单元区域。然而，在图78和图79中，在BL1至BL4单元部中延伸的每条位线被分为两条位线。就是说，例如，两条位线，即位线BL11和位线BL12被置于其中它们如平面中所见的与BL1单元部交叠的位置。
换言之，该实施例中的位线被置于如平面中所见的它们与之交叠的每个单个存储器单元MC中，使得实现如下情况：每条位线在与其中位线延伸的方向交叉的方向(图的竖直方向)上被分为两条或更多条位线BL11、BL12，它们之间具有一定距离。该配置在其他BL2至BL4单元部中是相同的，并且在每个单元部中，安置两条位线，即位线BL21(BL31、BL41)和位线BL22(BL32、BL42)。
在图78和图79中，针对BL1至BL4单元部的每个安置两条位线；然而，可以针对每个单元部安置三条或更多条位线。对于例如图78和图79中的每个存储器单元MC中的带状布线ST和源极线SL下方的层(漏极接触DC、源极接触SC等)的布置，可以采取如下措施：可以采用能够与图78和图79中的配置组合使用的参照每个上述实施例描述的任何配置。
如图80和图81中所示，通过将图78和图79中的位线配置与如下存储器单元MC组合，获得了该实施例的第二示例中的存储器单元区域：具有例如图30和图66中的磁阻元件MRD的布置的存储器单元MC。如图82和图83中所示，通过将图78和图79中的位线配置与如下存储器单元MC组合，获得了该实施例的第三示例中的存储器单元区域：具有例如图29和图58中的磁阻元件MRD的布置的存储器单元MC。在图80至图83中的存储器单元MC中，对于例如带状布线ST和源极线SL下方的层(漏极接触DC、源极接触SC等)的布置，也可以采取如下措施：可以采用能够与图80至图83中的配置组合使用的参照每个上述实施例描述的任何配置。
在其中每条位线未被安置为使得其与磁阻元件MRD的上表面接触的情况下，可以采取图81或图83中所示的措施。(这些情况的示例是其中层间绝缘层II置于位线和磁阻元件MRD之间的情况。)就是说，位线和磁阻元件MRD可以通过例如在它们之间形成存储器过孔MV而彼此电耦接。所期望的是，每个存储器过孔MV应由包括与例如漏极接触DC的材料相同的材料的导电膜形成。通过执行例如，在夹于位线和磁阻元件MRD之间的层间绝缘层II中形成期望的孔并且使用导电膜填充该孔的步骤，可以形成存储器过孔MV。可以针对如图78和图79中所示布置的磁阻元件MRD形成存储器过孔MV。如图81和图83中的横截面视图中所示，可以采取如下过程：形成磁阻元件MRD和与其同一层的层间绝缘层II(如图34和图35中的那样)；并且随后在形成存储器过孔MV和位线之前通过CMP对磁阻元件MRD的上表面等进行平坦化。
将给出对该实施例的示例共有的作用和效果的描述。除了第一实施例的作用和效果之外，该实施例还带来了如下作用和效果：
在该实施例中，形成诸如图79中的位线BL11的位线，其在其如平面中所见的与磁阻元件MRD交叠的位置延伸但是不与磁阻元件MRD电耦接。出于该原因，从位线侧的观点而言，较之例如如下情况，与每条位线电耦接的存储器单元MC(磁阻元件MRD)的数目减少：其中如平面中所见的一条位线与每个磁阻元件MRD交叠的情况。通过将每条位线分为两条位线，即例如图78至图83中所示的BL11和BL12，可以实现如下情况：BL1单元部的彼此邻接的两个存储器单元中的第一存储器单元的磁阻元件MRD可以耦接到位线BL11，而第二存储器单元的磁阻元件MRD可以耦接到位线BL12。出于该原因，通过如上所述将每条位线BL分为两条位线，与每条位线电耦接的磁阻元件MRD的数目减少到约一半。
出于该原因，可以减小施加到每个磁阻元件MRD并且导致读出时的反转概率(参照图19)增加的应力，并且抑制整体MRAM中的读出时反转错误的发生。然而，使用该实施例使得还可以按照需要使用上述存储器过孔MV来使位线和磁阻元件彼此电耦接。
本发明的第四实施例与本发明的第一实施例至第三实施例的不同之处仅在于每个上述方面。就是说，对于本发明的第四实施例，上文未描述的配置、条件、过程、效果等均与本发明的第一实施例至第三实施例一致。因此，本发明的第四实施例的配置可以与能够在针对第一实施例至第三实施例描述的配置中的功能方面与第四实施例组合的任何配置组合。
第五实施例
本发明的第五实施例与上述实施例的每个的不同之处在于字线WL的配置。在下文中，将参照图84至图98给出对该实施例的配置的描述。
如图84中所示，该实施例的第一示例中的存储器单元区域也具有与例如关于第二实施例的图31中的存储器单元区域基本上相同的配置。然而，在图84中的每个存储器单元MC中，两个两个地布置在图的竖直方向上延伸的字线，使得它们之间具有一定距离。将给出更具体的描述。在图的水平方向上夹在源极接触SC和漏极接触DC之间的每个区域中，字线在图的竖直方向上延伸。出于该原因，图85至图88的横截面视图与图36至图39的不同之处在于：字线WL1、WL2被置于如平面中所见的夹在源极接触SC(源极区SO)和漏极接触DC(漏极区DR)之间的每个区域中。
在图31中，例如，字线WL1、WL2仅在夹于每个存储器单元MC中的源极接触SC和漏极接触DC之间的区域中延伸。出于该原因，字线未被置于夹在一个存储器单元MC和与其邻接的另一存储器单元MC之间的区域(存储器单元MC之间的边界的近区)中。层间绝缘层II在与字线相同的层中形成。同时，在该实施例中，在由图84中的虚线指示的每个存储器单元中，两个两个地布置字线WL1、WL2，使得它们之间具有一定距离。出于该原因，图84与图31的不同之处在于WL1至WL2单元部的区域。具体地，WL1(WL2)单元部被定义为使得图左侧的两条字线WL1(WL2)去往中心。
在该实施例中，如上所述，源极区SO和漏极区DR如平面中所见的夹在两条字线WL1、WL2之间。图84与图31的不同之处就在这一点。
将参照图89中的等效电路给出对该实施例中的STT-MRAM的操作的描述。
图89中的被虚线环绕的存储器单元的布置与图84中的如平面中所见的存储器单元的布置相同。置于所选择的存储器单元MC中的字线被激活并且存储器单元MC中的晶体管TM的沟道导通。(该沟道是如平面中所见的与在图84中的每个存储器单元MC中延伸的字线交叠的沟道区)。此时，置于未选择的存储器单元MC中的字线被去激活并且这些存储器单元MC中的晶体管TM的沟道截止。
将给出对如下情况的考虑：其中图84和图89中的包括两条字线WL1和位线BL1的存储器单元MC是用于重写或读取的所选择的单元。在该情况下，两条字线WL1和位线BL1被激活并且存储器单元MC的沟道导通。此时，不同于上述字线和位线的字线(字线WL2)和位线BL2至BL4被去激活并且存储器单元MC的沟道截止。
再者，在其中选择不同于上述存储器单元MC的任何存储器单元MC的情况下，与前文相似，执行操作以仅激活置于所选择的存储器单元MC中的字线。
如图90中所示，该实施例的第二示例中的存储器单元区域也具有与例如关于第三实施例的图48至图52中的存储器单元区域基本上相同的配置。然而，在图90中，如图84中的那样采取如下措施：在每个存储器单元MC中，两个两个地安置在图的竖直方向上延伸的字线WL1至WL4，使得它们之间具有一定距离。就是说，在图的水平方向上夹在源极接触SC和漏极接触DC之间的每个区域中，字线在图的竖直方向上延伸。然而，在图90中的第二示例中，不同于图84中的第一示例，源极接触SC和漏极接触DC分别布置成交错配置。出于该原因，各个存储器单元MC也被布置成交错配置并且字线的单元部被定义为“WL1单元部和WL2单元部”等。图90与图48至图52的不同之处就在这一点。
将参照图90和图91给出对该实施例的第二示例中的STT-MRAM的操作的描述。
尽管在图90中省略，但是源极线SL基本上与位线平行延伸(在图的左右方向上)。如图91中的等效电路中所指示的，图91中的被虚线环绕的各个存储器单元的布置与如平面中所见的图90中的各个存储器单元的布置相同。作为示例，将给出对如下情况的考虑：其中图90中的包括两条字线WL1、WL2和位线BL1的存储器单元MC是用于重写或读取的所选择的单元。在该情况下，字线WL1、WL2和位线BL1被激活并且存储器单元MC的沟道导通。此时，不同于上述字线和位线的字线(字线WL0、WL3至WL5)和位线BL2至BL4被去激活并且这些存储器单元MC的沟道截止。此时，执行操作以将图91中的耦接到字线WL1、WL2的读取字线RWL1设定到“H”电平。此外，使其他读取字线RWL0、RWL2至RWL4置于“L”并且不向包括位线BL2至BL4的存储器单元MC的沟道提供电流。再者，在其中选择不同于上述存储器单元MC的任何存储器单元MC的情况下，与前文相似，执行操作以仅激活置于所选择的存储器单元MC中的字线。
在第一示例和第二示例中的每个存储器单元MC中，可以针对如下布置采用任何配置：例如带状布线ST和源极线SL下方的层(漏极接触DC、源极接触SC等)和源极线SL上方的层(磁阻元件MRD等)的布置。上述配置是可以与参照每个上述实施例描述的第一示例和第二示例的配置组合使用的任何配置。作为示例，图92至图94图示了通过将其中如图90中的第二示例中的那样安置字线WL1至WL4的配置与如下布置组合而获得的配置：参照图70中所示的第三实施例的第五示例描述的磁阻元件MRD等的布置。如图95至图98中所示，可以使用与图40至图43中的配置相同的配置来代替在图92至图94中的示例中的堆叠成两层的漏极接触DC。
将给出对该实施例的示例共有的作用和效果的描述。除了第一实施例的作用和效果之外，该实施例还带来了如下作用和效果：
在该实施例中的每个存储器单元MC中，两条字线延伸。出于该原因，如平面中所见的与这些字线交叠的存取晶体管的宽度是例如其中一条字线在每个存储器单元MC中延伸的情况下的宽度的两倍。在该实施例中，出于该原因，可以大致使存取晶体管向磁阻元件MRD提供电流的能力加倍。
在其中如例如第一实施例中的那样一条字线在每个存储器单元MC中延伸的情况下，有必要采取如下措施以确保该实施例中的每个存储器单元MC中的沟道宽度：有必要使存储器单元的面积加倍。出于该原因，难于抑制存储器单元的单位面积的增加。然而，使用该实施例使得可以使该沟道宽度变宽，以增强存取晶体管的电流提供能力而不增加存储器单元MC的单位面积。
在该实施例中，在重写和读取时均选择两条字线。可以在如下字线末端处分离地提供仅激活一条字线的字线解码器：位于与参照第一示例和第二示例描述的存储器单元阵列中的字线末端(字线驱动器带的近区)相反侧的字线末端。可以由字线解码器执行如下处理：仅在重写时选择两条字线并且在读出时选择一条字线。这使得可以提供其中能够实现如下情况的STT-MRAM：可以提供在重写操作时足以在磁阻元件MRD中重写信息的电流并且抑制由于读出时的低饱和电流引起的读出错误。
本发明的第五实施例与本发明的第一实施例至第四实施例的不同之处仅在于每个上述方面。就是说，对于本发明的第五实施例，上文未描述的配置、条件、过程、效果等均与本发明的第一实施例至第四实施例一致。因此，本发明的第五实施例的配置可以与能够在针对第一实施例至第四实施例描述的配置中的功能方面与第五实施例组合的任何配置组合。
参考示例
每个上述实施例中的STT-MRAM的磁阻元件MRD基本上为平面内磁化类型并且在沿半导体衬底SUB和各个层叠薄膜的主表面的方向上磁化。然而，STT-MRAM可以为所谓的垂直磁化类型。在垂直磁化STT-MRAM中，例如，磁阻元件MRD沿与半导体衬底SUB等的主表面交叉的方向即其中各个薄膜层叠的方向磁化。
如图99至图101中所示，包括垂直磁化磁阻元件的STT-MRAM的存储器单元区域具有与例如图92中所示的第五实施例的第三示例中的STT-MRAM的存储器单元区域基本上相同的配置。尽管图中没有示出，但是图99中的每个存储器单元中的SL及其下方的层的配置可以是与例如图92中的配置相同的配置。然而，不同于平面内磁化磁阻元件MRD，垂直磁化磁阻元件MRD不需要具有如平面中所见的高宽长比(不同于1）。垂直磁化磁阻元件与平面内磁化磁阻元件的不同之处就在这一点。图99中的参考示例中的其他配置元件与针对第一实施例描述的配置元件完全一致。
垂直磁化磁阻元件不具有高宽长比(不同于1)的平面形状。即使在该情况下，所期望的也是，磁阻元件MRD、漏极接触DC和未示出的源极接触SC应被布置成如图99中所示的交错配置。如例如第三实施例中的那样，这增加了如下性能：增强了用于将每个存储器单元中的磁阻元件MRD和漏极接触DC布置为使得它们之间的平面距离基本上相同的版图的自由度。因此，可以减少存储器单元之间的磁阻元件MRD的诸如电特性的功能变化并且使整体存储器单元区域的功能更稳定。
如例如第三实施例中的那样，通过将源极接触SC和漏极接触DC布置成交错配置，增加了每个存储器单元中的磁阻元件MRD和漏极接触DC之间的距离。因此，即使当半导体器件的微型化在未来发展时仍可以实现如下情况：通过确保磁阻元件MRD和漏极接触DC之间的平面距离，可以维持每个磁阻元件MRD的有利的平坦度。
第六实施例
本发明的第六实施例与上述实施例的每个的不同之处在于每个磁阻元件的模式。在下文中，将参照图102至图118给出对该实施例的配置的描述。
在该实施例中，如图102中所示，所谓的畴壁运动磁阻元件MRD，而非平面内磁化磁阻元件，被用作如下类型的磁阻元件MRD：使得通过使用自旋矩移动畴壁来写入记录信息。
在图102中，比磁阻元件MRD(畴壁运动磁阻元件)的畴壁运动层M1更接近半导体衬底SUB的下面的层的配置被示出在左侧的“M1下方”下面。就是说，在每个磁阻元件MRD下方的层中，形成了半导体衬底的每个有源区AA，字线WL1至WL5(第三布线)，源极接触SC1、SC2，漏极接触DC1、DC2等。
在图102中，在右侧的“M1及其上方”下面，连同源极接触SC1、漏极接触DC1等一起主要示出了如下配置：磁阻元件MRD和比它们更远离半导体衬底SUB的上面的层的配置。图102中被虚线环绕的区域形成了各个存储器单元MC。因此，每个磁阻元件MRD被布置为使得如平面中所见的其长度方向在图的竖直方向上延伸。每个磁阻元件MRD具有长的形状并且其如平面中所见的宽长比不同于1。每个磁阻元件MRD的形状可以是矩形或者长的形状，诸如椭圆形。
在图102中，如例如第四实施例中的那样，两条位线BL1、/BL1(BL2、/BL2)(第一布线)被置于每个存储器单元MC中，它们之间具有如平面中所见的一定距离。在图102中，如例如第五实施例中的那样，在图的竖直方向上延伸的字线被置于夹在图的水平方向上的漏极接触DC1、DC2和源极接触SC1、SC2之间的每个区域中。
在该实施例中，接地布线GND被特别地安置在M1上方的层中。接地布线GND是具有0电位的布线并且其功能与包括平面内磁化磁阻元件的STT-MRAM中的读出操作中的源极线相似。所期望的是，如同诸如位线的其他布线，接地布线GND应由例如铜的导电膜形成。
再者，在图102中，位线BL1(第一布线)等实际上被布置为使得它们在水平方向上延伸贯穿图102中的M1上方的区域并且与磁阻元件MRD电耦接。然而，在图102中，为了便于观察，它们被单独地示出在中心部分处。接地布线GND实际上也延伸使得它们如平面中所见的与每个存储器单元MC交叠；然而，在图102中省略了该示图表示。
在该实施例中，对于各个存储器单元MC，磁阻元件MRD，漏极接触DC1、DC2和源极接触SC1、SC2被布置成交错配置。出于该原因，在竖直方向上，或者在每个磁阻元件MRD的长度方向(第一方向)上彼此邻接的两个磁阻元件MRD被如下安置：它们被安置在水平方向上或者在与第一方向交叉的方向(第二方向)上的不同坐标中。在图102中，成对漏极接触DC1、DC2被安置为接近其中彼此邻接的成对存储器单元MC的相应边界部分彼此交叠的区域。
在该实施例中，可以考虑：成对的漏极接触DC1、DC2分别形成置于它们中的每个的左侧的存储器单元MC。或者，在该实施例中，可以考虑：如下两对漏极接触形成单个存储器单元MC：位于其中在图102中的左右方向上彼此邻接的成对存储器单元MC的边界部分彼此交叠的区域的近区两侧的一对漏极接触DC1、DC2；以及(例如，在图102的左侧)与其邻接的一对漏极接触DC1、DC2。不论使用哪种考虑方式，两条字线都在每个存储器单元MC中延伸。
如图103至图106中的横截面视图中所示，晶体管TM(开关元件)在半导体衬底SUB的主表面之上的每个有源区AA中形成。在晶体管TM上方，安置了包括磁化钉扎层MHL1、MHL2，畴壁运动层M1，隧道绝缘层MTL和磁化钉扎层MPL的磁阻元件MRD。图102中的每个磁阻元件MRD(磁化钉扎层MPL)和接地布线GND通过源极接触SC彼此电耦接。源极区SO1、SO2和畴壁运动层M1通过源极接触SC1、SC2彼此电耦接。然而，磁化钉扎层MHL1、MHL2被置于源极接触SC1、SC2与畴壁运动层M1之间。漏极区DR1、DR2和位线通过漏极接触DC1、DC2彼此电耦接。
再者，在图102至图106中，磁阻元件MRD和漏极接触DC1、DC2被布置为使得它们如平面中所见的彼此不交叠。
图107三维地图示了图102至图106中所示的存储器单元的配置。如图107和图102至图106中所示，单个畴壁运动磁阻元件MRD具有如下配置：其中畴壁运动层M1、隧道绝缘层MTL和磁化钉扎层MPL以该顺序层叠；并且该磁阻元件以其间分别具有磁化钉扎层MHL1、MHL2的情况下通过两个源极接触SC1、SC2与两个存取晶体管TM的源极区SO1、SO2电耦接。每个畴壁运动磁阻元件MRD通过两个漏极接触DC1、DC2与两条位线BL1、/BL1(BL2、/BL2)电耦接。
畴壁运动层M1包括：如平面中所见的在图102至图106的竖直方向上延伸的畴壁运动区MCR；以及如平面中所见的在图102至图106的水平方向上延伸的、畴壁运动区MCR以外的区(磁化固定区MFR)。
在它们之中，如同平面内磁化磁阻元件的自由层MFL，畴壁运动区MCR根据穿过该区的电流的方向而改变磁化方向。(参照图9。)畴壁运动区MCR与同其相对的磁化钉扎层MPL的下表面接触，隧道绝缘层MTL置于它们之间。如同平面内磁化磁阻元件的磁化钉扎层MPL，与固定层MHL1、MHL2接触的磁化固定区MFR的磁化方向总是恒定的。(参照图9。)换言之，磁化固定区MRF是畴壁运动层M1的一部分并且其磁化方向是固定的。磁化钉扎层MHL1、MHL2被安置以使畴壁运动层M1的磁化方向固定(以形成磁化固定区MFR)。
具体地，所期望的是，固定层MHL1、MHL2应是包括选自由钴(Co)和铂(Pt)组成的群组中的一种或多种的单金属或者合金的膜。所期望的是，包括畴壁运动区MCR和磁化固定区MFR的畴壁运动层M1应是如下的膜：包括选自由钴(Co)和镍(Ni)组成的群组中的一种或多种的单金属或者合金的膜。
所期望的是，隧道绝缘层MTL应是包括氧化铝(AlOx)、氧化镁(MgO)和氧化铪(HfO)中的任何材料的绝缘膜。所期望的是，该实施例中的磁化钉扎层MPL应是由铁磁层形成的薄膜。具体地，所期望的是，磁化钉扎层MPL应是如下的膜：包括选自由钴(Co)、铁(Fe)、硼(B)、钌(Ru)、铂(Pt)和锰(Mn)组成的群组中的一种或多种的单金属或者合金的膜。
在图103、图105和图107中，该实施例中的磁化钉扎层MPL被示出为单层。然而，通常，使用以下结构用于磁化钉扎层MPL：双层结构，其中铁磁层层叠在反铁磁层之上；四层结构，其中铁磁层、非磁层和铁磁层以该顺序层叠在反铁磁层之上；五层结构；等等。然而，层叠的层的数目或者使层层叠的顺序不限于前述内容。例如，通过依次层叠CoFeB、Ru、CoPt、Ru和CoPt的合金层，可以配置图103、图105和图107中的磁化钉扎层MPL。
将给出对将信息重写到畴壁运动磁阻元件MRD的原理的详细描述。
畴壁运动层M1是具有磁性质的磁层。通过特别地根据穿过畴壁运动层M1的电流的方向而改变的畴壁运动层M1的畴壁运动区MCR的磁化方向，将数据写入到磁阻元件MRD。为了描述具体示例，将假设在例如图107中建立如下状态：磁化钉扎层MPL垂直于半导体衬底的主表面向上磁化；并且固定层MHL2和位于其上方的固定区MFR向上磁化，而固定层MHL1和位于其上方的固定区MFR向下磁化。
当电子从畴壁运动层M1的左侧向右侧，即沿半导体衬底的主表面从源极接触SC2向源极接触SC1流动时，出现如下情况：仅具有图中的向上的自旋的自旋极化电子穿过畴壁运动区MCR。于是等同于在磁化方向上不同的区之间的边界的畴壁偏移到图中的边界BD1。结果，畴壁运动区MCR的磁化方向变得向上并且基本上与磁化钉扎层MPL的磁化方向相同。此时，磁阻元件MRD的电阻是低的。
同时，当电子从畴壁运动层M1的右侧向左侧，即沿半导体衬底的主表面从源极接触SC1向源极接触SC2流动时，出现如下情况：仅具有图中的向下的自旋的自旋极化电子穿过畴壁运动区MCR。于是等同于在磁化方向上不同的区之间的边界的畴壁偏移到图中的边界BD2。结果，畴壁运动区MCR的磁化方向变得向下并且与磁化钉扎层MPL的磁化方向相反。此时，磁阻元件MRD的电阻是高的。
上述电子流动(电流)由所选择的字线接通时所选择的磁阻元件MRD和成对位线(例如BL1和/BL1)之间的电位差提供。
当读取写入到畴壁运动层M1的信息时，对于与构成被取作源的磁阻元件MRD的磁化钉扎层MPL电耦接的接地布线GND，出现如下情况：电流借助于存取晶体管TM、畴壁运动区MCR、隧道绝缘层MTL和磁化钉扎层MPL从位线流到接地布线GND。此时，通过检测根据磁阻元件MRD(畴壁运动区MCR)的磁化方向变化的电阻，可以读取磁阻元件MRD的磁化方向。
图102至图107中所示的该实施例的配置与例如图30中的第二实施例的配置的不同之处在于每个上述方面。将参照图示该实施例的比较示例的图108至图102给出对该实施例的作用和效果的描述。
如图108至图112中所示，该实施例的比较示例中的存储器单元区域也具有与图102至图106中所示的该实施例中的存储器单元区域基本上相同的配置。然而，在图108中的比较示例中，各个存储器单元MC中的磁阻元件MRD，漏极接触DC1、DC2或者源极接触SC、SC2未被布置成交错配置。就是说，在图102的竖直方向上彼此邻接的两个磁阻元件MRD被布置为使得它们处于在竖直方向上延伸的相同直线上。
如同上述每个其他实施例中的磁阻元件MRD，该实施例中的每个磁阻元件MRD也具有长的形状并且其如平面中所见的宽长比不同于1。如每个上述实施例中的那样，出于该原因，即使当每个磁阻元件MRD的宽长比比1大得多时，仍可以实现如下情况：可以抑制磁阻元件MRD之间的短路，而不增加如平面中所见的每个存储器单元MC的面积。因此，可以减少用于从磁阻元件MRD读取信息/向磁阻元件MRD写入信息的电流值并且抑制读取/写入错误，而不增加如平面中所见的每个存储器单元MC的面积或者减少集成的存储器单元MC的数目。同时，可以提供一种半导体器件，其具有集成电路，其中抑制了磁阻元件MRD之间的短路。
再者，在该实施例中，源极接触和漏极接触也被布置成交错配置。与第三实施例相似，出于该原因，增强了用于将每个存储器单元中的磁阻元件MRD和漏极接触DC布置为使得它们之间的平面距离基本上相同的版图的自由度。因此，可以减少存储器单元MC之间的磁阻元件MRD的诸如电特性的功能变化并且使整体存储器单元区域的功能更稳定。即使当半导体器件的微型化在未来发展时仍可以实现如下情况：通过确保磁阻元件MRD和漏极接触之间的平面距离，可以维持每个磁阻元件MRD的有利的平坦度。
再者，在该实施例中，如图102中所示，通过如第五实施例中的那样，增加字线数目可以实现如下情况：如第五实施例中的那样，可以增加每个晶体管的供电电流而不增加每个存储器单元MC的面积。
在该实施例中，所期望的是，采取图113至图118中所示的措施以抑制接地布线GND和漏极接触DC1、DC2之间的短路：每个接地布线GND被配置为使得它在其中存储器单元MC布置成阵列的方向(第五方向和第六方向)上弯曲和延伸。该思想的基础与例如图49至图52中的源极线的配置的思想的基础相同。基于该思想，源极线在其中存储器单元布置成阵列的方向上弯曲和延伸，以抑制源极线和漏极接触之间的短路。
如图113和图114中所示，具体地，接地布线GND可以具有如下形状，使得它们在竖直方向上延伸并且与如平面中所见的布置成交错配置的源极接触(磁阻元件MRD)交叠。或者，如图115和图116中所示，接地布线GND可以具有如下形状，使得它们在水平方向上延伸并且与如平面中所见的布置成交错配置的源极接触(磁阻元件MRD)交叠。或者，如图117和图118中所示，源极线SL可以具有如下形状，使得它们如同网格在水平方向和竖直方向上延伸并且与如平面中所见的布置成交错配置的源极接触SC交叠。
本发明的第六实施例与本发明的第一实施例至第五的不同之处仅在于每个上述方面。就是说，对于本发明的第六实施例，上文未描述的配置、条件、过程、效果等均与本发明的第一至第五实施例一致。因此，本发明的第六实施例的配置可以与能够在针对第一实施例至第五实施例描述的配置中的功能方面与第六实施例组合的任何配置组合。
这里公开的本发明的实施例应被视为每个方面的示例并且不应被视为限制。本发明的范围由所附权利要求限定，而非由以上描述限定，并且本发明旨在涵盖与权利要求等同的意义和范围内的所有修改。
本发明可以有利地应用包括自旋矩写入的磁阻元件的半导体器件。

Claims (20)

1.一种半导体器件，包括：
半导体衬底，具有主表面；
开关元件，包括源极区和漏极区，置于所述半导体衬底的所述主表面之上；
平板状引出布线，置于所述开关元件上方；
自旋矩写入的平面内磁化磁阻元件，设置在所述引出布线上方，其磁化状态能够根据电流流动方向而变化；以及
第一布线，与所述磁阻元件电耦接并且朝向沿所述主表面的方向延伸，
其中在平面图中所述磁阻元件的宽长比是不同于1的值，以及
其中在布置有其中所述磁阻元件和所述开关元件彼此电耦接的多个存储器单元的存储器单元区域中，在平面图中在第一方向上彼此邻接的多个磁阻元件被布置为使得所述磁阻元件未处于沿所述第一方向延伸的相同直线上，所述第一方向是每个所述磁阻元件的长度方向。
2.根据权利要求1所述的半导体器件，
其中在平面图中所述存储器单元的面积不小于0.02μm2并且不大于0.5μm2。
3.根据权利要求1所述的半导体器件，
其中所述磁阻元件被布置为使得所述磁阻元件在与所述第一方向交叉的第二方向上至少部分地与在所述第一方向上与其邻接的磁阻元件交叠。
4.根据权利要求1所述的半导体器件，
其中在相同的存储器单元中，所述引出布线被布置为使得在平面图中所述引出布线不会至少部分地与所述半导体衬底的所述主表面中的所述开关元件的有源区交叠。
5.根据权利要求1所述的半导体器件，
其中在其中所述第一布线在平面图中与所述磁阻元件交叠的区域中，所述第一布线在与其中所述第一布线延伸的方向交叉的方向上的宽度比其在所述交叠的区域以外的区域中的宽度宽。
6.根据权利要求1所述的半导体器件，
其中在所述存储器单元区域中，多个存储器单元在平面图中被布置在彼此正交的第三方向和第四方向上，所述第三方向为竖直方向，并且所述第四方向为水平方向，以及
其中所述存储器单元区域进一步包括：
源极接触，电耦接到所述开关元件的源极区；以及
漏极接触，将所述开关元件的漏极区和所述引出布线电耦接在一起。
7.根据权利要求6所述的半导体器件，
其中在所述第三方向或所述第四方向上彼此邻接的多个所述源极接触和所述漏极接触被布置为使得所述源极接触或所述漏极接触未处于在所述第三方向和/或所述第四方向上延伸的直线上。
8.根据权利要求6所述的半导体器件，
其中所述引出布线具有如下形状：使得所述引出布线在所述第三方向和所述第四方向上延伸。
9.根据权利要求6所述的半导体器件，
其中所述第一方向与所述第三方向和所述第四方向均不同。
10.根据权利要求6所述的半导体器件，进一步包括：
第二布线，沿所述主表面安置并且将多个所述源极接触电耦接在一起，
其中所述第二布线的中心线在所述第三方向或所述第四方向上弯曲并且延伸。
11.根据权利要求6所述的半导体器件，
其中在所述第三方向上彼此邻接的一对存储器单元中，一个存储器单元中的所述源极接触被置于在所述第三方向上较之存储器单元的中心更接近另一存储器单元的区域中。
12.根据权利要求6所述的半导体器件，
其中所述漏极接触未被置于在所述第四方向上将多个所述源极接触连结在一起的直线上。
13.根据权利要求6所述的半导体器件，
其中在相同的存储器单元中，所述磁阻元件和所述漏极接触在平面图中不彼此交叠。
14.根据权利要求1所述的半导体器件，
其中所述第一布线延伸使得所述第一布线在平面图中与所述存储器单元交叠，以及
其中对于单个存储器单元，所述第一布线的两个或更多个被置于沿所述主表面的平面中，它们之间在与其中所述第一布线延伸的方向交叉的方向上具有一定距离。
15.根据权利要求1所述的半导体器件，
其中用于选择在平面图中所布置的所述存储器单元的行的第三布线被置于所述半导体衬底的所述主表面之上，以及
其中在平面图中所述源极区和所述漏极区夹在两个所述第三布线之间。
16.一种半导体器件，包括：
半导体衬底，具有主表面；
开关元件，置于所述半导体衬底的所述主表面之上；
自旋矩写入的畴壁运动磁阻元件，设置在所述开关元件上方并且包括畴壁运动层和磁化钉扎层，其中所述畴壁运动层朝向沿所述主表面的方向延伸，其磁化状态能够根据电流流动方向而变化，而所述磁化钉扎层置于所述畴壁运动层之上，在它们之间存在隧道绝缘层；以及
第一布线，与所述畴壁运动层电耦接并且朝向沿所述主表面的方向延伸，
其中在平面图中所述磁阻元件的宽长比是不同于1的值，以及
其中在布置有其中所述磁阻元件和所述开关元件彼此电耦接的多个存储器单元的存储器单元区域中，在平面图中在第一方向上彼此邻接的多个所述磁阻元件被布置为使得所述磁阻元件未被置于沿所述第一方向延伸的相同直线上，所述第一方向是每个所述磁阻元件的长度方向。
17.根据权利要求16所述的半导体器件，进一步包括：
接地布线，沿所述主表面延伸并且与所述磁阻元件电耦接，
其中在平面图中，所述接地布线在其中所述存储器单元布置成阵列的第五方向和第六方向上在所述存储器单元区域中弯曲和延伸。
18.根据权利要求16所述的半导体器件，进一步包括：
源极接触，将所述开关元件的源极区和所述畴壁运动层电耦接在一起；以及
漏极接触，将所述开关元件的漏极区和所述第一布线电耦接在一起。
19.根据权利要求18所述的半导体器件，
其中均包括在所述第一方向上彼此邻接的一对所述存储器单元的所述源极接触和所述漏极接触被布置为使得所述源极接触和所述漏极接触未处于在所述第一方向上延伸的直线上。
20.根据权利要求18所述的半导体器件，
其中用于选择如平面中所见的所布置的所述存储器单元的行的第三布线被置于所述半导体衬底的所述主表面之上，以及
其中在平面图中所述源极区和所述漏极区夹在两个所述第三布线之间。
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