JP2013033573A - 電子装置、半導体装置およびその制御方法、ならびに携帯端末装置 - Google Patents

電子装置、半導体装置およびその制御方法、ならびに携帯端末装置 Download PDF

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Abstract

【課題】選択されない磁気抵抗素子の磁化状態が誤って書き換えられる現象の発生が確実に抑制される半導体装置の制御方法を提供する。
【解決手段】当該制御方法は、半導体基板と、半導体基板の主表面上に位置する、固定層ＭＰＬと、トンネル絶縁層と、磁化容易軸を有する自由層ＭＦＬとを含む磁気抵抗素子と、磁気抵抗素子に隣接する第１の配線とを備える半導体装置における磁化状態を書き換える制御方法である。上記制御方法は以下の工程を備えている。まず上記自由層ＭＦＬの磁化状態を変更する前の初期磁化状態が判定される。上記判定する工程において、自由層ＭＦＬの磁化状態を変更する必要があると判定された場合に、第１の配線にパルス電流が流される。上記パルス電流により、自由層ＭＦＬの磁化容易軸と交差する方向に発生するパルス磁場を磁気抵抗素子に印加することにより自由層ＭＦＬの磁化状態が変更される。
【選択図】図１４

Description

本発明は、電子装置、半導体装置およびその制御方法、ならびに携帯端末装置に関し、より特定的には、磁気抵抗素子を有する電子装置、半導体装置およびその制御方法、ならびに電子装置、半導体装置が搭載された携帯端末装置に関する。
記憶用の半導体集積回路などの半導体装置として、従来よりＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static Random Access Memory）が広く用いられている。一方、ＭＲＡＭ（Magnetic Random Access Memory）は、磁気によって情報を記憶するデバイスであり、高速動作、書換え耐性、不揮発性などの点で、他のメモリ技術と比較し優れた特徴を有している。標準の２軸型ＭＲＡＭの構成は、たとえば特開２００４−３９７５７号公報（特許文献１）に開示されている。
ＭＲＡＭを構成するメモリセルに含まれる、磁気によって情報を記憶するデバイス本体としての磁気抵抗素子に、短時間に急激に増加および減少するいわゆるパルス信号を与えることにより、磁気抵抗素子の磁化状態を書き換える半導体装置は、たとえば特開２００９−２６３５４号公報（特許文献２）および特開２０１０−１６６０５４号公報（特許文献３）に開示されている。
特開２００４−３９７５７号公報 特開２００９−２６３５４号公報 特開２０１０−１６６０５４号公報
特開２００４−３９７５７号公報に開示される標準の２軸型ＭＲＡＭにおいては、磁気抵抗素子の近傍に配置される配線に流れる電流により形成される磁場を用いて、磁気抵抗素子の磁化状態が書き換えられる。上記配線は通常、個々の磁気抵抗素子に対して、平面視において互いに交差するように２本配置される。ＭＲＡＭにおいては多数の磁気抵抗素子が平面視においてアレイ状に多数配列される。複数の磁気抵抗素子のうち１列に並ぶ磁気抵抗素子は、通常は同一の配線に電気的に接続され、当該配線に流れる電流による磁場により磁化状態が書き換えられる。
このため、たとえば当該配線に接続される複数の磁気抵抗素子のうちの１つを選択して磁化状態を書き換える際には、平面視において互いに交差する２本の配線のそれぞれに電流が流れ、それぞれの配線が形成する磁場が合成されたいわゆる合成磁場が形成される。このとき当該磁気抵抗素子と同一の配線に接続される他の磁気抵抗素子に対して、当該配線に流れる電流により形成される磁場が印加されることがある。したがって上記他の磁気抵抗素子が意図せず選択され、その磁化状態が誤って書き換えられる、いわゆるディスターブと呼ばれる現象が発生する可能性がある。ディスターブが発生すると、当該ＭＲＡＭの機能が低下する。
磁化状態を書き換える際のディスターブの発生を抑制するためには、特開２００９−２６３５４号公報および特開２０１０−１６６０５４号公報に開示されるパルス信号としてのいわゆるパルス磁場を、選択された磁気抵抗素子に印加することが好ましい。しかし特開２００９−２６３５４号公報および特開２０１０−１６６０５４号公報に開示される方法を用いても、上記ディスターブの発生を確実に抑制することは困難である。
本発明は、上記の問題に鑑みなされたものである。その目的は、磁気抵抗素子の磁化状態を確実に書き換えることのできる電子装置、半導体装置、およびその制御方法、ならびに上記電子装置、半導体装置が搭載された携帯端末装置を提供することである。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記のとおりである。
代表的な実施の形態による電子装置は、磁化固定層と、トンネル絶縁層と、磁化容易軸を有する磁化自由層とを含む磁気抵抗素子と、磁気抵抗素子に接し、磁化容易軸に沿って延びる第１の配線と、を有する。
代表的な実施の形態による電子装置の制御方法は、磁化固定層と、トンネル絶縁層と、磁化容易軸を有する磁化自由層とを含む磁気抵抗素子と、磁気抵抗素子に接し、磁化容易軸に沿って延びる第１の配線とを備える半導体装置における磁化状態を書き換える制御方法である。上記制御方法は以下の工程を備える。第１の配線にパルス電流を流す工程と、当該パルス電流により発生するパルス磁場を印加する毎に、パルス電流を流す工程の前の磁化自由層の磁化の向きに対し、磁化自由層の磁化の向きが反転する工程とを備える。
本発明によれば、選択された磁気抵抗素子の第１の配線に流れるパルス電流により、当該磁気抵抗素子の磁化自由層が有する磁化容易軸に交差する方向に延びる磁場が形成される。このため、選択された磁気抵抗素子の磁化状態を確実に所望の状態に書き換えることができる。
本発明の実施の形態１に係る半導体装置の全体の平面図である。 図１の半導体装置が携帯端末装置に搭載された態様を示す概略図である。 本発明の実施の形態１に係る半導体装置の全体の回路図である。 本発明の実施の形態１に係るＭＲＡＭのメモリセルにおける磁気抵抗素子およびビット線の配置関係を示す模式的な構造斜視図である。 本発明の実施の形態１に係る半導体装置のメモリセルの概略平面図である。 本発明の実施の形態１に係る半導体装置のメモリセルの概略断面図である。 絶縁基板上に形成された、本発明の実施の形態１に係るＭＲＡＭのメモリセルの概略断面図である。 （Ａ）図６のＶＩＩＩＡ−ＶＩＩＩＡ線に沿う部分における概略断面図である。（Ｂ）図６のＶＩＩＩＢ−ＶＩＩＩＢ線に沿う部分における概略断面図である。 図６および図８の磁気抵抗素子の構成を詳細に示す概略断面図である。 （Ａ）図６に示す本発明の実施の形態１に係る半導体装置の、磁気抵抗素子の磁化状態（情報）を書き換える際のメモリセルの動作を示す概略断面図である。（Ｂ）図６に示す本発明の実施の形態１に係る半導体装置の、磁気抵抗素子の磁化状態（情報）を読み出す際のメモリセルの動作を示す概略断面図である。 図１０に示す磁気抵抗素子ＭＴＪの磁化状態（情報）を書き換える際のメモリセルの動作を上方から示す概略平面図である。 本発明の実施の形態１に係る磁気抵抗素子の、磁化自由層の平面形状と初期磁化状態を示す概略平面図である。 （Ａ）本発明の実施の形態１に係る磁気抵抗素子の、磁化自由層の磁化が第１の状態となった態様を示す概略断面図である。（Ｂ）本発明の実施の形態１に係る磁気抵抗素子の、磁化自由層の磁化が第２の状態となった態様を示す概略断面図である。 本発明の実施の形態１に係る磁気抵抗素子の磁化状態の書き換え動作順序を示すフローチャートである。 本発明の実施の形態１に係る磁気抵抗素子の磁化状態の書き換え動作を、図１４より簡潔に示すフローチャートである。 （Ａ）本発明の実施の形態１に係る磁気抵抗素子に印加されるパルス電流の第１例を示すグラフである。（Ｂ）本発明の実施の形態１に係る磁気抵抗素子に印加されるパルス電流の第２例を示すグラフである。（Ｃ）本発明の実施の形態１に係る磁気抵抗素子に印加されるパルス電流の第３例を示すグラフである。 （Ａ）異方性磁界の大きさが１７５Ｏｅのときの、パルス磁場のピーク値とパルス幅との条件に対する、磁気抵抗素子の磁化状態の書き換えの可否を示すチャートである。（Ｂ）異方性磁界の大きさが１５５Ｏｅのときの、パルス磁場のピーク値とパルス幅との条件に対する、磁気抵抗素子の磁化状態の書き換えの可否を示すチャートである。（Ｃ）異方性磁界の大きさが１３０Ｏｅのときの、パルス磁場のピーク値とパルス幅との条件に対する、磁気抵抗素子の磁化状態の書き換えの可否を示すチャートである。 本発明の比較例における半導体装置のメモリセルの概略平面図である。 （Ａ）本発明の比較例における半導体装置の、磁気抵抗素子の磁化状態（情報）を書き換える際のメモリセルの動作を示す概略断面図である。（Ｂ）本発明の比較例における半導体装置の、磁気抵抗素子の磁化状態（情報）を読み出す際のメモリセルの動作を示す概略断面図である。 図１９に示す磁気抵抗素子ＭＴＪの磁化状態（情報）を書き換える際のメモリセルの動作を上方から示す概略平面図である。 本発明の比較例の半導体装置において、ビット線に流れる電流による発生磁場および磁化自由層の磁化の方向を示すフローチャートである。 本発明の比較例の半導体装置において、ライト線に流れる電流による発生磁場および磁化自由層の磁化の方向を示すフローチャートである。 本発明の比較例の半導体装置において、ビット線とライト線に接続されるドライバの態様を示す概略図である。 本発明の比較例の半導体装置に印加される電流値の時間変化を示すグラフである。 本発明の比較例の半導体装置にパルス電流を印加する場合の、電流値の時間変化を示すグラフである。 本発明の比較例の半導体装置における磁化状態の書き換えの際に発生するディスターブを説明するフローチャートである。 本発明の比較例の半導体装置に含まれる図１２の磁化自由層に対して、本発明の比較例として印加する長時間パルス磁場の時間変化を示すグラフである。 図２７の長時間パルス磁場が印加された、本発明の比較例の半導体装置に含まれる図１２の磁化自由層の磁化状態の時間変化を示すグラフである。 図２８に示されるデータの一部を抜粋したグラフである。 本発明の実施の形態１の半導体装置に含まれる図１２の磁化自由層に対して、本発明の実施の形態１として印加するパルス磁場の時間変化を示すグラフである。 図３０の長時間パルス磁場が印加された、本発明の実施の形態１の半導体装置に含まれる図１２の磁化自由層の磁化状態の時間変化を示すグラフである。 本発明の実施の形態１の半導体装置においてメモリセルが配置される領域の製造方法のうち、第１工程を示す概略断面図である。 本発明の実施の形態１の半導体装置においてメモリセルが配置される領域の製造方法のうち、第２工程を示す概略断面図である。 本発明の実施の形態１の半導体装置においてメモリセルが配置される領域の製造方法のうち、第３工程を示す概略断面図である。 本発明の実施の形態１の半導体装置においてメモリセルが配置される領域の製造方法のうち、第４工程を示す概略断面図である。 本発明の実施の形態１の半導体装置においてメモリセルが配置される領域の製造方法のうち、第５工程を示す概略断面図である。 本発明の実施の形態１の半導体装置においてメモリセルが配置される領域の製造方法のうち、第６工程を示す概略断面図である。 本発明の実施の形態１の半導体装置においてメモリセルが配置される領域の製造方法のうち、第７工程を示す概略断面図である。 本発明の実施の形態１の半導体装置においてメモリセルが配置される領域の製造方法のうち、第８工程を示す概略断面図である。 本発明の実施の形態１の半導体装置においてメモリセルが配置される領域の製造方法のうち、第９工程を示す概略断面図である。 本発明の実施の形態１の半導体装置においてメモリセルが配置される領域の製造方法のうち、第１０工程を示す概略断面図である。 本発明の実施の形態１の半導体装置においてメモリセルが配置される領域の製造方法のうち、第１１工程を示す概略断面図である。 本発明の実施の形態１の半導体装置においてメモリセルが配置される領域の製造方法のうち、第１２工程を示す概略断面図である。 本発明の実施の形態１の半導体装置においてメモリセルが配置される領域の製造方法のうち、第１３工程を示す概略断面図である。 本発明の実施の形態１の半導体装置においてメモリセルが配置される領域の製造方法のうち、第１４工程を示す概略断面図である。 本発明の実施の形態１の半導体装置においてメモリセルが配置される領域の製造方法のうち、第１５工程を示す概略断面図である。 本発明の実施の形態１の半導体装置においてメモリセルが配置される領域の製造方法のうち、第１６工程を示す概略断面図である。 本発明の実施の形態１の半導体装置においてメモリセルが配置される領域の製造方法のうち、第１７工程を示す概略断面図である。 本発明の実施の形態１の半導体装置においてメモリセルが配置される領域の製造方法のうち、第１８工程を示す概略断面図である。 本発明の実施の形態１の半導体装置においてメモリセルが配置される領域の製造方法のうち、第１９工程を示す概略断面図である。 本発明の実施の形態１の半導体装置においてメモリセルが配置される領域の製造方法のうち、第２０工程を示す概略断面図である。 本発明の実施の形態１の半導体装置においてメモリセルが配置される領域の製造方法のうち、第２１工程を示す概略断面図である。 本発明の実施の形態１の半導体装置においてメモリセルが配置される領域の製造方法のうち、第２２工程を示す概略断面図である。 本発明の実施の形態１の半導体装置においてメモリセルが配置される領域の製造方法のうち、第２３工程を示す概略断面図である。 本発明の実施の形態１の半導体装置においてメモリセルが配置される領域の製造方法のうち、第２４工程を示す概略断面図である。 本発明の実施の形態１の半導体装置においてメモリセルが配置される領域の製造方法のうち、第２５工程を示す概略断面図である。 本発明の実施の形態１の半導体装置においてメモリセルが配置される領域の製造方法のうち、第２６工程を示す概略断面図である。 本発明の実施の形態１の半導体装置においてメモリセルが配置される領域の第１の製造方法のうち、図５７に続く工程を示す概略断面図である。 本発明の実施の形態１の半導体装置においてメモリセルが配置される領域の第１の製造方法のうち、図５８に続く工程を示す概略断面図である。 本発明の実施の形態１の半導体装置においてメモリセルが配置される領域の第１の製造方法のうち、図５９に続く工程を示す概略断面図である。 本発明の実施の形態１の半導体装置においてメモリセルが配置される領域の第１の製造方法のうち、図６０に続く工程を示す概略断面図である。 本発明の実施の形態１の半導体装置においてメモリセルが配置される領域の第１の製造方法のうち、図６１に続く工程を示す概略断面図である。 本発明の実施の形態１の半導体装置においてメモリセルが配置される領域の第２の製造方法のうち、図５７に続く工程を示す概略断面図である。 本発明の実施の形態１の半導体装置においてメモリセルが配置される領域の第２の製造方法のうち、図６３に続く工程を示す概略断面図である。 本発明の実施の形態１の半導体装置においてメモリセルが配置される領域の第２の製造方法のうち、図６４に続く工程を示す概略断面図である。 本発明の実施の形態１の半導体装置においてメモリセルが配置される領域の第２の製造方法のうち、図６５に続く工程を示す概略断面図である。 本発明の実施の形態１の半導体装置においてメモリセルが配置される領域の第２の製造方法のうち、図６６に続く工程を示す概略断面図である。 本発明の実施の形態１の半導体装置においてメモリセルが配置される領域の第２の製造方法のうち、図６７に続く工程を示す概略断面図である。 本発明の実施の形態１の半導体装置においてメモリセルが配置される領域の第２の製造方法のうち、図６８に続く工程を示す概略断面図である。 本発明の実施の形態１の半導体装置においてメモリセルが配置される領域の第２の製造方法のうち、図６９に続く工程を示す概略断面図である。 本発明の実施の形態２に係る半導体装置のメモリセルの第１例の概略断面図である。 （Ａ）本発明の実施の形態２に係る半導体装置の書き換えビット線または読み出しビット線の構成の第１例を示す概略図である。（Ｂ）本発明の実施の形態２に係る半導体装置の書き換えビット線または読み出しビット線の構成の第２例を示す概略図である。 本発明の実施の形態２に係る半導体装置の書き換え下部配線の構成を示す概略図である。 クラッド層の態様の第１例を示す概略断面図である。 クラッド層の態様の第２例を示す概略断面図である。 本発明の実施の形態２に係る半導体装置のメモリセルの第２例の概略断面図である。 図７６の磁気抵抗素子の構成を詳細に示す概略断面図である。 クラッド層が配置されない場合、およびクラッド層が配置される場合のそれぞれにおける、下部配線と磁力線の疎密との位置関係を示す概略図である。 クラッド層が配置されない場合の、選択ｂｉｔが形成する磁場と隣接ｂｉｔとの位置関係を示す概略図である。 クラッド層が配置される場合の、選択ｂｉｔが形成する磁場と隣接ｂｉｔとの位置関係を示す概略図である。 選択ｂｉｔおよび隣接ｂｉｔの書き換え下部配線、および選択ｂｉｔの書き換え下部配線に流れる電流と当該電流が形成する磁場との位置関係を示す概略平面図である。 選択ｂｉｔおよび隣接ｂｉｔの書き換え下部配線、および書き換えビット線に流れる電流と当該電流が形成する磁場との位置関係を示す概略平面図である。 （Ａ）ビット線にクラッド層が形成されないメモリセルに印加された外部磁場の経路を示す概略図である。（Ｂ）ビット線の底面および側壁にクラッド層が形成されるメモリセルに印加された外部磁場の経路を示す概略図である。（Ｃ）ビット線の底面、側壁および上面にクラッド層が形成されるメモリセルに印加された外部磁場の経路を示す概略図である。 本発明の実施の形態２の半導体装置においてメモリセルが配置される領域の製造方法のうち、図４９に続く工程を示す概略断面図である。 本発明の実施の形態２の半導体装置においてメモリセルが配置される領域の製造方法のうち、図８４に続く工程を示す概略断面図である。 本発明の実施の形態２の半導体装置においてメモリセルが配置される領域の製造方法のうち、図８５に続く工程を示す概略断面図である。 本発明の実施の形態２の半導体装置においてメモリセルが配置される領域の製造方法のうち、図８６に続く工程を示す概略断面図である。 本発明の実施の形態２の半導体装置においてメモリセルが配置される領域の製造方法のうち、図８７に続く工程を示す概略断面図である。 本発明の実施の形態２の半導体装置においてメモリセルが配置される領域の第１の製造方法のうち、図５９に続く工程を示す概略断面図である。 本発明の実施の形態２の半導体装置においてメモリセルが配置される領域の第１の製造方法のうち、図８９に続く工程を示す概略断面図である。 本発明の実施の形態２の半導体装置においてメモリセルが配置される領域の第２の製造方法のうち、図６７に続く工程を示す概略断面図である。 本発明の実施の形態２の半導体装置においてメモリセルが配置される領域の第２の製造方法のうち、図９１に続く工程を示す概略断面図である。 本発明の実施の形態２の半導体装置においてメモリセルが配置される領域の第３の製造方法のうち、図９２に続く工程を示す概略断面図である。 本発明の実施の形態２の半導体装置においてメモリセルが配置される領域の第３の製造方法のうち、図９３に続く工程を示す概略断面図である。 本発明の実施の形態２の半導体装置においてメモリセルが配置される領域の第４の製造方法のうち、図９２に続く工程を示す概略断面図である。 本発明の実施の形態２の半導体装置においてメモリセルが配置される領域の第４の製造方法のうち、図９５に続く工程を示す概略断面図である。 本発明の実施の形態２の半導体装置においてメモリセルが配置される領域の第４の製造方法のうち、図９６に続く工程を示す概略断面図である。 本発明の実施の形態２の半導体装置においてメモリセルが配置される領域の第４の製造方法のうち、図９７に続く工程を示す概略断面図である。 本発明の実施の形態２の半導体装置においてメモリセルが配置される領域の第４の製造方法のうち、図９８に続く工程を示す概略断面図である。 本発明の実施の形態３に係る半導体装置の全体の回路図である。 本発明の実施の形態３に係る半導体装置のメモリセルの概略平面図である。 本発明の実施の形態３に係る半導体装置のメモリセルの第１例の概略断面図である。 図１０２に示す本発明の実施の形態１に係る半導体装置の、磁気抵抗素子の磁化状態（情報）を書き換える際のメモリセルの動作を示す概略断面図である。 図１０２に示す本発明の実施の形態１に係る半導体装置の、磁気抵抗素子の磁化状態（情報）を読み出す際のメモリセルの動作を示す概略断面図である。 図１００に対して、１対のメモリセルのそれぞれが異なるワード線に接続された態様を有する半導体装置の全体の回路図である。 本発明の実施の形態３に係る半導体装置のメモリセルの占有面積を説明する概略平面図である。 本発明の実施の形態３に係る半導体装置のメモリセルの第２例の概略断面図である。 本発明の実施の形態４に係る半導体装置の全体の回路図である。 図１０８に対して、１対のメモリセルのそれぞれが異なるワード線に接続された態様を有する半導体装置の全体の回路図である。 本発明の実施の形態４に係る半導体装置のメモリセルの概略平面図である。 本発明の実施の形態４に係る半導体装置のメモリセルの第１例の概略断面図である。 図１１１に示す本発明の実施の形態１に係る半導体装置の、磁気抵抗素子の磁化状態（情報）を書き換える際のメモリセルの動作を示す概略断面図である。 図１１１に示す本発明の実施の形態１に係る半導体装置の、磁気抵抗素子の磁化状態（情報）を読み出す際のメモリセルの動作を示す概略断面図である。 本発明の実施の形態４に係る半導体装置のメモリセルの占有面積を説明する概略平面図である。 本発明の実施の形態４に係る半導体装置のメモリセルの第２例の概略断面図である。
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
まず、本実施の形態としてチップ状態の半導体装置について図１を用いて説明する。
図１を参照して、本実施の形態における半導体チップＣＨＰには、ＣＰＵ（Central Processing Unit）と、ＭＲＡＭと、周辺回路と、パワーラインＰＬとを有している。半導体チップＣＨＰの周辺部にはパッドＰＤが配置されている。
ＣＰＵは、中央演算処理部とも呼ばれる回路であり、記憶装置から命令を読み出して解読し、それに基づいて多種多様な演算や制御を行なうものである。このためＣＰＵには高速処理が要求される。
ＭＲＡＭは、磁気を利用して、記憶される情報（磁化状態）をランダムに読み出したり書き換えたりすることができる素子である。ＭＲＡＭは電源を切っても記憶状態が保持される不揮発性メモリとして機能するだけでなく、高速なランダムアクセス機能を有するメモリ素子である。
周辺回路は、ＣＰＵやＭＲＡＭとともに半導体装置のシステムを構成するための回路であり、たとえば電源回路、クロック回路やリセット回路などから構成されている。周辺回路には、デジタル信号を処理するデジタル回路やアナログ信号を処理するアナログ回路を含んでいる。アナログ回路は、時間的に連続して変化する電圧や電流の信号、すなわちアナログ信号を扱う回路であり、たとえば、増幅回路、変換回路、変調回路、発振回路、電源回路などから構成されている。
パワーラインＰＬは、ＣＰＵ、ＭＲＡＭおよび周辺回路を動作するための電圧を供給するラインであり、電源ラインやグランドラインから構成されている。ＣＰＵ、ＭＲＡＭおよび周辺回路は、パワーラインと接続されており、パワーラインからの電源供給によって動作できる。
パッドＰＤは、半導体チップＣＨＰの外部に接続される機器（回路）と入出力するための外部接続端子である。パッドＰＤを介して半導体チップＣＨＰに形成されているＣＰＵなどに入力信号が入力される。またＣＰＵからの出力信号がパッドＰＤを介して半導体チップＣＨＰの外部に接続されている機器（回路）に出力される。この半導体チップＣＨＰは、たとえば図２に示すように、携帯情報端末やデジタル家電などの携帯端末装置に搭載することができる。
次に、ＭＲＡＭの等価回路について図３および図４を用いて説明する。
図３を参照して、通常、ＭＲＡＭが構成する回路には、横方向（行方向）にｎ行、縦方向（列方向）にｍ列、マトリクス状に複数のＭＲＡＭのメモリセルＭＣが配置されている。つまりＭＲＡＭは、アレイ状に配置された複数のメモリセルＭＣからなるメモリセルアレイを構成している。複数のメモリセルＭＣの各々は、磁気抵抗素子ＭＴＪと、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）からなるアクセストランジスタＡＴＲ（第１のトランジスタ）とを有している。アクセストランジスタＡＴＲは、複数並ぶ磁気抵抗素子ＭＴＪのうち情報の読み書きを行なう素子（メモリセルＭＣ）を選択するトランジスタである。
図３の等価回路においては、ワード線ＷＬ１〜ＷＬｍと、ソース線ＳＬ１〜ＳＬｍとが互いに並行して延在するように配置されている。一方、図３の等価回路の縦方向に延在するように、書き換えビット線ＷＢＬ１〜ＷＢＬｎ（第２の配線）および読み出しビット線ＲＢＬ１〜ＲＢＬｎが互いに並行して配置されている。また各メモリセルＭＣにおいて、書き換え下部配線ＢＥＤＬ（第１の配線）が配置されている。書き換え下部配線ＢＥＤＬは、磁気抵抗素子ＭＴＪの下部電極としての役割と、磁気抵抗素子ＭＴＪの磁化状態を書き換える配線としての役割とを併せ持つ配線である。なお図３の等価回路における各配線の延在する方向は、必ずしも実際のＭＲＡＭにおいて各配線が延在する方向を表わすものではない。
ＭＲＡＭは上記以外に、ワード線ＷＬ１〜ＷＬｍと電気的に接続されたワード線ドライバ帯ＷＤと、ソース線ＳＬ１〜ＳＬｍと電気的に接続されたデータ読出回路ＤＲＣと、選択トランジスタＷＳＧ１〜ＷＳＧｎおよび選択トランジスタＲＳＧ１〜ＲＳＧｎを介在してビット線ＢＬ１〜ＢＬｎと電気的に接続されたデータ書込回路ＤＷＣと、選択トランジスタＷＳＧ１〜ＷＳＧｎおよびＲＳＧ１〜ＲＳＧｎの各々のゲートに電気的に接続されたカラムデコーダＣＤとを有している。データ読出回路ＤＲＣは、選択された磁気抵抗素子ＭＴＪの磁化状態（情報）を読み出す回路であり、データ書込回路ＤＷＣは、選択された磁気抵抗素子ＭＴＪの磁化状態（情報）を書き換える回路である。具体的には、データ書込回路ＤＷＣは、パルス電流を発生させ、そのパルス電流を、選択された磁気抵抗素子ＭＴＪの書き換え下部配線ＢＥＤＬに流すことにより、選択された磁気抵抗素子ＭＴＪの磁化状態を書き換える。パルス電流については後に詳述する。なお図３においては書き換えビット線ＷＢＬ１〜ＷＢＬｎと読み出しビット線ＲＢＬ１〜ＲＢＬｎとが共通のカラムデコーダＣＤに接続されているが、書き換えビット線ＷＢＬ１〜ＷＢＬｎと読み出しビット線ＲＢＬ１〜ＲＢＬｎとが別々のカラムデコーダＣＤに接続されていてもよい。
このように横方向および縦方向に延在する複数のラインが存在し、かつアレイ状にメモリセルＭＣが配置された回路構成を有するＭＲＡＭは、外部からの制御信号やアドレス信号に基づき、特定のメモリセルＭＣにランダムアクセスする。そして当該ＭＲＡＭは、アクセスした特定のメモリセルに対して、入力データＤinを書き換えたり出力データＤoutを読み出したりする。
図４を参照して、本実施の形態におけるＭＲＡＭは、平面視における一方向に複数（図４においては５列：Ｙ１〜Ｙ５）および上記一方向と交差（略直交）する方向に複数（図４においては６列：Ｘ１〜Ｘ６）の磁気抵抗素子ＭＴＪが配置され、これらの磁気抵抗素子ＭＴＪは平面視においてアレイ状に配置されている。上記一方向に書き換えビット線ＷＢＬおよび読み出しビット線ＲＢＬが延在し、磁気抵抗素子ＭＴＪと電気的に接続されている。当該ＭＲＡＭのそれぞれの磁気抵抗素子ＭＴＪに対して、上記一方向と交差（略直交）する方向に延在する書き換え下部配線ＢＥＤＬが電気的に接続されている。
Ｙ１〜Ｙ５に沿う方向に複数並ぶ磁気抵抗素子ＭＴＪは、共通の書き換えビット線ＷＢＬおよび読み出しビット線ＲＢＬに電気的に接続されている。これに対してそれぞれの磁気抵抗素子ＭＴＪは、別々の書き換え下部配線ＢＥＤＬと電気的に接続されている。
次に、ＭＲＡＭの構成について図５〜図９を用いて説明する。
図５を参照して、本実施の形態のＭＲＡＭにおいては、複数のメモリセルＭＣが平面視におけるｘ方向と、ｘ方向に略直交するｙ方向とに関して一定の間隔ごとに、アレイ状に配置されている。メモリセルＭＣごとに１つずつ配置される磁気抵抗素子ＭＴＪは、たとえば楕円形など、一方向における寸法が上記一方向に交差（略直交）する他の方向における寸法よりも長い平面形状を有することが好ましい。
書き換え下部配線ＢＥＤＬは、図５のｘ方向に延在するように、個々のメモリセルＭＣに対して１つずつ配置される。書き換え下部配線ＢＥＤＬは、平面視において磁気抵抗素子ＭＴＪの長手方向に沿うように延在することが好ましい。すなわち図５においては、磁気抵抗素子ＭＴＪの長手方向がｘ方向に沿うように延在することが好ましい。書き換えビット線ＷＢＬおよび読み出しビット線ＲＢＬは、図５のｘ方向に交差（略直交）するｙ方向に延在する。ｙ方向に沿うように複数並ぶ磁気抵抗素子ＭＴＪのそれぞれは、同一（共通）の書き換えビット線ＷＢＬおよび読み出しビット線ＲＢＬと電気的に接続される。逆に言えば、個々の書き換えビット線ＷＢＬおよび読み出しビット線ＲＢＬは、１列に並ぶ複数の磁気抵抗素子ＭＴＪのそれぞれと電気的に接続される。
図６を参照して、本実施の形態のＭＲＡＭにおいては、複数のメモリセルＭＣが配置される領域には、半導体基板ＳＵＢの主表面上にアクセストランジスタＡＴＲと磁気抵抗素子ＭＴＪとを有している。アクセストランジスタＡＴＲは、たとえばボロンやリン、砒素などの不純物を含む１対のソース／ドレイン領域としての不純物領域ＩＰＲと、シリコン酸化膜からなるゲート絶縁膜ＧＩと、ポリシリコンなどの導電体からなるゲート電極層ＧＥとを有している。なお、ゲート電極層ＧＥが金属膜の場合、ゲート絶縁膜ＧＩはたとえば酸化ハフニウム（ＨｆＯ2）などの高誘電率膜を用いる。１対の不純物領域ＩＰＲは、半導体基板ＳＵＢの主表面に互いに間隔をあけて配置されている。ゲート電極層ＧＥは、１対の不純物領域ＩＰＲに挟まれる半導体基板ＳＵＢの表面上にゲート絶縁膜ＧＩを介在して形成されている。なお１対の不純物領域ＩＰＲおよびゲート電極層ＧＥの表面は金属材料がシリサイド化された金属シリサイド膜ＭＦが形成されていてもよい。
なお、図６においては半導体基板ＳＵＢの上にＭＲＡＭが形成される例を示しているが、本実施の形態においてはたとえば図７のようにＭＲＡＭを配線基板等の絶縁基板ＩＳＵＢ上に形成してもよい。この場合、アクセストランジスタＡＴＲは、絶縁基板ＩＳＵＢ上に形成されたＳＯＩ（Semiconductor On Insulator）層に形成されてもよい（図７において図示せず）。したがって、半導体基板を用いた半導体装置に限らず、たとえば半導体基板を用いず絶縁基板上に形成された電子装置に本発明のＭＲＡＭを適用することもできる。当該電子装置のチップが図３の携帯端末装置に搭載されてもよい。
磁気抵抗素子ＭＴＪは、アクセストランジスタＡＴＲが形成された半導体基板ＳＵＢの主表面上に複数層の層間絶縁層（たとえば５層のシリコン酸化膜からなる層間絶縁層ＩＩＩ１〜ＩＩＩ５およびたとえば４層のシリコン窒化膜からなる層間絶縁層ＩＩ１〜ＩＩ４）を介在して位置している。磁気抵抗素子ＭＴＪは、書き換え下部配線ＢＥＤＬの表面にその下面が接するように形成されている。この書き換え下部配線ＢＥＤＬは、ビアＶＡおよび読み出し用配線Ｍ３，Ｍ２，Ｍ１を通じてアクセストランジスタＡＴＲの１対のソース／ドレイン領域ＩＰＲの一方に電気的に接続されている。
読み出し用配線Ｍ２と同一の層にはソース線ＳＬ（図３参照）が接続されている。またゲート電極ＧＥは図６の紙面奥行き方向に延在するが、ゲート電極ＧＥと同一の方向に延在するように、図示されないワード線ＷＬ（図３参照）が配置されている。また図６においてはゲート電極層ＧＥ、書き換えビット線ＷＢＬおよび読み出しビット線ＲＢＬが平面視において略平行に延在する。このためソース線ＳＬは上記の各配線と平面視において交差するように延在することが好ましく、たとえば図６に示されるメモリセルに対して紙面奥行き側または紙面手前側に配置されることが好ましい。このため図６においてはソース線ＳＬが図示されない。このようにすれば、図６に示されるメモリセルと、当該メモリセルに対して紙面奥行き方向に隣接するメモリセルとが同時に動作することを抑制することができる。
なお読み出し用配線Ｍ３，Ｍ２およびソース線ＳＬは、たとえばバリアメタルＢＲＬと、配線本体となるたとえば銅からなる導電膜ＣＵとからなり、バリアメタルＢＲＬは銅膜ＣＵの下面と側面とを覆う態様で形成されている。バリアメタルＢＲＬは、たとえばタンタル（Ｔａ）、窒化タンタル（ＴａＮ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、ルテニウム（Ｒｕ）の薄膜のうちいずれか１種、または２種以上が積層された構成であることが好ましい。
読み出し用配線Ｍ１は、たとえばタングステンなどからなるタングステン膜ＴＵＮと、タングステン膜ＴＵＮの下面と側面とを覆うバリアメタルＢＲＬとからなる。ビアＶＡは、たとえばタングステン膜ＴＵＮとバリアメタルＢＲＬとからなっている。ビアＶＡは、シリコン窒化膜ＩＩ３、シリコン酸化膜ＩＩＩ４に設けられた溝内、およびシリコン窒化膜ＩＩ５、シリコン酸化膜ＩＩＩ６に設けられた溝内に形成されている。
また磁気抵抗素子ＭＴＪの上側に電気的に接続するように読み出しビット線ＲＢＬが形成されている。読み出しビット線ＲＢＬは、たとえばバリアメタルＢＲＬと、配線本体となる銅膜ＣＵとからなり、バリアメタルＢＲＬは銅膜ＣＵの下面と側面とを覆う態様で形成されている。これにより、読み出しビット線ＲＢＬと書き換え下部配線ＢＥＤＬとの間に磁気抵抗素子ＭＴＪが配置されている。
さらに書き換え下部配線ＢＥＤＬの上側に電気的に接続するように、ビアＶＡを介在して書き換えビット線ＷＢＬが形成されている。書き換えビット線ＷＢＬは、たとえばバリアメタルＢＲＬと、配線本体となる銅膜ＣＵとからなり、バリアメタルＢＲＬは銅膜ＣＵの下面と側面とを覆う態様で形成されている。これにより、書き換えビット線ＷＢＬと書き換え下部配線ＢＥＤＬとの間にビアＶＡが配置されている。
すなわち、平面視において概ね、読み出し用配線Ｍ３の真上に配置されるビアＶＡと書き換えビット線ＷＢＬの真下に配置されるビアＶＡとに挟まれる位置に、磁気抵抗素子ＭＴＪが配置される。さらに言い換えればアクセストランジスタＡＴＲは、書き換え下部配線ＢＥＤＬにおいて、磁気抵抗素子ＭＴＪを挟んで、書き換えビット線ＷＢＬと磁気抵抗素子ＭＴＪとの接続部に対する反対側に接続されている。より具体的には、書き換え下部配線ＢＥＤＬの上面に接する、書き換えビット線ＷＢＬと電気的に接続されたビアＶＡは、磁気抵抗素子ＭＴＪの右側の接続部において書き換え下部配線ＢＥＤＬと電気的に接続される。これに対して、書き換え下部配線ＢＥＤＬの下面に接する、アクセストランジスタＡＴＲと電気的に接続されたビアＶＡは、磁気抵抗素子ＭＴＪの左側の接続部において書き換え下部配線ＢＥＤＬと電気的に接続される。
層間絶縁層ＩＩＩ５、磁気抵抗素子ＭＴＪおよび書き換え下部配線ＢＥＤＬを覆うように、たとえばシリコン窒化膜からなる層間絶縁層ＩＩ５が配置されていることが好ましい。層間絶縁層ＩＩ５は磁気抵抗素子ＭＴＪの上面および側面を覆うことにより、磁気抵抗素子ＭＴＪを上面側および側面側から保護する役割を有する。
層間絶縁層ＩＩ５上には層間絶縁層ＩＩＩ６〜ＩＩＩ８および層間絶縁層ＩＩ７が積層されている。ただし後述するように、たとえば層間絶縁層ＩＩＩ６は、層間絶縁層ＩＩＩ６および層間絶縁層ＩＩＩ７とが積層された２層構造を有していてもよい。上記の構成を有する場合も包括的に示すために、図６においては層間絶縁層ＩＩＩ７が間引かれている。同様の理由により、図６においては層間絶縁層ＩＩ６が間引かれている。また図６のｘ方向に交差（略直交）するｙ方向に関しては、書き換えビット線ＷＢＬ、読み出しビット線ＲＢＬおよび磁気抵抗素子ＭＴＪは、図８（Ａ）（Ｂ）に示す態様で形成されている。
なお図６および図８においては書き換えビット線ＷＢＬおよび読み出しビット線ＲＢＬは磁気抵抗素子ＭＴＪの上方に配置されているが、これらは磁気抵抗素子ＭＴＪの下方または磁気抵抗素子ＭＴＪと同一の層に配置されてもよい。
書き換え下部配線ＢＥＤＬはたとえばタンタル（Ｔａ）、窒化タンタル（ＴａＮ）、ルテニウム（Ｒｕ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）、クロム鉄ニッケル（ＮｉＦｅＣｒ）、クロムニッケル（ＮｉＣｒ）、アルミニウム（Ａｌ）などの金属膜からなることが好ましい。また書き換え下部配線ＢＥＤＬは１層でもよいが、上述した異なる材料からなる複数の薄膜が積層された構成であってもよい。書き換え下部配線ＢＥＤＬの厚みはたとえば１０ｎｍ以上７０ｎｍ以下であることが好ましく、なかでも２０ｎｍ以上５０ｎｍ以下（一例として３５ｎｍ）であることが好ましい。さらに書き換え下部配線ＢＥＤＬは、たとえば読み出し用配線Ｍ３，Ｍ２と同様に、たとえばその底面および側壁がバリアメタルＢＲＬで覆われていてもよい。
なお図６において、ビアＶＡはタングステンＴＵＮにより形成されており、書き換え下部配線ＢＥＤＬはタンタルＴＡにより形成されている。しかしこれらは一例であり、たとえばビアＶＡがタンタルや銅など、他の金属材料から形成されてもよい。後述するように、ＭＲＡＭの製造方法に応じて、部分的な構成および材質（たとえば書き換え下部配線ＢＥＤＬとその下面に接触するビアＶＡとを構成する金属材料は一致するなど）が適宜変化する。
磁気抵抗素子ＭＴＪは、磁化固定層ＭＰＬと、トンネル絶縁層ＭＴＬと、磁化自由層ＭＦＬとがこの順に積層された構成（いわゆるボトムピン構造）を有している。すなわち磁化固定層ＭＰＬと磁化自由層ＭＦＬとの間にトンネル絶縁層ＭＴＬが配置されている。
図９を参照して、磁気抵抗素子ＭＴＪはシード層ＳＥＤと、磁化固定層ＭＰＬ，トンネル絶縁層ＭＴＬおよび磁化自由層ＭＦＬと、キャップ層ＣＰとがこの順に積層された構成であることが好ましい。図６および図８（Ａ）においては、キャップ層ＣＰおよびシード層ＳＥＤの図示が省略されている。
磁化固定層ＭＰＬはたとえば、反強磁性層ＭＰ３と磁化固定層ＭＰ２とスペーサ層ＳＰと磁化固定層ＭＰ１とがこの順に積層された構成を有することが好ましい。反強磁性層ＭＰ３は、たとえばＰｔＭｎまたはＩｒＭｎから選択される１種以上の反強磁性体からなることが好ましい。反強磁性層ＭＰ３の厚みは１０ｎｍ以上３０ｎｍ以下であることが好ましく、１２ｎｍ以上２５ｎｍ以下であることがより好ましい。
磁化固定層ＭＰ２はたとえばコバルト（Ｃｏ）、鉄（Ｆｅ）からなる群から選択される１種以上から構成される磁性金属単体、またはこれらの材質とボロン（Ｂ）とからなる群から選択される１種以上から構成される合金の膜であることが好ましい。具体的にはたとえばＣｏＦｅの薄膜、ＣｏＦｅとＣｏＦｅＢとの積層構造が用いられる。このように磁化固定層ＭＰ２は単一の層であってもよいが、複数の層が積層された構成であってもよい。磁化固定層ＭＰ２の全体の厚みは１．２ｎｍ以上３ｎｍ以下であることが好ましく、１．５ｎｍ以上２．５ｎｍ以下であることがより好ましい。
スペーサ層ＳＰはたとえばルテニウム（Ｒｕ）などの非磁性金属からなる。スペーサ層ＳＰの厚みは０．４ｎｍ以上１ｎｍ以下であることが好ましく、０．６ｎｍ以上０．９ｎｍ以下であることがより好ましい。
磁化固定層ＭＰ１はたとえばニッケル（Ｎｉ）、コバルト（Ｃｏ）、鉄（Ｆｅ）からなる群から選択される１種以上から構成される磁性金属単体、またはこれらの材質とボロン（Ｂ）とからなる群から選択される１種以上から構成される合金の膜であることが好ましい。具体的にはたとえばＦｅの薄膜、ＮｉＦｅの薄膜、ＮｉＦｅＣｏの薄膜、ＣｏＦｅＢの薄膜、ＮｉＦｅＣｏＢの薄膜、ＣｏＦｅＢとＣｏＦｅとの積層構造が用いられる。このように磁化固定層ＭＰ１は単一の層であってもよいが、複数の層が積層された構成であってもよい。磁化固定層ＭＰ１の全体の厚みは１．２ｎｍ以上３ｎｍ以下であることが好ましく、１．５ｎｍ以上２．５ｎｍ以下であることがより好ましい。なお磁化固定層ＭＰ１と磁化固定層ＭＰ２との磁化量（ＭｓＶ）がほぼ等しくなることが好ましい。
トンネル絶縁層ＭＴＬはたとえばアルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、ハフニウム（Ｈｆ）からなる群から選択される１種以上の金属材料の酸化膜からなる単一の層または積層構造であることが好ましい。トンネル絶縁層ＭＴＬの全体の厚みは０．５ｎｍ以上２ｎｍ以下であることが好ましく、０．６ｎｍ以上１．５ｎｍ以下であることがより好ましい。
磁化自由層ＭＦＬはたとえばニッケル（Ｎｉ）、コバルト（Ｃｏ）、鉄（Ｆｅ）、ボロン（Ｂ）、ルテニウム（Ｒｕ）からなる群から選択される１種以上の磁性金属または非磁性金属からなる金属単体または合金の膜であるであることが好ましい。具体的にはたとえばＦｅの薄膜、ＮｉＦｅの薄膜、ＮｉＦｅＣｏの薄膜、ＣｏＦｅＢの薄膜、ＮｉＦｅＣｏＢの薄膜、ＣｏＦｅとＮｉＦｅとの積層構造、ＣｏＦｅＢとＲｕとＣｏＦｅＢとの積層構造が用いられる。このように磁化自由層ＭＦＬは単一の層であってもよいが、複数の層が積層された構成であってもよい。磁化自由層ＭＦＬの全体の厚みは１ｎｍ以上１０ｎｍ以下であることが好ましく、１．５ｎｍ以上９ｎｍ以下であることがより好ましい。
シード層ＳＥＤはたとえばタンタル（Ｔａ）、窒化タンタル（ＴａＮ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、ルテニウム（Ｒｕ）、ＮｉＣｒ、ＮｉＦｅＣｒからなる群から選択される１種以上の単一の層または積層構造であることが好ましい。シード層ＳＥＤは非磁性体であることが好ましい。シード層ＳＥＤの全体の厚みは１ｎｍ以上３０ｎｍ以下であることが好ましく、１ｎｍ以上２０ｎｍ以下であることがより好ましい。
キャップ層ＣＰはたとえばタンタル（Ｔａ）、窒化タンタル（ＴａＮ）、ルテニウム（Ｒｕ）からなる群から選択される１種以上の非磁性金属の単一の層または積層構造からなることが好ましい。キャップ層ＣＰの全体の厚みは３０ｎｍ以上８０ｎｍ以下であることが好ましく、４０ｎｍ以上７０ｎｍ以下であることがより好ましい。
次に図１０〜図１７を参照しながら、本実施の形態における磁気抵抗素子ＭＴＪの磁化状態を変更する制御方法、および磁気抵抗素子ＭＴＪの磁化状態を読み出す方法について説明する。まず図１０および図１１を参照しながら、基本的な磁化状態の書き換えおよび読み出しの動作、ならびに磁化状態を変更するメモリセルを選択する動作について説明する。
図１０（Ａ）を参照して、磁気抵抗素子ＭＴＪの磁化自由層ＭＦＬに記録される磁化状態（磁化の方向）を書き換える（反転する）際には、まずアクセストランジスタＡＴＲをＯＮにすることにより、所望のメモリセルを選択する。また同時に、当該メモリセルと電気的に接続された書き換えビット線ＷＢＬを選択するための選択トランジスタＷＳＧ（図３参照）をＯＮにする。そして図１０（Ａ）中に矢印で示すように、アクセストランジスタＡＴＲから読み出し用配線Ｍ１〜Ｍ３、ビアＶＡ、書き換え下部配線ＢＥＤＬ、ビアＶＡを経由して書き換えビット線ＷＢＬに達する電流を流す。
この状況を図１１の平面図を用いて説明すれば、まず書き換え下部配線ＢＥＤＬｉ，ｉを有するメモリセルＭＣを、磁化状態を書き換える磁気抵抗素子としてｂｉｔ選択する。次に上記メモリセルＭＣにおける磁気抵抗素子の平面視における長手方向（図のｘ方向）に沿うように延在する書き換え下部配線ＢＥＤＬｉ，ｉおよび、当該磁気抵抗素子のメモリセルＭＣと平面視において重なる書き換えビット線ＷＢＬｉに図１０（Ａ）および図１１に示す電流が印加される。上記電流のうち特に書き換え下部配線ＢＥＤＬｉ，ｉに流れる電流により形成される磁場が、ｂｉｔ選択された磁気抵抗素子の磁化自由層ＭＦＬに印加されることにより、当該磁化自由層ＭＦＬの磁化の方向が変化する。このようにして磁気抵抗素子の磁化状態を変更することができる。書き換え下部配線ＢＥＤＬｉ，ｉにはパルス電流を流すため、パルス電流によるパルス磁場が、後述する磁化容易軸と交差する方向に形成される。このパルス磁場により、磁化自由層ＭＦＬの磁化の向きを確実に反転させることができる。磁化自由層ＭＦＬの磁化の向きを反転させることは、磁化自由層ＭＦＬの磁化状態を第１の状態から第２の状態、または第２の状態から第１の状態へと変更することを意味する。このことについては後に詳述する。
当該電流が書き換え下部配線ＢＥＤＬを通る際には、磁気抵抗素子ＭＴＪの真下の領域を通り抜けるように通過する。このため、書き換え下部配線ＢＥＤＬを通る電流により、確実に磁気抵抗素子ＭＴＪの磁化状態を書き換えることができる。
一方、図１０（Ｂ）を参照して、磁気抵抗素子ＭＴＪの磁化自由層ＭＦＬに記録される磁化状態（磁化の方向）を読み出す際には、まずアクセストランジスタＡＴＲをＯＮにすることにより、所望のメモリセルを選択する。また同時に、当該メモリセルと電気的に接続された読み出しビット線ＲＢＬを選択するための選択トランジスタＲＳＧ（図３参照）をＯＮにする。そして図１０（Ｂ）中に矢印で示すように、アクセストランジスタＡＴＲから読み出し用配線Ｍ１〜Ｍ３、ビアＶＡ、書き換え下部配線ＢＥＤＬ、磁気抵抗素子ＭＴＪを経由して読み出しビット線ＲＢＬに達する電流を流す。このようにして、磁気抵抗素子ＭＴＪのたとえば下部配線BEDLとキャップ層ＣＰ（図９参照）との間に電圧を印加する。選択された磁気抵抗素子の磁化自由層ＭＦＬの磁化の方向に応じて変化される、磁気抵抗素子の電気抵抗を検出することにより、磁気抵抗素子ＭＴＪの磁化状態が読み取られる。
次に図１２〜図１７を参照しながら、特に磁化状態を書き換える制御方法についてより詳細に説明する。
図１２を参照して、書き換え下部配線ＢＥＤＬの延在する図のｘ方向に長手方向を有する、楕円形の磁気抵抗素子の磁化自由層ＭＦＬを考える。磁化自由層ＭＦＬの厚みは２．０ｎｍであり、平面視における長手方向の寸法が４２５ｎｍ、長手方向に交差する方向の寸法が２００ｎｍであるとする。
図１２および図１３（Ａ）を参照して、この磁化自由層ＭＦＬの初期磁化方向が図のｘ方向右向きであると仮定し、このことを磁化のＸ、Ｙ成分がそれぞれＭｘ／｜Ｍ｜＝１、Ｍｙ／｜Ｍ｜＝０であると表現する。ここでＭｘは磁化の方向のＸ成分、Ｍｙは磁化の方向のＹ成分、｜Ｍ｜は磁化の大きさの絶対値とする。一方、図１３（Ｂ）を参照して、仮に磁化自由層ＭＦＬの初期磁化方向が図のｘ方向左向きである場合には、このことを磁化のＸ、Ｙ成分がそれぞれＭｘ／｜Ｍ｜＝−１、Ｍｙ／｜Ｍ｜＝０であると表現する。
再び図１２を参照して、磁化自由層ＭＦＬは磁化されやすい方向と磁化されにくい方向とを有する。具体的には、磁化自由層ＭＦＬは磁化容易軸に沿う方向に磁化されやすく、磁化困難軸に沿う方向には磁化されにくい。磁化容易軸および磁化困難軸の方向は、磁化自由層ＭＦＬの平面形状や材質などによって変化することがあるが、一般的に磁化容易軸は磁化自由層ＭＦＬの長手方向に沿う方向に延在し、磁化困難軸は磁化容易軸に交差（略直交）する方向に延在する。このため、磁化自由層ＭＦＬの初期磁化状態は一般的に磁化容易軸に沿う右向き（図１３（Ａ））または左向き（図１３（Ｂ））となる。磁化自由層ＭＦＬの磁化状態を変更する（書き換える）とは、一般的には図１３（Ａ）に示す状態（第１の状態）から図１３（Ｂ）に示す状態（第２の状態）に変更すること、および図１３（Ｂ）に示す第２の状態から図１３（Ａ）に示す第１の状態に変更することをいう。
なお、磁化自由層ＭＦＬの磁化の方向は図１３（Ａ）および図１３（Ｂ）に示す２種類の状態に変化するが、磁化固定層ＭＰＬの磁化の方向は１種類の状態に固定されている。
図１４を参照して、たとえば書き換えのために選択されたｂｉｔにおいて、磁化自由層ＭＦＬの磁化の方向が図１３（Ａ）と同じであり、磁化固定層ＭＰＬが図の右向き、すなわち磁化自由層ＭＦＬにおける図１３（Ａ）と同じ方向に磁化されている初期状態を考える。このように磁化自由層ＭＦＬと磁化固定層ＭＰＬとの磁化の方向が同じである状態をここではデータ０と表現する。逆に、磁化自由層ＭＦＬと磁化固定層ＭＰＬとの磁化の方向が反対向きである状態をここではデータ１と表現する。
図１０および図１１に示す基本動作に基づき、選択された磁気抵抗素子ＭＴＪの磁化状態（磁化の方向）を書き換える際には、まず（１）プレリードにより、選択された磁気抵抗素子ＭＴＪ（ｂｉｔ）の磁化の初期状態がデータ０、データ１のいずれであるかを読み出す。そして（２）ジャッジにより、当該磁気抵抗素子の磁化状態を初期磁化状態に対して変更する必要の有無を判定する。
図１４中の（Ａ）の場合は、初期磁化状態がデータ０であり、これをデータ１に書き換えたい場合であり、（２）において磁気抵抗素子ＭＴＪの磁化状態を変更する必要があると判定された場合に相当する。図１４中の（Ｂ）の場合は、初期磁化状態がデータ０であり、これをデータ０のまま維持したい場合である。
図１４中の（Ａ）の場合には、（３）ＢＥＤＬ電流印加において、図１０（Ａ）および図１１に示すように、（磁気抵抗素子ＭＴＪの近傍に存在する）書き換え下部配線ＢＥＤＬに電流を流し、当該電流が形成する磁場を磁気抵抗素子ＭＴＪの磁化自由層ＭＦＬに印加する。このようにすれば、磁化自由層ＭＦＬの磁化の方向が右向きから左向きに反転し、磁気抵抗素子ＭＴＪの磁化の状態はデータ０からデータ１の状態に変更される。一方、図１４（Ｂ）の場合には、（３）ＢＥＤＬ電流印加において書き換え下部配線ＢＥＤＬに電流を流さない。このようにすれば、磁化自由層ＭＦＬの磁化の方向が右向きのまま維持され、磁気抵抗素子ＭＴＪの磁化の状態はデータ０のまま変更されない。
図１４に示すフローチャートが示す動作をより簡潔にまとめたものが図１５のフローチャートである。図１５を参照して、本実施の形態の電子装置または半導体装置においては、まず工程１において、磁化自由層ＭＦＬの現在の磁化の向き（磁化の状態）を読み出すプレリードが行なわれる。次に、工程１のプレリードにより得られた現在の磁化の向き（現在の磁化自由層ＭＦＬの磁化の状態（第１または第２の状態））と、書込みデータに対応する磁化の向き（パルス電流により書き換えられることによる磁化自由層ＭＦＬの磁化の状態）とが同一であるか異なるかを比較対照する。この比較結果により、磁化自由層ＭＦＬの磁化の状態を変更するべきか否かを判断する（工程２）。すなわち、プレリードにより得られた磁化自由層ＭＦＬの磁化の向きと、書込みデータに対応する磁化の向きとが異なる場合、磁化の反転が必要であると判断する。磁化の反転（磁化の向きの変更）が必要な場合には、工程３を実施する。すなわち、磁化自由層ＭＦＬの磁化容易軸の延在する方向に沿って延びる書き換え下部配線ＢＥＤＬ（第１の配線）にパルス電流を流す。ここでのパルス電流は、磁化自由層ＭＦＬの磁化状態を第１の状態（データ０）から第２の状態（データ１）に書き換える場合と、当該磁化状態を第２の状態（データ１）から第１の状態（データ０）に書き換える場合とにかかわらず、同一の方向に流す。このパルス電流により、工程４において磁化自由層ＭＦＬの磁化状態が反転する（第１の状態から第２の状態へ、または第２の状態から第１の状態へと書き換えられる）。なお、工程２において、磁化の反転が不要であると判断された場合には、工程３，４を実施せず、図１５のフローチャートの動作を終了する。
以上より、本実施の形態の電子装置または半導体装置においては、書き換え下部配線ＢＥＤＬに対して常に同一の方向（一方向のみ）のパルス電流を流す毎に、第１の状態から第２の状態へ、または第２の状態から第１の状態へ、交互に磁化自由層ＭＦＬの磁化状態が反転する。より正確には、パルス電流により発生するパルス磁場が磁化自由層ＭＦＬに印加されることにより、当該磁化自由層ＭＦＬの磁化の状態が変更（反転）される。
図１０（Ａ）および図１１、図１４に示す、磁化状態を書き換える際に書き換え下部配線ＢＥＤＬに流す磁化容易軸に沿った方向の電流は、上記のように、いわゆるパルス電流である。ここでパルス電流とは、たとえば時間的に連続して同じ大きさの電流が流れる定常電流、または電流値が最大値まで単調増加した後、比較的長い時間（たとえば１０ナノ秒〜２０ナノ秒）電流の最大値を維持し、その後電流値が単調減少する長パルス電流とは異なり、電流の大きさが短時間に急激に変化し、短時間だけ流れる電流である。すなわちパルス電流とは、当該電流値が最大値にまで単調増加した後、時間的に連続して（電流値が最大値の状態を維持する時間が実質的にゼロである）当該電流値が単調減少する電流をいうものとする。
図１６（Ａ）を参照して、図１６（Ａ）のグラフの横軸は時間を、縦軸は書き換え下部配線ＢＥＤＬに流れるパルス電流の大きさを示す。時刻ｔ1から書き換え下部配線ＢＥＤＬに電流を流し始め、短時間で電流値が単調増加してＢＤに達した後、時間的に連続して電流値が単調減少して時刻ｔ2において電流値が０になる。またパルス幅ＴpwはＴpw＝（ｔ2−ｔ1）／２で示される時間であり、磁化自由層ＭＦＬのスピン磁気モーメントが反転する時間である。パルス電流のパルス幅Ｔpwは、具体的には１００ピコ秒から５ナノ秒の範囲内の極短時間である。なおパルス幅Ｔpwは７００ピコ秒から１５００ピコ秒の範囲内とすることがより好ましい。
ただし図１６（Ｂ）を参照して、図１４の（３）ＢＥＤＬ電流印加において書き換え下部配線ＢＥＤＬに流すパルス電流は、たとえば時刻ｔ1からｔ3まで単調増加して電流値がＢＤに達した後、時刻ｔ3から時刻ｔ4までは電流値がＢＤの状態を維持し、時刻ｔ4から時刻ｔ2までの間に、電流値がＢＤから０になるように単調減少する変化態様を有するものであってもよい。ただし上記のようにパルス電流が最大値を維持する時間は実質的にゼロに等しいため、時刻ｔ3から時刻ｔ4までは実質的にゼロに等しい極短時間である。図１６（Ｂ）のパルス電流においても、図１６（Ａ）のパルス電流と同様に、パルス幅Ｔpwは１００ピコ秒から５ナノ秒（より好ましくは７００ピコ秒から１５００ピコ秒）の範囲内の極短時間であることが好ましい。
あるいは図１６（Ｃ）を参照して、書き換え下部配線ＢＥＤＬに流すパルス電流は、単調増加ののち単調減少するが、ピーク値付近においてその時間変化の傾きが、他の時間よりも緩やかになるように変化してもよい。この場合、書き換え下部配線ＢＥＤＬのパルス電流の時間変化はたとえば上に凸の放物線を描く。
書き換え下部配線ＢＥＤＬにパルス電流を流すことにより、いわゆるパルス磁場が形成され、当該パルス磁場が磁化状態を書き換えようとする磁気抵抗素子ＭＴＪに印加される。パルス磁場とは、図１６（Ａ）〜（Ｃ）に示すパルス電流の値と同様の態様で大きさが時間変化し、上記のパルス電流と同様のパルス幅Ｔpwを有する磁場である。
パルス電流は書き換え下部配線ＢＥＤＬに流れるため、磁気抵抗素子ＭＴＪの磁化自由層ＭＦＬの長手方向に沿う方向に流れる。すなわち磁化自由層ＭＦＬの磁化容易軸が長手方向に沿う方向であれば、パルス電流は磁化自由層ＭＦＬの磁化容易軸に沿う方向に流れる。このため磁化自由層ＭＦＬには、その磁化容易軸に交差（略直交）する方向にパルス磁場が印加される。言い換えれば磁化自由層ＭＦＬには、その磁化困難軸に沿う方向にパルス磁場が印加される。このように磁化自由層ＭＦＬに、磁化容易軸に交差（磁化困難軸に沿う）方向のパルス磁場が印加されることにより、磁化自由層ＭＦＬの磁化状態が変更される。
ところでパルス磁場のピーク値Ｈｐは、磁化自由層ＭＦＬの持つ異方性磁界Ｈｋに近い大きさであることが好ましい。異方性磁界Ｈｋとは、磁化自由層ＭＦＬの磁化の方向を約９０°変化させるために必要な磁場の大きさを示す。パルス磁場を用いて磁化自由層ＭＦＬの磁化の方向を約９０°変化させれば、後述するように確実に磁化自由層ＭＦＬの磁化の方向を反転させることができる。このためパルス磁場は異方性磁界Ｈｋに近い大きさとなることが好ましい。
図１７の各グラフを参照して、横軸はパルス磁場のピーク値Ｈｐを示し、縦軸は図１６（Ａ）に示すパルス電流と同様に時刻ｔ1から時刻ｔ2までの間に図１６（Ａ）と同様の態様で変化するよう印加されるパルス磁場のパルス幅Ｔpwを示す。つまり図１７の縦軸は、図１６（Ａ）に示す態様で時間変化するパルス磁場の、磁場の大きさが最小値から最大値まで変化するのに要する時間を示す。また図１７の各図中に１で示すＨｐおよびＴpwの条件下では、磁化自由層ＭＦＬの磁化状態の書き換えが可能であり、図１７の各図中に２で示すＨｐおよびＴpwの条件下では、磁化自由層ＭＦＬの磁化状態の書き換えが不可能である。
図１７（Ａ）〜（Ｃ）を参照して、Ｈｋの大きさが１７５Ｏｅ、１５５Ｏｅ、１３０Ｏｅの３通りとなるように、形状を変化させた３種類の磁化自由層ＭＦＬを用意する（図１７（Ａ）は図１２の磁化自由層ＭＦＬに相当する）。図１７（Ａ）〜（Ｃ）のいずれにおいても、Ｈｐの大きさがＨｋの大きさに近い値を有する時には、Ｔpwの値にかかわらず、磁化自由層ＭＦＬの磁化状態の書き換えが可能である。しかしＨｐがＨｋに対して大きく異なる場合には、磁化自由層ＭＦＬの磁化状態の書き換えが不可能となる場合が発生する。
ただし、Ｈｐの値がＨｋの２倍（Ｈｋの自然数倍）近く（たとえば図１７（Ａ）においてＨｐが３５０Ｏｅ前後）になると、再び磁化自由層ＭＦＬの磁化状態の書き換えが可能となるＴpwの範囲が広くなることがわかる。
ここで磁気抵抗素子ＭＴＪの磁化自由層ＭＦＬにおける、上記のＨｋの測定方法の一例を説明する。まず磁気抵抗素子ＭＴＪの上部電極と下部配線ＢＥＤＬとの間の電気抵抗の値を出力できるように設定する。次に磁気抵抗素子ＭＴＪの磁化自由層ＭＦＬの磁化容易軸に沿う方向に磁場を印加し、当該磁気抵抗素子ＭＴＪが図１４に示すデータ０の状態のときとデータ１の状態のときとの、磁気抵抗素子ＭＴＪの電気抵抗の差を測定する。次に磁気抵抗素子ＭＴＪの磁化自由層ＭＦＬの磁化困難軸に沿う方向に磁場を印加しながら、上記電気抵抗の値を出力する。磁化困難軸に沿う方向に加える磁場に応じて上記電気抵抗が変化する。ここで当該電気抵抗の値が、データ０のときの電気抵抗の値とデータ１のときの電気抵抗の値との半分になるときの、磁化自由層ＭＦＬの有する異方性磁界Ｈｋの大きさが求めるＨｋとして測定される。
再び図１４を参照して、上記図１５を用いて説明したように、書き換え下部配線ＢＥＤＬに流す上記のパルス電流の向きは、選択ｂｉｔの磁化状態を変化する方向にかかわらず、同一の向きである。具体的には、たとえば選択された磁化自由層ＭＦＬの磁化の状態を、データ０（第１の状態）からデータ１（第２の状態）に書き換える場合も、データ１からデータ０に書き換える場合も、ともにパルス電流は同一の方向（たとえばアクセストランジスタＡＴＲから書き換えビット線ＷＢＬに向かう方向）を向くように流すことが好ましい。なお上記においてデータ０からデータ１に書き換える場合も、データ１からデータ０に書き換える場合も、ともにパルス電流をたとえば書き換えビット線ＷＢＬからアクセストランジスタＡＴＲに向かう方向に流してもよい。
次に、本実施の形態の比較例である図１８〜図２０、および図２１〜図２６に示す比較例の課題を説明しながら、本実施の形態の作用効果について説明する。
図１８を参照して、本実施の形態の比較例としてのＭＲＡＭのメモリセルは、図１８のｙ方向に延在するライト線ＷＴと、図１８のｘ方向に延在するビット線ＢＬとが平面視において略直交するように配置される。ｙ方向に沿うように複数並ぶ磁気抵抗素子ＭＴＪのそれぞれは互いに間隔をあけて、同一（共通）のライト線ＷＴと平面視において重なる位置に配置される。ｘ方向に沿うように複数並ぶ磁気抵抗素子ＭＴＪのそれぞれは、同一（共通）のビット線ＢＬと電気的に接続される。
磁気抵抗素子ＭＴＪの下部電極ＬＥＬは、本実施の形態の書き換え下部配線ＢＥＤＬと同様の材質から形成されるが、その平面形状が書き換え下部配線ＢＥＤＬに比べて図１８のｙ方向に長く、アスペクト比が小さい。磁気抵抗素子ＭＴＪ（磁化自由層ＭＦＬ）はその長手方向が図１８のｙ方向に沿うように延在する。
図１９（Ａ）を参照して、たとえばライト線ＷＴは読み出し用配線Ｍ３と同一の層であり、磁気抵抗素子ＭＴＪの真下に配置される。ビット線ＢＬは磁気抵抗素子ＭＴＪの真上を通るように配置される。ライト線ＷＴおよびビット線ＢＬは、たとえばバリアメタルＢＲＬと、配線本体となる銅膜ＣＵとからなり、バリアメタルＢＲＬは銅膜ＣＵの下面と側面とを覆う態様で形成されている。ビット線ＢＬは、磁気抵抗素子ＭＴＪの最上面である磁化自由層ＭＦＬ（正確には図１９（Ａ）において図示が省略されているキャップ層ＣＰ（図９参照）の上面に接するように形成されている。
本実施の比較例としてのＭＲＡＭのメモリセルは、以上の点において本実施の形態に係るＭＲＡＭのメモリセルと異なっており、他の点においては同様であるため、図１８および図１９において、同一の要素については同一の符号を付しその説明を繰り返さない。
次に図１９および図２０を参照しながら、基本的な磁化状態の書き換えおよび読み出しの動作、ならびに磁化状態を変更するメモリセルを選択する動作について説明する。
図１９（Ａ）を参照して、比較例のメモリセルにおける磁気抵抗素子ＭＴＪの磁化自由層ＭＦＬに記録される磁化状態（磁化の方向）を書き換える（反転する）際には、図１９（Ａ）中に図示されないビット線端部デコーダおよびライト線端部デコーダを用いて、所望のメモリセルを選択する。また同時に、当該メモリセルと平面視において重なる位置に配置されるライト線ＷＴおよびビット線ＢＬを選択するための選択トランジスタをＯＮにする。そして図１９（Ａ）中に矢印で示すように、選択されたライト線ＷＴおよびビット線ＢＬにいわゆる定常電流または長パルス電流を流す。
この状況を図２０の平面図を用いて説明すれば、まず磁気抵抗素子Ｍｉを、磁化状態を書き換える磁気抵抗素子としてｂｉｔ選択する。次に磁気抵抗素子Ｍｉと平面視において重なるライト線ＷＴｉおよびビット線ＢＬｉに電流が印加される。これらの電流が形成する磁場が合成されたいわゆる合成磁場が磁気抵抗素子Ｍｉの磁化自由層ＭＦＬに印加されることにより、磁気抵抗素子Ｍｉの磁化自由層ＭＦＬの磁化の方向が変化する。この合成磁場の大きさや向きに応じて、磁気抵抗素子Ｍｉの磁化自由層ＭＦＬの磁化の方向が変化する。
つまりビット線ＢＬにおいては、磁気抵抗素子ＭＴＪの長手方向に交差する方向に電流が流れ、ライト線ＷＴにおいては、磁気抵抗素子ＭＴＪの長手方向に沿う方向に電流が流れる。このように磁気抵抗素子Ｍｉ上において互いに交差する２つの電流のそれぞれが形成する磁場を合わせた合成磁場により、磁気抵抗素子Ｍｉのデータを書き換えることができる。
ここでビット線ＢＬに流れる電流の向きは、図１９の右向きおよび左向きの２方向に変化する。この電流の向きの変化により、磁化自由層ＭＦＬの磁化の方向を制御することができる。
一方、図１９（Ｂ）を参照して、磁気抵抗素子ＭＴＪの磁化自由層ＭＦＬに記録される磁化状態（磁化の方向）を読み出す際には、まずアクセストランジスタＡＴＲをＯＮにすることにより、所望のメモリセルを選択する。また同時に、当該メモリセルと電気的に接続されたビット線ＢＬを選択するための選択トランジスタをＯＮにする。そして図１９（Ｂ）中に矢印で示すように、アクセストランジスタＡＴＲから読み出し用配線Ｍ１〜Ｍ３、ビアＶＡ、下部電極ＬＥＬ、磁気抵抗素子ＭＴＪを経由してビット線ＢＬに達する電流を流す。以降は図１０（Ｂ）と同様に、磁気抵抗素子Ｍｉの電気抵抗を検出することにより、磁気抵抗素子ＭＴＪの磁化状態が読み取られる。
次に本実施の形態の比較例の課題について説明する。
上記のように比較例の磁気抵抗素子ＭＴＪの磁化状態を書き換える際には、磁化自由層ＭＦＬを磁化させようとする方向に応じて、ビット線ＢＬに流す電流の方向を変更する。図２１を参照して、たとえば磁気抵抗素子ＭＴＪをデータ０に書き換える場合とデータ１に書き換える場合とでは、ビット線ＢＬの電流の方向および、ビット線ＢＬの電流により形成される磁場（発生磁場）の方向が相反する。すなわちビット線ＢＬの電流の方向は、磁化自由層ＭＦＬの磁化の方向を制御する役割を有する。磁化自由層ＭＦＬの磁化の方向は、ビット線ＢＬの電流の方向に応じて形成される磁場の方向と略同じ方向となる。すなわちたとえば当該発生磁場が図の右向きであれば、磁化自由層ＭＦＬの磁化の方向は右向きとなり、当該発生磁場が図の左向きであれば、磁化自由層ＭＦＬの磁化の方向は左向きとなる。
これに対して、図２２を参照して、磁気抵抗素子ＭＴＪの磁化状態を書き換える際にライト線ＷＴに流す電流は、磁化自由層ＭＦＬを磁化させようとする方向にかかわらず一定の方向である。ライト線ＷＴに流す電流は、ビット線ＢＬに流す電流と併せて、選択ｂｉｔを１つ選択するために用いられる。
たとえばビット線ＢＬのみを用いて磁気抵抗素子ＭＴＪの磁化状態を書き換えようとすれば、選択ｂｉｔのみならず、ビット線ＢＬに接続される複数の磁気抵抗素子ＭＴＪのデータがすべて書き換えられる可能性がある。ビット線ＢＬとライト線ＷＴとの双方に流れる電流を用いることにより、電流の流れるビット線ＢＬとライト線ＷＴとが交差する領域に配置される選択ｂｉｔを１つ選択することができる。またビット線ＢＬとライト線ＷＴとを併用することにより、たとえばビット線ＢＬのみを用いる場合に比べて、ビット線ＢＬに流す電流を、ビット線ＢＬに流す電流のみでは磁化が反転しない程度に十分小さくすることができる。これはライト線ＷＴの電流は、選択された磁化自由層ＭＦＬの磁化状態を変更するために磁化の方向を少し（たとえば図２２の左右方向から上下方向へ約９０°）回転させる役割を有するためである。ライト線ＷＴに流れる電流が形成する磁場は、ライト線ＷＴに交差する方向、すなわち比較例の磁気抵抗素子ＭＴＪにおける図２２の上下方向である。ライト線ＷＴの電流が、比較例の磁気抵抗素子ＭＴＪにおける図２２の上下方向に磁化方向を向けるためには、図１８に示すように、磁気抵抗素子ＭＴＪの長手方向が、ライト線ＷＴの延在する方向に沿うことが好ましい。
以上の役割を有するライト線ＷＴの電流は１方向のみに流れるのに対し、ビット線ＢＬの電流は２方向に流れる。このため図２３を参照して、比較例においてはビット線ＢＬに双方向の電流を流すための２つのドライバ（ＢＬドライバ）が接続される必要があり、ライト線ＷＴには１つのドライバ（ＷＴドライバ）が接続される必要がある。すなわち比較例においては周辺回路部に電流を発生させる回路（ドライバ）が３つ必要になる。
これに対して本実施の形態においては、上記のように、磁化状態を書き換えようとする方向（データ０からデータ１へ書き換える場合、およびデータ１からデータ０へ書き換える場合）にかかわらず、下部配線ＢＥＤＬおよび書き換えビット線ＷＢＬに流す電流の方向は一定である。このため図３においては単一の書き換えビット線ＷＢＬに対して単一の選択トランジスタＷＳＧが接続されれば十分である。したがって本実施の形態においては周辺回路部に電流を発生させる回路（ドライバ）が１つで十分となる。
本実施の形態の構成を用いることにより、比較例の構成を用いた場合に比べて、ＭＲＡＭが形成される半導体チップＣＨＰ（図１参照）上においてドライバが占める面積を小さくすることができる。これは当該ドライバが配置される数を減らすことができるためである。
次に、図２４を参照して、比較例の磁気抵抗素子ＭＴＪの磁化状態を書き換える際には、図２４（Ａ）および図２４（Ｂ）に示すように電流値が時間変化する電流を、ライト線ＷＴおよびビット線ＢＬに流す。図２４（Ａ）に示すライト線ＷＴの電流の最大値Ｗおよび図２４（Ｂ）に示すビット線ＢＬの電流の最大値Ｂ（実線で示す第１の方向、および第１の方向と逆方向である、点線で示す第２の方向に流れる場合の双方を含む）の両方が流れることにより、形成される合成磁場を利用した磁化の反転が可能と仮定すれば、図２４に示すように、磁化の反転が可能な時間はｔb−ｔaとなる。図２４に示すｔ2−ｔ1およびｔ4−ｔbの時間は、それぞれＷＴの電流が流れ始めてからＢＬの電流が流れ始めるまでの時間、ＷＴの電流が減少し始めてからＢＬの電流が減少し始めるまでの時間を示しており、これらの時間にそれぞれの配線に流れる電流により電力を余分に消費している。
図２５を参照して、図２４の状況下で問題となる消費電力を下げるために、ＷＴの電流とＢＬの電流とを同じ時刻ｔ1に流し始め、同じ時刻ｔ5に流し終える場合を考える。つまり比較例のメモリセルに対して、パルス電流を印加することにより磁化を反転する場合を考える。ここで図２４においてＷＴの電流が最大値である時刻の中間点であるｔaと、ＢＬの電流が最大値である時刻の中間点であるｔaとを考える。
磁化の反転のためにライト線ＷＴに流れる必要がある電流値がＷ、ビット線ＢＬに流れる必要がある電流値がＢである場合、たとえば時刻ｔaにおいてＷとＢとの合成電流値｜Ｗ｜＋｜Ｂ｜が得られれば、時刻ｔaにおいて磁化の反転ができる。つまり図２５（Ａ）の時刻ｔaと図２５（Ｂ）の時刻ｔaとが同時であれば、時刻ｔaにおいて磁化の反転ができる。しかしたとえばライト線ＷＴの電流値がＷとなる時刻がｔa＋δであり、ビット線ＢＬの電流値がＢとなる時刻がｔaとなる場合、時刻ｔaにおける合成電流値｜Ｗ｜＋｜Ｂ｜が得られないため、磁化の反転は起こらない。この時間δがゼロとなるように制御することが実質的に不可能である。すなわち図２５においてはライト線ＷＴの電流の最大値Ｗとビット線ＢＬの電流の最大値Ｂとの両方が流れる時間がほぼゼロになる。このため図２４に示すように電流の最大値ＷおよびＢを流す時間が（たとえば図１６に示すパルス電流に比べて）比較的長いパルス電流（長パルス電流）を流す必要が生じるが、この場合は消費電力が高くなる。
しかし本実施の形態においては、磁化を反転させるために流す電流は書き換え下部配線ＢＥＤＬに流れる電流のみであり、当該電流は極短時間印加するパルス電流である。このため図２４に示す比較例のように最大値の電流を一定時間維持する必要がなくなり、磁化状態を反転させるために必要な電力を大幅に減少させることができる。
次に、比較例のメモリセルにおいては、磁化状態を書き換える際に、いわゆるディスターブを発生する可能性がある。具体的には、再度図２０を参照して、磁気抵抗素子Ｍｉの磁化状態を変更するためにライト線ＷＴｉおよびビット線ＢＬｉに電流を流す場合、たとえばライト線ＷＴｉに接続された非選択の磁気抵抗素子Ｍ１，Ｍ２，Ｍ３などが、ライト線ＷＴｉの電流に起因するディスターブを受ける可能性がある。同様に上記の場合、ビット線ＢＬｉに接続された非選択の磁気抵抗素子が、ビット線ＢＬｉの電流に起因するディスターブを受ける可能性がある。電流により形成される磁場の印加時間が長くなるほど、非選択の磁気抵抗素子ＭＴＪがディスターブを受ける可能性が高くなる。上記のディスターブについて、ライト線ＷＴｉの電流を例にとり以下に説明する。
図２６を参照して、非選択の磁気抵抗素子ＭＴＪ（磁化自由層ＭＦＬ）の長手方向に沿う方向にライト線ＷＴの長パルス電流が印加される（電流Ｏｎ）。このとき形成される磁場（発生磁場）により、磁化自由層ＭＦＬの（磁化容易軸に沿う方向を向いた）磁化の方向は、初期状態に対して傾く。通常磁化自由層ＭＦＬは一方向の寸法が他の方向の寸法よりも長い形状を有しているため、形状に起因する磁気異方性を有する。このため磁化自由層ＭＦＬの磁化の方向が傾いた状態は磁化が不安定な状態である。
長パルス電流が流れることにより、有限温度の条件下で上記の不安定な状態となった状態が持続すれば、当該磁化は熱に起因する揺らぎのためさらに不安定となる。その結果、当該磁化はたとえば状態（Ａ）に示す方向を向いたり、状態（Ｂ）に示す方向を向いたりランダムな方向を向くことになる。この状態でライト線ＷＴの長パルス電流をＯｆｆにすれば、電流をＯｆｆにした時点における状態ＡまたはＢに応じて、磁化自由層ＭＦＬの磁化が反転したりしなかったりする。
このように非選択のｂｉｔと平面的に重なる位置に一方向に長パルス電流が流れると、同じ条件下であってもある確率で磁化の反転が起こったり起こらなかったりするため、非選択のｂｉｔに記録される情報の信頼性が低下する可能性がある。これが非選択ｂｉｔに接続される配線に流れる電流に起因するディスターブの問題である。図２７を参照して、当該グラフの横軸は経過時間（ナノ秒）を、当該グラフの縦軸は上記条件の非選択のｂｉｔと平面的に重なるライト線ＷＴに流れる長パルス電流により形成される磁場の大きさを示す。具体的には、図２７のグラフの縦軸は、４５０Ｋの温度条件下で上記条件の非選択ｂｉｔに対して、パルス電流よりも長時間（約８０ナノ秒間）当該非選択ｂｉｔと重なる位置のライト線ＷＴに長パルス電流を印加することにより形成される磁場を示す。
図２８を参照して、当該グラフの横軸は経過時間（ナノ秒）を、当該グラフの縦軸は当該非選択のｂｉｔの磁化の方向（反転または非反転）を示す、規格化された磁場Ｍｘ／｜Ｍ｜の大きさを示す。Ｍｘ／｜Ｍ｜＞０の状態は図２６のｘ方向右向きの非反転状態（状態（Ａ））を示し、Ｍｘ／｜Ｍ｜＜０の状態は図２６のｘ方向左向きの反転状態（状態（Ｂ））を示す。図２７に示す長パルス電流を印加した場合における、非選択ｂｉｔの磁化の方向への影響を１００回試行したところ、６９％の確率で当該非選択ｂｉｔの磁化自由層の磁化方向が反転した。なお上記非選択ｂｉｔは図１２に示す楕円形状の磁化自由層ＭＦＬを有しており、磁化自由層ＭＦＬはＮｉＦｅから形成される。図２９は図２８に示すデータの一部を抜き取ったものである。
上記のディスターブの問題を解決するために本発明の発明者は鋭意研究を行なった末、たとえば図１２の楕円形状の磁化自由層ＭＦＬに対し、磁化容易軸に交差する（磁化困難軸に沿う）方向のパルス磁場のみを印加したところ、１００％の確率で磁化自由層ＭＦＬの磁化方向が反転する（書き換わる）という知見を得た。
図３０を参照して、当該グラフの横軸は経過時間（ナノ秒）を、当該グラフの縦軸は本実施の形態における磁気抵抗素子ＭＴＪに印加されるパルス磁場の大きさを示す。具体的には、４５０Ｋの温度条件下で図１２の楕円形状を有するＮｉＦｅからなる磁化自由層ＭＦＬに対し、磁化容易軸に交差する（磁化困難軸に沿う）方向のパルス磁場のみを印加することによる磁化自由層ＭＦＬの磁化の方向への影響を１００回試行した。図３１にその結果を示す。
図３１を参照して、当該グラフの横軸は経過時間（ナノ秒）を、当該グラフの縦軸は磁化自由層ＭＦＬの磁化の方向（反転または非反転）を示す、規格化された磁場Ｍｘ／｜Ｍ｜の大きさを示す。図３１のグラフから、上記試行により、１００回すべて磁化自由層ＭＦＬの磁化反転が起きたことがわかる。極短時間のパルス電流を印加することにより、上記のディスターブが発生する際における熱の揺らぎの問題が発生する前にパルス電流（パルス磁場）をＯｆｆにすることができる。このため、磁化自由層ＭＦＬにおける磁場の方向が傾くエネルギを利用して磁場を確実に反転させることが可能になり、ディスターブの発生を抑制することが可能になると考えられる。
本実施の形態に係るメモリセルは、上記の知見に基づくものである。すなわち磁化自由層ＭＦＬの磁化容易軸に沿う方向に延在する書き換え下部配線ＢＥＤＬのみにパルス電流を流し、磁化自由層ＭＦＬに対して、磁化自由層ＭＦＬの磁化容易軸に交差する方向のみにパルス磁場を印加することにより、ディスターブの問題を発生させることなく、確実に磁化自由層ＭＦＬを所望の磁化状態へと変化させることができる。
本実施の形態のメモリセルは、選択ｂｉｔの磁気抵抗素子ＭＴＪの磁化を反転させる際に、下部配線ＢＥＤＬを流れるパルス電流は、磁化を反転させようとする磁気抵抗素子ＭＴＪ（磁化自由層ＭＦＬ）と下部配線ＢＥＤＬとが平面視において重なる領域を確実に通過するように構成される。これはアクセストランジスタＡＴＲと下部配線ＢＥＤＬとを接続するビアＶＡが、磁気抵抗素子ＭＴＪの左側にて下部配線ＢＥＤＬと接続されるのに対し、書き換えビット線ＷＢＬと下部配線ＢＥＤＬとを接続するビアＶＡが、磁気抵抗素子ＭＴＪの右側にて下部配線ＢＥＤＬと接続されるためである。
その他、本実施の形態に係るメモリセルは、磁化の方向を書き換える際と読み出す際とでそれぞれ異なるビット線ＷＢＬ，ＲＢＬが用いられる。アクセストランジスタＡＴＲから書き換えビット線ＷＢＬまでの電流経路には、トンネル絶縁層ＭＴＬが含まれない。したがって磁化の方向を書き換える際には、磁気抵抗素子ＭＴＪのトンネル絶縁層ＭＴＬには電流が流れない。このためたとえば磁化の方向を書き換える際と読み出す際とで同一の経路（たとえばトンネル絶縁層ＭＴＬ）を電流が流れる構成を有するメモリセルに比べて、トンネル絶縁層ＭＴＬへのダメージを少なくし、当該メモリセルの信頼性をより向上することができる。
さらに、たとえば１列に複数並ぶメモリセルのそれぞれの磁気抵抗素子ＭＴＪが共通の配線に接続される場合に、当該配線に流れる電流に起因して、当該配線に接続された非選択のｂｉｔがディスターブを受ける問題が発生する可能性がある。しかし本実施の形態に係るメモリセルは、磁気抵抗素子ＭＴＪの磁化状態の書き換え動作は、個々のメモリセルＭＣごとに独立して配置される書き換え下部配線ＢＥＤＬに流れる電流に支配される。つまり本実施の形態において磁化の反転に用いる電流を流す配線は、選択ｂｉｔのみに接続された配線である。このため本実施の形態においては、選択ｂｉｔに隣接する同じ列の非選択のｂｉｔが誤って選択されたかのように動作する可能性を抑制することができる。以上の観点からも、本実施の形態においてはディスターブの発生を抑制することができる。
次に、本実施の形態の半導体装置として、図４〜図９に示すＭＲＡＭの、特にメモリセルＭＣが配置される領域の製造方法について、図３２〜図７０を用いて説明する。なお以下において用いられる材料は一例であり、適宜変更することができる。
図３２を参照して、まず主表面を有する半導体基板ＳＵＢが準備される。半導体基板ＳＵＢの主表面上に分離絶縁膜ＳＰＩが形成される。隣り合う分離絶縁膜ＳＰＩに挟まれた領域として、半導体基板ＳＵＢの主表面上に活性領域が形成される。
次にたとえばイオン注入法により、活性領域に不純物が導入され、ウェル領域およびチャネル領域ＣＨＡが順次形成される。
図３３を参照して、熱酸化処理法により、チャネル領域ＣＨＡの主表面上にゲート絶縁膜ＧＩが形成される。その後、多結晶シリコン膜等が堆積され、この多結晶シリコン膜等が通常の写真製版およびエッチングによりパターニングされる。以上によりゲート電極ＧＥがゲート絶縁膜ＧＩ上に形成される。
図３４を参照して、ゲート電極ＧＥをマスクとして、たとえばイオン注入法により、所定の導電型の不純物が活性領域に導入される。さらに、ゲート電極ＧＥの側面にシリコン酸化膜等の絶縁膜が形成され、この絶縁膜を形成した後に、再度、不純物が活性領域に導入される。
２度目の不純物が導入された後、シリコン酸化膜や窒化シリコン膜等の絶縁膜が堆積される。この堆積した絶縁膜をドライエッチングすることにより、サイドウォールＳＷが形成される。サイドウォールＳＷが形成された後、再度、不純物が活性領域に導入される。これにより、ソースまたはドレインとして機能する不純物領域ＩＰＲが形成される。
図３５を参照して、たとえばスパッタリングにより金属膜が形成され、その後、熱処理がなされることにより、不純物領域ＩＰＲの上面およびゲート電極ＧＥの上面に金属シリサイド膜ＭＦが形成され、その後不要な金属膜が除去される。これにより、ＭＯＳトランジスタＴＲが形成される。
図３６を参照して、ＭＯＳトランジスタＡＴＲを覆うように、たとえばＣＶＤ（Chemical Vapor Deposition）法により、シリコン酸化膜等から形成された層間絶縁層ＩＩＩ１が形成される。通常の写真製版およびエッチングにより、層間絶縁層ＩＩＩ１を貫通して金属シリサイド膜ＭＦを露出するコンタクトホールが形成される。
その後、たとえばスパッタリングにより、上記コンタクトホールの内表面にバリアメタルＢＲＬの薄膜が形成される。バリアメタルＢＲＬが形成された後、コンタクトホール内にタングステン等の導電膜ＴＵＮが充填され、この導電膜ＴＵＮにＣＭＰ（Chemical Mechanical Polishing）が施されることで、コンタクトＭ１が形成される。ここで導電膜ＴＵＮの充填は、たとえばＣＶＤ法によりなされることが好ましい。
図３７を参照して、層間絶縁層ＩＩＩ１を覆うように、たとえばＣＶＤ法により、層間絶縁層ＩＩ１および層間絶縁層ＩＩＩ２がこの順に形成される。通常の写真製版およびエッチングにより、層間絶縁層ＩＩＩ２および絶縁層ＩＩ１を貫通して層間絶縁層ＩＩＩ１を露出する溝部が形成される。形成された溝部にバリアメタルＢＲＬが形成され、たとえば銅からなる導電膜ＣＵが充填される。この導電膜ＣＵの上面がたとえばＣＭＰにより平坦化されることで、層間絶縁層ＩＩＩ２および絶縁層ＩＩ１にプラグとしての読み出し用配線Ｍ２を形成する。ここで導電膜ＣＵの充填は、たとえばメッキ法によりなされることが好ましい。
図３８を参照して、絶縁層ＩＩ２および層間絶縁層ＩＩＩ３がこの順に形成される。図３９を参照して、通常の写真製版およびエッチングにより、層間絶縁層ＩＩＩ１を貫通して層間絶縁層ＩＩ２を露出するコンタクトホールＭ３ａが形成される。次にコンタクトホールＭ３ａの内部に、写真製版に用いるフォトレジストＲＳが充填される。このフォトレジストＲＳは、層間絶縁層ＩＩ２およびその下側の各層を保護するために充填される。
図４０を参照して、通常の写真製版およびエッチングにより、コンタクトホールＭ３ａと平面視において重なる位置を含むように、層間絶縁層ＩＩＩ３の上側が図３９のコンタクトホールＭ３ａよりも幅広く削られたコンタクトホールＭ３ａが形成される。このコンタクトホールＭ３ａが、読み出し用配線Ｍ３を形成するために形成された後、フォトレジストＲＳが除去される。図４１を参照して、コンタクトホールＭ３ａの底部が読み出し用配線Ｍ２を露出するように、層間絶縁層ＩＩ２がエッチングされる。
図４２を参照して、コンタクトホールＭ３ａの底面および側壁を覆うように、層間絶縁層ＩＩＩ３上にバリアメタルＢＲＬおよび導電膜ＣＵがこの順に積層される。
図４３を参照して、導電膜ＣＵ上にたとえば銅からなる導電膜ＣＵがメッキ法により形成され、コンタクトホールＭ３ａの内部は導電膜ＣＵにより充填される。銅からなる導電膜ＣＵがメッキ法により形成される場合には、導電膜ＣＵの形成後に熱処理がなされることが好ましい。
図４４を参照して、導電膜ＣＵおよびバリアメタルＢＲＬにＣＭＰを施すことにより、シリコン酸化膜ＩＩＩ３の上面が露出するまで導電膜ＣＵおよびバリアメタルＢＲＬが研磨除去され、読み出し用配線Ｍ３が形成される。
図４５を参照して、絶縁層ＩＩ３および層間絶縁層ＩＩＩ４がこの順に形成される。図４６を参照して、通常の写真製版およびエッチングにより、層間絶縁層ＩＩＩ４を貫通して層間絶縁層ＩＩ３を露出するビアホールＶＡａが形成される。図４７を参照して、ビアホールＶＡａの底部が読み出し用配線Ｍ３を露出するように、層間絶縁層ＩＩ３がエッチングされる。
図４８を参照して、ビアホールＶＡａの底面および側壁を覆うように、層間絶縁層ＩＩＩ４上にバリアメタルＢＲＬが形成される。次に、そのバリアメタルＢＲＬ上にたとえば銅やタングステンなどからなる導電膜ＴＵＮが形成される。タングステンなどからなる導電膜ＴＵＮはたとえばＣＶＤ法により形成されることが好ましい。銅からなる導電膜ＴＵＮがメッキ法により形成される場合には、導電膜ＴＵＮの形成後に熱処理がなされることが好ましい。
図４９を参照して、導電膜ＴＵＮおよびバリアメタルＢＲＬにＣＭＰを施すことにより、シリコン酸化膜ＩＩＩ４の上面が露出するまで導電膜ＴＵＮおよびバリアメタルＢＲＬが研磨除去され、ビアＶＡが形成される。シリコン酸化膜ＩＩＩ４の上面が露出された後も、さらに所定の深さまで導電膜ＴＵＮおよびバリアメタルＢＲＬが研磨除去されてもよい。
図５０を参照して、図４９に示す工程の後、ビアホールＶＡおよび層間絶縁層ＩＩＩ４の上面を覆うように、書き換え下部配線ＢＥＤＬを構成する導電膜ＴＡが形成される。ここで形成される導電膜ＴＡは、たとえばタンタル（Ｔａ）、窒化タンタル（ＴａＮ）、ルテニウム（Ｒｕ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）、クロム鉄ニッケル（ＮｉＦｅＣｒ）、クロムニッケル（ＮｉＣｒ）からなる薄膜が１層または２層以上積層された構成であることが好ましい。
図５１を参照して、通常の写真製版およびエッチングにより、導電膜ＴＡがパターニングされ、書き換え下部配線ＢＥＤＬが形成される。形成された書き換え下部配線ＢＥＤＬの側面に、成膜、通常の写真製版およびエッチングにより、バリアメタルＢＲＬの薄膜が形成されてもよい。
図５２を参照して、書き換え下部配線ＢＥＤＬおよび層間絶縁層ＩＩＩ４の上面を覆うように、層間絶縁層ＩＩＩ５が形成される。図５３を参照して、層間絶縁層ＩＩＩ５にＣＭＰを施すことにより、導電膜ＴＡの上面が露出するまで層間絶縁層ＩＩＩ５が研磨除去される。このようにして書き換え下部配線ＢＥＤＬが形成される。
なお、これ以降の工程を示す図では、図面の簡略化のために、半導体基板ＳＵＢから配線Ｍ３および層間絶縁層ＩＩＩ３の一部までの各層の図示を省略する。
図５４を参照して、書き換え下部配線ＢＥＤＬおよび層間絶縁層ＩＩＩ５を覆うように、磁化固定層ＭＰＬとなる所定の膜、トンネル絶縁層ＭＴＬとなる所定の膜、磁化自由層ＭＦＬとなる所定の膜がこの順に形成される。さらに磁化固定層ＭＰＬの下面に接するようにシード層が形成され、磁化自由層ＭＦＬの上面に接するようにキャップ層が形成されることが好ましい。
図５５を参照して、通常の写真製版およびエッチングにより、磁化固定層ＭＰＬ、トンネル絶縁層ＭＴＬおよび磁化自由層ＭＦＬが積層された磁気抵抗素子ＭＴＪのパターンが形成される。磁気抵抗素子ＭＴＪには上記のシード層およびキャップ層を含むことがさらに好ましい。
図５６を参照して、磁気抵抗素子ＭＴＪ、書き換え下部配線ＢＥＤＬおよび層間絶縁層ＩＩＩ５を覆うように、層間絶縁層ＩＩ４および層間絶縁層ＩＩＩ６がこの順に積層される。層間絶縁層ＩＩ４はシリコン窒化膜からなることが好ましく、磁気抵抗素子ＭＴＪの上面および側面を覆うことにより、磁気抵抗素子ＭＴＪを保護する役割を有することが好ましい。層間絶縁層ＩＩＩ６はシリコン酸化膜からなることが好ましい。
図５７を参照して、書き換え下部配線ＢＥＤＬと平面視において重なり、かつ磁気抵抗素子ＭＴＪと平面視において重ならない領域に、通常の写真製版およびエッチングにより、層間絶縁層ＩＩＩ６を貫通して層間絶縁層ＩＩ４を露出するビアホールＶＡａが形成される。
以下の図５８〜図６２は、図５７に続く第１の製造方法を示す。図５８を参照して、図５７に示す工程の後、図３９に示す工程と同様に、ビアホールＶＡａの内部にフォトレジストＲＳが充填される。その後、書き換え下部配線ＢＥＤＬおよび磁気抵抗素子ＭＴＪと平面視において重なる領域に、通常の写真製版およびエッチングにより、層間絶縁層ＩＩＩ６を貫通して層間絶縁層ＩＩ４を露出する読み出しビット線ホールＲＢＬａが形成される。同様に、書き換え下部配線ＢＥＤＬおよび磁気抵抗素子ＭＴＪと平面視において重なる領域に、フォトレジストＲＳを露出する書き換えビット線ホールＷＢＬａが形成される。
図５９を参照して、図４１に示す工程と同様の処理がなされ、読み出しビット線ホールＲＢＬａの底部が磁気抵抗素子ＭＴＪを露出するように、層間絶縁層ＩＩ４がエッチングされる。またビアホールＶＡａ（書き換えビット線ホールＷＢＬａ）の底部が書き換え下部配線ＢＥＤＬを露出するようにエッチングされる。
図６０を参照して、たとえば図４２および図４３に示す工程と同様の処理がなされることにより、読み出しビット線ホールＲＢＬａおよび書き換えビット線ホールＷＢＬａ（ビアホールＶＡａ）の底面および側壁がバリアメタルＢＲＬで覆われ、それらの内部は導電膜ＣＵにより充填される。銅からなる導電膜ＣＵがメッキ法により形成される場合には、導電膜ＣＵの形成後に熱処理がなされることが好ましい。
図６１を参照して、たとえば図４４に示す工程と同様の処理がなされることにより、読み出しビット線ＲＢＬおよび書き換えビット線ＷＢＬが形成される。
図６２を参照して、層間絶縁層ＩＩＩ６、読み出しビット線ＲＢＬおよび書き換えビット線ＷＢＬを覆うように、層間絶縁層ＩＩ７（シリコン窒化膜）および層間絶縁層ＩＩＩ８（シリコン酸化膜）がこの順に積層される。以上により、大筋で図６と同様の態様を有する半導体装置のメモリセル領域が形成される。
以上の第１の製造方法を用いた場合、書き換えビット線ＷＢＬとその下面に接するビアＶＡとが一体となるため、当該部分が図６と異なる態様となる。
以下の図６３〜図７０は、図５７に続く第２の製造方法を示す。図６３を参照して、図５７に示す工程の後、図５９に示す工程と同様の処理によりビアホールＶＡａの底部がエッチングされる。その後、ビアホールＶＡａに対してたとえば図４８に示す工程と同様の処理がなされる。図６４を参照して、図４９に示す工程と同様の処理がなされることにより、ビアＶＡが形成される。ここでビアＶＡを形成するためのビアホールＶＡａのＣＭＰは、磁気抵抗素子ＭＴＪ（磁化自由層ＭＦＬ）の上面が露出するまで層間絶縁層ＩＩＩ６などの研磨除去がなされることが好ましい。
図６５を参照して、磁気抵抗素子ＭＴＪ、層間絶縁層ＩＩＩ６およびビアＶＡを覆うように、層間絶縁層ＩＩ５および層間絶縁層ＩＩＩ７がこの順に積層される。
図６６を参照して、たとえば図５８に示す工程と同様に、通常の写真製版およびエッチングにより、読み出しビット線ホールＲＢＬａおよび書き換えビット線ホールＷＢＬａが形成される。これらは層間絶縁層ＩＩＩ７を貫通して層間絶縁層ＩＩ５を露出するように形成される。図６７を参照して、たとえば図５９に示す工程と同様に、読み出しビット線ホールＲＢＬａおよび書き換えビット線ＷＢＬａの底部の層間絶縁層ＩＩ５がエッチングにより除去され、磁気抵抗素子ＭＴＪおよびビアＶＡの上面が露出する。
図６８〜図７０を参照して、たとえば図６０〜図６２に示す工程と同様の処理がなされることにより、大筋で図６と同様の態様を有する半導体装置のメモリセル領域が形成される。
以上の第５の製造方法を用いた場合、層間絶縁層ＩＩ５と層間絶縁層ＩＩＩ７が配置される点において図６と異なる態様となる。なお上記の第１〜第３の製造方法、および第４〜第５の製造方法は、任意に組み合わせてもよい。
以上の実施の形態１において、磁化固定層ＭＰＬに対して磁化自由層ＭＦＬが上層となる、いわゆるボトムピン構造を有するＭＲＡＭについて説明した。しかし当該ＭＲＡＭは、磁化固定層ＭＰＬと磁化自由層ＭＦＬとの位置の上下関係を逆にして、磁化自由層ＭＦＬ、トンネル絶縁層ＭＴＬ、磁化固定層ＭＰＬの順に積層された（磁化固定層ＭＰＬに対して磁化自由層ＭＦＬが下層となる）いわゆるトップピン構造であってもよい。トップピン構造の場合、ボトムピン構造の場合に比べて書き換え下部配線ＢＥＤＬと磁化自由層ＭＦＬとの距離が小さくなる。このため、より磁化自由層ＭＦＬの磁化の反転に必要な電流を低減することができる。
（実施の形態２）
本実施の形態は、実施の形態１と比較して、各配線においてクラッド層が設けられた点において異なっている。以下、本実施の形態の構成について説明する。
図７１を参照して、本実施の形態の第１例においては、書き換え下部配線ＢＥＤＬ、書き換えビット線ＷＢＬおよび読み出しビット線ＲＢＬの底面および側壁が、高透磁率膜を含むクラッド層ＣＬＤで覆われている。このように本実施の形態においては、書き換えビット線ＷＢＬおよび読み出しビット線ＲＢＬのそれぞれの延在する方向に交差する断面の外周（たとえば底面、側壁および上面）の少なくとも一部が、クラッド層ＣＬＤに覆われている。図７１のＭＲＡＭのメモリセルは、以上の点において図６に示すＭＲＡＭのメモリセルと異なっており、他の点においては同様であるため、図７１において、同一の要素については同一の符号を付しその説明を繰り返さない。
なお図７１において、書き換えビット線ＷＢＬの直下のビアＶＡの底面および側壁は、バリアメタルＢＲＬの代わりにクラッド層ＣＬＤで覆われてもよい。
図７２を参照して、図７２に示す読み出しビット線ＲＢＬまたは書き換えビット線ＷＢＬは、図の奥行き方向に延在しており、図の手前には、当該延在する方向に交差する断面を示している。本実施の形態におけるクラッド層ＣＬＤは、たとえば図７２（Ａ）に示すように書き換えビット線ＷＢＬおよび読み出しビット線ＲＢＬの底面および側壁を覆ってもよいし、たとえば図７２（Ｂ）に示すように書き換えビット線ＷＢＬおよび読み出しビット線ＲＢＬの底面、側壁および上面を覆ってもよい。
図７３を参照して、図７３に示す書き換え下部配線ＢＥＤＬは、図の左右方向に延在している。本実施の形態におけるクラッド層ＣＬＤは、書き換え下部配線ＢＥＤＬの底面および側壁を覆うことが好ましい。
図７４を参照して、図７１〜図７３のクラッド層ＣＬＤは、たとえば高い透磁率を有し、残留磁化の非常に低い軟磁性体からなるいわゆる高透磁率膜ＭＡＧが、両側から（実施の形態１に示す）バリアメタルＢＲＬに挟まれた、クラッド層ＣＬＤ１のような積層構造を有する。あるいは図７５を参照して、図７１〜図７３のクラッド層ＣＬＤは、１層のバリアメタルＢＲＬと高透磁率膜ＭＡＧとが積層された、クラッド層ＣＬＤ２のような構造であってもよい。図７４および図７５においては一例として、図７１における書き換えビット線ＷＢＬおよび読み出しビット線ＲＢＬのクラッド層ＣＬＤ、およびクラッド層ＣＬＤを挟む導電層ＣＵおよび絶縁層ＩＩＩ６が示されている。
導電層ＣＵが銅である場合には、（図中の矢印に示すような）銅材料の拡散を防止するための薄膜としてのバリアメタルＢＲＬが配置されることが好ましい。しかし導電層ＣＵが銅以外の金属材料、たとえばタンタルやタングステンである場合には、図７４および図７５のバリアメタルＢＲＬは不要である。したがって、たとえば書き換え下部配線ＢＥＤＬが銅以外の材質からなる場合には、クラッド層ＣＬＤ１は単一の高透磁率膜ＭＡＧの層のみとなってもよい。
高透磁率膜ＭＡＧは、クラッド層に覆われる、書き換え下部配線ＢＥＤＬや書き換えビット線ＷＢＬなどを構成する銅やタンタルなどの金属材料よりも高い透磁率を有する材料であることが好ましい。具体的には高透磁率膜ＭＡＧとしては、ＮｉＦｅ（鉄ニッケル）、ＮｉＦｅＭｏ、ＣｏＮｂＺｒ（コバルトニオブジルコニウム）、ＣｏＦｅＮｂ、ＣｏＦｅＳｉＢ、ＣｏＮｂＲｕ、ＣｏＮｂＺｒＭｏＣｒ、ＣｏＺｒＣｒＭｏなどの合金、もしくはアモルファス合金などからなる群から選択される少なくとも１種を用いることが好ましい。
クラッド層ＣＬＤは、高透磁率膜ＭＡＧのみが書き換えビット線ＷＢＬなどを構成する導電膜ＣＵの側面などを直接覆う構成であってもよい。しかし図７４および図７５に示すように、導電膜ＣＵと高透磁率膜ＭＡＧとの間にバリアメタルＢＲＬが配置されることにより、導電膜ＣＵと高透磁率膜ＭＡＧとを構成する材料間の（図中に双方向の矢印で示す）相互拡散を抑制することができる。
図７６を参照して、本実施の形態の第２例においては、本実施の形態の第１例と比較して、磁気抵抗素子ＭＴＪを構成する各層の積層の順序が異なっている。具体的には、書き換え下部配線ＢＥＤＬに近い方から、磁化自由層ＭＦＬと、トンネル絶縁層ＭＴＬと、磁化固定層ＭＰＬとがこの順に積層された構成（いわゆるトップピン構造）を有している。
図７７を参照して、図７６における磁気抵抗素子ＭＴＪはシード層ＳＥＤと、磁化自由層ＭＦＬ，トンネル絶縁層ＭＴＬおよび磁化固定層ＭＰＬと、キャップ層ＣＰとがこの順に積層された構成であることが好ましい。図７６においては、キャップ層ＣＰおよびシード層ＳＥＤの図示が省略されている。
図７７における磁化固定層ＭＰＬは、磁化固定層ＭＰ１とスペーサ層ＳＰと磁化固定層ＭＰ２と反強磁性層ＭＰ３とがこの順に積層されている。また図７７におけるキャップ層ＣＰはたとえばタンタル（Ｔａ）、窒化タンタル（ＴａＮ）、ルテニウム（Ｒｕ）、窒化チタン（ＴｉＮ）、ＮｉＣｒ、ＮｉＦｅＣｒからなる群から選択される１種以上の単一の層または積層構造からなることが好ましい。図７７における磁気抵抗素子ＭＴＪのその他の構成は、図９における磁気抵抗素子ＭＴＪと同様である。
図７６のＭＲＡＭのメモリセルは、以上の点において図７１に示すＭＲＡＭのメモリセルと異なっており、他の点においては同様であるため、図７６において、同一の要素については同一の符号を付しその説明を繰り返さない。なお図６に示すＭＲＡＭのメモリセルに対して、図７６に示す磁気抵抗素子ＭＴＪが用いられてもよい。
次に、本実施の形態の作用効果について説明する。まず図７８〜図８０を参照しながら、本実施の形態の第１例の作用効果について説明する。本実施の形態は、実施の形態１における作用効果に加えて、以下に示す作用効果を有する。
図７８を参照して、書き換え下部配線ＢＥＤＬの延在する方向に交差する断面が矩形状で示される。つまり図７８においては書き換え下部配線ＢＥＤＬの電流は紙面の奥行き方向に流れる。このとき、書き換え下部配線ＢＥＤＬに流れる電流が形成する磁場は、アンペールの法則から、当該電流の大きさに比例し、電流からの距離（半径）に反比例する。また当該磁場（磁力線）は、書き換え下部配線ＢＥＤＬを中心として同心円状に形成され、磁力線の疎密は磁束の強度を示している。
図７８において、Ｈａ〜Ｈｈはそれぞれこれらの記号が付された位置における、書き換え下部配線ＢＥＤＬに流れる電流が形成する磁場の大きさを示す。図７８には、その底面および側壁にクラッド層ＣＬＤが形成された書き換え下部配線ＢＥＤＬと、クラッド層ＣＬＤが形成されない書き換え下部配線ＢＥＤＬとに流れる電流が形成する磁場が、比較して示されている。
図７８に示す２つの書き換え下部配線ＢＥＤＬの形成する磁場を比較することにより、クラッド層ＣＬＤがある下部配線ＢＥＤＬにおいてはクラッド層ＣＬＤがない下部配線ＢＥＤＬよりも、クラッド層ＣＬＤおよびその近傍において磁場がより密になっており、クラッド層ＣＬＤから離れた領域における磁場が弱くなっていることがわかる。クラッド層ＣＬＤが配置されれば、クラッド層ＣＬＤの内部を通る磁場の密度が非常に高くなる。その結果、たとえばＨｅにおける磁場は（下部配線ＢＥＤＬからの距離がＨｅとほぼ同じである）Ｈａよりも強くなる。またＨｆおよびＨｇにおける磁場は（下部配線ＢＥＤＬからの距離がＨｆおよびＨｇとほぼ同じである）Ｈａ，Ｈｂ，Ｈｃよりも弱くなる。このようにクラッド層ＣＬＤ（高透磁率膜ＭＡＧ：図７４参照）のような透磁率が高い領域は、磁場を優先的に通過させる役割を有するため、クラッド層ＣＬＤは電流が形成する磁場を遮蔽する。
図７８により、下部配線ＢＥＤＬにクラッド層ＣＬＤが配置されることにより、下部配線ＢＥＤＬの電流が形成する磁場を、下部配線ＢＥＤＬのより近くに集中させることができる。このため下部配線ＢＥＤＬにクラッド層ＣＬＤが配置されれば、下部配線ＢＥＤＬの電流が形成する磁場が磁気抵抗素子ＭＴＪ（磁化自由層ＭＦＬ）に印加される効率を高くすることができる。したがって、磁化状態の書き換えに必要な磁場の大きさが同じであっても、下部配線ＢＥＤＬに流す電流をより少なくすることができ、消費電力を下げることができる。
次に、図７９および図８０を参照して、選択ｂｉｔの下部配線ＢＥＤＬの電流が磁場を形成する際に、選択ｂｉｔと隣接ｂｉｔ（平面視において選択ｂｉｔに隣接するｂｉｔ）とが受ける影響について考察する。図７９および図８０は書き換え下部配線ＢＥＤＬを、図７８と同じ方向から見た態様を図示している。
図８０における書き換え下部配線ＢＥＤＬは、選択ｂｉｔ、隣接ｂｉｔともに、図７９における書き換え下部配線ＢＥＤＬに対して、その底面および側壁にクラッド層ＣＬＤが形成されている点において異なっている。図７９、図８０における選択ｂｉｔの意書き換え下部配線ＢＥＤＬには電流が流れ、それぞれ図７８と同様の磁場が形成されている。
図７９においては選択ｂｉｔが形成する磁場が隣接ｂｉｔに到達するため、隣接ｂｉｔは選択ｂｉｔの電流（磁場）に起因して誤って磁化状態が反転するなどのディスターブを受ける可能性がある。しかし図８０においては選択ｂｉｔが形成する磁場は選択ｂｉｔのクラッド層ＣＬＤにより遮蔽されるため、当該磁場が隣接ｂｉｔに到達することが抑制される。このため、隣接ｂｉｔが選択ｂｉｔの磁場に起因するディスターブを受けて磁化が誤反転するなどの不具合の発生が抑制される。
図８１を参照して、基本的に本実施の形態においても実施の形態１と同様に、選択ｂｉｔの書き換え下部配線ＢＥＤＬに、平面視における磁化自由層の磁化容易軸に沿うパルス電流による、（磁化容易軸に交差する方向の）パルス磁場による磁化状態が反転される。ところが図８２を参照して、書き換え下部配線ＢＥＤＬの延在する方向に対して平面視において９０°の方向に延在する書き換えビット線ＷＢＬに流れるパルス電流に起因して、隣接ｂｉｔの磁化方向が誤反転する可能性がある。
選択ｂｉｔと隣接ｂｉｔとが平面視において同じ列に配置され、これらが共通の書き換えビット線ＷＢＬと電気的に接続される。このため、たとえば選択ｂｉｔの書き換えのために選択ｂｉｔに接続される書き換えビット線ＷＢＬに電流を流した場合、隣接ｂｉｔが選択ｂｉｔと同一の書き換えビット線ＷＢＬと電気的に接続されていれば、当該書き換えビット線ＷＢＬの電流が形成する磁場に起因して、当該隣接ｂｉｔがディスターブを受ける可能性がある。
そこで本実施の形態のように、ビット線ＷＢＬや下部配線ＢＥＤＬの外周にクラッド層ＣＬＤが配置されることにより、図７９および図８０の説明と同様のメカニズムで、隣接ｂｉｔのディスターブおよび誤反転を抑制することができる。
さらに図８３を参照して、図８３（Ａ）〜図８３（Ｃ）は、いずれも磁気抵抗素子ＭＴＪ，書き換えビット線ＷＢＬおよび読み出しビット線ＲＢＬが２つずつ並んだ態様の、磁気抵抗素子ＭＴＪおよびその上部のみ簡略化して図示している。図８３（Ａ）〜図８３（Ｃ）は、クラッド層ＣＬＤの有無において異なっている。具体的には、図８３（Ａ）における書き換えビット線ＷＢＬおよび読み出しビット線ＲＢＬにはクラッド層ＣＬＤが形成されておらず、図８３（Ｂ）における書き換えビット線ＷＢＬおよび読み出しビット線ＲＢＬには、その延在する方向に交差する断面の底面および内壁がクラッド層ＣＬＤに覆われている（クラッドあり１）。図８３（Ｃ）における書き換えビット線ＷＢＬおよび読み出しビット線ＲＢＬには、その延在する方向に交差する断面の底面、内壁および上面がクラッド層ＣＬＤに覆われている（クラッドあり２）。
図８３（Ａ）〜図８３（Ｃ）のそれぞれに対して外部から磁場が印加された場合、当該磁場は各図の矢印で示す方向に進む。具体的には図８３（Ａ）のクラッド層ＣＬＤが配置されないメモリセルＭＣにおいては、外部磁場の多くが磁気抵抗素子ＭＴＪを直接通るため、磁気抵抗素子ＭＴＪの磁化状態が誤反転する可能性がある。これに対して図８３（Ｂ）においては外部磁場の多くが、書き換えビット線ＷＢＬおよび読み出しビット線ＲＢＬの底面および側壁のクラッド層ＣＬＤを通るため、図８３（Ａ）に比べて磁気抵抗素子ＭＴＪを通る磁場は減少する。図８３（Ｃ）においては、ビット線ＷＢＬ，ＲＢＬの上面のクラッド層ＣＬＤを通る磁場が図８３（Ｂ）より増加するため、図８３（Ａ）（Ｂ）に比べて磁気抵抗素子ＭＴＪを通る磁場はさらに少なくなる。
以上より、クラッド層ＣＬＤが配置されることにより、磁気抵抗素子ＭＴＪが外部磁場から遮蔽される効果が高くなる。ただしクラッド層ＣＬＤの内部を通ることを許容する磁束の強度には限度があるため、クラッド層ＣＬＤの体積がより多い図８３（Ｃ）の方が図８３（Ｂ）よりもより多くの磁束をクラッド層ＣＬＤ内に許容することが可能となる。したがって図８３（Ｃ）は図８３（Ｂ）よりもさらに磁気抵抗素子ＭＴＪが外部磁場から遮蔽される効果が高くなる。
さらに本実施の形態において、図７６に示すいわゆるトップピン構造を有する磁気抵抗素子ＭＴＪが用いられれば、たとえば図６に示すいわゆるボトムピン構造の磁気抵抗素子ＭＴＪに比べて、書き換え下部配線ＢＥＤＬから磁化自由層ＭＦＬまでの距離が短くなる。これは磁化自由層ＭＦＬが磁化固定層ＭＰＬおよびトンネル絶縁層ＭＴＬより書き換え下部配線ＢＥＤＬに近くなるように配置されるためである。このため書き換え下部配線ＢＥＤＬに流れる電流が形成する磁場が磁化自由層ＭＦＬに印加される効率を高くすることができる。したがって、磁化状態の書き換えに必要な磁場の大きさが同じであっても、下部配線ＢＥＤＬに流す電流をより少なくすることができ、消費電力を下げることができる。
次に、本実施の形態の半導体装置として、図７１に示すＭＲＡＭの、特にメモリセルＭＣが配置される領域の製造方法について、図８４〜図１００を用いて説明する。なお以下において用いられる金属材料は一例であり、適宜変化することができる。まず、図８４〜図８８を用いて、底面および側壁がクラッド層で覆われた書き換え下部配線ＢＥＤＬの製造方法について説明する。
図８４を参照して、図４９に示す工程の後、クラッド層ＣＬＤおよび導電膜ＴＡがこの順に積層される。図８４に示す工程で形成される導電膜ＴＡは、たとえばタンタル（Ｔａ）、窒化タンタル（ＴａＮ）、ルテニウム（Ｒｕ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）、クロム鉄ニッケル（ＮｉＦｅＣｒ）、クロムニッケル（ＮｉＣｒ）からなる薄膜が１層または２層以上積層された構成であることが好ましい。この場合、クラッド層ＣＬＤはたとえばスパッタリングにより高透磁率膜ＭＡＧが形成されたものとすることが好ましい。
図８５を参照して、通常の写真製版およびエッチングにより、クラッド層ＣＬＤおよび導電膜ＴＡがパターニングされる。図８６を参照して、導電膜ＴＡおよび層間絶縁層ＩＩＩ４の上面を覆うように、たとえば高透磁率膜ＭＡＧとしてのクラッド層ＣＬＤが形成される。
図８７を参照して、たとえばスパッタエッチングにより、導電膜ＴＡおよび層間絶縁層ＩＩＩ４を露出するように、クラッド層ＣＬＤが除去される。
図８８を参照して、層間絶縁層ＩＩＩ４および書き換え下部配線ＢＥＤＬを覆うように、層間絶縁層ＩＩＩ５が形成される。このとき層間絶縁層ＩＩＩ５の前に層間絶縁層ＩＩ４が形成されてもよい。次に層間絶縁層ＩＩＩ５にＣＭＰを施すことにより、導電膜ＴＡの上面が露出するまで層間絶縁層ＩＩＩ５が研磨除去される。このようにして導電膜ＴＡおよびクラッド層ＣＬＤからなる書き換え下部配線ＢＥＤＬが形成される。
なお、これ以降の工程を示す図では、図面の簡略化のために、半導体基板ＳＵＢから配線Ｍ３および層間絶縁層ＩＩＩ３の一部までの各層の図示を省略する。
次に図８９〜図９９を用いて、延在方向に交差する断面における外周がクラッド層で覆われた書き換えビット線ＷＢＬおよび読み出しビット線ＲＢＬの製造方法について説明する。まず図８９〜図９２を用いて、底面および側壁がクラッド層で覆われた書き換えビット線ＷＢＬおよび読み出しビット線ＲＢＬの製造方法について説明する。
以下の図８９〜図９０は、上記の実施の形態１の製造方法において第１の製造方法を用いた場合の手順を示す。図８９を参照して、実施の形態１の第１の製造方法におけるたとえば図５９に示す工程において形成された書き換えビット線ホールＷＢＬａ（ビアホールＶＡａ）および読み出しビット線ホールＲＢＬａの底面および側壁を覆うように、層間絶縁層ＩＩＩ上にクラッド層ＣＬＤおよび導電膜ＣＵがこの順に積層される。クラッド層ＣＬＤは図８４に示す工程と同様に形成されることが好ましい。また銅からなる導電膜ＣＵがメッキ法により形成される場合には、導電膜ＣＵの形成後に熱処理がなされることが好ましい。
図９０を参照して、たとえば図６９に示す工程と同様の処理がなされることにより、読み出しビット線ＲＢＬおよび書き換えビット線ＷＢＬが形成される。
以下の図９１〜図９２は、上記の実施の形態１の製造方法において第２の製造方法を用いた場合の手順を示す。図９１を参照して、実施の形態１の第２の製造方法におけるたとえば図６７に示す工程において形成された書き換えビット線ホールＷＢＬａおよび読み出しビット線ホールＲＢＬａの底面および側壁を覆うように、層間絶縁層ＩＩＩ上にクラッド層ＣＬＤおよび導電膜ＣＵがこの順に積層される。クラッド層ＣＬＤは図８４に示す工程と同様に形成されることが好ましい。また銅からなる導電膜ＣＵがメッキ法により形成される場合には、導電膜ＣＵの形成後に熱処理がなされることが好ましい。
図９２を参照して、たとえば図６１に示す工程と同様の処理がなされることにより、読み出しビット線ＲＢＬおよび書き換えビット線ＷＢＬが形成される。
次に図９３〜図９９を用いて、底面、側壁および上面がクラッド層で覆われた書き換えビット線ＷＢＬおよび読み出しビット線ＲＢＬの製造方法について説明する。
図９３〜図９４は、たとえば図９２に示す工程の後になされる第３の製造方法を示す。図９３を参照して、層間絶縁層ＩＩＩ（たとえばシリコン酸化膜）、書き換えビット線ＷＢＬおよび読み出しビット線ＲＢＬを覆うようにクラッド層ＣＬＤが形成される。クラッド層ＣＬＤは図８６に示す工程と同様に形成されることが好ましい。図９４を参照して、通常の写真製版およびエッチングにより、図９３に示す工程において形成されたクラッド層ＣＬＤが、書き換えビット線ＷＢＬおよび読み出しビット線ＲＢＬの真上において残存するようにパターニングされる。以上の手順により所望の読み出しビット線ＲＢＬおよび書き換えビット線ＷＢＬが形成される。
図９５〜図９９は、たとえば図９２に示す工程の後になされる第４の製造方法を示す。図９５を参照して、層間絶縁層ＩＩＩ（たとえばシリコン酸化膜）、書き換えビット線ＷＢＬおよび読み出しビット線ＲＢＬを覆うように層間絶縁層ＩＩＩが形成される。このとき層間絶縁層ＩＩＩの前に層間絶縁層ＩＩ（たとえばシリコン窒化膜）が形成されてもよい。
図９６を参照して、通常の写真製版およびエッチングにより、書き換えビット線ＷＢＬおよび読み出しビット線ＲＢＬと平面視において重なる位置に、最上層の層間絶縁層ＩＩＩを貫通して書き換えビット線ＷＢＬおよび読み出しビット線ＲＢＬを露出する溝部が形成される。
図９７を参照して、図９６に示す工程において形成された溝部の底面および側壁を覆うように、層間絶縁層ＩＩＩ上にクラッド層ＣＬＤが形成される。クラッド層ＣＬＤは図８６に示す工程と同様に形成されることが好ましい。
図９８を参照して、図９７に示す工程において形成されたクラッド層ＣＬＤを覆うように層間絶縁層ＩＩＩが形成される。図９９を参照して、上記と同様にＣＭＰがなされ、最上層の一部が研磨除去される。以上の手順により所望の読み出しビット線ＲＢＬおよび書き換えビット線ＷＢＬが形成される。なお実施の形態の第１の製造方法の後に本実施の形態の第３〜第４の製造方法を組み合わせてもよい。
本発明の実施の形態２は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態２について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に準ずる。
（実施の形態３）
本実施の形態は、実施の形態１と比較して、書き換えビット線の構成において異なっている。以下、本実施の形態の構成について説明する。
図１００の回路図を参照して、本実施の形態においては、たとえば読み出しビット線ＲＢＬ１、ワード線ＷＬ１およびソース線ＳＬ１と電気的に接続されたメモリセルＭＣ（磁気抵抗素子ＭＴＪ）と、上記メモリセルＭＣの右側に隣接する、読み出しビット線ＲＢＬ２、ワード線ＷＬ１およびソース線ＳＬ１と電気的に接続されたメモリセルＭＣ（他の磁気抵抗素子ＭＴＪ）とが同一の書き換えビット線ＷＢＬ１２（第２の配線）と電気的に接続されている。以上の点において図１００の回路図は図３の回路図と異なる。
図１０１を参照して、本実施の形態のＭＲＡＭにおいては、実施の形態１と同様に、複数のメモリセルＭＣが平面視におけるｙ方向に関して一定の間隔ごとに配置されている。しかし平面視におけるｘ方向に関しては、隣接する１対のメモリセルＭＣのうち一方のメモリセルＭＣの書き換え下部配線ＢＥＤＬ−Ａ（第１の配線）と、他方のメモリセルＭＣの書き換え下部配線ＢＥＤＬ−Ｂ（他の第１の配線）とが、書き換えビット線ＷＢＬと平面的に重なる領域およびその近傍において重なっている。そして上記隣接する１対のメモリセルＭＣは書き換えビット線ＷＢＬを共有している。ただし上記隣接する１対のメモリセルＭＣは読み出しビット線ＲＢＬ−Ａ、ＲＢＬ−Ｂを共有していない。
図１０１における読み出しビット線ＲＢＬ−Ａは図１００における読み出しビット線ＲＢＬ１および読み出しビット線ＲＢＬｎ−１に相当し、図１０１における読み出しビット線ＲＢＬ−Ｂは図１００における読み出しビット線ＲＢＬ２および読み出しビット線ＲＢＬｎに相当する。また上記ｘ方向に関して、隣接する１対のメモリセルと、当該１対のメモリセルに隣接する１対のメモリセルとの間は、実施の形態１と同様に一定の間隔があけられている。
なお書き換え下部配線ＢＥＤＬ−Ａ，ＢＥＤＬ−Ｂ、読み出しビット線ＲＢＬ−Ａ，ＲＢＬ−Ｂ、磁気抵抗素子ＭＴＪ−Ａ，ＭＴＪ−Ｂは、平面視において実施の形態１と同様の方向に延在する。また本実施の形態においても、実施の形態１と同様に、磁気抵抗素子ＭＴＪおよび書き換え下部配線ＢＥＤＬごとに単一のメモリセルを構成する。図１０１において書き換え下部配線ＢＥＬＤＬ−Ｂは、見やすくするため点線で表わしている。
図１０２を参照して、ｘ方向に関して１対のメモリセルのうち一方のメモリセルの磁気抵抗素子ＭＴＪ−Ｂ（他の磁気抵抗素子）は、他方の磁気抵抗素子ＭＴＪ−Ａ（磁気抵抗素子）よりも半導体基板ＳＵＢに近い層（図１０２の下側）に配置されている。また上記のように磁気抵抗素子ＭＴＪ−Ｂに隣接する書き換え下部配線ＢＥＤＬ−Ｂ（他の第１の配線）は、下部配線ＢＥＤＬ−Ａ，ＢＥＤＬ−Ｂの延在する方向（ｘ方向）に関して、平面視において部分的に書き換え下部配線ＢＥＤＬ−Ａ（第１の配線）と重なるように配置されていてもよい。
図１０２において、ビアＶＡおよび読み出し用配線Ｍ１〜Ｍ６などの配置は、必要に応じて変更することができる。たとえば読み出し用配線Ｍ５が配置される層が配置されず、読み出し用配線Ｍ５の上面に接するビアＶＡが磁気抵抗素子ＭＴＪ−Ｂの上面に達するように形成されてもよい。書き換え下部配線ＢＥＤＬ−Ａから読み出し用配線Ｍ３まで図のｚ方向を貫通するように、単一のビアＶＡにより書き換え下部配線ＢＥＤＬ−Ａおよび読み出し用配線Ｍ３が電気的に接続されてもよい。また読み出し用配線Ｍ５および読み出し用配線Ｍ５の上面に接するビアＶＡが配置されず、書き換え下部配線ＢＥＤＬ−Ａが磁気抵抗素子ＭＴＪ−Ｂと同一の層のビアＶＡの上面と接する程度にｚ方向に関して厚く形成されてもよい。
本実施の形態のＭＲＡＭのメモリセルは、以上の点において図６に示す実施の形態１のＭＲＡＭのメモリセルと異なっており、他の点においては同様であるため、図１００〜図１０２において、同一の要素については同一の符号を付しその説明を繰り返さない。ここで、たとえば実施の形態１における磁気抵抗素子ＭＴＪと、本実施の形態における磁気抵抗素子ＭＴＪ−Ａ，ＭＴＪ−Ｂとは同一の要素である。実施の形態１における読み出しビット線ＲＢＬと、本実施の形態における読み出しビット線ＲＢＬ−Ａ，読み出しビット線ＲＢＬ−Ｂとは同一の要素である。層間絶縁層ＩＩ，ＩＩＩはそれぞれ、末尾に付記される参照番号にかかわらず同一の要素である。また図１０２における読み出し用配線Ｍ４、Ｍ５，Ｍ６は、たとえば読み出し用配線Ｍ２と同様の構成を有していてもよい。
図１０３および図１０４を参照して、本実施の形態におけるＭＲＡＭ基本的な磁化状態の書き換えおよび読み出しの動作、ならびに磁化状態を変更するメモリセルを選択する動作は、図１０（Ａ）（Ｂ）および図１１に示す実施の形態１と大筋で同様である。図１０３、図１０４のそれぞれにおいて左側の電流経路は、磁気抵抗素子ＭＴＪ−Ａの磁化状態の書き換えまたは読み出しに用いられ、右側の電流経路は、磁気抵抗素子ＭＴＪ−Ｂの磁化状態の書き換えまたは読み出しに用いられる。
図１０３に示すように、隣接する１対のメモリセルはそれぞれ独立しているが、いずれの磁化状態を書き換える際においても、同一の書き換えビット線ＷＢＬに電流を流す。図１０３および図１０４においては上記１対のメモリセルの双方が動作した状態を示しているが、実際には双方のメモリセルは別々に動作することができる。この場合、たとえば図１０５を参照して、１対のメモリセルＭＣがそれぞれ異なるワード線ＷＬ１〜ＷＬｍ，ＷＬｍ＋１〜ＷＬ２ｍに接続されることが好ましい。
本実施の形態における書き換えビット線ＷＢＬは、これが電気的に接続される書き換え下部配線ＢＥＤＬ−Ａおよび書き換え下部配線ＢＥＤＬ−Ｂのそれぞれとの接続部が、平面視において書き換えビット線ＷＢＬと重なる位置に配置されることが好ましい。言い換えれば図１０２において、書き換えビット線ＷＢＬと書き換え下部配線ＢＥＤＬ−Ａとの接続部（書き換え下部配線ＢＥＤＬ−Ａとその上面に接するビアＶＡとの接続部）と、書き換えビット線ＷＢＬと書き換え下部配線ＢＥＤＬ−Ｂとの接続部（書き換え下部配線ＢＥＤＬ−Ｂとその上面に接するビアＶＡとの接続部）とを結ぶ直線は、ビット線ＷＢＬを通り、ｚ方向に延在することが好ましい。このようにすれば、再度図１０３を参照して、たとえば磁気抵抗素子ＭＴＪ−Ｂの磁化を反転させる場合に流す電流は、図のｚ方向に流れ、そのまま書き換えビット線ＷＢＬに到達する。したがって、磁気抵抗素子ＭＴＪ−Ｂを書き換える電流が、磁気抵抗素子ＭＴＪ−Ａを書き換える電流経路、特に書き換え下部配線ＢＥＤＬ−Ａを（その延在する方向に沿って）流れ、磁気抵抗素子ＭＴＪ−Ａを誤って書き換える可能性を低減することができる。
次に、本実施の形態の作用効果について説明する。本実施の形態は、実施の形態１における作用効果に加えて、以下に示す作用効果を有する。
本実施の形態のように磁気抵抗素子ＭＴＪ−Ａと磁気抵抗素子ＭＴＪ−Ｂとが互いに異なる層に形成されることにより、書き換え下部配線ＢＥＤＬ−Ａと書き換え下部配線ＢＥＤＬ−Ｂとが平面視において部分的に重なるように配置することができる。このため、磁気抵抗素子ＭＴＪ−Ａのメモリセルと磁気抵抗素子ＭＴＪ−Ｂのメモリセルとの合計２つのメモリセルが平面視において占有する面積を縮小することができる。
図１０６を参照して、以上をより定量的に説明する。図１０６（Ａ）は本発明の比較例（たとえば図１９）に示すメモリセルが図の左右方向に１対並ぶ態様を示している。図１０６（Ａ）において、各メモリセルの下部配線ＢＥＤＬを含む当該１対のメモリセルの平面視における面積は、たとえば
Figure 2013033573
で示される。
図１０６（Ｂ）は本発明の実施の形態１（たとえば図６）に示すメモリセルが図の左右方向に１対並ぶ態様を示している。図１０６（Ｂ）において、各メモリセルの書き換え下部配線ＢＥＤＬを含む当該１対のメモリセルの平面視における面積は、たとえば
Figure 2013033573
で示される。
図１０６（Ａ）と図１０６（Ｂ）との面積は、たとえばａ＝２ｂ、ｂｃ＝ｄｅ（これらの条件はプロセス上、十分可能である）と仮定することにより、等しくなる。
さらに図１０６（Ｃ）は本発明の実施の形態３（たとえば図１０２）に示すメモリセルが図の左右方向に１対並ぶ態様を示している。図１０６（Ｃ）において、各メモリセルの下部配線ＢＥＤＬを含む当該１対のメモリセルの平面視における面積は、たとえば
Figure 2013033573
で示される。
図１０６（Ｃ）の数式にａ＝２ｂ、ｂｃ＝ｄｅを代入すれば、図１０６（Ｃ）の数式の値は、図１０６（Ｂ）の数式の値よりも
Figure 2013033573
だけ小さくなることがわかる。また図１０６（Ｃ）においては、図１０６（Ｂ）と比較して、図１０６の左右方向に関する寸法は、ｄ＋ｅだけ小さくなることがわかる。
また、本実施の形態においては、磁気抵抗素子ＭＴＪ−Ａと磁気抵抗素子ＭＴＪ−Ｂとが互いに異なる層に形成される。このようにすれば、磁気抵抗素子ＭＴＪ−Ａと磁気抵抗素子ＭＴＪ−Ｂとの距離が確保できる。このため、たとえば磁気抵抗素子ＭＴＪ−Ａを書き換える際に印加される磁場が磁気抵抗素子ＭＴＪ−Ｂに印加され、磁気抵抗素子ＭＴＪ−Ｂが誤って書き換えられる可能性を低減することができる。
以上より本実施の形態においては、平面視におけるメモリセルの占有面積を縮小しつつ、隣接するメモリセル同士の、図のｚ方向（積層方向）の距離を増加することにより、より高効率に（密となるように）半導体基板ＳＵＢの主表面上にメモリセルを配置しつつ、磁化状態の誤反転を抑制することが可能となるように設計することができる。
なお本実施の形態におけるＭＲＡＭの、特にメモリセルＭＣが配置される領域は、上記の各実施の形態における製造方法を適宜組み合わせることにより形成される。
図１０７を参照して、本実施の形態の第２例においては、本実施の形態の第１例と比較して、書き換えビット線ＷＢＬの配置される位置が異なっている。具体的には、書き換えビット線ＷＢＬが、磁気抵抗素子ＭＴＪ−Ｂの下方に配置されている。書き換えビット線ＷＢＬは、書き換え下部配線ＢＥＤＬ−Ｂの下面に接するビアＶＡの下面に接しており、書き換え下部配線ＢＥＤＬ−Ａ，ＢＥＤＬ−Ｂと電気的に接続されている。このように書き換えビット線ＷＢＬは、書き換え下部配線ＢＥＤＬ−Ａ，ＢＥＤＬ−Ｂの上方に配置されてもよいし、書き換え下部配線ＢＥＤＬ−Ａ，ＢＥＤＬ−Ｂの下方に配置されてもよい。
図１０７のＭＲＡＭのメモリセルは、以上の点において図１０２のＭＲＡＭのメモリセルと異なっており、他の点においては同様であるため、図１０７において、同一の要素については同一の符号を付しその説明を繰り返さない。したがって図１０７における書き換えビット線ＷＢＬは、図１０２における書き換えビット線ＷＢＬと同様に、これが電気的に接続される書き換え下部配線ＢＥＤＬ−Ａおよび書き換え下部配線ＢＥＤＬ−Ｂのそれぞれとの接続部が、平面視において書き換えビット線ＷＢＬと重なる位置に配置されることが好ましい。
本発明の実施の形態３は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態３について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に準ずる。
（実施の形態４）
本実施の形態は、実施の形態３と比較して、磁気抵抗素子の構成において異なっている。以下、本実施の形態の構成について説明する。
図１０８の回路図を参照して、本実施の形態においては、たとえば読み出しビット線ＲＢＬ１、ワード線ＷＬ１およびソース線ＳＬ１と電気的に接続されたメモリセルＭＣ（磁気抵抗素子ＭＴＪ）と、上記メモリセルＭＣに隣接する、読み出しビット線ＲＢＬ２、ワード線ＷＬ１およびソース線ＳＬ１と電気的に接続されたメモリセルＭＣ（他の磁気抵抗素子ＭＴＪ）とが同一の書き換えビット線ＷＢＬ１２および書き換え下部配線ＢＥＤＬと電気的に接続されている。以上の点において図１０８の回路図は図３および図１００の回路図と異なる。
なお、図１０８においては同一の書き換え下部配線ＢＥＤＬに近接して配置される１対のメモリセルＭＣのそれぞれのアクセストランジスタＡＴＲのゲート電極は、同一のワード線ＷＬ１〜ＷＬｍに接続されている。しかしこれらの１対のメモリセルＭＣのそれぞれの磁化の状態を別々に（別のタイミングで）読み出す場合には、図１０９に示すように、１対のメモリセルＭＣのうち一方のメモリセルＭＣのアクセストランジスタＡＴＲのゲート電極と、他方のメモリセルＭＣのアクセストランジスタＡＴＲのゲート電極とは、別のワード線線ＷＬ１〜ＷＬｍ，ＷＬｍ＋１〜ＷＬ２ｍに接続されることが好ましい。図１０９の構成とすることにより、同一の書き換え下部配線ＢＥＤＬに近接して配置される１対のメモリセルＭＣのそれぞれは、互いに異なる磁化状態を読み出すことができる。
図１１０を参照して、本実施の形態のＭＲＡＭにおいては、実施の形態１と同様に、複数のメモリセルＭＣが平面視におけるｙ方向に関して一定の間隔ごとに配置されている。しかし平面視におけるｘ方向に関しては、隣接する１対のメモリセルＭＣのうち一方のメモリセルＭＣの書き換え下部配線ＢＥＤＬと、他方のメモリセルＭＣの書き換え下部配線ＢＥＤＬとが同一の書き換え下部配線である。すなわち上記隣接する１対のメモリセルＭＣは書き換え下部配線ＢＥＤＬを共有している。また実施の形態３と同様に、ｘ方向に関して隣接する１対のメモリセルＭＣのそれぞれは、書き換えビット線ＷＢＬを共有している。ただし上記隣接する１対のメモリセルＭＣは読み出しビット線ＲＢＬ−Ａ、ＲＢＬ−Ｂは共有していない。また上記ｘ方向に関して、隣接する１対のメモリセルと、当該１対のメモリセルに隣接する１対のメモリセルとの間は、実施の形態１と同様に一定の間隔があけられている。
図１１０における磁気抵抗素子ＭＴＪ−Ａおよび磁気抵抗素子ＭＴＪ−Ｂは、それぞれたとえば図１０８における書き換えビット線ＷＢＬ１２の左側の磁気抵抗素子ＭＴＪおよび右側の磁気抵抗素子ＭＴＪに相当する。また実施の形態３と同様に、図１１０における読み出しビット線ＲＢＬ−Ａは図１０８における読み出しビット線ＲＢＬ１および読み出しビット線ＲＢＬｎ−１に相当し、図１１０における読み出しビット線ＲＢＬ−Ｂは図１０８における読み出しビット線ＲＢＬ２および読み出しビット線ＲＢＬｎに相当する。
なお書き換え下部配線ＢＥＤＬ、読み出しビット線ＲＢＬ−Ａ，ＲＢＬ−Ｂ、磁気抵抗素子ＭＴＪ−Ａ，ＭＴＪ−Ｂは、平面視において実施の形態１と同様の方向に延在する。また本実施の形態においても、実施の形態１と同様に、磁気抵抗素子ＭＴＪごとに単一のメモリセルを構成する。
図１１１を参照して、ｘ方向に関して１対のメモリセルのうち一方のメモリセルの磁気抵抗素子ＭＴＪ−Ｂ（他の磁気抵抗素子）は、他方の磁気抵抗素子ＭＴＪ−Ａと同一の書き換え下部配線ＢＥＤＬの上面に接するように配置されている。したがって磁気抵抗素子ＭＴＪ−Ａと磁気抵抗素子ＭＴＪ−Ｂとは、同一の層に形成されている。磁気抵抗素子ＭＴＪ−Ａと磁気抵抗素子ＭＴＪとは、これらが共有する書き換え下部配線ＢＥＤＬを介在して、同一の書き換えビット線ＷＢＬと電気的に接続されている。
本実施の形態のＭＲＡＭのメモリセルは、以上の点において図６および図１０２に示す実施の形態１および実施の形態３のＭＲＡＭのメモリセルと異なっており、他の点においては同様であるため、図１１１において、同一の要素については同一の符号を付しその説明を繰り返さない。
図１１２および図１１３を参照して、本実施の形態におけるＭＲＡＭ基本的な磁化状態の書き換えおよび読み出しの動作、ならびに磁化状態を変更するメモリセルを選択する動作は、実施の形態１および実施の形態３と大筋で同様である。図１１２および図１１３においては、図１０３および図１０４と同様に、左側の電流経路は、磁気抵抗素子ＭＴＪ−Ａの磁化状態の書き換えまたは読み出しに用いられ、右側の電流経路は、磁気抵抗素子ＭＴＪ−Ｂの磁化状態の書き換えまたは読み出しに用いられる。
次に、本実施の形態の作用効果について説明する。本実施の形態は、実施の形態１および実施の形態３における作用効果に加えて、以下に示す作用効果を有する。
本実施の形態においては、（ｘ方向に関して）隣接する１対のメモリセルＭＣの磁気抵抗素子ＭＴＪ−Ａと磁気抵抗素子ＭＴＪ−Ｂとが、書き換えビット線ＷＢＬおよび書き換え下部配線ＢＥＤＬを共有する。このため、磁気抵抗素子ＭＴＪ−Ａのメモリセルと磁気抵抗素子ＭＴＪ−Ｂのメモリセルとの合計２つのメモリセルが平面視において占有する面積を縮小することができる。
図１１４を参照して、以上をより定量的に説明する。図１１４（Ａ）は図１０６（Ａ）と同様に、本発明の比較例（たとえば図１９）に示すメモリセルが図の左右方向に１対並ぶ態様を示している。このため上記のように、図１１４（Ａ）において、各メモリセルの下部配線ＢＥＤＬを含む当該１対のメモリセルの平面視における面積は、たとえば
Figure 2013033573
で示される。
図１１４（Ｂ）は図１０６（Ｂ）と同様に、本発明の実施の形態１（たとえば図６）に示すメモリセルが図の左右方向に１対並ぶ態様を示している。このため上記のように、図１１４（Ｂ）において、各メモリセルの書き換え下部配線ＢＥＤＬを含む当該１対のメモリセルの平面視における面積は、たとえば
Figure 2013033573
で示される。
さらに図１１４（Ｃ）は本発明の実施の形態４（たとえば図１１１）に示すメモリセルが図の左右方向に１対並ぶ態様を示している。図１１４（Ｃ）において、各メモリセルの下部配線ＢＥＤＬを含む当該１対のメモリセルの平面視における面積は、たとえば
Figure 2013033573
で示される。
図１１４（Ｃ）の数式に、実施の形態３と同様に、ａ＝２ｂ、ｂｃ＝ｄｅを代入すれば、図１１４（Ｃ）の数式の値は、図１１４（Ｂ）の数式の値よりも
Figure 2013033573
だけ小さくなることがわかる。また図１１４（Ｃ）においては、図１１４（Ｂ）と比較して、図１１４の左右方向に関する寸法は、ｂ＋ｃ＋ｄ＋ｅだけ小さくなることがわかる。
また、本実施の形態においては書き換えビット線ＷＢＬと読み出しビット線ＲＢＬ−Ａ，ＲＢＬ−Ｂとが異なる層に形成されている。このため、たとえば実施の形態１のように書き換えビット線ＷＢＬと読み出しビット線ＲＢＬとが同一の層に配置される場合に比べて、書き換えビット線ＷＢＬと読み出しビット線ＲＢＬ−Ａ，ＲＢＬ−Ｂとの、図のｘ方向に関する距離を狭めることができる。書き換えビット線ＷＢＬと読み出しビット線ＲＢＬとの図のｘ方向に関する距離を狭めても、これらは異なる層に形成されるため、書き換えビット線ＷＢＬと読み出しビット線ＲＢＬとの相互干渉を抑制することができる。また互いに独立したメモリセルを構成する１対の読み出しビット線ＲＢＬ−Ａと読み出しビット線ＲＢＬ−Ｂとの、ｘ方向に関する距離が確保できる。
書き換えビット線ＷＢＬと読み出しビット線ＲＢＬ−Ａ，ＲＢＬ−Ｂとを異なる層に配置することにより、磁気抵抗素子ＭＴＪと書き換えビット線ＷＢＬとの距離が確保できる。このため、図１１２に示すようにたとえば磁気抵抗素子ＭＴＪ−Ａの磁化状態を書き換える電流を流す場合に、当該電流が形成する磁場が磁気抵抗素子ＭＴＪ−Ｂに印加されることによる磁気抵抗素子ＭＴＪ−Ｂの誤反転などの不具合（ディスターブ）の発生を抑制することができる。特に図１１１に示すように、書き換えビット線ＷＢＬを磁気抵抗素子ＭＴＪよりも２層以上、半導体基板ＳＵＢに近い下方の層に形成することにより、書き換えビット線ＷＢＬと磁気抵抗素子ＭＴＪとのｚ方向に関する距離を広くすることができる。その結果、上記のディスターブを抑制する効果を高めることができる。
ただし図１１５を参照して、本実施の形態において、書き換えビット線ＷＢＬと読み出しビット線ＲＢＬとを同一の層に形成してもよいし、書き換えビット線ＷＢＬを読み出しビット線ＲＢＬよりも上方の層に形成してもよい。
さらに本実施の形態のように、磁気抵抗素子ＭＴＪ−Ａと磁気抵抗素子ＭＴＪ−Ｂとを同一の層に形成すれば、磁気抵抗素子ＭＴＪ−Ａと磁気抵抗素子ＭＴＪ−Ｂとを同時に形成することができる。このため、たとえば実施の形態３のように磁気抵抗素子ＭＴＪ−Ａと磁気抵抗素子ＭＴＪ−Ｂとが異なる層に形成される場合に比べて、生産効率を高めることができる。
本発明の実施の形態４は、以上に述べた各点についてのみ、本発明の実施の形態３と異なる。すなわち、本発明の実施の形態４について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態３に準ずる。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。また、上記に示した各実施の形態および各変形例は、それぞれの趣旨に矛盾しない範囲において、それぞれ相互に組み合わせてもよい。
本発明は、磁気抵抗素子を有する半導体装置およびその製造方法に特に有利に適用されうる。
ＡＴＲ アクセストランジスタ、ＢＥＤＬ 書き換え下部配線、ＢＥＤＬａ 下部配線ホール、ＢＬ ビット線、ＢＲＬ バリアメタル、ＣＤ カラムデコーダ、ＣＨＡ チャネル領域、ＣＨＰ 半導体チップ、ＣＬＤ，ＣＬＤ１，ＣＬＤ２ クラッド層、ＣＰ キャップ層、ＣＵ 銅膜、ＤＲＣ データ読出回路、ＤＷＣ データ書込回路、ＧＥ ゲート電極、ＧＩ ゲート絶縁膜、ＩＩ，ＩＩＩ 層間絶縁層、ＩＰＲ 不純物領域、ＩＳＵＢ 絶縁基板、ＬＥＬ 下部電極、Ｍ１，Ｍ２，Ｍ３ 読み出し用配線、Ｍ３ａ コンタクトホール、ＭＣ メモリセル、ＭＦ 金属シリサイド膜、ＭＦＬ 磁化自由層、ＭＰ１，ＭＰ２，ＭＰＬ 磁化固定層、ＭＰ３ 反強磁性層、ＭＴＪ 磁気抵抗素子、ＭＴＬ トンネル絶縁層、ＰＤ パッド、ＰＬ パワーライン、ＲＢＬ 読み出しビット線、ＲＢＬａ 読み出しビット線ホール、ＲＳ フォトレジスト、ＲＳＧ，ＷＳＧ 選択トランジスタ、ＳＥＤ シード層、ＳＰ スペーサ層、ＳＰＩ 分離絶縁膜、ＳＵＢ 半導体基板、ＳＷ サイドウォール、ＴＵＮ タングステン膜、ＶＡ ビア、ＶＡａ ビアホール、ＷＢＬ 書き換えビット線、ＷＢＬａ 書き換えビット線ホール、ＷＤ ワード線ドライバ帯、ＷＬ ワード線、ＷＴ ライト線。

Claims (27)

  1. 磁化固定層と、トンネル絶縁層と、磁化容易軸を有する磁化自由層とを含む磁気抵抗素子と、
    前記磁気抵抗素子に接し、前記磁化容易軸に沿って延びる第１の配線と、を備える電子装置における磁化状態を書き換える制御方法であって、
    前記第１の配線にパルス電流を流す工程と、
    前記磁化自由層の磁化状態が、第１の状態から第２の状態へ、または前記第２の状態から前記第１の状態へ変更される工程と、を備え、
    前記変更される工程は、前記パルス電流により発生するパルス磁場を前記磁化自由層に印加する毎に行なわれ、
    前記パルス電流は、前記磁化自由層の磁化状態を前記第１の状態から前記第２の状態に書き換える場合と、前記磁化自由層を前記第２の状態から前記第１の状態に書き換える場合とにおいて、同一の方向を向くように流す、制御方法。
  2. 磁化固定層と、トンネル絶縁層と、磁化容易軸を有する磁化自由層とを含む磁気抵抗素子と、
    前記磁気抵抗素子に接し、前記磁化容易軸に沿って延びる第１の配線と、を備える電子装置における磁化状態を書き換える制御方法であって、
    前記磁化自由層の磁化の向きを読み出す工程と、
    前記読み出す工程において読み出された磁化の向きと、書込みデータに対応する磁化の向きとが同一であるか異なるかを判定する工程と、
    前記判定する工程において異なると判定された場合に、前記第１の配線にパルス電流を流す工程とを備え、
    前記パルス電流により発生するパルス磁場を前記磁化自由層に印加する毎に、前記磁化自由層の磁化の向きが、前記パルス電流を流す工程の前における前記磁化自由層の磁化の向きに対して反転し、
    前記パルス電流は、前記磁化自由層の磁化状態を第１の状態から第２の状態に書き換える場合と、前記磁化自由層を前記第２の状態から前記第１の状態に書き換える場合とにおいて、同一の方向を向くように流す、制御方法。
  3. 主表面を有する半導体基板と、
    前記半導体基板の前記主表面上に位置する、磁化固定層と、トンネル絶縁層と、磁化容易軸を有する磁化自由層とを含む磁気抵抗素子と、
    前記磁気抵抗素子に接する第１の配線と、を備える半導体装置における磁化状態を書き換える制御方法であって、
    前記磁化自由層の磁化状態を変更する前の初期磁化状態を判定する工程と、
    前記判定する工程において、前記磁化自由層の磁化状態を変更する必要があると判定された場合に、前記第１の配線にパルス電流を流す工程と、
    前記パルス電流により、前記磁化自由層の前記磁化容易軸と交差する方向に発生するパルス磁場を前記磁気抵抗素子に印加することにより前記磁化自由層の磁化状態が変更される工程と、を備える、制御方法。
  4. 前記第１の配線は前記磁化容易軸に沿って延びる、請求項３に記載の制御方法。
  5. 主表面を有する半導体基板と、
    前記半導体基板の前記主表面上に位置する、磁化固定層と、トンネル絶縁層と、磁化容易軸を有する磁化自由層とを含む磁気抵抗素子とを備える半導体装置における磁化状態を書き換える制御方法であって、
    前記磁化自由層の磁化状態を変更する前の初期磁化状態を判定する工程と、
    前記判定する工程において、前記磁化自由層の磁化状態を変更する必要があると判定された場合に、前記磁気抵抗素子の近傍においてパルス電流を流す工程と、
    前記パルス電流により、前記磁化自由層の前記磁化容易軸と交差する方向に発生するパルス磁場を前記磁気抵抗素子に印加することにより前記磁化自由層の磁化状態が変更される工程と、を備える、制御方法。
  6. 前記パルス電流は、前記磁気抵抗素子の前記磁化容易軸の延在する方向に沿って流す、請求項５に記載の制御方法。
  7. 前記パルス電流は、前記磁化自由層の磁化状態を第１の状態から第２の状態に書き換える場合と、前記磁化自由層を前記第２の状態から前記第１の状態に書き換える場合とにおいて、同一の方向を向くように流す、請求項３〜６のいずれかに記載の制御方法。
  8. 前記パルス電流は、前記パルス電流の大きさが単調増加した後、時間的に連続して前記大きさが単調減少する、請求項１〜７のいずれかに記載の制御方法。
  9. 磁化固定層と、トンネル絶縁層と、磁化容易軸を有する磁化自由層とを含み、前記磁化固定層と前記磁化自由層との間に前記トンネル絶縁層が配置された磁気抵抗素子と、
    前記磁気抵抗素子に接し、前記磁化容易軸に沿って延びる第１の配線と、
    前記第１の配線に接続され、前記第１の配線に沿う一方向にパルス電流を流すデータ書込回路とを有する、電子装置。
  10. 前記データ書込回路は、前記磁化自由層の磁化状態を第１の状態から第２の状態に書き換える場合と、前記磁化自由層を前記第２の状態から前記第１の状態に書き換える場合とにおいて、前記パルス電流を、前記第１の配線において、常に同一の方向を向くように流す、請求項９に記載の電子装置。
  11. 前記パルス電流は、前記パルス電流の大きさが単調増加した後、時間的に連続して前記大きさが単調減少する、請求項９または１０に記載の電子装置。
  12. 前記パルス電流が流れる毎に、前記磁化自由層の磁化の向きが、前記パルス電流が流れる前における前記磁化自由層の磁化の向きに対して反転する、請求項９〜１１のいずれかに記載の電子装置。
  13. 主表面を有する半導体基板と、
    前記半導体基板の前記主表面上に位置する、磁化固定層と、トンネル絶縁層と、磁化容易軸を有する磁化自由層とを含み、前記磁化固定層と前記磁化自由層との間に前記トンネル絶縁層が配置された磁気抵抗素子と、
    前記磁気抵抗素子に接し、前記磁化容易軸に沿って延びる第１の配線と、
    前記第１の配線と電気的に接続された第２の配線と、
    前記第１の配線と電気的に接続された、前記磁気抵抗素子を選択する第１のトランジスタとを備え、
    前記第１の配線は、平面視において前記磁化自由層の長手方向に沿うように延在しており、
    前記第１のトランジスタは、前記第１の配線において、前記磁気抵抗素子を挟んで前記第２の配線と前記第１の配線との接続部に対する反対側に接続されている、半導体装置。
  14. 単一の前記第２の配線には、前記第２の配線を選択するための単一の第２のトランジスタが接続されている、請求項１３に記載の半導体装置。
  15. 前記長手方向は、前記磁化自由層の前記磁化容易軸に沿う方向である、請求項１３または１４に記載の半導体装置。
  16. 複数の前記磁気抵抗素子がアレイ状に配置されており、
    前記第１の配線は個々の前記磁気抵抗素子に対して１つずつ配置されており、
    個々の前記第２の配線は、平面視において１列に並ぶ複数の前記磁気抵抗素子のそれぞれと電気的に接続される、請求項１３〜１５のいずれかに記載の半導体装置。
  17. 前記第１および第２の配線は、延在する方向に交差する断面の外周の少なくとも一部が、前記第１および第２の配線の内部よりも透磁率が高い高透磁率膜に覆われている、請求項１３〜１６のいずれかに記載の半導体装置。
  18. 前記磁気抵抗素子は、前記第１の配線に近い方から、前記磁化固定層、前記トンネル絶縁層、前記磁化自由層の順に積層されている、請求項１３〜１７のいずれかに記載の半導体装置。
  19. 前記磁気抵抗素子は、前記第１の配線に近い方から、前記磁化自由層、前記トンネル絶縁層、前記磁化固定層の順に積層されている、請求項１３〜１７のいずれかに記載の半導体装置。
  20. 前記半導体基板の前記主表面上に位置する、磁化固定層と、トンネル絶縁層と、磁化容易軸を有する磁化自由層とを含み、前記磁化固定層と前記磁化自由層との間に前記トンネル絶縁層が配置された他の磁気抵抗素子と、
    前記他の磁気抵抗素子に接し、前記磁化容易軸に沿って延びる他の第１の配線とをさらに備え、
    前記他の磁気抵抗素子および前記他の第１の配線は、前記第１の配線の延在する方向に関して、前記磁気抵抗素子および前記第１の配線と接するように配置され、
    前記第１の配線と前記他の第１の配線とは、同一の前記第２の配線と電気的に接続される、請求項１３〜１９のいずれかに記載の半導体装置。
  21. 前記他の磁気抵抗素子は、前記磁気抵抗素子よりも前記半導体基板に近い層に配置されている、請求項２０に記載の半導体装置。
  22. 前記他の第１の配線は、平面視における一部の領域において前記第１の配線と重なるように配置されている、請求項２０または２１に記載の半導体装置。
  23. 前記半導体基板の前記主表面上に位置する、磁化固定層と、トンネル絶縁層と、磁化容易軸を有する磁化自由層とを含み、前記磁化固定層と前記磁化自由層との間に前記トンネル絶縁層が配置された他の磁気抵抗素子をさらに備え、
    前記他の磁気抵抗素子は、前記第１の配線の延在する方向に関して、前記磁気抵抗素子と接するように配置され、
    前記磁気抵抗素子と前記他の磁気抵抗素子とは、同一の前記第１の配線と接するように配置され、
    前記磁気抵抗素子と前記他の磁気抵抗素子とは、同一の前記第２の配線と電気的に接続される、請求項１３〜１９のいずれかに記載の半導体装置。
  24. 前記第１の配線にパルス電流が流れることにより、前記磁気抵抗素子の磁化状態が書き換えられる、請求項１３〜２３のいずれかに記載の半導体装置。
  25. 前記パルス電流は、前記磁化自由層の磁化状態を第１の状態から第２の状態に書き換える場合と、前記磁化自由層を前記第２の状態から前記第１の状態に書き換える場合とにおいて、前記第１の配線に沿う同一の方向を向くように流す、請求項２４に記載の半導体装置。
  26. 請求項９〜１２のいずれかに記載された電子装置が搭載された、携帯端末装置。
  27. 請求項１３〜２５のいずれかに記載された半導体装置が搭載された、携帯端末装置。
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