CN112585679A - 半导体电路和电子设备 - Google Patents

Abstract

本公开的半导体电路设置有：第一电路，生成第一节点处的电压的反相电压，并将该反相电压施加到第二节点；第二电路，生成第二节点处的电压的反相电压，并将该反相电压施加到第一节点；第一存储元件，具有第一端子、第二端子和第三端子，并且通过依据在第一端子与第二端子之间流动的第一电流的方向将第二端子与第三端子之间的电阻状态设定为第一电阻状态或第二电阻状态来存储信息；第一晶体管，当处于导通状态时将第一节点耦接到第一存储元件的第三端子；以及第二晶体管，耦接到作为第一节点和第二节点中的一个的第一耦接节点，并基于第一耦接节点处的电压使第一电流流到第一存储元件的第二端子。

Description

半导体电路和电子设备

技术领域

本公开涉及能够存储信息的半导体电路以及包括这种半导体电路的电子设备。

背景技术

从生态学的角度来看，希望电子设备具有低功耗。例如，对于半导体电路，通常使用所谓的功率门控技术，在该技术中通过选择性地停止对一些电路的电源供给来降低功耗。希望以这种方式停止电源供给的电路在电源供给重启之后立即返回到电源供给尚未停止的操作状态。实现这种短时返回操作的一种方法是在电路中结合非易失性存储元件。例如，专利文献1公开了一种电路，其中组合了作为易失性存储器的SRAM(静态随机存取存储器)和自旋注入磁化反转型存储元件。

引文列表

专利文献

专利文献1：国际公开No.WO 2009/028298

发明内容

顺便提及，在这种包括存储元件的电路中，希望耐久性(可靠性)高，并且期望耐久性进一步改善。

希望提供使得可以增强耐久性的半导体电路和电子设备。

根据本公开的实施例的半导体电路包括：第一电路、第二电路、第一存储元件、第一晶体管和第二晶体管。第一电路被配置为能够生成第一节点处的电压的反相电压并且将该反相电压施加到第二节点。第二电路被配置为能够生成第二节点处的电压的反相电压并且将该反相电压施加到第一节点。第一存储元件具有第一端子、第二端子和第三端子，并且被配置为能够通过依据在第一端子与第二端子之间流动的第一电流的方向将第二端子与第三端子之间的电阻状态设定为第一电阻状态或第二电阻状态来存储信息。第一晶体管被配置为能够通过被接通而将第一节点耦接到第一存储元件的第三端子。第二晶体管能够耦接到第一耦接节点，并且被配置为能够基于第一耦接节点处的电压使得第一电流流到第一存储元件的第二端子，该第一耦接节点是第一节点和第二节点中的一个。

根据本公开的实施例的电子电路包括：上述半导体电路；和向半导体电路供应电源电压的电池。

在根据本公开的实施例的半导体电路和电子设备中，第一电路和第二电路使得彼此反相的电压出现在第一节点和第二节点处。通过接通第一晶体管，将第一节点耦接到第一存储元件的第三端子。基于作为第一节点和第二节点中的一个的第一耦接节点处的电压，第二晶体管向第一存储元件的第一端子供应第一电流。在第一存储元件中，依据在第一端子与第二端子之间流动的第一电流的方向，将第二端子与第三端子之间的电阻状态设定为第一电阻状态或第二电阻状态。

附图说明

图1是示出根据本公开的实施例的半导体电路的配置示例的框图。

图2是示出根据第一实施例的存储单元的配置示例的电路图。

图3是示出包括图2中所示的存储单元的存储单元阵列的配置示例的电路图。

图4是示出图2中所示的存储元件的操作示例的说明图。

图5是示出图2中所示的存储单元的操作示例的表。

图6A是示出图2中所示的存储单元的操作示例的电路图。

图6B是示出图2中所示的存储单元的操作示例的另一电路图。

图6C是示出图2中所示的存储单元的操作示例的另一电路图。

图6D是示出图2中所示的存储单元的操作示例的另一电路图。

图6E是示出图2中所示的存储单元的操作示例的另一电路图。

图7是示出根据第一实施例的修改示例的存储单元的配置示例的电路图。

图8是示出图7中所示的存储元件的操作示例的说明图。

图9A是示出图7中所示的存储单元的操作示例的电路图。

图9B是示出图7中所示的存储单元的操作示例的另一电路图。

图9C是示出图7中所示的存储单元的操作示例的另一电路图。

图9D是示出图7中所示的存储单元的操作示例的另一电路图。

图9E是示出图7中所示的存储单元的操作示例的另一电路图。

图10是示出根据修改示例的半导体电路的配置示例的框图。

图11是示出根据另一修改示例的半导体电路的配置示例的框图。

图12是示出根据第一实施例的另一修改示例的存储单元的配置示例的电路图。

图13是示出图12中所示的存储单元的操作示例的表。

图14A是示出图7中所示的存储单元的操作示例的电路图。

图14B是示出图7中所示的存储单元的操作示例的另一电路图。

图14C是示出图7中所示的存储单元的操作示例的另一电路图。

图14D是示出图7中所示的存储单元的操作示例的另一电路图。

图14E是示出图7中所示的存储单元的操作示例的另一电路图。

图15是示出根据第二实施例的存储单元的配置示例的电路图。

图16是示出包括图15中所示的存储单元的存储单元阵列的配置示例的电路图。

图17A是示出图15中所示的存储单元的操作示例的电路图。

图17B是示出图15中所示的存储单元的操作示例的另一电路图。

图18A是示出图15中所示的存储单元的操作示例的另一电路图。

图18B是示出图15中所示的存储单元的操作示例的另一电路图。

图18C是示出图15中所示的存储单元的操作示例的另一电路图。

图19A是示出图15中所示的存储单元的操作示例的另一电路图。

图19B是示出图15中所示的存储单元的操作示例的另一电路图。

图19C是示出图15中所示的存储单元的操作示例的另一电路图。

图20是示出根据第二实施例的修改示例的存储单元的配置示例的电路图。

图21A是示出图20中所示的存储单元的操作示例的电路图。

图21B是示出图20中所示的存储单元的操作示例的另一电路图。

图22A是示出图20中所示的存储单元的操作示例的另一电路图。

图22B是示出图20中所示的存储单元的操作示例的另一电路图。

图22C是示出图20中所示的存储单元的操作示例的另一电路图。

图23A是示出图20中所示的存储单元的操作示例的另一电路图。

图23B是示出图20中所示的存储单元的操作示例的另一电路图。

图23C是示出图20中所示的存储单元的操作示例的另一电路图。

图24是示出根据第三实施例的存储单元的配置示例的电路图。

图25是示出包括图24中所示的存储单元的存储单元阵列的配置示例的电路图。

图26是示出图24中所示的存储单元的操作示例的表。

图27A是示出图24中所示的存储单元的操作示例的电路图。

图27B是示出图24中所示的存储单元的操作示例的另一电路图。

图27C是示出图24中所示的存储单元的操作示例的另一电路图。

图27D是示出图24中所示的存储单元的操作示例的另一电路图。

图27E是示出图24中所示的存储单元的操作示例的另一电路图。

图28是示出根据第三实施例的修改示例的存储单元的配置示例的电路图。

图29A是示出图28中所示的存储单元的操作示例的电路图。

图29B是示出图28中所示的存储单元的操作示例的另一电路图。

图29C是示出图28中所示的存储单元的操作示例的另一电路图。

图29D是示出图28中所示的存储单元的操作示例的另一电路图。

图29E是示出图28中所示的存储单元的操作示例的另一电路图。

图30A是示出触发器电路的配置示例的电路图。

图30B是示出触发器电路的另一配置示例的电路图。

图30C是示出触发器电路的另一配置示例的电路图。

图30D是示出触发器电路的另一配置示例的电路图。

图31是示出根据应用的实施例的触发器电路的配置示例的电路图。

图32是应用了该实施例的智能电话的外观的配置的透视图。

具体实施方式

在下文中，参考附图详细描述本公开的一些实施例。要注意的是，按照以下顺序给出描述。

1.第一实施例

2.第二实施例

3.第三实施例

4.应用示例和适用示例

<1.第一实施例>

[配置示例]

图1示出了根据实施例的半导体电路(半导体电路1)的配置示例。半导体电路1被配置为能够存储信息。半导体电路1包括控制器11、电源晶体管12和存储电路20。

控制器11被配置为控制存储电路20的操作。具体地，控制器11基于从外部供应的写入命令和写入数据将信息写入存储电路20，以及基于从外部供应的读取命令从存储电路20读取信息。另外，控制器11还具有通过向电源晶体管12供应电源控制信号SPG以接通和关断电源晶体管12来控制向存储电路20的电源供给的功能。

电源晶体管12是P型MOS(金属氧化物半导体)晶体管，并且栅极被供应电源控制信号SPG、源极被供应电源电压VDD1以及漏极耦接到存储电路20。

通过该配置，在半导体电路1中，在使用存储电路20的情况下，电源晶体管12被接通，并且存储电路20被供应作为电源电压VDD的电源电压VDD1。另外，在半导体电路1中，在不使用存储电路20的情况下，电源晶体管12被关断。在半导体电路1中，可以通过这样所谓的功率门控来降低功耗。

存储电路20被配置为存储数据。存储电路20包括存储单元阵列21以及驱动器22和23。

存储单元阵列21包括布置成矩阵的多个存储单元30。

图2示出了存储单元阵列21中的存储单元30的配置示例。图3示出了存储单元阵列21的配置示例。图3除了存储单元阵列21之外还示出了驱动器22和23。存储单元阵列21包括多条字线AWL、多条控制线BWL、多条位线BL、多条位线BLB、多条控制线CTRL、多条恢复控制线RESTOREL以及多条复位控制线RESETL。字线AWL在图2和图3中的水平方向上延伸。每条字线WL的一端耦接到驱动器22。驱动器22将信号SAWL施加到该字线WL。控制线BWL在图2和图3中的水平方向上延伸。每条控制线BWL的一端耦接到驱动器22。驱动器22将信号SBWL施加到该控制线BWL。位线BL在图2和图3中的垂直方向上延伸。每条位线BL的一端耦接到驱动器23。位线BLB在图2和图3中的垂直方向上延伸。每条位线BLB的一端耦接到驱动器23。控制线CTRL在图2和图3中的水平方向上延伸。每条控制线CTRL的一端耦接到驱动器22。驱动器22将信号SCTRL施加到该控制线CTRL。恢复控制线RESTOREL在图2和图3中的水平方向上延伸。每条恢复控制线RESTOREL的一端耦接到驱动器22。驱动器22将信号SRESTOREL施加到该恢复控制线RESTOREL。复位控制线RESETL在图2和图3中的水平方向上延伸。每条复位控制线RESETL的一端耦接到驱动器22。驱动器22将信号SRESETL施加到该复位控制线RESETL。

存储单元30包括SRAM(静态随机存取存储器)电路40、晶体管31至38以及存储元件91和92。

SRAM电路40被配置为通过正反馈来存储一位信息。SRAM电路40包括晶体管41至46。晶体管41和43是P型MOS晶体管，并且晶体管42、44、45和46是N型MOS晶体管。

晶体管41的栅极耦接到节点N1、源极被供应电源电压VDD以及漏极耦接到节点N2。晶体管42的栅极耦接到节点N1、源极接地以及漏极耦接到节点N2。晶体管41和42构成反相器IV1。反相器IV1被配置为使节点N1处的电压VN1反相，并将反相结果输出到节点N2。晶体管43的栅极耦接到节点N2、源极被供应电源电压VDD以及漏极耦接到节点N1。晶体管44的栅极耦接到节点N2、源极接地以及漏极耦接到节点N1。晶体管43和44构成反相器IV2。反相器IV2被配置为使节点N2处的电压VN2反相，并将反相结果输出到节点N1。晶体管45的栅极耦接到字线AWL、源极耦接到位线BL以及漏极耦接到节点N1。晶体管46的栅极耦接到字线AWL、源极耦接到位线BLB以及漏极耦接到节点N2。

通过该配置，反相器IV1的输入端子和反相器IV2的输出端子经由节点N1彼此耦接，并且反相器IV2的输入端子和反相器IV1的输出端子经由节点N2彼此耦接。这使得SRAM电路40通过正反馈存储一位信息。然后，接通晶体管45和46使得信息经由位线BL和BLB写入SRAM电路40，或者使得信息从SRAM电路40读取。

晶体管31至38是N型MOS晶体管。晶体管31的栅极耦接到恢复控制线RESTOREL、漏极耦接到节点N1以及源极耦接到存储元件91的端子T3。晶体管32的栅极耦接到节点N1、漏极耦接到晶体管34的源极以及源极耦接到存储元件91的端子T1和晶体管33的漏极。晶体管33的栅极耦接到复位控制线RESETL、漏极耦接到存储元件91的端子T1和晶体管32的源极以及源极接地。晶体管34的栅极耦接到控制线BWL、漏极被供应电源电压VDD以及源极耦接到晶体管32的漏极。

晶体管35的栅极耦接到恢复控制线RESTOREL、漏极耦接到节点N2以及源极耦接到存储元件92的端子T3。晶体管36的栅极耦接到节点N2、漏极耦接到晶体管38的源极以及源极耦接到存储元件92的端子T1和晶体管37的漏极。晶体管37的栅极耦接到复位控制线RESETL、漏极耦接到存储元件92的端子T1和晶体管36的源极以及源极接地。晶体管38的栅极耦接到控制线BWL、漏极被供应电源电压VDD以及源极耦接到晶体管36的漏极。

存储元件91和92是非易失性存储元件，并且在该示例中是能够通过使用自旋轨道转矩(SOT：自旋轨道转矩)通过改变电阻状态来存储信息的SOT型存储元件。

存储元件91具有端子T1、端子T2、端子T3和包括多个磁性层的磁阻元件MR。存储元件91的端子T1耦接到晶体管32的源极和晶体管33的漏极、端子T2耦接到控制线CTRL以及端子T3耦接到晶体管31的源极。端子T1和端子T2之间的布线与磁阻元件MR相邻地设置。存储元件91被配置为通过依据在端子T1与端子T2之间流动的电流的方向将端子T2与端子T3之间的电阻值的状态(电阻状态)设定为高电阻状态RH或低电阻状态RL来存储信息。高电阻状态RH是端子T2与端子T3之间的电阻值高的状态，并且低电阻状态RL是端子T2与端子T3之间的电阻值低的状态。在存储元件91中，电流不直接通过磁阻元件MR，而是通过与磁阻元件MR相邻的布线，这使得可以设定磁阻元件MR中的电阻值的状态。

图4示意性地示出了存储元件91的操作示例。在存储元件91中，通过从端子T2流到端子T1的预定电流而将端子T2与端子T3之间的电阻状态设定为低电阻状态RL。另外，在存储元件91中，通过从端子T1流到端子T2的预定电流而将端子T2与端子T3之间的电阻状态设定为高电阻状态RH。

类似于存储元件91，存储元件92具有端子T1、端子T2、端子T3和包括多个磁性层的磁阻元件MR。存储元件92的端子T1耦接到晶体管36的源极和晶体管37的漏极、端子T2耦接到控制线CTRL以及端子T3耦接到晶体管35的源极。类似于存储元件91(图4)，存储元件92被配置为通过依据在端子T1与端子T2之间流动的电流的方向将端子T2与端子T3之间的电阻值的状态(电阻状态)设定为高电阻状态RH或低电阻状态RL来存储信息。具体地，在存储元件92中，类似于存储元件91，通过从端子T2流到端子T1的预定电流而将端子T2与端子T3之间的电阻状态设定为低电阻状态RL，并且通过从端子T1流到端子T2的预定电流而将端子T2与端子T3之间的电阻状态设定为高电阻状态RH。

以这种方式，存储单元30除了SRAM电路40之外还包括晶体管31至38以及存储元件91和92。因此，例如，在电源晶体管12被关断以执行待机操作的情况下，紧接在待机操作之前执行存储操作使得可以使得作为非易失性存储器的存储元件91和92存储在作为易失性存储器的SRAM电路40中存储的信息。然后，半导体电路1紧接在待机操作之后执行恢复操作，这使得可以使得SRAM电路40存储在存储元件91和92中存储的信息。这允许半导体电路1在重启电源供给之后在短时间内将每个存储单元30的状态返回到电源供给尚未停止的状态。

驱动器22(图1和图3)被配置为基于从控制器11供应的控制信号，将信号SAWL施加到字线AWL，将信号SBWL施加到控制线BWL，将信号SCTRL施加到控制线CTRL，将信号SRESTORL施加到恢复控制线RESTOREL，以及将信号SRESETL施加到复位控制线RESETL。

驱动器23被配置为经由位线BL和BLB向存储单元阵列21写入信息或者从存储单元阵列21读取信息。具体地，驱动器23基于从控制器11供应的控制信号和数据，经由位线BL和BLB将信息写入存储单元阵列21。此外，驱动器23基于从控制器11供应的控制信号，经由位线BL和BLB从存储单元阵列21读取信息，并将读取的信息供应给控制器11。

这里，反相器IV1对应于本公开中的“第一电路”的具体示例。反相器IV2对应于本公开中的“第二电路”的具体示例。存储元件91对应于本公开中的“第一存储元件”的具体示例。存储元件92对应于本公开中的“第二存储元件”的具体示例。晶体管31对应于本公开中的“第一晶体管”的具体示例。晶体管32对应于本公开中的“第二晶体管”的具体示例。晶体管33对应于本公开中的“第三晶体管”的具体示例。晶体管34对应于本公开中的“第四晶体管”的具体示例。晶体管35对应于本公开中的“第九晶体管”的具体示例。晶体管36对应于本公开中的“第十晶体管”的具体示例。晶体管37对应于本公开中的“第十一晶体管”的具体示例。晶体管38对应于本公开中的“第十二晶体管”的具体示例。控制器11和驱动器22对应于本公开中的“控制器”的具体示例。

[操作和工作]

接下来，给出根据本实施例的半导体电路1的操作和工作的描述。

(整体操作的概述)

首先，给出半导体电路1的整体操作的概述的描述。控制器控制存储电路20的操作。具体地，控制器11基于从外部供应的写入命令和写入数据将信息写入存储电路20，以及基于从外部供应的读取命令从存储电路20读取信息。另外，控制器11通过向电源晶体管12供应电源控制信号SPG以接通和关断电源晶体管12来控制向存储电路20的电源供给。电源晶体管12基于从控制器11供应的控制信号执行导通/断开操作。然后，接通电源晶体管12使得存储电路20被供应作为电源电压VDD的电源电压VDD1。存储电路20的驱动器22基于从控制器11供应的控制信号，将信号SAWL施加到字线AWL，将信号SBWL施加到控制线BWL，将信号SCTRL施加到控制线CTRL，将信号SRESTORL施加到恢复控制线RESTOREL，以及将信号SRESETL施加到复位控制线RESETL。驱动器23基于从控制器11供应的控制信号和数据经由位线BL和BLB将信息写入存储单元阵列21。此外，驱动器23基于从控制器11供应的控制信号经由位线BL和BLB从存储单元阵列21读取信息，并将读取的信息供应给控制器11。

(操作的细节)

半导体电路1执行初始化操作OP1以将存储元件91和92的电阻状态复位为预定电阻状态(在该示例中为低电阻状态RL)。在正常操作OP2中，然后使得作为易失性存储器的SRAM电路40存储信息。例如，在电源晶体管12被关断以执行待机操作OP4的情况下，半导体电路1紧接在待机操作OP4之前执行存储操作OP3，从而使得作为非易失性存储器的存储元件91和92存储在作为易失性存储器的SRAM电路40中存储的信息。然后，半导体电路1紧接在待机操作OP4之后执行恢复操作OP5，以使得SRAM电路40存储在存储元件91和92中存储的信息。下面详细描述该操作。

图5示出了半导体电路1中感兴趣的特定存储单元30的操作示例。图6A至图6E各自示出了存储单元30的操作状态。图6A示出了初始化操作OP1中的状态。图6B示出了正常操作OP2中的状态。图6C示出了存储操作OP3中的状态。图6D示出了待机操作OP4中的状态。图6E示出了恢复操作OP5中的状态。图6A至图6E通过使用符号示出了反相器IV1和IV2，并且通过使用与晶体管的操作状态相对应的开关示出了晶体管31、33、34、35、37和38。

(初始化操作OP1)

半导体电路1首先执行初始化操作OP1以将存储元件91和92的电阻状态复位为预定电阻状态(在该示例中为低电阻状态RL)。具体地，例如，当接通包括半导体电路1的系统的电源时，半导体电路1能够执行初始化操作OP1。

在初始化操作OP1中，如图5中所示，控制器11首先将电源控制信号SPG的电压设定为低电平。这使电源晶体管12(图1)接通，并且存储单元30被供应电源电压VDD。另外，驱动器22将信号SBWL的电压设定为低电平，以及将信号SRESTOREL的电压设定为低电平。如图6A中所示，这使晶体管31、34、35和38关断。结果，SRAM电路40与存储元件91和92电分离。另外，如图5中所示，驱动器22在预定时段内将信号SRESETL的电压设定为高电平。如图6A中所示，这使晶体管33和37接通。另外，如图5中所示，驱动器22在预定时段内将信号SCTRL的电压设定为高电平电压VH(电源电压电平)。这使得初始化电流Iinit1按顺序流过控制线CTRL、存储元件91和晶体管33，并且使得初始化电流Iinit2按顺序流过控制线CTRL、存储元件92和晶体管37，如图6A中所示。结果，存储元件91和92的电阻状态被设定为低电阻状态RL。

存储元件91和92的电阻状态被复位，并且通过初始化操作OP1以这种方式被设定为低电阻状态RL。

(正常操作OP2)

半导体电路1在执行初始化操作OP1之后执行正常操作OP2，以将信息写入作为易失性存储器的SRAM电路40，或者从SRAM电路40读取信息。

在正常操作OP2中，驱动器22将信号SRESETL的电压设定为低电平，如图5中所示。如图6B中所示，这使晶体管33和37关断。另外，如图5中所示，驱动器22将信号SCTRL的电压设定为低电平电压VL(接地电平)。要注意的是，这不是限制性的，并且驱动器22可以将控制线CTRL设定为浮动状态。

在该正常操作OP2中，半导体电路1将信息写入存储单元30的SRAM电路40，或者从SRAM电路40读取信息。具体地，在将信息写入SRAM电路40的情况下，驱动器23首先将具有与要写入的信息相对应的相互反相的电压电平的信号施加到位线BL和BLB。然后，驱动器22将信号SAWL的电压设定为高电平，从而接通SRAM电路40的晶体管35和46。这使得与位线BL和BLB的电压相对应的信息被写入SRAM电路40。另外，在从SRAM电路40读取信息的情况下，驱动器23例如以高电平电压对位线BL和位线BLB中的每一个进行预充电，并且此后驱动器22将信号SAWL的电压设定为高电平，从而接通晶体管45和46。这使得位线BL和BLB中的一个的电压依据存储在SRAM电路40中的信息而改变。然后，驱动器23检测位线BL和BLB的电压之间的差，从而读取存储在SRAM电路40中的信息。

此时，如图6B中所示，晶体管31、33、34、35、37和38被关断。因此，电流不流过存储元件91和92，这使得存储元件91和92的每个电阻状态都维持在预定的电阻状态(在该示例中为低电阻状态RL)。

(存储操作OP3)

接下来，描述存储操作OP3。半导体电路1在执行待机操作OP4之前执行存储操作OP3，从而使得存储元件91和92存储在SRAM电路40中存储的信息。

在存储操作OP3中，如图5中所示，驱动器22将信号SAWL的电压设定为低电平。这使晶体管45和46关断。此外，驱动器22在预定时段内将信号SBWL的电压设定为高电平，如图5中所示。如图6C中所示，这使晶体管34和38中的每一个接通，并且晶体管32和36的漏极被供应电源电压VDD。这使得存储电流Istore流过存储元件91和92中的一个。

在该示例中，节点N1处的电压VN1为高电平电压VH，并且节点N2处的电压VN2为低电平电压VL。因此，在存储单元30中，如图6C中所示，晶体管32的栅极被供应高电平电压VH，这使得存储电流Istore按顺序流过晶体管34、晶体管32和存储元件91。结果，存储元件91的电阻状态被设定为高电阻状态RH。在存储单元30中，以这样的方式依据存储在SRAM电路40中的信息来设定存储元件91和92的每个电阻状态。

例如，以逐行为基础执行存储操作OP3。例如，可以使用信号SBWL来设定要进行存储操作OP3的行和不进行存储操作OP3的行。具体地，驱动器22可以在预定时段内针对要进行存储操作OP3的行将信号SBWL的电压设定为高电平并且可以针对不进行存储操作OP3的行将信号SBWL的电压维持在低电平。

(待机操作OP4)

然后，在存储操作OP3之后，半导体电路1关断电源晶体管12，从而执行待机操作OP4。

在待机操作OP4中，如图5中所示，控制器11将电源控制信号SPG的电压设定为高电平。这使电源晶体管12(图1)关断，并且向存储单元30的电源供给被停止。此时，如图6D中所示，维持存储元件91和92的电阻状态。

(恢复操作OP5)

接下来，描述恢复操作OP5。在待机操作OP4之后执行正常操作OP2的情况下，半导体电路1在执行正常操作OP2之前执行恢复操作OP5，从而使得SRAM电路40存储在存储元件91和92中存储的信息。

在恢复操作OP5中，如图5中所示，控制器11将电源控制信号SPG的电压设定为低电平。这使电源晶体管12(图1)接通，并且存储单元30被供应电源电压VDD。然后，驱动器22仅在紧接在接通电源晶体管12之后的预定长度的时段内将信号SRESTOREL的电压设定为高电平。如图6E中所示，这在该时段内使晶体管31和35中的每一个接通。即，在此时段内，SRAM电路40电耦接到存储元件91和92。另外，如图5中所示，驱动器22将信号SCTRL的电压设定为低电平电压VL(接地电平)。这使得节点N1经由存储元件91接地，并且使得节点N2经由存储元件92接地。此时，存储元件91和92的电阻状态彼此不同；因此，依据存储元件91和92的电阻状态来确定SRAM电路40中的电压状态。

在该示例中，如图6E中所示，存储元件91的电阻状态被设定为高电阻状态RH，并且存储元件92的电阻状态被设定为低电阻状态RL。这使得节点N1以高电阻值被下拉，并且使得节点N2以低电阻值被下拉。因此，节点N1处的电压VN1被设定为高电平电压VH，并且节点N2处的电压VN2被设定为低电平电压VL。因此，在存储单元30中，SRAM电路40依据存储在存储元件91和92中的信息来存储信息。

要注意的是，在该示例中，仅在紧接在接通电源晶体管12之后的预定长度的时段内，将信号SRESTOREL的电压设定为高电平，但是这不是限制性的。取而代之，例如，即使在电源晶体管12接通之前，也可以预先将信号SRESTOREL的电压设定为高电平。

例如，存储单元阵列21中的所有存储单元30同时执行恢复操作OP5。要注意的是，这不是限制性的，并且存储单元阵列21中的一些存储单元30可以执行恢复操作OP5，而其它存储单元30可以不执行恢复操作OP5。例如，在以逐行为基础执行恢复操作OP5的情况下，驱动器22可以在预定时段内仅针对要进行恢复操作OP5的行将信号SRESTOREL设定为高电平，并且可以针对不进行恢复操作OP5的行将信号SRESTOREL维持在低电平。

此后，半导体电路1执行例如初始化操作OP1，并且此后执行正常操作OP2(图6A)。以这种方式，半导体电路1按顺序重复初始化操作OP1、正常操作OP2、存储操作OP3、待机操作OP4和恢复操作OP5。要注意的是，在该示例中，在执行正常操作OP2之前执行初始化操作OP1，但这不是限制性的。可以在执行存储操作OP3之前的任何时间执行初始化操作OP1。

以这种方式，半导体电路1紧接在待机操作OP4之前执行存储操作OP3，从而使得作为非易失性存储器的存储元件91和92存储在作为易失性存储器的SRAM电路40中存储的信息。然后，半导体电路1紧接在待机操作OP4之后执行恢复操作OP5，从而使得SRAM电路40存储在存储元件91和92中存储的信息。这允许半导体电路1在重启电源供给之后在短时间内将每个存储单元30的状态返回到尚未停止电源供给的状态。

另外，在半导体电路1中，使用SOT型存储元件91和92来配置存储单元30。然后，存储元件91和92被配置为通过依据在端子T1与端子T2之间流动的电流的方向设定在端子T2与端子T3之间的电阻状态来存储信息。这防止了在信息存储在存储元件91和92中的情况下电流流过存储元件91和92中的磁阻元件MR，这使得可以增强耐久性(可靠性)。

即，例如，与专利文献1中所述的存储电路类似地，在将自旋转移转矩(STT；自旋转移转矩)磁性隧道结(MJT；磁性隧道结)元件用作存储元件的情况下，在存储元件中存储信息时，使得电流穿过该存储元件的自由层、隧道绝缘层和钉扎层。因此，以这种方式使电流通过存储元件可能导致存储元件的特性随时间推移而劣化以及耐久性下降。同时，在根据本实施例的半导体电路1中，使用SOT型存储元件91和92来配置存储单元30。此外，存储元件91和92被配置为通过依据在端子T1与端子T2之间流动的电流的方向设定在端子T2与端子T3之间的电阻状态来存储信息。以这种方式，在存储元件91和92中，电流不直接通过磁阻元件MR，而是通过与磁阻元件MR相邻的布线，这使得可以设定磁阻元件MR中的电阻值的状态。因此，在半导体电路1中，在将信息存储在存储元件91和92中时，电流不通过磁阻元件MR本身，这使得可以减小存储元件91和92的特性随时间推移而劣化的可能性。因此，这使得可以增强半导体电路1的耐久性。

另外，在半导体电路1中，晶体管32的栅极耦接到节点N1，并且晶体管36的栅极耦接到节点N2。在图6C的示例中，这使得可以使存储电流Istore经由晶体管32通过存储元件91。即，可以防止存储电流Istore流入半导体电路1中的SRAM电路40中。这防止了存储在半导体电路1中的SRAM电路中的信息由于存储电流像专利文献1中的存储电路那样流入SRAM电路中而丢失，这使得可以减少发生所谓的干扰的可能性。

[效果]

如上所述，在本实施例中，使用SOT型存储元件来配置存储单元，这使得可以增强耐久性(可靠性)。

在本实施例中，晶体管32的栅极耦接到节点N1，并且晶体管36的栅极耦接到节点N2，这使得可以减少发生干扰的可能性。

[修改示例1-1]

在上述实施例中，例如，如图4中所示，使电流从存储元件91的端子T2流到端子T1，从而将端子T2与端子T3之间的电阻状态设定为低电阻状态RL，但这不是限制性的。以下详细描述了根据本修改示例的半导体电路1A。半导体电路1A包括存储电路20A。存储电路20A包括存储单元阵列21A。存储单元阵列21A包括多个存储单元30A。

图7示出了存储单元30A的配置示例。存储单元30A包括SRAM电路40、晶体管31至38以及存储元件91A和92A。在该存储单元30A中，晶体管32的栅极耦接到节点N2，并且晶体管36的栅极耦接到节点N1。

图8示意性地示出了存储元件91A的操作示例。在该存储元件91A中，通过从端子T2流到端子T1的预定电流而将端子T2与端子T3之间的电阻状态设定为高电阻状态RH。另外，在存储元件91A中，通过从端子T1流到端子T2的预定电流而将端子T2与端子T3之间的电阻状态设定为低电阻状态RL。这同样适用于存储元件92A。

图9A至图9E各自示出了存储单元30A的操作状态。图9A示出了初始化操作OP1中的状态。图9B示出了正常操作OP2中的状态。图9C示出了存储操作OP3中的状态。图9D示出了待机操作OP4中的状态。图9E示出了恢复操作OP5中的状态。

在初始化操作OP1中，控制器11首先将电源控制信号SPG的电压设定为低电平，如图5中所示。这使电源晶体管12(图1)接通，并且存储单元30A被供应电源电压VDD。另外，驱动器22将信号SBWL的电压设定为低电平，并且将信号SRESTOREL的电压设定为低电平。如图9A中所示，这使晶体管31、34、35和38关断。另外，如图5中所示，驱动器22在预定时段内将信号SRESETL的电压设定为高电平。如图9A中所示，这使晶体管33和37接通。另外，如图5中所示，驱动器22在预定时段内将信号SCTRL的电压设定为高电平电压VH(电源电压电平)。这使得初始化电流Iinit1按顺序流过控制线CTRL、存储元件91A和晶体管33，并且使得初始化电流Iinit2按顺序流过控制线CTRL、存储元件92A和晶体管37，如图9A中所示。这将存储元件91A和92A的电阻状态设定为高电阻状态RH。

正常操作OP2中的操作类似于上述实施例(图6B)中的操作。此时，如图9B中所示，晶体管31、33、34、35、37和38被关断。因此，电流不流过存储元件91A和92A，这使得存储元件91A和92A的每个电阻状态都维持在预定的电阻状态(在该示例中为高电阻状态RH)。

在存储操作OP3中，驱动器22在预定时段内将信号SBWL的电压设定为高电平，如图5中所示。如图9C中所示，这使晶体管34和38中的每一个接通，并且晶体管32和36的漏极被供应电源电压VDD。这使得存储电流Istore流过存储元件91A和92A中的一个。在该示例中，节点N1的电压VN1为高电平电压VH，并且节点N2的电压VN2为低电平电压VL。因此，在存储单元30A中，如图9C中所示，晶体管36的栅极被供应高电平电压VH，这使得存储电流Istore按顺序流过晶体管38、晶体管36和存储元件92A。结果，存储元件92A的电阻状态被设定为低电阻状态RL。

待机操作OP4类似于上述实施例(图6D)中的操作。此时，如图9D中所示，维持存储元件91A和92A的电阻状态。

在恢复操作OP5中，如图5中所示，控制器11将电源控制信号SPG的电压设定为低电平。这使电源晶体管12(图1)接通，并且存储单元30A被供应电源电压VDD。然后，驱动器22仅在紧接在接通电源晶体管12之后的预定长度的时段内将信号SRESTOREL的电压设定为高电平。如图9E中所示，这在该时段内使晶体管31和35中的每一个接通。另外，如图5中所示，驱动器22将信号SCTRL的电压设定为低电平电压VL(接地电平)。这使得节点N1经由存储元件91A接地，并且使得节点N2经由存储元件92A接地。此时，存储元件91A和92A的电阻状态彼此不同；因此，依据存储元件91A和92A的电阻状态来确定SRAM电路40中的电压状态。在该示例中，如图9E中所示，存储元件91A的电阻状态被设定为高电阻状态RH，并且存储元件92A的电阻状态被设定为低电阻状态RL。这使得节点N1以高电阻值被下拉，并且使得节点N2以低电阻值被下拉。因此，节点N1处的电压VN1被设定为高电平电压VH，并且节点N2处的电压VN2被设定为低电平电压VL。

[修改示例1-2]

在上述实施例中，设置了一个电源晶体管12，但这不是限制性的。取而代之，例如，像图10中所示的半导体电路1B那样，可以设置多个电源晶体管。半导体电路1B包括控制器11B、多个电源晶体管12A、12B、...以及存储电路20B。控制器11B分别向多个电源晶体管12A、12B、...供应电源控制信号SPGA、SPGB、...以接通和关断多个电源晶体管12A、12B、...，从而控制向存储电路20B的电源供给。例如，与存储电路20B中的多个存储体中的对应一个存储体相关联地设置多个电源晶体管12A、12B、...中的每一个。这使得可以以半导体电路1B中的存储电路20B的存储体为单位来控制电源供给。

[修改示例1-3]

在上述实施例中，例如，使用P型MOS晶体管来配置电源晶体管12，但这不是限制性的。取而代之，例如，像图11中所示的半导体电路1C那样，可以使用N型MOS晶体管来配置电源晶体管。半导体电路1C包括控制器11C、电源晶体管12C和存储电路20C。控制器11C向电源晶体管12C供应电源控制信号SPG以接通和关断电源晶体管12C。电源晶体管12C在该示例中是N型MOS晶体管，并且栅极被供应电源控制信号SPG、漏极耦接到存储电路20C以及源极被供应接地电压VSS1。通过该配置，在半导体电路1C中，在使用存储电路20C的情况下，电源晶体管12C被接通，并且存储电路20C被供应作为接地电压VSS的接地电压VSS1。另外，在半导体电路1C中，在不使用存储电路20C的情况下，电源晶体管12C被关断。

存储电路20C包括存储单元阵列21C以及驱动器22C和23。存储单元阵列21C包括多个存储单元30C。

图12示出了存储单元30C的配置示例。存储单元30C包括SRAM电路40、晶体管31C、32至34、35C和36至38以及存储元件91和92。晶体管31C和35C是P型MOS晶体管。晶体管31C的栅极耦接到控制线RESTOREL、源极耦接到节点N1以及漏极耦接到存储元件91的端子T3。晶体管35C的栅极耦接到控制线RESTOREL、源极耦接到节点N2以及漏极耦接到存储元件92的端子T3。晶体管32的栅极耦接到节点N2，并且晶体管36的栅极耦接到节点N1。如图4中所示，在存储元件91和92中，通过从端子T2流到端子T1的预定电流而将端子T2与端子T3之间的电阻状态设定为低电阻状态RL，并且通过从端子T1流到端子T2的预定电流而将端子T2与端子T3之间的电阻状态设定为高电阻状态RH。

驱动器22C被配置为基于从控制器11C供应的控制信号，将信号SAWL施加到字线AWL，将信号SBWL施加到控制线BWL，将信号SCTRL施加到控制线CTRL，将信号SRESTORL施加到恢复控制线RESTOREL，以及将信号SRESETL施加到复位控制线RESETL。

图13示出了半导体电路1C中感兴趣的特定存储单元30C的操作示例。图14A至图14E各自示出了存储单元30C的操作状态。图14A示出了初始化操作OP1中的状态。图14B示出了正常操作OP2中的状态。图14C示出了存储操作OP3中的状态。图14D示出了待机操作OP4中的状态。图14E示出了恢复操作OP5中的状态。

在初始化操作OP1中，如图13中所示，控制器11C首先将电源控制信号SPG的电压设定为高电平。这使电源晶体管12C(图11)接通，并且存储单元30C被供应接地电压VSS。另外，驱动器22C将信号SBWL的电压设定为低电平，并且将信号SRESTOREL的电压设定为高电平。如图14A中所示，这使晶体管31C、34、35C和38关断。另外，如图13中所示，驱动器22C在预定时段内将信号SRESETL的电压设定为高电平。如图14A中所示，这使晶体管33和37接通。另外，如图13中所示，驱动器22C在预定时段内将信号SCTRL的电压设定为高电平电压VH(电源电压电平)。这使得初始化电流Iinit1按顺序流过控制线CTRL、存储元件91和晶体管33，并且使得初始化电流Iinit2按顺序流过控制线CTRL、存储元件92和晶体管37，如图14A中所示。这将存储元件91和92的电阻状态设定为低电阻状态RL。

正常操作OP2中的操作类似于上述实施例(图6B)中的操作。此时，如图14B中所示，晶体管31C、33、34、35C、37和38被关断。因此，电流不流过存储元件91和92，这使得存储元件91和92的每个电阻状态都维持在预定的电阻状态(在该示例中为低电阻状态RL)。

在存储操作OP3中，如图13中所示，驱动器22C在预定时段内将信号SBWL的电压设定为高电平。如图14C中所示，这使晶体管34和38中的每一个接通，并且晶体管32和36的漏极被供应电源电压VDD。这使得存储电流Istore流过存储元件91和92中的一个。在该示例中，节点N1的电压VN1为高电平电压VH，并且节点N2的电压VN2为低电平电压VL。因此，在存储单元30C中，如图14C中所示，晶体管36的栅极被供应高电平电压VH，这使得存储电流Istore按顺序流过晶体管38、晶体管36和存储元件92。结果，存储元件92A的电阻状态被设定为高电阻状态RH。

在待机操作OP4中，如图13中所示，控制器11C将电源控制信号SPG的电压设定为低电平。这使电源晶体管12C(图11)关断，并且向存储单元30C的接地电压VSS的供应被停止。此时，如图14D中所示，维持存储元件91和92的电阻状态。

在恢复操作OP5中，控制器11C将电源控制信号SPG的电压设定为高电平，如图13中所示。这使电源晶体管12C(图1)接通，并且存储单元30C被供应接地电压VSS。然后，驱动器22C仅在紧接在接通电源晶体管12C之后的预定长度的时段内将信号SRESTOREL的电压设定为低电平。如图14E中所示，这在该时段内使晶体管31C和35C中的每一个接通。另外，如图13中所示，驱动器22C仅在预定长度的时段内将信号SCTRL的电压设定为高电平电压VH(电源电压电平)。这使得节点N1经由存储元件91耦接到电源，并且使得节点N2经由存储元件92耦接到电源。此时，存储元件91和92的电阻状态彼此不同；因此，依据存储元件91和92的电阻状态来确定SRAM电路40中的电压状态。在该示例中，如图14E中所示，存储元件91的电阻状态被设定为低电阻状态RL，并且存储元件92的电阻状态被设定为高电阻状态RH。这使得节点N1以低电阻值被上拉，并且使得节点N2以高电阻值被上拉。因此，节点N1处的电压VN1被设定为高电平电压VH，并且节点N2处的电压VN2被设定为低电平电压VL。

<2.第二实施例>

接下来，给出根据第二实施例的半导体电路2的描述。在本实施例中，使用一个存储元件配置存储单元。即，在上述第一实施例中，每个存储单元包括两个存储元件，而在本实施例中，每个存储单元包括一个存储元件。要注意的是，与根据上述第一实施例的半导体电路1的组件基本上相同的组件由相同的附图标记表示，并且适当地省略其描述。

如图1中所示，半导体电路2包括存储电路50。存储电路50包括存储单元阵列51以及驱动器22和23。存储单元阵列51包括多个存储单元60。

图15示出了存储单元阵列51中的存储单元60的配置示例。图16示出了存储单元阵列51的配置示例。存储单元阵列51包括多条字线AWL、多条控制线BWL、多条位线BL、多条位线BLB、多条控制线CTRL、多条恢复控制线RESTOREL以及多条复位控制线RESETL。

存储单元60包括SRAM电路70、晶体管31至34以及存储元件91。

SRAM电路70包括晶体管71至74、45和46。晶体管71至74分别对应于根据上述第一实施例的晶体管41至44(图2)。晶体管71和72构成反相器IV3，并且晶体管73和74构成反相器IV4。SRAM电路70被配置为紧接在接通电源之后使节点N1处的电压易于被设定为高电平。

具体地，在该示例中，晶体管73的栅极长度L73等于晶体管71的栅极长度L71，并且晶体管73的栅极宽度W73大于晶体管71的栅极宽度W71(W73＞W71)。另外，晶体管72的栅极长度L72等于晶体管74的栅极长度L74，并且晶体管72的栅极宽度W72大于晶体管74的栅极宽度W74(W72＞W74)。这使反相器IV4易于输出高电平，并且紧接在接通电源之后使反相器IV3易于输出低电平。

另外，在SRAM电路70中，如后所述，在恢复操作OP5中，在存储元件91的电阻状态为高电阻状态RH的情况下，从反相器IV4的晶体管73流到节点N1的电流大于从节点N1经由晶体管31和存储元件91流到控制线CTRL的电流，以及在存储元件91的电阻状态为低电阻状态RL的情况下，从反相器IV4的晶体管73流到节点N1的电流小于从节点N1经由晶体管31和存储元件91流到控制线CTRL的电流。

晶体管31的栅极耦接到恢复控制线RESTOREL、漏极耦接到节点N1以及源极耦接到存储元件91的端子T3。晶体管32的栅极耦接到节点N1、漏极耦接到晶体管34的源极以及源极耦接到存储元件91的端子T1和晶体管33的漏极。晶体管33的栅极耦接到复位控制线RESETL、漏极耦接到端子存储元件91的端子T1和晶体管32的源极以及源极接地。晶体管34的栅极耦接到控制线BWL、漏极被供应电源电压VDD以及源极耦接到晶体管32的漏极。

存储元件91的端子T1耦接到晶体管32的源极和晶体管33的漏极、端子T2耦接到控制线CTRL以及端子T3耦接到晶体管31的源极。在该存储元件91中，如图4中所示，通过从端子T2流到端子T1的预定电流而将端子T2与端子T3之间的电阻状态设为低电阻状态RL，以及通过从端子T1流到端子T2的预定电流而将端子T2与端子T3之间的电阻状态设定为高电阻状态RH。

这里，反相器IV3对应于本公开中的“第一电路”的具体示例。反相器IV4对应于本公开中的“第二电路”的具体示例。晶体管71对应于本公开中的“第五晶体管”的具体示例。晶体管73对应于本公开中的“第六晶体管”的具体示例。晶体管74对应于本公开中的“第七晶体管”的具体示例。晶体管72对应于本公开中的“第八晶体管”的具体示例。

图17A和图17B、图18A至图18C以及图19A至图19C各自示出了存储单元60的操作状态。图17A示出了初始化操作OP1中的状态。图17B示出了正常操作OP2中的状态。图18A至图18C各自示出了在节点N1处的电压VN1为高电平电压VH(VN1＝VH)的情况下的状态。图18A示出了存储操作OP3中的状态。图18B示出了待机操作OP4中的状态。图18C示出了恢复操作OP5中的状态。图19A至图19C各自示出了在节点N1处的电压VN1为低电平电压VL(VN1＝VL)的情况下的状态。图19A示出了存储操作OP3中的状态。图19B示出了待机操作OP4中的状态。图19C示出了恢复操作OP5中的状态。

(初始化操作OP1)

在初始化操作OP1中，控制器11首先将电源控制信号SPG的电压设定为低电平，如图5中所示。这使电源晶体管12(图1)接通，并且存储单元60被供应电源电压VDD。另外，驱动器22将信号SBWL的电压设定为低电平，并且将信号SRESTOREL的电压设定为低电平。如图17A中所示，这使晶体管31和34关断。结果，SRAM电路70与存储元件91电分离。另外，如图5中所示，驱动器22在预定时段内将信号SRESETL的电压设定为高电平。如图17A中所示，这使晶体管33接通。另外，如图5中所示，驱动器22在预定时段内将信号SCTRL的电压设定为高电平电压VH(电源电压电平)。如图17A中所示，这使得初始化电流Iinit按顺序流过控制线CTRL、存储元件91和晶体管33。结果，存储元件91的电阻状态被设定为低电阻状态RL。

(正常操作OP2)

在正常操作OP2中，驱动器22将信号SRESETL的电压设定为低电平，如图5中所示。如图17B中所示，这使晶体管33关断。另外，如图5中所示，驱动器22将信号SCTRL的电压设定为低电平电压(接地电平)。要注意的是，这不是限制性的，并且驱动器22可以将控制线CTRL设定为浮动状态。

在该正常操作OP2中，半导体电路2将信息写入存储单元60的SRAM电路70，或者从SRAM电路70读取信息。这时，如图17B中所示，晶体管31、33以及34被关断。因此，电流不流过存储元件91，这使得存储元件91的电阻状态维持在预定的电阻状态(在该示例中为低电阻状态RL)。

(存储操作OP3)

在存储操作OP3中，如图5中所示，驱动器22将信号SAWL的电压设定为低电平。这使晶体管45和46关断。此外，驱动器22在预定时段内将信号SBWL的电压设定为高电平，如图5中所示。这使晶体管34接通，并且晶体管32的漏极被供应电源电压VDD，如图18A和图19A中所示。因此，依据存储在SRAM电路70中的信息来设定存储元件91的电阻状态。

具体地，例如，如图18A中所示，在节点N1处的电压VN1为高电平电压VH(VN1＝VH)的情况下，晶体管32的栅极被供应高电平电压VH，这使得存储电流Istore按顺序流过晶体管34、晶体管32和存储元件91。结果，存储元件91的电阻状态被设定为高电阻状态RH。

另外，例如，如图19A中所示，在节点N1处的电压VN1为低电压电平VL(VN1＝VL)的情况下，晶体管32的栅极被供应低电平电压VL；因此，电流不会流过存储元件91。结果，存储元件91的电阻状态维持在低电阻状态RL。

(待机操作OP4)

在待机操作OP4中，如图5中所示，控制器11将电源控制信号SPG的电压设定为高电平。这使电源晶体管12(图1)关断，并且向存储单元60的电源供给被停止。此时，如图18B和图19B中所示，维持存储元件91的电阻状态。

(恢复操作OP5)

在恢复操作OP5中，如图5中所示，控制器11将电源控制信号SPG的电压设定为低电平。这使电源晶体管12(图1)接通，并且存储单元60被供应电源电压VDD。然后，驱动器22仅在紧接在接通电源晶体管12之后的预定长度的时段内将信号SRESTOREL的电压设定为高电平。这在该时段内使晶体管31接通，如图18C和图19C中所示。另外，如图5中所示，驱动器22将信号SCTRL的电压设定为低电平电压VL(接地电平)。这使得节点N1经由存储元件91接地。这时，依据存储元件91的电阻状态来确定SRAM电路70中的电压状态。

具体地，例如，如图18C中所示，在存储元件91的电阻状态为高电阻状态RH的情况下，节点N1以高电阻值被下拉。此时，从反相器IV4的晶体管73流到节点N1的电流大于从节点N1经由晶体管31和存储元件91流到控制线CTRL的电流。因此，节点N1处的电压VN1被设定为高电平电压VH，并且节点N2处的电压VN2被设定为低电平电压VL。

另外，例如，如图19C中所示，在存储元件91的电阻状态为低电阻状态RL的情况下，节点N1以低电阻值被下拉。此时，从反相器IV4的晶体管73流到节点N1的电流小于从节点N1经由晶体管31和存储元件91流到控制线CTRL的电流。因此，节点N1处的电压VN1被设定为低电平电压VL，并且节点N2处的电压VN2被设定为高电平电压VH。

以这种方式，在半导体电路2中，每个存储单元60包括一个存储元件91。与根据第一实施例的半导体电路1相比，这使得可以减少半导体电路2中的元件数量，这使得可以减小存储单元60的面积。因此，使得可以减小半导体电路2的面积。

另外，在半导体电路2中，SRAM电路70被配置为紧接在接通电源之后使节点N1处的电压VN1易于被设定为高电平电压VH。具体地，在SRAM电路70中，反相器IV4中的晶体管73的栅极宽度W73大于反相器IV3中的晶体管71的栅极宽度W71(W73＞W71)，并且反相器IV3中的晶体管72的栅极宽度W72大于反相器IV4中的晶体管74的栅极宽度W74(W72＞W74)。此外，在SRAM电路70中，在存储元件91的电阻状态为高电阻状态RH(图18C)情况下，从反相器IV4的晶体管73流到节点N1的电流大于从节点N1经由晶体管31和存储元件91流到控制线CTRL的电流，以及在存储元件91的电阻状态为低电阻状态RL(图19C)的情况下，从反相器IV4的晶体管73流到节点N1的电流小于从节点N1经由晶体管31和存储元件91流到控制线CTRL的电流。这使得可以用半导体电路3中的一个存储元件91实现恢复操作OP5。

即，在根据第一实施例的半导体电路1中，例如，在存储元件91的电阻状态为高电阻状态RH并且存储元件92的电阻状态为低电阻状态RL的情况下，在恢复操作OP5中，节点N2以低电阻值被下拉，如图6E中所示。这使得节点N2处的电压VN2被设定为低电平电压VL，因此使得可以将节点N1处的电压VN1设定为高电平电压VH。然而，在简单地从半导体电路1中的存储单元30中去除晶体管35至38和存储元件92的配置中，即使打算执行恢复操作OP5，也难以将节点N1处的电压VN1设定为高电平电压VH。

同时，在半导体电路2中，SRAM电路70被配置为紧接在接通电源之后使节点N1处的电压VN1易于被设定为高电平电压VH。例如，如图19C中所示，在存储元件91的电阻状态为低电阻状态RL的情况下，这使得电压VN1以低电阻值被下拉，这使得电压VN1被设定为低电平电压VL。另外，如图18C中所示，在存储元件91的电阻状态为高电阻状态RH的情况下，节点N1以高电阻值被下拉，这使得电压VN1被设定为高电平电压VH。即，即使节点N1以高电阻值被下拉，电压VN1也不会受到显著影响，而是被设定为高电平电压VH。这使得可以用半导体电路2中的一个存储元件91实现恢复操作OP5。

如上所述，在本实施例中，每个存储单元包括一个存储元件。这使得可以减小半导体电路的面积。

在本实施例中，SRAM电路被配置为紧接在接通电源之后使节点N1处的电压易于被设定为高电平电压。这使得可以用一个存储元件实现恢复操作。

其它效果类似于上述第一实施例的效果。

[修改示例2-1]

在上述实施例中，各自设定了反相器IV3和IV4中的晶体管71至74的栅极宽度W，但这不是限制性的。取而代之，例如，可以各自设定反相器IV3和IV4中的晶体管71至74的长度L。具体地，例如，反相器IV4中的晶体管73的栅极长度L73可以小于反相器IV3中的晶体管71的栅极长度L71(L73＜L71)，并且反相器IV3中的晶体管72的栅极长度L72可以小于反相器IV3中的晶体管74的栅极长度L74(L72＜L74)。即使在这种情况下，也可以紧接在接通电源之后使节点N1处的电压VN1易于被设定为高电平电压VH。

[修改示例2-2]

在上述实施例中，反相器IV4中的晶体管73的栅极宽度W73大于反相器IV3中的晶体管71的栅极宽度W71(W73＞W71)，并且反相器IV3中的晶体管72的栅极宽度W72大于反相器IV4中的晶体管74的栅极宽度W74(W72＞W74)，但这不是限制性的。取而代之，晶体管72和74的栅极宽度W72和W74可以彼此相等，并且反相器IV4中的晶体管73的栅极宽度W73可以大于反相器IV3中的晶体管71的栅极宽度W71(W73>W71)。另外，例如，晶体管71和73的栅极宽度W71和W73可以彼此相等，并且反相器IV3中的晶体管72的栅极宽度W72可以大于反相器IV4中的晶体管74的栅极宽度W74(W72>W74)。即使在这种情况下，也可以紧接在接通电源之后使节点N1处的电压VN1易于被设定为高电平电压VH。

[修改示例2-3]

在上述实施例中，如图4中所示，电流从端子T2流到存储元件91的端子T1，从而将端子T2与端子T3之间的电阻状态设定为低电阻状态RL，但这不是限制性的。以下详细描述本修改示例的半导体电路2A。半导体电路2A包括存储电路50A。存储电路50A包括存储单元阵列51A。存储单元阵列51A包括多个存储单元60A。

图20示出了存储单元60A的配置示例。存储单元60A包括SRAM电路70、晶体管31至34以及存储元件91A。在该存储单元60A中，晶体管32的栅极耦接到节点N2，并且晶体管36的栅极耦接到节点N1。如图8中所示，在存储元件91A中，通过从端子T2流到端子T1的预定电流而将端子T2与端子T3之间的电阻状态设定为高电阻状态RH，并且通过从端子T1流到端子T2的预定电流而将端子T2与端子T3之间的电阻状态设定为低电阻状态RL。

图21A和图21B、图22A至图22C以及图23A至图23C各自示出了存储单元60A的操作状态。图21A示出了初始化操作OP1中的状态。图21B示出了正常操作OP2中的状态。图22A至图22C各自示出了在节点N1处的电压VN1为高电平电压VH(VN1＝VH)的情况下的状态。图22A示出了存储操作OP3中的状态。图22B示出了待机操作OP4中的状态。图22C示出了恢复操作OP5中的状态。图23A至图23C各自示出了在节点N1处的电压VN1为低电平电压VL(VN1＝VL)的情况下的状态。图23A示出了存储操作OP3中的状态。图23B示出了待机操作OP4中的状态。图23C示出了恢复操作OP5中的状态。

在初始化操作OP1中，控制器11首先将电源控制信号SPG的电压设定为低电平，如图5中所示。这使电源晶体管12(图1)接通，并且存储单元60A被供应电源电压VDD。另外，驱动器22将信号SBWL的电压设定为低电平，并且将信号SRESTOREL的电压设定为低电平。如图21A中所示，这使晶体管31和34关断。结果，SRAM电路70与存储元件91A电分离。另外，如图5中所示，驱动器22在预定时段内将信号SRESETL的电压设定为高电平。如图21A中所示，这使晶体管33接通。另外，如图5中所示，驱动器22在预定时段内将信号SCTRL的电压设定为高电平电压VH(电源电压电平)。如图21A中所示，这使得初始化电流Iinit按顺序流过控制线CTRL、存储元件91A以及晶体管33。结果，存储元件91A的电阻状态被设定为高电阻状态RH。

正常操作OP2中的操作类似于上述第二实施例(图17B)中的操作。此时，如图21B中所示，晶体管31、33和34被关断。因此，电流不流过存储元件91A，这使得存储元件91A的电阻状态维持在预定的电阻状态(在该示例中为高电阻状态)。

在存储操作OP3中，驱动器22在预定时段内将信号SBWL的电压设定为高电平，如图5中所示。这使晶体管34接通，如图22A和图23B中所示，并且晶体管32的漏极被供应电源电压VDD。因此，依据存储在SRAM电路70中的信息来设定存储元件91的电阻状态。

具体地，例如，如图22A中所示，在节点N1处的电压VN1为高电平电压VH(VN1＝VH)的情况下，晶体管32的栅极被供应低电平电压VL；因此，电流不会流过存储元件91A。结果，存储元件91A的电阻状态维持在高电阻状态RH。

另外，例如，如图23A中所示，在节点N1处的电压VN1为低电平电压VL(VN1＝VL)的情况下，晶体管32的栅极被供应高电平电压VH，这使得存储电流Istore按顺序流过晶体管34、晶体管32和存储元件91A。结果，存储元件91A的电阻状态被设定为低电阻状态RL。

待机操作OP4类似于上述第二实施例(图18B和图19B)中的操作。此时，如图22B和图23B中所示，维持存储元件91A和92A的电阻状态。

在恢复操作OP5中，如图5中所示，控制器11将电源控制信号SPG的电压设定为低电平。这使电源晶体管12(图1)接通，并且存储单元60A被供应电源电压VDD。然后，驱动器22仅在紧接在接通电源晶体管12之后的预定长度的时段内将信号SRESTOREL的电压设定为高电平。这在该时段内使晶体管31接通，如图22C和图23C中所示。另外，如图5中所示，驱动器22将信号SCTRL的电压设定为低电平电压VL(接地电平)。这使得节点N1经由存储元件91A接地。此时，依据存储元件91A的电阻状态来确定SRAM电路70中的电压状态。

具体地，例如，如图22C中所示，在存储元件91A的电阻状态为高电阻状态RH的情况下，节点N1以高电阻值被下拉。此时，从反相器IV4的晶体管73流到节点N1的电流大于从节点N1经由晶体管31和存储元件91A流到控制线CTRL的电流。因此，节点N1处的电压VN1被设定为高电平电压VH，并且节点N2处的电压VN2被设定为低电平电压VL。

另外，例如，如图23C中所示，在存储元件91A的电阻状态为低电阻状态RL的情况下，节点N1以低电阻值被下拉。此时，在该示例中，从反相器IV4的晶体管73流到节点N1的电流小于从节点N1经由晶体管31和存储元件91A流到控制线CTRL的电流。因此，节点N1处的电压VN1被设定为低电平电压VL，并且节点N2处的电压VN2被设定为高电平电压VH。

[修改示例2-4]

可以将上述第一实施例的每个修改示例应用于根据上述实施例的半导体电路2。

<3.第三实施例>

接下来，给出根据第三实施例的半导体电路3的描述。在本实施例中，存储操作OP3中的电流路径被配置为与根据第一实施例的半导体电路1中的电流路径不同。要注意的是，与根据上述第一实施例的半导体电路1的组件基本上相同的组件由相同的附图标记表示，并且适当地省略其描述。

如图1中所示，半导体电路3包括存储电路120。存储电路120包括存储单元阵列121以及驱动器122和23。存储单元阵列121包括多个存储单元130。

图24示出了存储单元阵列121中的存储单元130的配置示例。图25示出了存储单元阵列121的配置示例。存储单元阵列121包括多条字线AWL、多条存储控制线STOREL、多条位线BL、多条位线BLB、多条控制线CTRL和多条恢复控制线RESTOREL。存储控制线STOREL在图24和图25中的水平方向上延伸。每条存储控制线STOREL的一端耦接到驱动器122。驱动器122将信号SSTOREL施加到该存储控制线STOREL。

存储单元130包括SRAM电路40、晶体管31、35、132和136以及存储元件91和92。

晶体管132和136是N型MOS晶体管。晶体管132的栅极耦接到存储控制线STOREL、漏极耦接到节点N1以及源极耦接到存储元件91的端子T1。晶体管136的栅极耦接到存储控制线STOREL、漏极耦接到节点N2以及源极耦接到存储元件92的端子T1。

存储元件91的端子T1耦接到晶体管132的源极，并且存储元件92的端子T1耦接到晶体管136的源极。在存储元件91和92中，如图4中所示，通过从端子T2流到端子T1的预定电流而将端子T2与端子T3之间的电阻状态设定为低电阻状态RL，并且通过从端子T1流到端子T2的预定电流而将端子T2与端子T3之间的电阻状态设定为高电阻状态RH。

驱动器122(图1和图25)被配置为基于从控制器11供应的控制信号，将信号SAWL施加到字线AWL，将信号SSTOREL施加到存储控制线STOREL，将信号SCTRL施加到控制线CTRL，以及将信号SRESTORL施加到恢复控制线RESTOREL。

在此，晶体管31对应于本公开中的“第一晶体管”的具体示例。晶体管132对应于本公开中的“第二晶体管”的具体示例。晶体管35对应于本公开中的“第九晶体管”的具体示例。晶体管136对应于本公开中的“第十晶体管”的具体示例。

图26示出了半导体电路3中感兴趣的特定存储单元130的操作示例。图27A至图27E各自示出了存储单元130的操作状态。图27A示出了正常操作OP2中的状态。图27B和图27C各自示出了存储操作OP3中的状态。图27D示出了待机操作OP4中的状态。图27E示出了恢复操作OP5中的状态。

(正常操作OP2)

在正常操作OP2中，驱动器122将信号SSTOREL的电压设定为低电平，并且将信号SRESTOREL的电压设定为低电平，如图26中所示。如图27A中所示，这使晶体管31、35、132和136关断。另外，如图26中所示，驱动器122将信号SCTRL的电压设定为低电平电压VL(接地电平)。

在该正常操作OP2中，半导体电路3将信息写入存储单元130的SRAM电路40，或者从SRAM电路40读取信息。这时，如图27A中所示，晶体管31、35、132和136被关断。在该示例中，存储元件91的电阻状态维持在低电阻状态RL，并且存储元件92的电阻状态维持在高电阻状态RH。

(存储操作OP3)

在存储操作OP3中，驱动器122将信号SAWL的电压设定为低电平，如图26中所示。这使晶体管45和46关断。此外，驱动器122在预定时段内将信号SSTOREL的电压设定为高电平，如图26中所示。这使晶体管132和136中的每一个接通，如图27B和图27C中所示。在半导体电路3中，在两个操作OP31和OP32中分开执行存储操作OP3。

首先，在操作OP31中，驱动器122将信号SCTRL的电压设定为高电平电压VH(电源电压电平)，如图26中所示。这使得存储电流Istore1流过存储元件91和92中的一个。在该示例中，节点N1处的电压VN1为高电平电压VH，并且节点N2处的电压VN2为低电平电压VL。如图27B中所示，这使得存储电流Istore1在存储单元130中按顺序流过存储元件92、晶体管136和反相器IV1的晶体管42。结果，存储元件92的电阻状态被设定为低电阻状态RL。

接下来，在操作OP32中，驱动器122将信号SCTRL的电压设定为低电平电压VL(接地电压电平)，如图26中所示。这使得存储电流Istore2流过存储元件91和92中的另一个。在该示例中，如图27C中所示，存储电流Istore2按顺序流过反相器IV2的晶体管43、晶体管132和存储元件91。结果，存储元件91的电阻状态被设定为高电阻状态RH。

以这种方式，在存储单元130中，依据存储在SRAM电路40中的信息来设定存储元件91和92的每个电阻状态。要注意的是，在该示例中，驱动器122在第一操作OP31中将信号SCTRL的电压设定为高电平电压VH，并且在下一操作OP32中将信号SCTRL的电压设定为低电平电压VL，但这不是限制性的。取而代之，例如，在第一操作OP31中，可以将信号SCTRL的电压设定为低电平电压VL，并且在下一操作OP32中，可以将信号SCTRL的电压设定为高电平电压VH。

(待机操作OP4)

在待机操作OP4中，如图26中所示，控制器11将电源控制信号SPG的电压设定为高电平。这使电源晶体管12(图1)关断，并且向存储单元130的电源供给被停止。此时，如图27D中所示，维持存储元件91和92的电阻状态。

(恢复操作OP5)

在恢复操作OP5中，如图26中所示，控制器11将电源控制信号SPG的电压设定为低电平。这使电源晶体管12(图1)接通，并且存储单元130被供应电源电压VDD。然后，驱动器122仅在紧接在接通电源晶体管12之后的预定长度的时段内将信号SRESTOREL的电压设定为高电平。如图27E中所示，这在该时段内使晶体管31和35中的每一个接通。另外，如图26中所示，驱动器122将信号SCTRL的电压设定为低电平电压VL(接地电平)。这使得节点N1经由存储元件91接地，并且使得节点N2经由存储元件92接地。此时，存储元件91和92的电阻状态彼此不同；因此，依据存储元件91和92的电阻状态来确定SRAM电路40中的电压。

在该示例中，如图27E中所示，存储元件91的电阻状态为高电阻状态RH，并且存储元件92的电阻状态为低电阻状态RL。这使得节点N1以高电阻值被下拉，并且使得节点N2以低电阻值被下拉。因此，节点N1处的电压VN1被设定为高电平电压VH，并且节点N2处的电压VN2被设定为低电平电压VL。

以这种方式，在半导体电路3中，使用SRAM电路40、存储元件91和92以及晶体管31、35、132和136来配置存储单元130，这使得与根据第一实施例的半导体电路1相比可以减少元件的数量。这使得可以减小存储单元130的面积，因此可以减小半导体电路3的面积。

另外，在半导体电路3中，晶体管132的漏极耦接到节点N1，并且晶体管136的漏极耦接到节点N2。在半导体电路3中，然后在两个操作OP31和OP32中分开执行存储操作OP3。这使得可以在该存储操作OP3中设定两个存储元件91和92的每个电阻状态。因此，这使得可以在半导体电路3中省略初始化操作OP1，这使得可以简化操作。

如上所述，在本实施例中，使用SRAM电路、存储元件91和92以及晶体管31、35、132和136来配置存储单元，这使得可以减小半导体电路的面积。

在本实施例中，晶体管132的漏极耦接到节点N1，并且晶体管136的漏极耦接到节点N2，这使得可以简化操作。

其它效果类似于上述第一实施例的效果。

[修改示例3-1]

在上述实施例中，例如，如图4中所示，电流从端子T2流到存储元件91的端子T1，从而将端子T2与端子T3之间的电阻状态设定为低电阻状态RL，但这不是限制性的。以下详细描述根据本修改示例的半导体电路3A。半导体电路3A包括存储电路120A。存储电路120A包括存储单元阵列121A。存储单元阵列121A包括多个存储单元130A。

图28示出了存储单元130A的配置示例。存储单元130A包括SRAM电路40、晶体管31、35、132和136以及存储元件91A和92A。在该存储单元130A中，晶体管132的漏极耦接到节点N2，并且晶体管136的栅极耦接到节点N1。如图8中所示，在存储元件91A中，通过从端子T2流到端子T1的预定电流而将端子T2与端子T3之间的电阻状态设定为高电阻状态RH，并且通过从端子T1流到端子T2的预定电流而将端子T2与端子T3之间的电阻状态设定为低电阻状态RL。这同样适用于存储元件92A。

图29A至图29E各自示出了存储单元130A的操作状态。图29A示出了正常操作OP2中的状态。图29B和图29C各自示出了存储操作OP3中的状态。图29D示出了待机操作OP4中的状态。图29E示出了恢复操作OP5中的状态。

正常操作OP2中的操作类似于上述第三实施例(图27A)中的操作。此时，如图29A中所示，晶体管31、35、132和136被关断。在该示例中，存储元件91A的电阻状态维持在低电阻状态RL，并且存储元件92A的电阻状态维持在高电阻状态RH。

在存储操作OP3中，驱动器122在预定时段内将信号SSTOREL的电压设定为高电平，如图26中所示。这使晶体管132和136中的每一个接通，如图29B和图29C中所示。在半导体电路3A中，在两个操作OP31和OP32中分开执行存储操作OP3。

首先，在操作OP31中，驱动器122将信号SCTRL的电压设定为高电平电压VH(电源电压电平)，如图26中所示。这使得存储电流Istore1流过存储元件91A和92A中的一个。在该示例中，节点N1处的电压VN1为高电平电压VH，并且节点N2处的电压VN2为低电平电压VL。如图29B中所示，这使得存储电流Istore1在存储单元130A中按顺序流过存储元件91A、晶体管132和反相器IV1的晶体管42。结果，存储元件91A的电阻状态被设定为高电阻状态RH。

接下来，在操作OP32中，驱动器122将信号SCTRL的电压设定为低电平电压VL(接地电压电平)，如图26中所示。这使得存储电流Istore2流过存储元件91A和92A中的另一个。在该示例中，如图29C中所示，存储电流Istore2按顺序流过反相器IV2的晶体管43、晶体管136和存储元件92A。结果，存储元件92A的电阻状态被设定为低电阻状态RL。

待机操作OP4类似于上述第三实施例(图27D)中的操作。此时，如图29D中所示，维持存储元件91A和92A的电阻状态。

在恢复操作OP5中，如图26中所示，控制器11将电源控制信号SPG的电压设定为低电平。这使电源晶体管12(图1)接通，并且存储单元130A被供应电源电压VDD。然后，驱动器122仅在紧接在接通电源晶体管12之后的预定长度的时段内将信号SRESTOREL的电压设定为高电平。如图29E中所示，这在该时段内使晶体管31和35中的每一个接通。另外，如图26中所示，驱动器122将信号SCTRL的电压设定为低电平电压VL(接地电平)。这使得节点N1经由存储元件91A接地，并且使得节点N2经由存储元件92A接地。此时，存储元件91A和92A的电阻状态彼此不同；因此，依据存储元件91A和92A的电阻状态来确定SRAM电路40中的电压。

在该示例中，如图29E中所示，存储元件91A的电阻状态为高电阻状态RH，并且存储元件92A的电阻状态为低电阻状态RL。这使得节点N1以高电阻值被下拉，并且使得节点N2以低电阻值被下拉。因此，节点N1处的电压VN1被设定为高电平电压VH，并且节点N2处的电压VN2被设定为低电平电压VL。

[修改示例3-2]

可以将上述第一实施例的每个修改示例应用于根据上述实施例的半导体电路3。

<4.应用示例和适用示例>

接下来，给出在上述实施例和修改示例中描述的技术的应用示例以及在电子设备中的上述实施例和修改示例中描述的技术的适用示例的描述。

(应用示例)

在上述实施例中，本技术被应用于SRAM电路，但这不是限制性的。例如，本技术可以应用于图30A至图30D中所示的触发器电路101至104。触发器电路101是包括主锁存器电路101M和从锁存器电路101S的所谓的主从D型触发器电路。这同样适用于触发器电路102至104。

图31示出了根据本应用示例的触发器电路201的配置示例。触发器电路201是图26A中所示的触发器电路101，其中应用了根据上述实施例的技术。触发器电路201包括主锁存器电路101M和从锁存器电路201S。根据上述第一实施例的技术被应用于该从锁存器电路201S。从锁存器电路201S包括反相器IV5和IV6、传输门TG、开关99、晶体管31至38以及存储元件91和92。反相器IV5的输入端子耦接到节点N1并且输出端子耦接到节点N2。反相器IV6的输入端子耦接到节点N2并且输出端子耦接到传输门TG的一端和开关99的一端。传输门TG的一端耦接到反相器IV6的输出端子和开关99的一端，并且另一端耦接到节点N1。开关99的一端耦接到反相器IV6的输出端子和传输门TG的一端，并且另一端耦接到节点N1。开关99在执行正常操作OP2的情况下被关断，并且在执行初始化操作OP1、存储操作OP3和恢复操作OP5的情况下被接通。

要注意的是，在该示例中，根据上述实施例的技术被应用于从锁存器电路，但这不是限制性的。取而代之，例如，根据上述实施例的技术可以应用于主锁存器电路。

(电子设备的适用示例)

图32示出了应用了根据上述任何实施例等的半导体电路的智能电话的外观。该智能电话包括例如主体310、显示部分320和电池330。

根据上述任何实施例等的半导体电路除了适用于这种智能电话之外，还适用于各种领域中的电子设备，诸如数码相机、笔记本个人计算机、便携式游戏机和摄像机。本技术尤其在该技术应用于包括电池的便携式电子设备的情况下是有效的。这使得可以减小电子设备中的功耗。

尽管上面已经参考一些实施例和修改示例及其具体应用示例以及对电子设备的适用示例描述了本技术，但是本技术不限于这些实施例等，并且可以以各种方式进行修改。

例如，在上述应用示例中，本技术被应用于D型触发器电路，但是不限于此。例如，本技术可以应用于其它触发器电路，或者可以应用于锁存器电路。

要注意的是，在本说明书中描述的效果仅是说明性的而非限制性的，并且可以提供其它效果。

要注意的是，本技术可以具有以下配置。根据以下配置的本技术，可以增强耐久性。

(1)一种半导体电路，包括：

第一电路，被配置为生成第一节点处的电压的反相电压，并且将该反相电压施加到第二节点；

第二电路，被配置为生成所述第二节点处的电压的反相电压，并且将该反相电压施加到所述第一节点；

第一存储元件，具有第一端子、第二端子和第三端子，并且被配置为能够通过依据在所述第一端子与所述第二端子之间流动的第一电流的方向将所述第二端子与所述第三端子之间的电阻状态设定为第一电阻状态或第二电阻状态来存储信息；

第一晶体管，被配置为能够通过被接通而将所述第一节点耦接到所述第一存储元件的所述第三端子；以及

第二晶体管，能够耦接到第一耦接节点，并且被配置为能够基于所述第一耦接节点处的电压使得所述第一电流流到所述第一存储元件的所述第二端子，所述第一耦接节点是所述第一节点和所述第二节点中的一个。

(2)根据(1)所述的半导体电路，还包括：第三晶体管，所述第三晶体管被配置为能够通过被接通而向所述第一存储元件的所述第一端子供应第一电压，其中

所述第二晶体管具有漏极、耦接到所述第一耦接节点的栅极以及耦接到所述第一存储元件的所述第一端子的源极。

(3)根据(2)所述的半导体电路，还包括：第四晶体管，所述第四晶体管被配置为能够通过被接通而向所述第二晶体管的漏极供应与所述第一电压不同的第二电压。

(4)根据(3)所述的半导体电路，还包括：控制器，所述控制器被配置为能够控制所述第一晶体管、所述第三晶体管和所述第四晶体管的操作，其中

所述控制器被配置为在第一时段内接通所述第四晶体管并且关断所述第一晶体管和所述第三晶体管，从而将所述第一存储元件的电阻状态设定为与所述第一耦接节点处的电压相对应的电阻状态。

(5)根据(4)所述的半导体电路，其中，所述控制器被配置为能够在所述第一时段之后的第二时段内接通所述第一晶体管并且关断所述第三晶体管和所述第四晶体管，从而将所述第一节点处的电压设定为与所述第一存储元件的电阻状态相对应的电压。

(6)根据(5)所述的半导体电路，还包括：电源晶体管，所述电源晶体管通过被接通而对所述第一电路和所述第二电路进行电源供给，其中

所述控制器被配置为能够在所述第一时段和所述第二时段之间的第三时段内关断所述电源晶体管。

(7)根据(4)至(6)中的任一项所述的半导体电路，其中，所述控制器被配置为能够在所述第一时段之前的第四时段内接通所述第三晶体管并且关断所述第一晶体管和所述第四晶体管，从而将所述第一存储元件的电阻状态设定为所述第一电阻状态。

(8)根据(1)至(7)中的任一项所述的半导体电路，其中，所述第一电路和所述第二电路被配置为在接通电源之后使所述第一节点处的电压易于被设定为预定的初始电压。

(9)根据(8)所述的半导体电路，其中

所述第一电路包括第五晶体管，所述第五晶体管通过被接通而将第一电源和所述第二节点彼此耦接，所述第一电源对应于所述初始电压，以及

所述第二电路包括第六晶体管，所述第六晶体管通过被接通而将所述第一电源和所述第一节点彼此耦接，所述第六晶体管的栅极宽度大于所述第五晶体管的栅极宽度。

(10)根据(8)或(9)所述的半导体电路，其中

所述第二电路包括第七晶体管，所述第七晶体管通过被接通而将第二电源和所述第一节点彼此耦接，所述第二电源对应于与所述初始电压不同的电压，以及

所述第一电路包括第八晶体管，所述第八晶体管通过被接通而将所述第二电源和所述第二节点彼此耦接，所述第八晶体管的栅极宽度大于所述第七晶体管的栅极宽度。

(11)根据(8)至(10)中的任一项所述的半导体电路，其中

所述第一电路包括第五晶体管，所述第五晶体管通过被接通而将第一电源和所述第二节点彼此耦接，所述第一电源对应于所述初始电压，以及

所述第二电路包括第六晶体管，所述第六晶体管通过被接通而将所述第一电源和所述第一节点彼此耦接，所述第六晶体管的栅极长度小于所述第五晶体管的栅极长度。

(12)根据(8)至(11)中的任一项所述的半导体电路，其中

所述第二电路包括第七晶体管，所述第七晶体管通过被接通而将第二电源和所述第一节点彼此耦接，所述第二电源对应于与所述初始电压不同的电压，以及

所述第一电路包括第八晶体管，所述第八晶体管通过被接通而将所述第二电源和所述第二节点彼此耦接，所述第八晶体管的栅极长度小于所述第七晶体管的栅极长度。

(13)根据(8)至(12)中的任一项所述的半导体电路，其中

所述第二电路包括第六晶体管，所述第六晶体管通过被接通而将第一电源和所述第一节点彼此耦接，所述第一电源对应于所述初始电压，以及

在所述第六晶体管被接通的情况下从所述第一电源流到所述第一节点的电流的电流值是第一电流值和第二电流值之间的电流值，所述第一电流值是在第一晶体管被接通并且所述第一存储元件的电阻状态为所述第一电阻状态的情况下经由所述第一晶体管从所述第一节点流到所述第一存储元件的电流，所述第二电流值是在所述第一晶体管被接通并且所述第一存储元件的电阻状态为所述第二电阻状态的情况下经由所述第一晶体管从所述第一节点流到所述第一存储元件的电流。

(14)根据(2)所述的半导体电路，还包括：

第二存储元件，具有第一端子、第二端子和第三端子，并且被配置为能够通过依据在第一端子与第二端子之间流动的第二电流的方向将第二端子与第三端子之间的电阻状态设定为第一电阻状态或第二电阻状态来存储信息；

第九晶体管，被配置为能够通过被接通而将所述第二节点耦接到所述第二存储元件的第三端子；

第十晶体管，耦接到第二耦接节点，并且被配置为能够基于所述第二耦接节点处的电压使得所述第二电流流到所述第二存储元件的第二端子，所述第二耦接节点是所述第一节点和所述第二节点中的与所述第一耦接节点不同的节点；以及

第十一晶体管，被配置为能够通过被接通而向所述第二存储元件的第一端子供应所述第一电压，其中

所述第十晶体管具有漏极、耦接到所述第二耦接节点的栅极以及耦接到所述第二存储元件的第一端子的源极。

(15)根据(14)所述的半导体电路，还包括：

第四晶体管，被配置为能够通过被接通而向所述第二晶体管的漏极供应与所述第一电压不同的第二电压；以及

第十二晶体管，被配置为能够通过被接通而向所述第十晶体管的漏极供应所述第二电压。

(16)根据(1)所述的半导体电路，还包括：

第二存储元件，具有第一端子、第二端子和第三端子，并且被配置为能够通过依据在第一端子与第二端子之间流动的第二电流的方向将第二端子与第三端子之间的电阻状态设定为所述第一电阻状态或所述第二电阻状态来存储信息；

第九晶体管，被配置为能够通过被接通而将所述第二节点耦接到所述第二存储元件的第三端子；以及

第十晶体管，能够耦接到第二耦接节点，并且被配置为能够基于所述第二耦接节点处的电压使得所述第二电流流到所述第二存储元件的第二端子，所述第二耦接节点是所述第一节点和所述第二节点中的与所述第一耦接节点不同的节点，其中

所述第二晶体管具有耦接到所述第一耦接节点的漏极、栅极以及耦接到所述第一存储元件的第一端子的源极，以及

所述第十晶体管具有耦接到所述第二耦接节点的漏极、栅极以及耦接到所述第二存储元件的第一端子的源极。

(17)根据(16)所述的半导体电路，还包括控制器，所述控制器被配置为能够控制所述第一晶体管、所述第二晶体管、所述第九晶体管和所述第十晶体管的操作，并且被配置为能够向所述第一存储元件的第二端子和所述第二存储元件的第二端子施加控制电压，其中

所述控制器被配置为能够在第一时段内接通所述第二晶体管和所述第十晶体管并且关断所述第一晶体管和所述第九晶体管，并且以时分方式将所述控制电压设定为第三电压和第四电压，从而将所述第一存储元件的电阻状态设定为与所述第一耦接节点处的电压相对应的电阻状态，并且将所述第二存储元件的电阻状态设定为与所述第二耦接节点处的电压相对应的电阻状态。

(18)根据(17)所述的半导体电路，其中，所述控制器被配置为能够在所述第一时段之后的第二时段内接通所述第一晶体管和所述第九晶体管并且关断所述第二晶体管和所述第十晶体管，从而将所述第一节点处的电压设定为与所述第一存储元件的电阻状态相对应的电压，并且将所述第二节点处的电压设定为与所述第二存储元件的电阻状态相对应的电压。

(19)根据权利要求1所述的半导体电路，其中，所述第一存储元件被配置为能够通过使用自旋轨道转矩改变电阻状态来存储信息。

(20)根据(1)至(19)中的任一项所述的半导体电路，其中，所述第一电路和所述第二电路构成SRAM电路。

(21)根据(1)至(19)中的任一项所述的半导体电路，其中，所述第一电路和所述第二电路构成锁存器电路。

(22)根据(21)所述的半导体电路，其中，所述锁存器电路为具有主锁存器电路和从锁存器电路的触发器电路中的所述从锁存器电路。

(23)一种电子设备，包括：

半导体电路；和

向所述半导体电路供应电源电压的电池，

所述半导体电路包括

第一电路，被配置为能够生成第一节点处的电压的反相电压，并且将该反相电压施加到第二节点，

第二电路，被配置为能够生成所述第二节点处的电压的反相电压，并且将该反相电压施加到所述第一节点，

第一存储元件，具有第一端子、第二端子和第三端子，并且被配置为能够通过依据在所述第一端子与所述第二端子之间流动的第一电流的方向将所述第二端子与所述第三端子之间的电阻状态设定为第一电阻状态或第二电阻状态来存储信息，

第一晶体管，被配置为能够通过被接通而将所述第一节点耦接到所述第一存储元件的所述第三端子，以及

第二晶体管，能够耦接到第一耦接节点，并且被配置为能够基于所述第一耦接节点处的电压使得所述第一电流流到所述第一存储元件的所述第二端子，所述第一耦接节点是所述第一节点和所述第二节点中的一个。

本申请要求于2018年8月27日向日本专利局提交的日本优先权专利申请JP2018-158366的优先权，该日本优先权专利申请的全部内容通过引用合并于此。

本领域技术人员应该理解，取决于设计要求和其它因素，可以进行各种修改、组合、子组合和变更，只要它们在所附权利要求或其等同物的范围内即可。

Claims (23)

1.一种半导体电路，包括：

第一电路，被配置为生成第一节点处的电压的反相电压，并且将该反相电压施加到第二节点；

第二电路，被配置为生成所述第二节点处的电压的反相电压，并且将该反相电压施加到所述第一节点；

第一存储元件，具有第一端子、第二端子和第三端子，并且被配置为能够通过依据在所述第一端子与所述第二端子之间流动的第一电流的方向将所述第二端子与所述第三端子之间的电阻状态设定为第一电阻状态或第二电阻状态来存储信息；

第一晶体管，被配置为能够通过被接通而将所述第一节点耦接到所述第一存储元件的所述第三端子；以及

第二晶体管，能够耦接到第一耦接节点，并且被配置为能够基于所述第一耦接节点处的电压使得所述第一电流流到所述第一存储元件的所述第二端子，所述第一耦接节点是所述第一节点和所述第二节点中的一个。

2.根据权利要求1所述的半导体电路，还包括：第三晶体管，所述第三晶体管被配置为能够通过被接通而向所述第一存储元件的所述第一端子供应第一电压，其中

所述第二晶体管具有漏极、耦接到所述第一耦接节点的栅极以及耦接到所述第一存储元件的所述第一端子的源极。

3.根据权利要求2所述的半导体电路，还包括：第四晶体管，所述第四晶体管被配置为通过能够被接通而向所述第二晶体管的漏极供应与所述第一电压不同的第二电压。

4.根据权利要求3所述的半导体电路，还包括：控制器，所述控制器被配置为能够控制所述第一晶体管、所述第三晶体管和所述第四晶体管的操作，其中

所述控制器被配置为在第一时段内接通所述第四晶体管并且关断所述第一晶体管和所述第三晶体管，从而将所述第一存储元件的电阻状态设定为与所述第一耦接节点处的电压相对应的电阻状态。

5.根据权利要求4所述的半导体电路，其中，所述控制器被配置为能够在所述第一时段之后的第二时段内接通所述第一晶体管并且关断所述第三晶体管和所述第四晶体管，从而将所述第一节点处的电压设定为与所述第一存储元件的电阻状态相对应的电压。

6.根据权利要求5所述的半导体电路，还包括：电源晶体管，所述电源晶体管通过被接通而对所述第一电路和所述第二电路进行电源供给，其中

所述控制器被配置为能够在所述第一时段和所述第二时段之间的第三时段内关断所述电源晶体管。

7.根据权利要求4所述的半导体电路，其中，所述控制器被配置为能够在所述第一时段之前的第四时段内接通所述第三晶体管并且关断所述第一晶体管和所述第四晶体管，从而将所述第一存储元件的电阻状态设定为所述第一电阻状态。

8.根据权利要求1所述的半导体电路，其中，所述第一电路和所述第二电路被配置为在接通电源之后使所述第一节点处的电压易于被设定为预定的初始电压。

9.根据权利要求8所述的半导体电路，其中

所述第一电路包括第五晶体管，所述第五晶体管通过被接通而将第一电源和所述第二节点彼此耦接，所述第一电源对应于所述初始电压，以及

所述第二电路包括第六晶体管，所述第六晶体管通过被接通而将所述第一电源和所述第一节点彼此耦接，所述第六晶体管的栅极宽度大于所述第五晶体管的栅极宽度。

10.根据权利要求8所述的半导体电路，其中

所述第二电路包括第七晶体管，所述第七晶体管通过被接通而将第二电源和所述第一节点彼此耦接，所述第二电源对应于与所述初始电压不同的电压，以及

所述第一电路包括第八晶体管，所述第八晶体管通过被接通而将所述第二电源和所述第二节点彼此耦接，所述第八晶体管的栅极宽度大于所述第七晶体管的栅极宽度。

11.根据权利要求8所述的半导体电路，其中

所述第一电路包括第五晶体管，所述第五晶体管通过被接通而将第一电源和所述第二节点彼此耦接，所述第一电源对应于所述初始电压，以及

所述第二电路包括第六晶体管，所述第六晶体管通过被接通而将所述第一电源和所述第一节点彼此耦接，所述第六晶体管的栅极长度小于所述第五晶体管的栅极长度。

12.根据权利要求8所述的半导体电路，其中

所述第二电路包括第七晶体管，所述第七晶体管通过被接通而将第二电源和所述第一节点彼此耦接，所述第二电源对应于与所述初始电压不同的电压，以及

所述第一电路包括第八晶体管，所述第八晶体管通过被接通而将所述第二电源和所述第二节点彼此耦接，所述第八晶体管的栅极长度小于所述第七晶体管的栅极长度。

13.根据权利要求8所述的半导体电路，其中

所述第二电路包括第六晶体管，所述第六晶体管通过被接通而将第一电源和所述第一节点彼此耦接，所述第一电源对应于所述初始电压，以及

在所述第六晶体管被接通的情况下从所述第一电源流到所述第一节点的电流的电流值是第一电流值和第二电流值之间的电流值，所述第一电流值是在第一晶体管被接通并且所述第一存储元件的电阻状态为所述第一电阻状态的情况下经由所述第一晶体管从所述第一节点流到所述第一存储元件的电流，所述第二电流值是在所述第一晶体管被接通并且所述第一存储元件的电阻状态为所述第二电阻状态的情况下经由所述第一晶体管从所述第一节点流到所述第一存储元件的电流。

14.根据权利要求2所述的半导体电路，还包括：

第二存储元件，具有第一端子、第二端子和第三端子，并且被配置为能够通过依据在第一端子与第二端子之间流动的第二电流的方向将第二端子与第三端子之间的电阻状态设定为第一电阻状态或第二电阻状态来存储信息；

第九晶体管，被配置为能够通过被接通而将所述第二节点耦接到所述第二存储元件的第三端子；

第十晶体管，耦接到第二耦接节点，并且被配置为能够基于所述第二耦接节点处的电压使得所述第二电流流到所述第二存储元件的第二端子，所述第二耦接节点是所述第一节点和所述第二节点中的与所述第一耦接节点不同的节点；以及

第十一晶体管，被配置为能够通过被接通而向所述第二存储元件的第一端子供应所述第一电压，其中

所述第十晶体管具有漏极、耦接到所述第二耦接节点的栅极以及耦接到所述第二存储元件的第一端子的源极。

15.根据权利要求14所述的半导体电路，还包括：

第四晶体管，被配置为能够通过被接通而向所述第二晶体管的漏极供应与所述第一电压不同的第二电压；以及

第十二晶体管，被配置为能够通过被接通而向所述第十晶体管的漏极供应所述第二电压。

16.根据权利要求1所述的半导体电路，还包括：

第二存储元件，具有第一端子、第二端子和第三端子，并且被配置为能够通过依据在第一端子与第二端子之间流动的第二电流的方向将第二端子和第三端子之间的电阻状态设定为所述第一电阻状态或所述第二电阻状态来存储信息；

第九晶体管，被配置为能够通过被接通而将所述第二节点耦接到所述第二存储元件的第三端子；以及

第十晶体管，能够耦接到第二耦接节点，并且被配置为能够基于所述第二耦接节点处的电压使得所述第二电流流到所述第二存储元件的第二端子，所述第二耦接节点是所述第一节点和所述第二节点中的与所述第一耦接节点不同的节点，其中

所述第二晶体管具有耦接到所述第一耦接节点的漏极、栅极以及耦接到所述第一存储元件的第一端子的源极，以及

所述第十晶体管具有耦接到所述第二耦接节点的漏极、栅极以及耦接到所述第二存储元件的第一端子的源极。

17.根据权利要求16所述的半导体电路，还包括控制器，所述控制器被配置为能够控制所述第一晶体管、所述第二晶体管、所述第九晶体管和所述第十晶体管的操作，并且被配置为能够向所述第一存储元件的第二端子和所述第二存储元件的第二端子施加控制电压，其中

所述控制器被配置为能够在第一时段内接通所述第二晶体管和所述第十晶体管并且关断所述第一晶体管和所述第九晶体管，并且以时分方式将所述控制电压设定为第三电压和第四电压，从而将所述第一存储元件的电阻状态设定为与所述第一耦接节点处的电压相对应的电阻状态，并且将所述第二存储元件的电阻状态设定为与所述第二耦接节点处的电压相对应的电阻状态。

18.根据权利要求17所述的半导体电路，其中，所述控制器被配置为能够在所述第一时段之后的第二时段内接通所述第一晶体管和所述第九晶体管并且关断所述第二晶体管和所述第十晶体管，从而将所述第一节点处的电压设定为与所述第一存储元件的电阻状态相对应的电压，并且将所述第二节点处的电压设定为与所述第二存储元件的电阻状态相对应的电压。

19.根据权利要求1所述的半导体电路，其中，所述第一存储元件被配置为能够通过使用自旋轨道转矩改变电阻状态来存储信息。

20.根据权利要求1所述的半导体电路，其中，所述第一电路和所述第二电路构成SRAM电路。

21.根据权利要求1所述的半导体电路，其中，所述第一电路和所述第二电路构成锁存器电路。

22.根据权利要求21所述的半导体电路，其中，所述锁存器电路为具有主锁存器电路和从锁存器电路的触发器电路中的所述从锁存器电路。

23.一种电子设备，包括：

半导体电路；和

向所述半导体电路供应电源电压的电池，

所述半导体电路包括

第一电路，被配置为能够生成第一节点处的电压的反相电压，并且将该反相电压施加到第二节点，

第二电路，被配置为能够生成所述第二节点处的电压的反相电压，并且将该反相电压施加到所述第一节点，

第一存储元件，具有第一端子、第二端子和第三端子，并且被配置为能够通过依据在所述第一端子与所述第二端子之间流动的第一电流的方向将所述第二端子与所述第三端子之间的电阻状态设定为第一电阻状态或第二电阻状态来存储信息，

第一晶体管，被配置为能够通过被接通而将所述第一节点耦接到所述第一存储元件的所述第三端子，以及

第二晶体管，能够耦接到第一耦接节点，并且被配置为能够基于所述第一耦接节点处的电压使得所述第一电流流到所述第一存储元件的所述第二端子，所述第一耦接节点是所述第一节点和所述第二节点中的一个。

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