WO2020045034A1 - 半導体回路および電子機器 - Google Patents

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WO2020045034A1
WO2020045034A1 PCT/JP2019/031403 JP2019031403W WO2020045034A1 WO 2020045034 A1 WO2020045034 A1 WO 2020045034A1 JP 2019031403 W JP2019031403 W JP 2019031403W WO 2020045034 A1 WO2020045034 A1 WO 2020045034A1
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transistor
voltage
terminal
node
storage element
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PCT/JP2019/031403
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泰夫 神田
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ソニーセミコンダクタソリューションズ株式会社
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    • H03—ELECTRONIC CIRCUITRY
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    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
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    • H03K3/356—Bistable circuits
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    • H03K3/3562—Bistable circuits of the master-slave type

Definitions

  • the present disclosure relates to a semiconductor circuit capable of storing information, and an electronic device including such a semiconductor circuit.
  • Patent Literature 1 discloses a circuit in which an SRAM (Static Random Access Memory) which is a volatile memory is combined with a storage element of a spin injection magnetization reversal type.
  • SRAM Static Random Access Memory
  • the semiconductor circuit includes a first circuit, a second circuit, a first storage element, a first transistor, and a second transistor.
  • the first circuit is configured to generate an inverted voltage of the voltage at the first node and apply the inverted voltage to the second node.
  • the second circuit is configured to generate an inverted voltage of the voltage at the second node and apply the inverted voltage to the first node.
  • the first storage element has a first terminal, a second terminal, and a third terminal, and according to a direction of a first current flowing between the first terminal and the second terminal. By setting the resistance state between the second terminal and the third terminal to the first resistance state or the second resistance state, information can be stored.
  • the first transistor is configured to be able to connect the first node to the third terminal of the first storage element by being turned on.
  • the second transistor is connected to a first connection node that is one of the first node and the second node, and a second terminal of the first storage element based on a voltage at the first connection node. Is configured to allow the first current to flow therethrough.
  • An electronic device includes the semiconductor circuit described above and a battery that supplies a power supply voltage to the semiconductor circuit.
  • the first circuit and the second circuit cause the first node and the second node to have inverted voltages at the first node and the second node.
  • the first node is connected to the third terminal of the first storage element by turning on the first transistor.
  • a first terminal of the first storage element receives a first current by a second transistor based on a voltage at a first connection node that is one of the first node and the second node. Supplied.
  • the resistance state between the second terminal and the third terminal changes according to the direction of the first current flowing between the first terminal and the second terminal. The first resistance state or the second resistance state is set.
  • FIG. 1 is a block diagram illustrating a configuration example of a semiconductor circuit according to an embodiment of the present disclosure.
  • FIG. 2 is a circuit diagram illustrating a configuration example of a memory cell according to the first embodiment.
  • FIG. 3 is a circuit diagram illustrating a configuration example of a memory cell array including the memory cells illustrated in FIG. 2.
  • FIG. 3 is an explanatory diagram illustrating an operation example of the storage element illustrated in FIG. 2.
  • 3 is a table illustrating an operation example of the memory cell illustrated in FIG. 2.
  • FIG. 3 is a circuit diagram illustrating an operation example of the memory cell illustrated in FIG. 2.
  • FIG. 3 is another circuit diagram illustrating an operation example of the memory cell illustrated in FIG. 2.
  • FIG. 3 is another circuit diagram illustrating an operation example of the memory cell illustrated in FIG. 2.
  • FIG. 2 is a circuit diagram illustrating a configuration example of a semiconductor circuit according to an embodiment of the present disclosure.
  • FIG. 2 is a circuit diagram illustrating a configuration example of a memory cell according
  • FIG. 3 is another circuit diagram illustrating an operation example of the memory cell illustrated in FIG. 2.
  • FIG. 3 is another circuit diagram illustrating an operation example of the memory cell illustrated in FIG. 2.
  • FIG. 9 is a circuit diagram illustrating a configuration example of a memory cell according to a modification of the first embodiment.
  • FIG. 8 is an explanatory diagram illustrating an operation example of the storage element illustrated in FIG. 7.
  • FIG. 8 is a circuit diagram illustrating an operation example of the memory cell illustrated in FIG. 7.
  • FIG. 8 is another circuit diagram illustrating an operation example of the memory cell illustrated in FIG. 7.
  • FIG. 8 is another circuit diagram illustrating an operation example of the memory cell illustrated in FIG. 7.
  • FIG. 8 is another circuit diagram illustrating an operation example of the memory cell illustrated in FIG. 7.
  • FIG. 7 is another circuit diagram illustrating an operation example of the memory cell illustrated in FIG. 7.
  • FIG. 8 is another circuit diagram illustrating an operation example of the memory cell illustrated in FIG. 7.
  • FIG. 11 is a block diagram illustrating a configuration example of a semiconductor circuit according to a modification.
  • FIG. 15 is a block diagram illustrating a configuration example of a semiconductor circuit according to another modification.
  • FIG. 9 is a circuit diagram illustrating a configuration example of a memory cell according to another modification of the first embodiment.
  • 13 is a table illustrating an operation example of the memory cell illustrated in FIG.
  • FIG. 8 is a circuit diagram illustrating an operation example of the memory cell illustrated in FIG. 7.
  • FIG. 8 is another circuit diagram illustrating an operation example of the memory cell illustrated in FIG. 7.
  • FIG. 8 is another circuit diagram illustrating an operation example of the memory cell illustrated in FIG. 7.
  • FIG. 8 is another circuit diagram illustrating an operation example of the memory cell illustrated in FIG. 7.
  • FIG. 11 is a block diagram illustrating a configuration example of a semiconductor circuit according to a modification.
  • FIG. 15 is a block diagram
  • FIG. 8 is another circuit diagram illustrating an operation example of the memory cell illustrated in FIG. 7.
  • FIG. 8 is another circuit diagram illustrating an operation example of the memory cell illustrated in FIG. 7.
  • FIG. 9 is a circuit diagram illustrating a configuration example of a memory cell according to a second embodiment.
  • FIG. 16 is a circuit diagram illustrating a configuration example of a memory cell array including the memory cells illustrated in FIG. 15.
  • FIG. 16 is a circuit diagram illustrating an operation example of the memory cell illustrated in FIG. 15.
  • FIG. 16 is another circuit diagram illustrating an operation example of the memory cell illustrated in FIG. 15.
  • FIG. 16 is another circuit diagram illustrating an operation example of the memory cell illustrated in FIG. 15.
  • FIG. 16 is another circuit diagram illustrating an operation example of the memory cell illustrated in FIG. 15.
  • FIG. 16 is another circuit diagram illustrating an operation example of the memory cell illustrated in FIG. 15.
  • FIG. 15 is another circuit diagram illustrating an operation example of the memory cell illustrated in FIG. 15.
  • FIG. 16 is another circuit diagram illustrating an operation example of the memory cell illustrated in FIG. 15.
  • FIG. 16 is another circuit diagram illustrating an operation example of the memory cell illustrated in FIG. 15.
  • FIG. 16 is another circuit diagram illustrating an operation example of the memory cell illustrated in FIG. 15.
  • FIG. 16 is another circuit diagram illustrating an operation example of the memory cell illustrated in FIG. 15.
  • FIG. 15 is a circuit diagram illustrating a configuration example of a memory cell according to a modification of the second embodiment.
  • 21 is a circuit diagram illustrating an operation example of the memory cell illustrated in FIG. 20.
  • FIG. 21 is another circuit diagram illustrating an operation example of the memory cell illustrated in FIG. 20.
  • FIG. 21 is another circuit diagram illustrating an operation example of the memory cell illustrated in FIG. 20.
  • FIG. 20 is another circuit diagram illustrating an operation example of the memory cell illustrated in FIG. 20.
  • FIG. 21 is another circuit diagram illustrating an operation example of the memory cell illustrated in FIG. 20.
  • FIG. 21 is another circuit diagram illustrating an operation example of the memory cell illustrated in FIG. 20.
  • FIG. 21 is another circuit diagram illustrating an operation example of the memory cell illustrated in FIG. 20.
  • FIG. 21 is another circuit diagram illustrating an operation example of the memory cell illustrated in FIG. 20.
  • FIG. 21 is another circuit diagram illustrating an operation example of the memory cell illustrated in FIG. 20.
  • FIG. 21 is another circuit diagram illustrating an operation example of the memory cell illustrated in FIG. 20.
  • FIG. FIG. 14 is a circuit diagram illustrating a configuration example of a memory cell according to a third embodiment.
  • 25 is a circuit diagram illustrating a configuration example of a memory cell array having the memory cells illustrated in FIG. 25 is a table illustrating an operation example of the memory cell illustrated in FIG. 24.
  • FIG. 25 is a circuit diagram illustrating an operation example of the memory cell illustrated in FIG. 24.
  • FIG. 25 is another circuit diagram illustrating an operation example of the memory cell illustrated in FIG. 24.
  • FIG. 25 is another circuit diagram illustrating an operation example of the memory cell illustrated in FIG. 24.
  • FIG. 25 is another circuit diagram illustrating an operation example of the memory cell illustrated in FIG. 24.
  • FIG. 25 is another circuit diagram illustrating an operation example of the memory cell illustrated in FIG. 24.
  • FIG. 15 is a circuit diagram illustrating a configuration example of a memory cell according to a modification of the third embodiment.
  • FIG. 29 is a circuit diagram illustrating an operation example of the memory cell illustrated in FIG. 28.
  • FIG. 29 is another circuit diagram illustrating an operation example of the memory cell illustrated in FIG. 28.
  • FIG. 29 is another circuit diagram illustrating an operation example of the memory cell illustrated in FIG. 28.
  • FIG. 29 is another circuit diagram illustrating an operation example of the memory cell illustrated in FIG. 28.
  • FIG. 29 is another circuit diagram illustrating an operation example of the memory cell illustrated in FIG. 28.
  • FIG. 3 is a circuit diagram illustrating a configuration example of a flip-flop circuit.
  • FIG. 14 is a circuit diagram illustrating another configuration example of the flip-flop circuit.
  • FIG. 14 is a circuit diagram illustrating another configuration example of the flip-flop circuit.
  • FIG. 14 is a circuit diagram illustrating another configuration example of the flip-flop circuit.
  • FIG. 9 is a circuit diagram illustrating a configuration example of a flip-flop circuit to which the embodiment is applied.
  • 1 is a perspective view illustrating an external configuration of a smartphone to which an embodiment is applied.
  • FIG. 1 illustrates a configuration example of a semiconductor circuit (semiconductor circuit 1) according to an embodiment.
  • the semiconductor circuit 1 is configured to be able to store information.
  • the semiconductor circuit 1 includes a control unit 11, a power transistor 12, and a memory circuit 20.
  • the control unit 11 is configured to control the operation of the memory circuit 20. More specifically, the control unit 11 writes information into the memory circuit 20 based on a write command and write data supplied from the outside, and controls the memory circuit 20 based on a read command supplied from the outside. The information is read from the.
  • the control unit 11 also has a function of controlling the power supply to the memory circuit 20 by supplying a power control signal SPG to the power transistor 12 and turning on and off the power transistor 12.
  • the power supply transistor 12 is a P-type MOS (Metal Oxide Semiconductor) transistor.
  • the power supply control signal SPG is supplied to the gate, the power supply voltage VDD1 is supplied to the source, and the drain is connected to the memory circuit 20. Is done.
  • the power supply transistor 12 when the memory circuit 20 is used, the power supply transistor 12 is turned on, and the power supply voltage VDD1 is supplied to the memory circuit 20 as the power supply voltage VDD. In the semiconductor circuit 1, when the memory circuit 20 is not used, the power transistor 12 is turned off. In the semiconductor circuit 1, power consumption can be reduced by such a so-called power gating.
  • the memory circuit 20 is configured to store data.
  • the memory circuit 20 has a memory cell array 21 and driving units 22 and 23.
  • the memory cell array 21 has a plurality of memory cells 30 arranged in a matrix.
  • FIG. 2 illustrates a configuration example of the memory cell 30 in the memory cell array 21.
  • FIG. 3 illustrates a configuration example of the memory cell array 21.
  • FIG. 3 also shows the drive units 22 and 23 in addition to the memory cell array 21.
  • the memory cell array 21 includes a plurality of word lines AWL, a plurality of control lines BWL, a plurality of bit lines BL, a plurality of bit lines BLB, a plurality of control lines CTRL, a plurality of restore control lines RESTOREL, and a plurality of And a reset control line RESETL.
  • the word line AWL extends in the horizontal direction in FIGS. One end of the word line AWL is connected to the drive unit 22.
  • a signal SAWL is applied to the word line AWL by the drive unit 22.
  • the control line BWL extends in the horizontal direction in FIGS. One end of the control line BWL is connected to the drive unit 22.
  • the signal SBWL is applied to the control line BWL by the drive unit 22.
  • the bit line BL extends in the vertical direction in FIGS. One end of the bit line BL is connected to the drive unit 23.
  • the bit line BLB extends in the vertical direction in FIGS. One end of the bit line BLB is connected to the drive unit 23.
  • the control line CTRL extends in the horizontal direction in FIGS. One end of the control line CTRL is connected to the drive unit 22.
  • a signal SCTRL is applied to the control line CTRL by the drive unit 22.
  • the restore control line RESTOREL extends in the horizontal direction in FIGS.
  • the restore control line RESTOREL is connected to the drive unit 22.
  • the drive unit 22 applies a signal SRESTOREL to the restore control line RESTOREL.
  • the reset control line RESETL extends in the horizontal direction in FIGS.
  • One end of the reset control line RESETL is connected to the drive unit 22.
  • the drive unit 22 applies a signal SRESETL to the reset control line RESETL.
  • the memory cell 30 includes an SRAM (Static Random Access Memory) circuit 40, transistors 31 to 38, and storage elements 91 and 92.
  • SRAM Static Random Access Memory
  • the SRAM circuit 40 is configured to store one bit of information by positive feedback.
  • the SRAM circuit 40 has transistors 41 to 46.
  • the transistors 41 and 43 are P-type MOS transistors, and the transistors 42, 44, 45 and 46 are N-type MOS transistors.
  • Transistor 41 The gate of the transistor 41 is connected to the node N1, the source is supplied with the power supply voltage VDD, and the drain is connected to the node N2.
  • Transistor 42 has a gate connected to node N1, a source grounded, and a drain connected to node N2.
  • Transistors 41 and 42 constitute inverter IV1.
  • Inverter IV1 is configured to invert voltage VN1 at node N1 and output the inverted result to node N2.
  • Transistor 43 has a gate connected to node N2, a source supplied with power supply voltage VDD, and a drain connected to node N1.
  • Transistor 44 has a gate connected to node N2, a source grounded, and a drain connected to node N1.
  • Transistors 43 and 44 constitute inverter IV2.
  • Inverter IV2 is configured to invert voltage VN2 at node N2 and output the inversion result to node N1.
  • Transistor 45 has a gate connected to word line AWL, a source connected to bit line BL, and a drain connected to node N1.
  • Transistor 46 has a gate connected to word line AWL, a source connected to bit line BLB, and a drain connected to node N2.
  • the SRAM circuit 40 stores 1-bit information by positive feedback.
  • the transistors 45 and 46 are turned on, information is written to or read from the SRAM circuit 40 via the bit lines BL and BLB.
  • the transistors 31 to 38 are N-type MOS transistors.
  • the gate of the transistor 31 is connected to the restore control line RESTOREL, the drain is connected to the node N1, and the source is connected to the terminal T3 of the storage element 91.
  • the gate of the transistor 32 is connected to the node N1, the drain is connected to the source of the transistor 34, and the source is connected to the terminal T1 of the storage element 91 and the drain of the transistor 33.
  • the gate of the transistor 33 is connected to the reset control line RESETL, the drain is connected to the terminal T1 of the storage element 91 and the source of the transistor 32, and the source is grounded.
  • the gate of the transistor 34 is connected to the control line BWL, the power supply voltage VDD is supplied to the drain, and the source is connected to the drain of the transistor 32.
  • the gate of the transistor 35 is connected to the restore control line RESTOREL, the drain is connected to the node N2, and the source is connected to the terminal T3 of the storage element 92.
  • the gate of the transistor 36 is connected to the node N2, the drain is connected to the source of the transistor 38, and the source is connected to the terminal T1 of the storage element 92 and the drain of the transistor 37.
  • the gate of the transistor 37 is connected to the reset control line RESETL, the drain is connected to the terminal T1 of the storage element 92 and the source of the transistor 36, and the source is grounded.
  • the gate of the transistor 38 is connected to the control line BWL, the power supply voltage VDD is supplied to the drain, and the source is connected to the drain of the transistor 36.
  • the storage elements 91 and 92 are non-volatile storage elements.
  • SOT type storage in which information can be stored by changing a resistance state using a spin orbit torque (SOT: SpinSOrbit Torque). Element.
  • the storage element 91 has a terminal T1, a terminal T2, a terminal T3, and a magnetoresistive element MR having a plurality of magnetic layers.
  • the terminal T1 of the storage element 91 is connected to the source of the transistor 32 and the drain of the transistor 33, the terminal T2 is connected to the control line CTRL, and the terminal T3 is connected to the source of the transistor 31.
  • the wiring between the terminals T1 and T2 is arranged so as to be adjacent to the magnetoresistive element MR.
  • the storage element 91 changes the resistance state (resistance state) between the terminal T2 and the terminal T3 to the high resistance state RH or the low resistance state RL in accordance with the direction of the current flowing between the terminal T1 and the terminal T2.
  • the high resistance state RH is a state where the resistance value between the terminal T2 and the terminal T3 is high
  • the low resistance state RL is a state where the resistance value between the terminal T2 and the terminal T3 is low.
  • the state of the resistance value of the magnetoresistive element MR can be set by flowing the current to the wiring adjacent to the magnetoresistive element MR, instead of flowing the current directly to the magnetoresistive element MR. Has become.
  • FIG. 4 schematically illustrates an operation example of the storage element 91.
  • a predetermined current flows from the terminal T2 toward the terminal T1, so that the resistance state between the terminal T2 and the terminal T3 is set to the low resistance state RL.
  • a predetermined current flows from the terminal T1 to the terminal T2, so that the resistance state between the terminal T2 and the terminal T3 is set to the high resistance state RH.
  • the storage element 92 has a terminal T1, a terminal T2, a terminal T3, and a magnetoresistive element MR having a plurality of magnetic layers, like the storage element 91.
  • the terminal T1 of the storage element 92 is connected to the source of the transistor 36 and the drain of the transistor 37, the terminal T2 is connected to the control line CTRL, and the terminal T3 is connected to the source of the transistor 35.
  • the storage element 92 has a resistance state (resistance) between the terminal T2 and the terminal T3 according to the direction of the current flowing between the terminal T1 and the terminal T2. The state is set to the high resistance state RH or the low resistance state RL to store information.
  • a predetermined current flows from the terminal T2 toward the terminal T1, so that the resistance state between the terminal T2 and the terminal T3 changes to the low resistance state RL.
  • a predetermined current flows from the terminal T1 to the terminal T2, whereby the resistance state between the terminal T2 and the terminal T3 is set to the high resistance state RH.
  • the transistors 31 to 38 and the storage elements 91 and 92 are provided in addition to the SRAM circuit 40.
  • the information stored in the SRAM circuit 40 which is a volatile memory, is stored in the nonvolatile memory by performing the store operation immediately before the standby operation.
  • the data can be stored in the storage elements 91 and 92 which are memories.
  • the semiconductor circuit 1 can cause the SRAM circuit 40 to store the information stored in the storage elements 91 and 92 by performing the restore operation immediately after the standby operation.
  • the state of each memory cell 30 can be returned to the state before the power supply was stopped in a short time.
  • the drive unit 22 applies the signal SAWL to the word line AWL, applies the signal SBWL to the control line BWL, and applies the signal SCTRL to the control line CTRL based on the control signal supplied from the control unit 11.
  • the signal SRESETOL is applied to the restore control line RESTOREL, and the signal SRESETL is applied to the reset control line RESETL.
  • the drive unit 23 is configured to write information to or read information from the memory cell array 21 via the bit lines BL and BLB. Specifically, the drive unit 23 writes information to the memory cell array 21 via the bit lines BL and BLB based on the control signal and data supplied from the control unit 11. Further, the drive unit 23 reads information from the memory cell array 21 via the bit lines BL and BLB based on a control signal supplied from the control unit 11, and supplies the read information to the control unit 11. ing.
  • the inverter IV1 corresponds to a specific example of “first circuit” in the present disclosure.
  • the inverter IV2 corresponds to a specific example of “second circuit” in the present disclosure.
  • the storage element 91 corresponds to a specific example of “first storage element” in the present disclosure.
  • the storage element 92 corresponds to a specific example of “second storage element” in the present disclosure.
  • the transistor 31 corresponds to a specific example of “first transistor” in the present disclosure.
  • the transistor 32 corresponds to a specific example of “second transistor” in the present disclosure.
  • the transistor 33 corresponds to a specific example of “third transistor” in the present disclosure.
  • the transistor 34 corresponds to a specific example of “fourth transistor” in the present disclosure.
  • the transistor 35 corresponds to a specific example of “ninth transistor” in the present disclosure.
  • the transistor 36 corresponds to a specific example of “tenth transistor” in the present disclosure.
  • the transistor 37 corresponds to a specific example of “eleventh transistor” in the present disclosure.
  • the transistor 38 corresponds to a specific example of “twelfth transistor” in the present disclosure.
  • the control unit 11 and the drive unit 22 correspond to a specific example of “control unit” in the present disclosure.
  • the control unit 11 controls the operation of the memory circuit 20. More specifically, the control unit 11 writes information into the memory circuit 20 based on a write command and write data supplied from the outside, and controls the memory circuit 20 based on a read command supplied from the outside. Read information from. Further, the control unit 11 controls the power supply to the memory circuit 20 by supplying a power control signal SPG to the power transistor 12 to turn on and off the power transistor 12. The power transistor 12 performs an on / off operation based on a control signal supplied from the control unit 11. Then, when the power supply transistor 12 is turned on, the power supply voltage VDD1 is supplied to the memory circuit 20 as the power supply voltage VDD.
  • the drive unit 22 of the memory circuit 20 applies the signal SAWL to the word line AWL, applies the signal SBWL to the control line BWL, and applies the signal SCTRL to the control line CTRL based on the control signal supplied from the control unit 11. Then, a signal SRESETOL is applied to the restore control line RESTOREL, and a signal SRESETL is applied to the reset control line RESETL.
  • the drive unit 23 writes information to the memory cell array 21 via the bit lines BL and BLB based on the control signal and data supplied from the control unit 11.
  • the drive unit 23 reads information from the memory cell array 21 via the bit lines BL and BLB based on a control signal supplied from the control unit 11, and supplies the read information to the control unit 11.
  • the semiconductor circuit 1 resets the resistance state of the storage elements 91 and 92 to a predetermined resistance state (low resistance state RL in this example) by performing the initialization operation OP1. Then, in the normal operation OP2, information is stored in the SRAM circuit 40 which is a volatile memory. For example, when the standby operation OP4 is performed by turning off the power transistor 12, the semiconductor circuit 1 performs the store operation OP3 immediately before the standby operation OP4 to store the data in the SRAM circuit 40 that is a volatile memory. The stored information is stored in storage elements 91 and 92 which are nonvolatile memories. Then, the semiconductor circuit 1 causes the SRAM circuit 40 to store the information stored in the storage elements 91 and 92 by performing the restore operation OP5 immediately after the standby operation OP4. Hereinafter, this operation will be described in detail.
  • FIG. 5 shows an operation example of a memory cell 30 of interest in the semiconductor circuit 1.
  • 6A to 6E show the operation state of the memory cell 30, FIG. 6A shows the state in the initialization operation OP1, FIG. 6B shows the state in the normal operation OP2, and FIG. 6C shows the state in the store operation OP3.
  • 6D shows a state in the standby operation OP4, and
  • FIG. 6E shows a state in the restore operation OP5.
  • the inverters IV1 and IV2 are shown using symbols, and the transistors 31, 33, 34, 35, 37, and 38 are shown using switches corresponding to the operation states of the transistors.
  • the semiconductor circuit 1 first resets the resistance state of the storage elements 91 and 92 to a predetermined resistance state (low resistance state RL in this example) by performing an initialization operation OP1. Specifically, the semiconductor circuit 1 can perform the initialization operation OP1 when, for example, the power supply of a system in which the semiconductor circuit 1 is mounted is turned on.
  • the control unit 11 first sets the voltage of the power supply control signal SPG to a low level as shown in FIG. As a result, the power supply transistor 12 (FIG. 1) is turned on, and the power supply voltage VDD is supplied to the memory cell 30. Further, the drive unit 22 sets the voltage of the signal SBWL to a low level and sets the voltage of the signal SRESTOREL to a low level. Thus, the transistors 31, 34, 35, and 38 are turned off as shown in FIG. 6A. As a result, the SRAM circuit 40 is electrically disconnected from the storage elements 91 and 92. Further, as shown in FIG. 5, the drive unit 22 sets the voltage of the signal SRESETL to a high level in a predetermined period.
  • the drive unit 22 sets the voltage of the signal SCTRL to a high level voltage VH (power supply voltage level) during a predetermined period.
  • VH power supply voltage level
  • the initialization current Iinit1 flows in the order of the control line CTRL, the storage element 91, and the transistor 33
  • the initialization current Iinit2 flows in the order of the control line CTRL, the storage element 92, and the transistor 37.
  • the resistance state of the storage elements 91 and 92 becomes the low resistance state RL.
  • the resistance states of the storage elements 91 and 92 are reset by the initialization operation OP1, and the storage elements 91 and 92 are set to the low resistance state RL.
  • Normal operation OP2 The semiconductor circuit 1 performs the normal operation OP2 after performing the initialization operation OP1 to write information to or read information from the SRAM circuit 40 that is a volatile memory.
  • the drive unit 22 sets the voltage of the signal SRESETL to a low level as shown in FIG. Thereby, the transistors 33 and 37 are turned off as shown in FIG. 6B. Further, as shown in FIG. 5, the drive unit 22 sets the voltage of the signal SCTRL to the low level voltage VL (ground level). Note that the present invention is not limited to this, and the drive unit 22 may float the control line CTRL.
  • the semiconductor circuit 1 writes information to or reads information from the SRAM circuit 40 of the memory cell 30.
  • the driving unit 23 applies signals having mutually inverted voltage levels corresponding to the information to be written to the bit lines BL and BLB.
  • the drive unit 22 turns on the transistors 45 and 46 of the SRAM circuit 40 by setting the voltage of the signal SAWL to a high level. As a result, information corresponding to the voltages of the bit lines BL and BLB is written in the SRAM circuit 40.
  • the driving unit 23 When information is read from the SRAM circuit 40, the driving unit 23 precharges the bit lines BL and BLB to, for example, a high-level voltage, and then the driving unit 22 raises the voltage of the signal SAWL to a high level. By setting the level, the transistors 45 and 46 are turned on. As a result, one of the bit lines BL and BLB changes in accordance with the information stored in the SRAM circuit 40. Then, the drive unit 23 reads the information stored in the SRAM circuit 40 by detecting a voltage difference between the bit lines BL and BLB.
  • the semiconductor circuit 1 stores the information stored in the SRAM circuit 40 in the storage elements 91 and 92 by performing the store operation OP3 before performing the standby operation OP4.
  • the drive unit 22 sets the voltage of the signal SAWL to a low level, as shown in FIG. As a result, the transistors 45 and 46 are turned off. Further, as shown in FIG. 5, the driving unit 22 sets the voltage of the signal SBWL to a high level during a predetermined period. As a result, the transistors 34 and 38 are turned on, as shown in FIG. 6C, and the power supply voltage VDD is supplied to the drains of the transistors 32 and 36. As a result, the store current Istore flows through one of the storage elements 91 and 92.
  • the voltage VN1 at the node N1 is the high-level voltage VH
  • the voltage VN2 at the node N2 is the low-level voltage VL.
  • the high-level voltage VH is supplied to the gate of the transistor 32, so that the store current Istore flows in the order of the transistor 34, the transistor 32, and the storage element 91.
  • the resistance state of the storage element 91 becomes the high resistance state RH.
  • the resistance states of the storage elements 91 and 92 are set according to the information stored in the SRAM circuit 40, respectively.
  • the store operation OP3 is performed, for example, on a row basis.
  • the row on which the store operation OP3 is performed and the row on which the store operation OP3 is not performed can be set using, for example, the signal SBWL.
  • the drive unit 22 sets the voltage of the signal SBWL to a high level in a predetermined period for a row on which the store operation OP3 is performed, and sets the signal SBWL on a row on which the store operation OP3 is not performed.
  • the voltage may be maintained at a low level.
  • the control unit 11 sets the voltage of the power supply control signal SPG to a high level.
  • the power transistor 12 (FIG. 1) is turned off, and the power supply to the memory cell 30 is stopped.
  • the resistance states of the storage elements 91 and 92 are maintained as shown in FIG. 6D.
  • the control unit 11 sets the voltage of the power supply control signal SPG to a low level.
  • the power supply transistor 12 (FIG. 1) is turned on, and the power supply voltage VDD is supplied to the memory cell 30.
  • the drive unit 22 sets the voltage of the signal SRESTOREL to a high level for a predetermined length of time immediately after the power supply transistor 12 is turned on.
  • the transistors 31 and 35 are turned on during this period. That is, the SRAM circuit 40 is electrically connected to the storage elements 91 and 92 during this period.
  • the drive unit 22 sets the voltage of the signal SCTRL to the low level voltage VL (ground level).
  • node N1 is grounded via storage element 91
  • node N2 is grounded via storage element 92.
  • the voltage state in the SRAM circuit 40 is determined according to the resistance states of the storage elements 91 and 92.
  • the resistance state of the storage element 91 is the high resistance state RH
  • the resistance state of the storage element 92 is the low resistance state RL. Therefore, since the node N1 is pulled down by the high resistance value and the node N2 is pulled down by the low resistance value, the voltage VN1 at the node N1 becomes the high level voltage VH, and the voltage VN2 at the node N2 becomes the low level voltage VL. Become. Thus, in the memory cell 30, the SRAM circuit 40 stores information according to the information stored in the storage elements 91 and 92.
  • the voltage of the signal SRESTOREL is set to a high level only for a predetermined length of time immediately after the power transistor 12 is turned on, but the invention is not limited to this.
  • the voltage of the signal SRESTOREL may be set to a high level before the power transistor 12 is turned on.
  • the restore operation OP5 is performed, for example, by all the memory cells 30 in the memory cell array 21 at the same time.
  • the present invention is not limited to this, and some memory cells 30 in the memory cell array 21 may perform the restore operation OP5, and the other memory cells 30 may not perform the restore operation OP5.
  • the driving unit 22 sets the signal SRESTOREL to a high level for a predetermined period for the row on which the restore operation OP5 is performed, and sets Alternatively, the signal SRESTORL may be maintained at a low level.
  • the semiconductor circuit 1 performs, for example, the initialization operation OP1, and then performs the normal operation OP2 (FIG. 6A).
  • the semiconductor circuit 1 repeats the initialization operation OP1, the normal operation OP2, the store operation OP3, the standby operation OP4, and the restore operation OP5 in this order.
  • the initialization operation OP1 is performed before the normal operation OP2 is performed.
  • the present invention is not limited to this.
  • the initialization operation OP1 is performed before the store operation OP3 is performed. You may.
  • the semiconductor circuit 1 performs the store operation OP3 immediately before the standby operation OP4, thereby storing the information stored in the SRAM circuit 40, which is a volatile memory, in the storage elements 91, 92, which are nonvolatile memories. Let it. Then, the semiconductor circuit 1 causes the SRAM circuit 40 to store the information stored in the storage elements 91 and 92 by performing the restore operation OP5 immediately after the standby operation OP4. Thus, in the semiconductor circuit 1, the state of each memory cell 30 can be returned to the state before the power supply was stopped in a short time after the power supply is restarted.
  • the memory cell 30 is configured using the SOT type storage elements 91 and 92.
  • the storage elements 91 and 92 are configured to store information by setting a resistance state between the terminal T2 and the terminal T3 according to the direction of a current flowing between the terminal T1 and the terminal T2. . Thereby, when information is stored in the storage elements 91 and 92, current does not flow through the magnetoresistive element MR in the storage elements 91 and 92, so that endurance (reliability) can be improved.
  • MTJ Magnetic Tunnel Junction
  • STT Spin Transfer Torque
  • the memory cell 30 is configured using the SOT type storage elements 91 and 92.
  • the storage elements 91 and 92 are configured to store information by setting a resistance state between the terminal T2 and the terminal T3 according to the direction of a current flowing between the terminal T1 and the terminal T2. .
  • the state of the resistance value of the magnetoresistive element MR is set by flowing the current to the wiring adjacent to the magnetoresistive element MR instead of flowing the current directly to the magnetoresistive element MR. can do. Therefore, in the semiconductor circuit 1, when information is stored in the storage elements 91 and 92, no current flows through the magnetoresistive element MR itself, so that the possibility that the characteristics of the storage elements 91 and 92 deteriorate over time can be reduced. . As a result, in the semiconductor circuit 1, the endurance can be increased.
  • the gate of the transistor 32 is connected to the node N1, and the gate of the transistor 36 is connected to the node N2.
  • the store current Istore can be caused to flow to the storage element 91 via the transistor 32. That is, in the semiconductor circuit 1, the store current Istore can be prevented from flowing through the SRAM circuit 40.
  • the information stored in the SRAM circuit is not lost due to the flow of the store current in the SRAM circuit. Can be reduced.
  • the semiconductor circuit 1A includes a memory circuit 20A.
  • the memory circuit 20A has a memory cell array 21A.
  • the memory cell array 21A has a plurality of memory cells 30A.
  • FIG. 7 illustrates a configuration example of the memory cell 30A.
  • the memory cell 30A has an SRAM circuit 40, transistors 31 to 38, and storage elements 91A and 92A.
  • the gate of transistor 32 is connected to node N2
  • the gate of transistor 36 is connected to node N1.
  • FIG. 8 schematically illustrates an operation example of the storage element 91A.
  • a predetermined current flows from the terminal T2 to the terminal T1, so that the resistance state between the terminal T2 and the terminal T3 is set to the high resistance state RH.
  • a predetermined current flows from the terminal T1 toward the terminal T2, so that the resistance state between the terminal T2 and the terminal T3 is set to the low resistance state RL.
  • the storage element 92A The same applies to the storage element 92A.
  • FIG. 9A to 9E show the operation state of the memory cell 30A
  • FIG. 9A shows the state in the initialization operation OP1
  • FIG. 9B shows the state in the normal operation OP2
  • FIG. 9C shows the state in the store operation OP3.
  • 9D shows a state in the standby operation OP4, and
  • FIG. 9E shows a state in the restore operation OP5.
  • the control unit 11 first sets the voltage of the power supply control signal SPG to a low level as shown in FIG. As a result, the power supply transistor 12 (FIG. 1) is turned on, and the power supply voltage VDD is supplied to the memory cell 30A. Further, the drive unit 22 sets the voltage of the signal SBWL to a low level and sets the voltage of the signal SRESTOREL to a low level. Thus, as illustrated in FIG. 9A, the transistors 31, 34, 35, and 38 are turned off. Further, as shown in FIG. 5, the drive unit 22 sets the voltage of the signal SRESETL to a high level in a predetermined period. This turns on the transistors 33 and 37 as shown in FIG. 9A. Further, as shown in FIG.
  • the drive unit 22 sets the voltage of the signal SCTRL to a high level voltage VH (power supply voltage level) during a predetermined period.
  • VH power supply voltage level
  • the initialization current Iinit1 flows in the order of the control line CTRL, the storage element 91A, and the transistor 33
  • the initialization current Iinit2 flows in the order of the control line CTRL, the storage element 92A, and the transistor 37.
  • the resistance state of the storage elements 91A and 92A becomes the high resistance state RH.
  • the drive unit 22 sets the voltage of the signal SBWL to a high level in a predetermined period as shown in FIG. Accordingly, as shown in FIG. 9C, the transistors 34 and 38 are turned on, and the power supply voltage VDD is supplied to the drains of the transistors 32 and 36. As a result, the store current Istore flows through one of the storage elements 91A and 92A.
  • the voltage VN1 at the node N1 is the high level voltage VH
  • the voltage VN2 at the node N2 is the low level voltage VL. Therefore, in the memory cell 30A, as shown in FIG.
  • the high-level voltage VH is supplied to the gate of the transistor 36, so that the store current Istore flows in the order of the transistor 38, the transistor 36, and the storage element 92A. As a result, the resistance state of the storage element 92A becomes the low resistance state RL.
  • ⁇ Standby operation OP4 is the same as in the above embodiment (FIG. 6D). At this time, as shown in FIG. 9D, the resistance states of the storage elements 91A and 92A are maintained.
  • the control unit 11 sets the voltage of the power supply control signal SPG to a low level.
  • the power supply transistor 12 (FIG. 1) is turned on, and the power supply voltage VDD is supplied to the memory cell 30A.
  • the drive unit 22 sets the voltage of the signal SRESTOREL to a high level for a predetermined length of time immediately after the power supply transistor 12 is turned on.
  • the transistors 31 and 35 are turned on during this period.
  • the drive unit 22 sets the voltage of the signal SCTRL to the low level voltage VL (ground level).
  • node N1 is grounded via storage element 91A
  • node N2 is grounded via storage element 92A.
  • the voltage state in SRAM circuit 40 is determined according to the resistance states of storage elements 91A and 92A.
  • the resistance state of storage element 91A is high resistance state RH
  • the resistance state of storage element 92A is low resistance state RL.
  • one power transistor 12 is provided.
  • the semiconductor circuit 1B includes a control unit 11B, a plurality of power transistors 12A, 12B,... And a memory circuit 20B.
  • the control unit 11B controls the power supply to the memory circuit 20B by supplying power control signals SPGA, SPGB,... To the power transistors 12A, 12B,.
  • the plurality of power transistors 12A, 12B,... are provided, for example, corresponding to the plurality of banks in the memory circuit 20B.
  • the power supply can be controlled for each bank of the memory circuit 20B.
  • the power supply transistor 12 is configured using a P-type MOS transistor.
  • the power supply transistor may be configured using a MOS transistor of a type.
  • the semiconductor circuit 1C includes a control unit 11C, a power transistor 12C, and a memory circuit 20C.
  • the control unit 11C supplies a power control signal SPG to the power transistor 12C to turn on and off the power transistor 12C.
  • the power supply transistor 12C is an N-type MOS transistor.
  • the power supply control signal SPG is supplied to the gate, the drain is connected to the memory circuit 20C, and the ground voltage VSS1 is supplied to the source.
  • the power supply transistor 12C is turned on, and the ground voltage VSS1 is supplied to the memory circuit 20C as the ground voltage VSS.
  • the power transistor 12C is turned off.
  • the memory circuit 20C has a memory cell array 21C and drive units 22C and 23.
  • the memory cell array 21C has a plurality of memory cells 30C.
  • FIG. 12 illustrates a configuration example of the memory cell 30C.
  • the memory cell 30C includes an SRAM circuit 40, transistors 31C, 32 to 34, 35C, 36 to 38, and storage elements 91 and 92.
  • the transistors 31C and 35C are P-type MOS transistors.
  • the gate of the transistor 31C is connected to the control line RESTOREL, the source is connected to the node N1, and the drain is connected to the terminal T3 of the storage element 91.
  • the gate of the transistor 35C is connected to the control line RESTOREL, the source is connected to the node N2, and the drain is connected to the terminal T3 of the storage element 92.
  • the gate of transistor 32 is connected to node N2, and the gate of transistor 36 is connected to node N1. As shown in FIG.
  • a predetermined current flows from the terminal T2 toward the terminal T1, so that the resistance state between the terminal T2 and the terminal T3 is set to the low resistance state RL.
  • the resistance state between the terminal T2 and the terminal T3 is set to the high resistance state RH.
  • the drive unit 22C applies the signal SAWL to the word line AWL, applies the signal SBWL to the control line BWL, applies the signal SCTRL to the control line CTRL, and performs the restore control based on the control signal supplied from the control unit 11C. It is configured to apply the signal SRESETOL to the line RESTOREL and apply the signal SRESETL to the reset control line RESETL.
  • FIG. 13 illustrates an operation example of a memory cell 30C of a certain focus in the semiconductor circuit 1C.
  • 14A to 14E show the operation state of the memory cell 30C
  • FIG. 14A shows the state in the initialization operation OP1
  • FIG. 14B shows the state in the normal operation OP2
  • FIG. 14C shows the state in the store operation OP3.
  • 14D shows a state in the standby operation OP4, and
  • FIG. 14E shows a state in the restore operation OP5.
  • the control unit 11C first sets the voltage of the power supply control signal SPG to a high level as shown in FIG. As a result, the power transistor 12C (FIG. 11) is turned on, and the ground voltage VSS is supplied to the memory cell 30C.
  • the drive unit 22C sets the voltage of the signal SBWL to a low level and sets the voltage of the signal SRESTOREL to a high level.
  • the transistors 31C, 34, 35C, and 38 are turned off.
  • the drive unit 22C sets the voltage of the signal SRESETL to a high level in a predetermined period. This turns on the transistors 33 and 37 as shown in FIG. 14A. Further, as shown in FIG.
  • the drive unit 22C sets the voltage of the signal SCTRL to a high level voltage VH (power supply voltage level) during a predetermined period. Accordingly, as shown in FIG. 14A, the initialization current Iinit1 flows in the order of the control line CTRL, the storage element 91, and the transistor 33, and the initialization current Iinit2 flows in the order of the control line CTRL, the storage element 92, and the transistor 37. As a result, the resistance states of the storage elements 91 and 92 become the low resistance state RL.
  • the drive unit 22C sets the voltage of the signal SBWL to a high level during a predetermined period as shown in FIG. Accordingly, as shown in FIG. 14C, the transistors 34 and 38 are turned on, respectively, and the power supply voltage VDD is supplied to the drains of the transistors 32 and 36. As a result, the store current Istore flows through one of the storage elements 91 and 92.
  • the voltage VN1 at the node N1 is the high level voltage VH
  • the voltage VN2 at the node N2 is the low level voltage VL. Therefore, in the memory cell 30C, as shown in FIG.
  • the high-level voltage VH is supplied to the gate of the transistor 36, so that the store current Istore flows in the order of the transistor 38, the transistor 36, and the storage element 92.
  • the resistance state of the storage element 92 becomes the high resistance state RH.
  • the control unit 11C sets the voltage of the power supply control signal SPG to a low level.
  • the power transistor 12C (FIG. 11) is turned off, and stops supplying the ground voltage VSS to the memory cell 30C.
  • the resistance states of the storage elements 91 and 92 are maintained as shown in FIG. 14D.
  • the control unit 11C sets the voltage of the power supply control signal SPG to a high level.
  • the power transistor 12C (FIG. 1) is turned on, and the ground voltage VSS is supplied to the memory cell 30C.
  • the drive unit 22C sets the voltage of the signal SRESTOREL to a low level for a predetermined length of time immediately after the power transistor 12C is turned on.
  • the transistors 31C and 35C are turned on.
  • the drive unit 22C sets the voltage of the signal SCTRL to the high-level voltage VH (power supply voltage level) only during the predetermined length of time.
  • the node N1 is connected to the power supply via the storage element 91, and the node N2 is connected to the power supply via the storage element 92.
  • the voltage state in the SRAM circuit 40 is determined according to the resistance states of the storage elements 91 and 92.
  • the resistance state of the storage element 91 is the low resistance state RL
  • the resistance state of the storage element 92 is the high resistance state RH.
  • the voltage VN1 at the node N1 becomes the high level voltage VH, and the voltage VN2 at the node N2 becomes the low level voltage. VL.
  • a semiconductor circuit 2 according to a second embodiment will be described.
  • a memory cell is formed using one storage element. That is, in the first embodiment, two storage elements are provided in each memory cell, but in this embodiment, one storage element is provided in each memory cell.
  • the same components as those of the semiconductor circuit 1 according to the first embodiment are denoted by the same reference numerals, and description thereof will not be repeated.
  • the semiconductor circuit 2 includes the memory circuit 50.
  • the memory circuit 50 has a memory cell array 51 and driving units 22 and 23.
  • the memory cell array 51 has a plurality of memory cells 60.
  • FIG. 15 illustrates a configuration example of the memory cell 60 in the memory cell array 51.
  • FIG. 16 illustrates a configuration example of the memory cell array 51.
  • the memory cell array 51 includes a plurality of word lines AWL, a plurality of control lines BWL, a plurality of bit lines BL, a plurality of bit lines BLB, a plurality of control lines CTRL, a plurality of restore control lines RESTOREL, and a plurality of And a reset control line RESETL.
  • the memory cell 60 includes the SRAM circuit 70, the transistors 31 to 34, and the storage element 91.
  • the SRAM circuit 70 has transistors 71 to 74, 45, and 46.
  • the transistors 71 to 74 correspond to the transistors 41 to 44 (FIG. 2) in the first embodiment, respectively.
  • Transistors 71 and 72 constitute inverter IV3, and transistors 73 and 74 constitute inverter IV4.
  • the SRAM circuit 70 is configured so that the voltage at the node N1 immediately after the power is turned on easily becomes a high level.
  • the gate length L73 of the transistor 73 is equal to the gate length L71 of the transistor 71, and the gate width W73 of the transistor 73 is wider than the gate width W71 of the transistor 71 (W73> W71).
  • the gate length L72 of the transistor 72 is equal to the gate length L74 of the transistor 74, and the gate width W72 of the transistor 72 is wider than the gate width W74 of the transistor 74 (W72> W74).
  • the current flowing from the transistor 73 of the inverter IV4 toward the node N1 flows from the node N1 when the resistance state of the storage element 91 is the high resistance state RH.
  • the control line is transmitted from the node N1 through the transistor 31 and the storage element 91. The current is made smaller than the current flowing through the CTRL.
  • the gate of the transistor 31 is connected to the restore control line RESTOREL, the drain is connected to the node N1, and the source is connected to the terminal T3 of the storage element 91.
  • the gate of the transistor 32 is connected to the node N1, the drain is connected to the source of the transistor 34, and the source is connected to the terminal T1 of the storage element 91 and the drain of the transistor 33.
  • the gate of the transistor 33 is connected to the reset control line RESETL, the drain is connected to the terminal T1 of the storage element 91 and the source of the transistor 32, and the source is grounded.
  • the gate of the transistor 34 is connected to the control line BWL, the power supply voltage VDD is supplied to the drain, and the source is connected to the drain of the transistor 32.
  • the terminal T1 of the memory element 91 is connected to the source of the transistor 32 and the drain of the transistor 33, the terminal T2 is connected to the control line CTRL, and the terminal T3 is connected to the source of the transistor 31.
  • the resistance state between the terminal T2 and the terminal T3 is set to the low resistance state RL
  • the resistance state between the terminal T2 and the terminal T3 is set to the high resistance state RH.
  • the inverter IV3 corresponds to a specific example of “first circuit” in the present disclosure.
  • Inverter IV4 corresponds to a specific example of “second circuit” in the present disclosure.
  • the transistor 71 corresponds to a specific example of “fifth transistor” in the present disclosure.
  • the transistor 73 corresponds to a specific example of “sixth transistor” in the present disclosure.
  • the transistor 74 corresponds to a specific example of “seventh transistor” in the present disclosure.
  • the transistor 72 corresponds to a specific example of “eighth transistor” in the present disclosure.
  • FIGS. 17A and 17B, FIGS. 18A to 18C, and FIGS. 19A to 19C show operating states of the memory cell 60.
  • FIG. FIG. 17A shows a state in the initialization operation OP1
  • FIG. 17B shows a state in the normal operation OP2.
  • FIG. 18A shows a state in the store operation OP3
  • FIG. 18B shows a state in the standby operation OP4
  • FIG. 18C shows a state in the restore operation OP5.
  • FIG. 19A shows a state in the store operation OP3,
  • FIG. 19B shows a state in the standby operation OP4,
  • FIG. 19C shows a state in the restore operation OP5.
  • the control unit 11 In the initialization operation OP1, the control unit 11 first sets the voltage of the power supply control signal SPG to a low level as shown in FIG. As a result, the power transistor 12 (FIG. 1) is turned on, and the power supply voltage VDD is supplied to the memory cell 60. Further, the drive unit 22 sets the voltage of the signal SBWL to a low level and sets the voltage of the signal SRESTOREL to a low level. Thus, as shown in FIG. 17A, the transistors 31 and 34 are turned off. As a result, the SRAM circuit 70 is electrically disconnected from the storage element 91. Further, as shown in FIG. 5, the drive unit 22 sets the voltage of the signal SRESETL to a high level in a predetermined period.
  • the transistor 33 is turned on as illustrated in FIG. 17A. Further, as shown in FIG. 5, the drive unit 22 sets the voltage of the signal SCTRL to a high level voltage VH (power supply voltage level) during a predetermined period. Thus, as shown in FIG. 17A, the initialization current Iinit flows in the order of the control line CTRL, the storage element 91, and the transistor 33. As a result, the resistance state of the storage element 91 becomes the low resistance state RL.
  • VH power supply voltage level
  • Normal operation OP2 In the normal operation OP2, the drive unit 22 sets the voltage of the signal SRESETL to a low level as illustrated in FIG. Thus, the transistor 33 is turned off as shown in FIG. 17B. Further, as shown in FIG. 5, the drive unit 22 sets the voltage of the signal SCTRL to the low level voltage VL (ground level). Note that the present invention is not limited to this, and the drive unit 22 may float the control line CTRL.
  • the semiconductor circuit 2 writes information to or reads information from the SRAM circuit 70 of the memory cell 60.
  • the transistors 31, 33, and 34 are off. Therefore, since no current flows through the storage element 91, the resistance state of the storage element 91 is maintained at a predetermined resistance state (low resistance state RL in this example).
  • (Store operation OP3) In the store operation OP3, the drive unit 22 sets the voltage of the signal SAWL to a low level as illustrated in FIG. As a result, the transistors 45 and 46 are turned off. Further, as shown in FIG. 5, the driving unit 22 sets the voltage of the signal SBWL to a high level during a predetermined period. Thus, as shown in FIGS. 18A and 19A, the transistor 34 is turned on, and the power supply voltage VDD is supplied to the drain of the transistor 32. Thereby, the resistance state of the storage element 91 is set according to the information stored in the SRAM circuit 70.
  • the high-level voltage VH is supplied to the gate of the transistor 32. Therefore, the store current Istore flows in the order of the transistor 34, the transistor 32, and the storage element 91. As a result, the resistance state of the storage element 91 becomes the high resistance state RH.
  • one memory element 91 is provided for each memory cell 60.
  • the number of elements can be reduced as compared with the semiconductor circuit 1 according to the first embodiment, so that the area of the memory cell 60 can be reduced. Can be reduced in area.
  • the SRAM circuit 70 is configured so that the voltage VN1 at the node N1 easily becomes the high level voltage VH immediately after the power is turned on.
  • the gate width W73 of the transistor 73 in the inverter IV4 is set to be wider than the gate width W71 of the transistor 71 in the inverter IV3 (W73> W71), and the gate width W72 of the transistor 72 in the inverter IV3 is set to The gate width of transistor 74 in IV4 was wider than W74 (W72> W74).
  • the resistance state of the storage element 91 is the high resistance state RH (FIG.
  • the current flowing from the transistor 73 of the inverter IV4 toward the node N1 is transferred from the node N1 to the transistor 31 and the storage element.
  • the control line is transmitted from the node N1 through the transistor 31 and the storage element 91.
  • the current flowing through the CTRL was made smaller. Thereby, in the semiconductor circuit 2, the restore operation OP5 can be realized by one storage element 91.
  • the restore operation is performed.
  • the node N2 is pulled down by a low resistance value. Therefore, voltage VN2 at node N2 becomes low-level voltage VL, and as a result, voltage VN1 at node N1 can be made high-level voltage VH.
  • the voltage VN1 at the node N1 may be set to the high level voltage VH even if the restore operation OP5 is performed. difficult.
  • the SRAM circuit 70 is configured so that the voltage VN1 at the node N1 easily becomes the high level voltage VH immediately after the power is turned on.
  • the node N1 is pulled down by a low resistance value, so that the voltage VN1 becomes the low level voltage VL.
  • the resistance state of the storage element 91 is the high resistance state RH
  • the node N1 is pulled down by a high resistance value, so that the voltage VN1 becomes the high level voltage VH. That is, the voltage VN1 is not significantly affected even when the node N1 is pulled down by a high resistance value, and becomes the high-level voltage VH.
  • the restore operation OP5 can be realized by one storage element 91.
  • the SRAM circuit is configured so that the voltage at the node N1 easily becomes a high-level voltage immediately after the power is turned on. Therefore, a restore operation can be realized with one storage element.
  • the gate width W of each of the transistors 71 to 74 in the inverters IV3 and IV4 is set, but the present invention is not limited to this.
  • the gate length L of each of the transistors 71 to 74 in the inverters IV3 and IV4 may be set.
  • the gate length L73 of the transistor 73 in the inverter IV4 is set shorter than the gate length L71 of the transistor 71 in the inverter IV3 (L73 ⁇ L71), and the gate length L72 of the transistor 72 in the inverter IV3 is set to the transistor in the inverter IV4.
  • 74 may be shorter than the gate length L74 (L72 ⁇ L74). Even in this case, the voltage VN1 at the node N1 can be easily changed to the high level voltage VH immediately after the power is turned on.
  • the gate width W73 of the transistor 73 in the inverter IV4 is made wider than the gate width W71 of the transistor 71 in the inverter IV3 (W73> W71), and the gate width W72 of the transistor 72 in the inverter IV3 is changed to the transistor 74 in the inverter IV4. (W72> W74), but the present invention is not limited to this.
  • the gate widths W72 and W74 of the transistors 72 and 74 may be equal to each other, and the gate width W73 of the transistor 73 in the inverter IV4 may be wider than the gate width W71 of the transistor 71 in the inverter IV3 (W73> W71). Good.
  • the gate widths W71 and W73 of the transistors 71 and 73 may be equal to each other, and the gate width W72 of the transistor 72 in the inverter IV3 may be wider than the gate width W74 of the transistor 74 in the inverter IV4 (W72> W74). . Even in this case, the voltage VN1 at the node N1 can be easily changed to the high level voltage VH immediately after the power is turned on.
  • the semiconductor circuit 2A includes a memory circuit 50A.
  • the memory circuit 50A has a memory cell array 51A.
  • the memory cell array 51A has a plurality of memory cells 60A.
  • FIG. 20 illustrates a configuration example of the memory cell 60A.
  • the memory cell 60A has an SRAM circuit 70, transistors 31 to 34, and a storage element 91A.
  • the gate of transistor 32 is connected to node N2
  • the gate of transistor 36 is connected to node N1.
  • a predetermined current flows from the terminal T2 toward the terminal T1, so that the resistance state between the terminal T2 and the terminal T3 is set to the high resistance state RH
  • the resistance state between the terminal T2 and the terminal T3 is set to the low resistance state RL.
  • FIGS. 21A and 21B, FIGS. 22A to 22C, and FIGS. 23A to 23C show operating states of the memory cell 60A.
  • FIG. 21A shows a state in the initialization operation OP1
  • FIG. 21B shows a state in the normal operation OP2.
  • FIG. 22A shows a state in store operation OP3
  • FIG. 22B shows a state in standby operation OP4
  • FIG. 22C shows a state in the restore operation OP5.
  • FIG. 23A shows a state in the store operation OP3,
  • FIG. 23B shows a state in the standby operation OP4,
  • FIG. 23C shows a state in the restore operation OP5.
  • the control unit 11 first sets the voltage of the power supply control signal SPG to a low level as shown in FIG. As a result, the power supply transistor 12 (FIG. 1) is turned on, and the power supply voltage VDD is supplied to the memory cell 60A. Further, the drive unit 22 sets the voltage of the signal SBWL to a low level and sets the voltage of the signal SRESTOREL to a low level. Thus, the transistors 31 and 34 are turned off as shown in FIG. 21A. As a result, the SRAM circuit 70 is electrically disconnected from the storage element 91A. Further, as shown in FIG. 5, the drive unit 22 sets the voltage of the signal SRESETL to a high level in a predetermined period.
  • the transistor 33 is turned on as illustrated in FIG. 21A.
  • the drive unit 22 sets the voltage of the signal SCTRL to a high level voltage VH (power supply voltage level) during a predetermined period.
  • VH power supply voltage level
  • the initialization current Iinit flows in the order of the control line CTRL, the storage element 91A, and the transistor 33.
  • the resistance state of the storage element 91A becomes the high resistance state RH.
  • the operation of the normal operation OP2 is the same as in the case of the second embodiment (FIG. 17B). At this time, as illustrated in FIG. 21B, the transistors 31, 33, and 34 are off. Accordingly, since no current flows through the storage element 91A, the resistance state of the storage element 91A is maintained at a predetermined resistance state (high resistance state RH in this example).
  • the drive unit 22 sets the voltage of the signal SBWL to a high level in a predetermined period as shown in FIG.
  • the transistor 34 is turned on as shown in FIGS. 22A and 23B, and the power supply voltage VDD is supplied to the drain of the transistor 32.
  • the resistance state of the storage element 91 is set according to the information stored in the SRAM circuit 70.
  • the low-level voltage VL is supplied to the gate of the transistor 32. Therefore, no current flows through the storage element 91A. As a result, the resistance state of the storage element 91A is maintained in the high resistance state RH.
  • the high-level voltage VH is supplied to the gate of the transistor 32;
  • the store current Istore flows in the order of 34, the transistor 32, and the storage element 91A.
  • the resistance state of the storage element 91A becomes the low resistance state RL.
  • ⁇ Standby operation OP4 is the same as that of the second embodiment (FIGS. 18B and 19B). At this time, the resistance states of the storage elements 91A and 92A are maintained as shown in FIGS. 22B and 23B.
  • the control unit 11 sets the voltage of the power supply control signal SPG to a low level.
  • the power supply transistor 12 (FIG. 1) is turned on, and the power supply voltage VDD is supplied to the memory cell 60A.
  • the drive unit 22 sets the voltage of the signal SRESTOREL to a high level for a predetermined length of time immediately after the power supply transistor 12 is turned on.
  • the transistor 31 is turned on during this period.
  • the drive unit 22 sets the voltage of the signal SCTRL to the low level voltage VL (ground level).
  • VL ground level
  • the semiconductor circuit 3 includes the memory circuit 120.
  • the memory circuit 120 includes a memory cell array 121 and driving units 122 and 23.
  • the memory cell array 121 has a plurality of memory cells 130.
  • FIG. 24 illustrates a configuration example of the memory cell 130 in the memory cell array 121.
  • FIG. 25 illustrates a configuration example of the memory cell array 121.
  • the memory cell array 121 has a plurality of word lines AWL, a plurality of store control lines STOREL, a plurality of bit lines BL, a plurality of bit lines BLB, a plurality of control lines CTRL, and a plurality of restore control lines RESTOREL. are doing.
  • the store control line STOREL extends in the horizontal direction in FIGS. One end of the store control line STOREL is connected to the drive unit 122.
  • the drive unit 122 applies a signal SSTOREL to the store control line STOREL.
  • the memory cell 130 includes the SRAM circuit 40, the transistors 31, 35, 132, and 136, and the storage elements 91 and 92.
  • the transistors 132 and 136 are N-type MOS transistors.
  • the gate of the transistor 132 is connected to the store control line STOREL, the drain is connected to the node N1, and the source is connected to the terminal T1 of the storage element 91.
  • the gate of the transistor 136 is connected to the store control line STOREL, the drain is connected to the node N2, and the source is connected to the terminal T1 of the storage element 92.
  • the terminal T1 of the storage element 91 is connected to the source of the transistor 132, and the terminal T1 of the storage element 92 is connected to the source of the transistor 136.
  • a predetermined current flows from the terminal T2 toward the terminal T1, so that the resistance state between the terminal T2 and the terminal T3 is set to the low resistance state RL.
  • the resistance state between the terminal T2 and the terminal T3 is set to the high resistance state RH.
  • the drive unit 122 applies a signal SAWL to the word line AWL, applies a signal SSTOREL to the store control line STOREL, and applies a signal to the control line CTRL based on a control signal supplied from the control unit 11.
  • SCTRL is applied, and a signal SRESTORL is applied to the restore control line RESTOREL.
  • the transistor 31 corresponds to a specific example of “first transistor” in the present disclosure.
  • the transistor 132 corresponds to a specific example of “second transistor” in the present disclosure.
  • the transistor 35 corresponds to a specific example of “ninth transistor” in the present disclosure.
  • the transistor 136 corresponds to a specific example of “tenth transistor” in the present disclosure.
  • FIG. 26 illustrates an operation example of a memory cell 130 of interest in the semiconductor circuit 3.
  • 27A to 27E show the operation state of the memory cell 130
  • FIG. 27A shows the state in the normal operation OP2
  • FIGS. 27B and 27C show the state in the store operation OP3
  • FIG. 27D shows the state in the standby operation OP4.
  • FIG. 27E shows a state in the restore operation OP5.
  • Normal operation OP2 In the normal operation OP2, as illustrated in FIG. 26, the driving unit 122 sets the voltage of the signal SSTOREL to a low level and sets the voltage of the signal SSTOREL to a low level. Thus, the transistors 31, 35, 132, and 136 are turned off as shown in FIG. 27A. Further, as shown in FIG. 26, the drive unit 122 sets the voltage of the signal SCTRL to the low level voltage VL (ground level).
  • the semiconductor circuit 3 writes information to or reads information from the SRAM circuit 40 of the memory cell 130.
  • the transistors 31, 35, 132, and 136 are off.
  • the resistance state of storage element 91 is maintained in low resistance state RL
  • the resistance state of storage element 92 is maintained in high resistance state RH.
  • (Store operation OP3) In the store operation OP3, as illustrated in FIG. 26, the drive unit 122 sets the voltage of the signal SAWL to a low level. As a result, the transistors 45 and 46 are turned off. In addition, as illustrated in FIG. 26, the driving unit 122 sets the voltage of the signal SSTOREL to a high level in a predetermined period. Thereby, the transistors 132 and 136 are turned on, as shown in FIGS. 27B and 27C. In the semiconductor circuit 3, the store operation OP3 is divided into two operations OP31 and OP32.
  • the driving unit 122 sets the voltage of the signal SCTRL to the high level voltage VH (power supply voltage level) as shown in FIG.
  • VH power supply voltage level
  • the store current Istore1 flows through one of the storage elements 91 and 92.
  • the voltage VN1 at the node N1 is the high level voltage VH
  • the voltage VN2 at the node N2 is the low level voltage VL. Therefore, in the memory cell 130, as illustrated in FIG. 27B, the store current Istore1 flows in the order of the storage element 92, the transistor 136, and the transistor 42 of the inverter IV1. As a result, the resistance state of the storage element 92 becomes the low resistance state RL.
  • the drive unit 122 sets the voltage of the signal SCTRL to the low level voltage VL (ground voltage level) as shown in FIG.
  • VL ground voltage level
  • the store current Istore2 flows through the other of the storage elements 91 and 92.
  • the store current Istore2 flows in the order of the transistor 43, the transistor 132, and the storage element 91 of the inverter IV2.
  • the resistance state of the storage element 91 becomes the high resistance state RH.
  • the resistance states of the storage elements 91 and 92 are set according to the information stored in the SRAM circuit 40, respectively.
  • the driving unit 122 sets the voltage of the signal SCTRL to the high-level voltage VH in the first operation OP31, and sets the voltage of the signal SCTRL to the low-level voltage VL in the next operation OP32. It is not something to be done.
  • the voltage of the signal SCTRL may be set to the low level voltage VL
  • the voltage of the signal SCTRL may be set to the high level voltage VH.
  • the control unit 11 sets the voltage of the power supply control signal SPG to a low level.
  • the power transistor 12 (FIG. 1) is turned on, and the power supply voltage VDD is supplied to the memory cell 130.
  • the drive unit 122 sets the voltage of the signal SRESTOREL to a high level for a predetermined length of time immediately after the power supply transistor 12 is turned on. Thereby, as shown in FIG. 27E, the transistors 31 and 35 are turned on during this period. Further, as shown in FIG. 26, the drive unit 122 sets the voltage of the signal SCTRL to the low level voltage VL (ground level).
  • node N1 is grounded via storage element 91
  • node N2 is grounded via storage element 92.
  • the voltage state in the SRAM circuit 40 is determined according to the resistance states of the storage elements 91 and 92.
  • the resistance state of the storage element 91 is the high resistance state RH
  • the resistance state of the storage element 92 is the low resistance state RL. Therefore, since the node N1 is pulled down by the high resistance value and the node N2 is pulled down by the low resistance value, the voltage VN1 at the node N1 becomes the high level voltage VH, and the voltage VN2 at the node N2 becomes the low level voltage VL. Become.
  • the semiconductor circuit 1 since the memory cell 130 is configured by using the SRAM circuit 40, the storage elements 91 and 92, and the transistors 31, 35, 132, and 136, the semiconductor circuit 1 according to the first embodiment Since the number of elements can be reduced, the area of the memory cell 130 can be reduced, and as a result, the area of the semiconductor circuit 3 can be reduced.
  • the drain of the transistor 132 is connected to the node N1
  • the drain of the transistor 136 is connected to the node N2.
  • the store operation OP3 is divided into two operations OP31 and OP32.
  • the resistance states of the two storage elements 91 and 92 can be set respectively.
  • the initialization operation OP1 can be omitted, the operation can be simplified.
  • the memory cell is configured using the SRAM circuit, the storage elements 91 and 92, and the transistors 31, 35, 132, and 136, the area of the semiconductor circuit can be reduced.
  • the drain of the transistor 132 is connected to the node N1 and the drain of the transistor 136 is connected to the node N2, so that the operation can be simplified.
  • the semiconductor circuit 3A includes a memory circuit 120A.
  • the memory circuit 120A has a memory cell array 121A.
  • the memory cell array 121A has a plurality of memory cells 130A.
  • FIG. 28 illustrates a configuration example of the memory cell 130A.
  • the memory cell 130A has an SRAM circuit 40, transistors 31, 35, 132, and 136, and storage elements 91A and 92A.
  • the drain of transistor 132 is connected to node N2
  • the gate of transistor 136 is connected to node N1.
  • a predetermined current flows from the terminal T2 toward the terminal T1, so that the resistance state between the terminal T2 and the terminal T3 is set to the high resistance state RH
  • the resistance state between the terminal T2 and the terminal T3 is set to the low resistance state RL.
  • the storage element 92A The same applies to the storage element 92A.
  • FIG. 29A to 29E show the operation state of the memory cell 130A
  • FIG. 29A shows the state in the normal operation OP2
  • FIGS. 29B and 29C show the state in the store operation OP3
  • FIG. 29D shows the state in the standby operation OP4.
  • FIG. 29E shows a state in the restore operation OP5.
  • the operation of the normal operation OP2 is the same as the case of the third embodiment (FIG. 27A).
  • the transistors 31, 35, 132, and 136 are off.
  • the resistance state of storage element 91A is maintained in low resistance state RL
  • the resistance state of storage element 92A is maintained in high resistance state RH.
  • the drive unit 122 sets the voltage of the signal STOREL to a high level during a predetermined period.
  • the transistors 132 and 136 are turned on as shown in FIGS. 29B and 29C.
  • the store operation OP3 is divided into two operations OP31 and OP32.
  • the driving unit 122 sets the voltage of the signal SCTRL to the high level voltage VH (power supply voltage level) as shown in FIG.
  • VH power supply voltage level
  • the store current Istore1 flows through one of the storage elements 91A and 92A.
  • the voltage VN1 at the node N1 is the high level voltage VH
  • the voltage VN2 at the node N2 is the low level voltage VL. Therefore, in the memory cell 130A, as shown in FIG. 29B, the store current Istore1 flows in the order of the storage element 91A, the transistor 132, and the transistor 42 of the inverter IV1. As a result, the resistance state of the storage element 91A becomes the high resistance state RH.
  • the drive unit 122 sets the voltage of the signal SCTRL to the low level voltage VL (ground voltage level) as shown in FIG.
  • VL ground voltage level
  • the store current Istore2 flows through the other of the storage elements 91A and 92A.
  • the store current Istore2 flows in the order of the transistor 43 of the inverter IV2, the transistor 136, and the storage element 92A.
  • the resistance state of the storage element 92A becomes the low resistance state RL.
  • ⁇ Standby operation OP4 is the same as that in the third embodiment (FIG. 27D). At this time, the resistance state of the storage elements 91A and 92A is maintained as shown in FIG. 29D.
  • the control unit 11 sets the voltage of the power supply control signal SPG to a low level.
  • the power transistor 12 (FIG. 1) is turned on, and the power voltage VDD is supplied to the memory cell 130A.
  • the drive unit 122 sets the voltage of the signal SRESTOREL to a high level for a predetermined length of time immediately after the power supply transistor 12 is turned on. Thereby, as shown in FIG. 29E, the transistors 31 and 35 are turned on during this period. Further, as shown in FIG. 26, the drive unit 122 sets the voltage of the signal SCTRL to the low level voltage VL (ground level).
  • node N1 is grounded via storage element 91A
  • node N2 is grounded via storage element 92A.
  • the voltage state in SRAM circuit 40 is determined according to the resistance states of storage elements 91A and 92A.
  • the resistance state of the storage element 91A is the high resistance state RH
  • the resistance state of the storage element 92A is the low resistance state RL. Therefore, since the node N1 is pulled down by the high resistance value and the node N2 is pulled down by the low resistance value, the voltage VN1 at the node N1 becomes the high level voltage VH, and the voltage VN2 at the node N2 becomes the low level voltage VL. Become.
  • the present technology is applied to the SRAM circuit, but is not limited to this.
  • the present technology may be applied to, for example, the flip-flop circuits 101 to 104 shown in FIGS. 30A to 30D.
  • the flip-flop circuit 101 is a so-called master-slave D-type flip-flop circuit having a master latch circuit 101M and a slave latch circuit 101S. The same applies to the flip-flop circuits 102 to 104.
  • FIG. 31 illustrates a configuration example of a flip-flop circuit 201 according to this application example.
  • the flip-flop circuit 201 is obtained by applying the technology according to the above embodiment to the flip-flop circuit 101 illustrated in FIG. 26A.
  • the flip-flop circuit 201 has a master latch circuit 101M and a slave latch circuit 201S.
  • the technology according to the first embodiment is applied to the slave latch circuit 201S.
  • the slave latch circuit 201S includes inverters IV5 and IV6, a transmission gate TG, a switch 99, transistors 31 to 38, and storage elements 91 and 92.
  • the input terminal of inverter IV5 is connected to node N1, and the output terminal is connected to node N2.
  • Inverter IV6 has an input terminal connected to node N2, and an output terminal connected to one end of transmission gate TG and one end of switch 99.
  • One end of the transmission gate TG is connected to the output terminal of the inverter IV6 and one end of the switch 99, and the other end is connected to the node N1.
  • One end of the switch 99 is connected to the output terminal of the inverter IV6 and one end of the transmission gate TG, and the other end is connected to the node N1.
  • the switch 99 is turned off when performing the normal operation OP2, and is turned on when performing the initialization operation OP1, the store operation OP3, and the restore operation OP5.
  • the technology according to the above embodiment is applied to the slave latch circuit, but the present invention is not limited to this. Instead, for example, the technology according to the above embodiment may be applied to a master latch circuit.
  • FIG. 32 illustrates an appearance of a smartphone to which the semiconductor circuit according to any of the above-described embodiments and the like is applied.
  • This smartphone has, for example, a main body 310, a display 320, and a battery 330.
  • the semiconductor circuits of the above embodiments and the like can be applied to electronic devices in various fields such as digital cameras, notebook personal computers, portable game machines, and video cameras, in addition to such smartphones.
  • the present technology is effective when applied to a portable electronic device having a battery.
  • power consumption can be reduced.
  • the present technology is applied to a D-type flip-flop circuit, but is not limited thereto.
  • the present technology may be applied to another flip-flop circuit, or may be applied to a latch circuit. Is also good.
  • the present technology can be configured as follows. According to the present technology having the following configuration, the endurance can be increased.
  • the second terminal is provided in accordance with a direction of a first current flowing between the first terminal and the second terminal.
  • a first storage element capable of storing information by setting a resistance state between the third terminal and the third terminal to a first resistance state or a second resistance state;
  • a first transistor capable of connecting the first node to the third terminal of the first storage element by being turned on;
  • the first node is connected to a first connection node that is one of the first node and the second node, and is connected to the second terminal of the first storage element based on a voltage at the first connection node.
  • a second transistor capable of flowing the first current.
  • (2) a third transistor capable of supplying a first voltage to the first terminal of the first storage element when turned on,
  • Semiconductor circuit (3) The device according to (2), further including a fourth transistor capable of supplying a second voltage different from the first voltage to the drain of the second transistor when the second transistor is turned on.
  • Semiconductor circuit (4) a control unit capable of controlling operations of the first transistor, the third transistor, and the fourth transistor, The control unit turns on the fourth transistor and turns off the first transistor and the third transistor in a first period, thereby turning off the resistance of the first storage element.
  • the semiconductor circuit according to (3) wherein the state can be set to a resistance state according to a voltage at the first connection node.
  • the control unit turns on the first transistor and turns off the third transistor and the fourth transistor.
  • the semiconductor circuit according to (4). (6) a power supply transistor that supplies power to the first circuit and the second circuit when turned on;
  • the control unit turns on the third transistor and turns off the first transistor and the fourth transistor in a fourth period before the first period.
  • the resistance state of the first storage element can be changed to the first resistance state.
  • the first circuit and the second circuit are configured such that a voltage at the first node easily becomes a predetermined initial voltage after power is turned on.
  • the first circuit includes a fifth transistor which connects the first power supply corresponding to the initial voltage and the second node when the first circuit is turned on;
  • the second circuit connects the first power supply and the first node by being turned on, and includes a sixth transistor having a gate width wider than a gate width of the fifth transistor.
  • the semiconductor circuit according to (8). the second circuit includes a seventh transistor that connects the first node to a second power supply corresponding to a voltage different from the initial voltage when the second circuit is turned on;
  • the first circuit connects the second power supply and the second node by being turned on, and includes an eighth transistor having a gate width wider than a gate width of the seventh transistor.
  • the first circuit has a fifth transistor that connects the first power supply corresponding to the initial voltage and the second node when the first circuit is turned on;
  • the second circuit connects the first power supply and the first node by being turned on, and includes a sixth transistor having a gate length shorter than a gate length of the fifth transistor.
  • the second circuit includes a seventh transistor that connects the first node to a second power supply corresponding to a voltage different from the initial voltage when the second circuit is turned on;
  • the first circuit connects the second power supply and the second node by being turned on, and includes an eighth transistor having a gate length shorter than a gate length of the seventh transistor.
  • the second circuit includes a sixth transistor that connects to a first power supply corresponding to the initial voltage and the first node when the second circuit is turned on;
  • the sixth transistor When the sixth transistor is turned on, the current value of the current flowing from the first power supply to the first node is determined by the fact that the first transistor is turned on and the first storage element is turned on.
  • the transistor is on and the resistance state of the first storage element is the second resistance state, the first storage element is connected to the first storage element via the first transistor.
  • (14) having a first terminal, a second terminal, and a third terminal, according to a direction of a second current flowing between the first terminal and the second terminal;
  • a second storage element capable of storing information by setting a resistance state between the second terminal and the third terminal to the first resistance state or the second resistance state;
  • a ninth transistor capable of connecting the second node to the third terminal of the second storage element by being turned on;
  • the first node and the second node are connected to a second connection node different from the first connection node, and the second storage element is connected to the second storage element based on a voltage at the second connection node.
  • a tenth transistor capable of allowing the second current to flow through the second terminal;
  • An eleventh transistor capable of supplying the first voltage to the first terminal of the second storage element by being turned on,
  • the tenth transistor according to (2) including: a drain; a gate connected to the second connection node; and a source connected to the first terminal of the second storage element.
  • Semiconductor circuit (15) a fourth transistor capable of supplying a second voltage different from the first voltage to the drain of the second transistor when the transistor is turned on;
  • (16) having a first terminal, a second terminal, and a third terminal, according to a direction of a second current flowing between the first terminal and the second terminal,
  • a second storage element capable of storing information by setting a resistance state between the second terminal and the third terminal to the first resistance state or the second resistance state;
  • a ninth transistor capable of connecting the second node to the third terminal of the second storage element by being turned on; The first node and the second node are connected to a second connection node different from the first connection node, and the second storage element is connected to the second storage element based on a voltage at the second connection node.
  • a tenth transistor capable of flowing the second current to the second terminal The second transistor has a drain connected to the first connection node, a gate, and a source connected to the first terminal of the first storage element,
  • the tenth transistor according to (1) including: a drain connected to the second connection node, a gate, and a source connected to the first terminal of the second storage element.
  • a control unit capable of applying a control voltage to the second terminal of the second storage element; In the first period, the control unit turns on the second transistor and the tenth transistor, turns off the first transistor and the ninth transistor, and sets the control voltage to a third voltage. By setting the voltage and the fourth voltage in a time-sharing manner, the resistance state of the first storage element is set to a resistance state corresponding to the voltage at the first connection node, and the resistance of the second storage element is changed.
  • the semiconductor circuit according to (16), wherein the resistance state can be set to a resistance state according to a voltage at the second connection node.
  • the control unit turns on the first transistor and the ninth transistor, and turns on the second transistor and the tenth transistor.
  • the voltage at the first node is set to a voltage corresponding to the resistance state of the first storage element, and the voltage at the second node is set to the resistance of the second storage element.
  • the semiconductor circuit according to (17), wherein the voltage can be set according to a state.
  • the first storage element can store information by changing a resistance state using spin orbit torque.
  • the semiconductor circuit according to any one of (1) to (19), wherein the first circuit and the second circuit constitute an SRAM circuit.
  • the semiconductor circuit according to any one of (1) to (19), wherein the first circuit and the second circuit form a latch circuit.
  • the semiconductor circuit includes: A first circuit capable of generating an inverted voltage of the voltage at the first node and applying the inverted voltage to the second node; A second circuit capable of generating an inverted voltage of the voltage at the second node and applying the inverted voltage to the first node; A first terminal; a second terminal; and a third terminal.
  • the second terminal is provided in accordance with a direction of a first current flowing between the first terminal and the second terminal.
  • a first storage element capable of storing information by setting a resistance state between the first terminal and the third terminal to a first resistance state or a second resistance state;
  • a first transistor capable of connecting the first node to the third terminal of the first storage element by being turned on;
  • the first terminal is connected to a first connection node that is one of the first node and the second node, and is connected to the second terminal of the first storage element based on a voltage at the first connection node.
  • a second transistor through which the first current can flow.

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Abstract

本開示の半導体回路は、第１のノードにおける電圧の反転電圧を生成しその反転電圧を第２のノードに印加する第１の回路と、第２のノードにおける電圧の反転電圧を生成しその反転電圧を第１のノードに印加する第２の回路と、第１、第２、および第３の端子とを有し、第１の端子と第２の端子との間に流れる第１の電流の向きに応じて、第２の端子と第３の端子との間の抵抗状態を第１の抵抗状態または第２の抵抗状態に設定することにより情報を記憶する第１の記憶素子と、オン状態になることにより第１のノードを第１の記憶素子の第３の端子に接続する第１のトランジスタと、第１および第２のノードのうちの一方である第１の接続ノードに接続され、第１の接続ノードにおける電圧に基づいて第１の記憶素子の第２の端子に第１の電流を流す第２のトランジスタとを備える。

Description

半導体回路および電子機器
　本開示は、情報を記憶可能な半導体回路、およびそのような半導体回路を備えた電子機器に関する。
　電子機器は、エコロジーの観点から消費電力が低いことが望まれている。半導体回路では、例えば、一部の回路への電源供給を選択的に停止することにより消費電力の低減を図る、いわゆるパワーゲーティングという技術がしばしば用いられる。このように電源供給が停止された回路では、電源供給が再開された後に、すぐに、電源供給が停止される前の動作状態に復帰することが望まれる。そのような短時間での復帰動作を実現する方法の一つに、回路に不揮発性の記憶素子を内蔵させる方法がある。例えば、特許文献１には、揮発性メモリであるＳＲＡＭ（Static Random Access Memory）とスピン注入磁化反転型の記憶素子とを組み合わせた回路が開示されている。
国際公開第２００９／０２８２９８号
　ところで、このような記憶素子を含む回路では、エンデュランス（信頼性）が高いことが望まれており、さらなるエンデュランスの改善が期待されている。
　エンデュランスを高めることができる半導体回路および電子機器を提供することが望ましい。
　本開示の一実施の形態における半導体回路は、第１の回路と、第２の回路と、第１の記憶素子と、第１のトランジスタと、第２のトランジスタとを備えている。第１の回路は、第１のノードにおける電圧の反転電圧を生成しその反転電圧を第２のノードに印加することが可能に構成される。第２の回路は、第２のノードにおける電圧の反転電圧を生成しその反転電圧を第１のノードに印加することが可能に構成される。第１の記憶素子は、第１の端子と、第２の端子と、第３の端子とを有し、第１の端子と第２の端子との間に流れる第１の電流の向きに応じて、第２の端子と第３の端子との間の抵抗状態を第１の抵抗状態または第２の抵抗状態に設定することにより情報を記憶可能に構成される。第１のトランジスタは、オン状態になることにより第１のノードを第１の記憶素子の第３の端子に接続可能に構成される。第２のトランジスタは、第１のノードおよび第２のノードのうちの一方である第１の接続ノードに接続され、第１の接続ノードにおける電圧に基づいて第１の記憶素子の第２の端子に第１の電流を流すことが可能に構成される。
　本開示の一実施の形態における電子機器は、上記半導体回路と、半導体回路に電源電圧を供給するバッテリとを備えている。
　本開示の一実施の形態における半導体回路および電子機器では、第１の回路および第２の回路により、第１のノードおよび第２のノードに、互いに反転した電圧が現れる。第１のノードは、第１のトランジスタをオン状態にすることにより、第１の記憶素子の第３の端子に接続される。第１の記憶素子の第１の端子には、第１のノードおよび第２のノードのうちの一方である第１の接続ノードにおける電圧に基づいて、第２のトランジスタにより、第１の電流が供給される。この第１の記憶素子では、第１の端子と第２の端子との間に流れる第１の電流の向きに応じて、第２の端子と第３の端子との間の抵抗状態が、第１の抵抗状態または第２の抵抗状態に設定される。
本開示の一実施の形態に係る半導体回路の一構成例を表すブロック図である。 第１の実施の形態に係るメモリセルの一構成例を表す回路図である。 図２に示したメモリセルを有するメモリセルアレイの一構成例を表す回路図である。 図２に示した記憶素子の一動作例を表す説明図である。 図２に示したメモリセルの一動作例を表す表である。 図２に示したメモリセルの一動作例を表す回路図である。 図２に示したメモリセルの一動作例を表す他の回路図である。 図２に示したメモリセルの一動作例を表す他の回路図である。 図２に示したメモリセルの一動作例を表す他の回路図である。 図２に示したメモリセルの一動作例を表す他の回路図である。 第１の実施の形態の変形例に係るメモリセルの一構成例を表す回路図である。 図７に示した記憶素子の一動作例を表す説明図である。 図７に示したメモリセルの一動作例を表す回路図である。 図７に示したメモリセルの一動作例を表す他の回路図である。 図７に示したメモリセルの一動作例を表す他の回路図である。 図７に示したメモリセルの一動作例を表す他の回路図である。 図７に示したメモリセルの一動作例を表す他の回路図である。 変形例に係る半導体回路の一構成例を表すブロック図である。 他の変形例に係る半導体回路の一構成例を表すブロック図である。 第１の実施の形態の他の変形例に係るメモリセルの一構成例を表す回路図である。 図１２に示したメモリセルの一動作例を表す表である。 図７に示したメモリセルの一動作例を表す回路図である。 図７に示したメモリセルの一動作例を表す他の回路図である。 図７に示したメモリセルの一動作例を表す他の回路図である。 図７に示したメモリセルの一動作例を表す他の回路図である。 図７に示したメモリセルの一動作例を表す他の回路図である。 第２の実施の形態に係るメモリセルの一構成例を表す回路図である。 図１５に示したメモリセルを有するメモリセルアレイの一構成例を表す回路図である。 図１５に示したメモリセルの一動作例を表す回路図である。 図１５に示したメモリセルの一動作例を表す他の回路図である。 図１５に示したメモリセルの一動作例を表す他の回路図である。 図１５に示したメモリセルの一動作例を表す他の回路図である。 図１５に示したメモリセルの一動作例を表す他の回路図である。 図１５に示したメモリセルの一動作例を表す他の回路図である。 図１５に示したメモリセルの一動作例を表す他の回路図である。 図１５に示したメモリセルの一動作例を表す他の回路図である。 第２の実施の形態の変形例に係るメモリセルの一構成例を表す回路図である。 図２０に示したメモリセルの一動作例を表す回路図である。 図２０に示したメモリセルの一動作例を表す他の回路図である。 図２０に示したメモリセルの一動作例を表す他の回路図である。 図２０に示したメモリセルの一動作例を表す他の回路図である。 図２０に示したメモリセルの一動作例を表す他の回路図である。 図２０に示したメモリセルの一動作例を表す他の回路図である。 図２０に示したメモリセルの一動作例を表す他の回路図である。 図２０に示したメモリセルの一動作例を表す他の回路図である。 第３の実施の形態に係るメモリセルの一構成例を表す回路図である。 図２４に示したメモリセルを有するメモリセルアレイの一構成例を表す回路図である。 図２４に示したメモリセルの一動作例を表す表である。 図２４に示したメモリセルの一動作例を表す回路図である。 図２４に示したメモリセルの一動作例を表す他の回路図である。 図２４に示したメモリセルの一動作例を表す他の回路図である。 図２４に示したメモリセルの一動作例を表す他の回路図である。 図２４に示したメモリセルの一動作例を表す他の回路図である。 第３の実施の形態の変形例に係るメモリセルの一構成例を表す回路図である。 図２８に示したメモリセルの一動作例を表す回路図である。 図２８に示したメモリセルの一動作例を表す他の回路図である。 図２８に示したメモリセルの一動作例を表す他の回路図である。 図２８に示したメモリセルの一動作例を表す他の回路図である。 図２８に示したメモリセルの一動作例を表す他の回路図である。 フリップフロップ回路の一構成例を表す回路図である。 フリップフロップ回路の他の構成例を表す回路図である。 フリップフロップ回路の他の構成例を表す回路図である。 フリップフロップ回路の他の構成例を表す回路図である。 実施の形態を応用したフリップフロップ回路の一構成例を表す回路図である。 実施の形態を適用したスマートフォンの外観構成を表す斜視図である。
　以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態
２．第２の実施の形態
３．第３の実施の形態
４．応用例および適用例
＜１．第１の実施の形態＞
［構成例］
　図１は、一実施の形態に係る半導体回路（半導体回路１）の一構成例を表すものである。半導体回路１は、情報を記憶することができるように構成される。半導体回路１は、制御部１１と、電源トランジスタ１２と、メモリ回路２０とを備えている。
　制御部１１は、メモリ回路２０の動作を制御するように構成される。具体的には、制御部１１は、外部から供給された書込コマンドおよび書込データに基づいて、メモリ回路２０に情報を書き込み、また、外部から供給された読出コマンドに基づいて、メモリ回路２０から情報を読み出すようになっている。また、制御部１１は、電源トランジスタ１２に電源制御信号ＳＰＧを供給して電源トランジスタ１２をオンオフすることにより、メモリ回路２０に対する電源供給を制御する機能をも有している。
　電源トランジスタ１２は、この例では、Ｐ型のＭＯＳ（Metal Oxide Semiconductor）トランジスタであり、ゲートには電源制御信号ＳＰＧが供給され、ソースには電源電圧ＶＤＤ１が供給され、ドレインはメモリ回路２０に接続される。
　この構成により、半導体回路１では、メモリ回路２０を使用する場合には、電源トランジスタ１２をオン状態にして、電源電圧ＶＤＤ１をメモリ回路２０に電源電圧ＶＤＤとして供給する。また、半導体回路１では、メモリ回路２０を使用しない場合には、電源トランジスタ１２をオフ状態にする。半導体回路１では、このようないわゆるパワーゲーティングにより、消費電力を低減することができるようになっている。
　メモリ回路２０は、データを記憶するように構成される。メモリ回路２０は、メモリセルアレイ２１と、駆動部２２，２３とを有している。
　メモリセルアレイ２１は、マトリクス状に配置された複数のメモリセル３０を有している。
　図２は、メモリセルアレイ２１におけるメモリセル３０の一構成例を表すものである。図３は、メモリセルアレイ２１の一構成例を表すものである。この図３には、メモリセルアレイ２１に加えて、駆動部２２，２３をも描いている。メモリセルアレイ２１は、複数のワード線ＡＷＬと、複数の制御線ＢＷＬと、複数のビット線ＢＬと、複数のビット線ＢＬＢと、複数の制御線ＣＴＲＬと、複数のリストア制御線ＲＥＳＴＯＲＥＬと、複数のリセット制御線ＲＥＳＥＴＬとを有している。ワード線ＡＷＬは、図２，３における横方向に延伸する。このワード線ＡＷＬの一端は駆動部２２に接続される。このワード線ＡＷＬには駆動部２２により信号ＳＡＷＬが印加される。制御線ＢＷＬは、図２，３における横方向に延伸する。この制御線ＢＷＬの一端は駆動部２２に接続される。この制御線ＢＷＬには駆動部２２により信号ＳＢＷＬが印加される。ビット線ＢＬは、図２，３における縦方向に延伸する。このビット線ＢＬの一端は駆動部２３に接続される。ビット線ＢＬＢは、図２，３における縦方向に延伸する。このビット線ＢＬＢの一端は駆動部２３に接続される。制御線ＣＴＲＬは、図２，３における横方向に延伸する。この制御線ＣＴＲＬの一端は駆動部２２に接続される。この制御線ＣＴＲＬには駆動部２２により信号ＳＣＴＲＬが印加される。リストア制御線ＲＥＳＴＯＲＥＬは、図２，３における横方向に延伸する。このリストア制御線ＲＥＳＴＯＲＥＬの一端は駆動部２２に接続される。このリストア制御線ＲＥＳＴＯＲＥＬには駆動部２２により信号ＳＲＥＳＴＯＲＥＬが印加される。リセット制御線ＲＥＳＥＴＬは、図２，３における横方向に延伸する。このリセット制御線ＲＥＳＥＴＬの一端は駆動部２２に接続される。このリセット制御線ＲＥＳＥＴＬには駆動部２２により信号ＳＲＥＳＥＴＬが印加されるようになっている。
　メモリセル３０は、ＳＲＡＭ（Static Random Access Memory）回路４０と、トランジスタ３１～３８と、記憶素子９１，９２とを有している。
　ＳＲＡＭ回路４０は、正帰還により１ビット分の情報を記憶するように構成される。ＳＲＡＭ回路４０は、トランジスタ４１～４６を有している。トランジスタ４１，４３は、Ｐ型のＭＯＳトランジスタであり、トランジスタ４２，４４，４５，４６は、Ｎ型のＭＯＳトランジスタである。
　トランジスタ４１のゲートはノードＮ１に接続され、ソースには電源電圧ＶＤＤが供給され、ドレインはノードＮ２に接続される。トランジスタ４２のゲートはノードＮ１に接続され、ソースは接地され、ドレインはノードＮ２に接続される。トランジスタ４１，４２は、インバータＩＶ１を構成している。インバータＩＶ１は、ノードＮ１における電圧ＶＮ１を反転して、その反転結果をノードＮ２に出力するように構成される。トランジスタ４３のゲートはノードＮ２に接続され、ソースには電源電圧ＶＤＤが供給され、ドレインはノードＮ１に接続される。トランジスタ４４のゲートはノードＮ２に接続され、ソースは接地され、ドレインはノードＮ１に接続される。トランジスタ４３，４４は、インバータＩＶ２を構成している。インバータＩＶ２は、ノードＮ２における電圧ＶＮ２を反転して、その反転結果をノードＮ１に出力するように構成される。トランジスタ４５のゲートはワード線ＡＷＬに接続され、ソースはビット線ＢＬに接続され、ドレインはノードＮ１に接続される。トランジスタ４６のゲートはワード線ＡＷＬに接続され、ソースはビット線ＢＬＢに接続され、ドレインはノードＮ２に接続される。
　この構成により、インバータＩＶ１の入力端子とインバータＩＶ２の出力端子はノードＮ１を介して互いに接続され、インバータＩＶ２の入力端子とインバータＩＶ１の出力端子はノードＮ２を介して互いに接続される。これにより、ＳＲＡＭ回路４０は、正帰還により１ビット分の情報を記憶する。そして、トランジスタ４５，４６がオン状態になることにより、ビット線ＢＬ，ＢＬＢを介してＳＲＡＭ回路４０に情報が書き込まれ、またはＳＲＡＭ回路４０から情報が読み出されるようになっている。
　トランジスタ３１～３８は、Ｎ型のＭＯＳトランジスタである。トランジスタ３１のゲートはリストア制御線ＲＥＳＴＯＲＥＬに接続され、ドレインはノードＮ１に接続され、ソースは記憶素子９１の端子Ｔ３に接続される。トランジスタ３２のゲートはノードＮ１に接続され、ドレインはトランジスタ３４のソースに接続され、ソースは記憶素子９１の端子Ｔ１およびトランジスタ３３のドレインに接続される。トランジスタ３３のゲートはリセット制御線ＲＥＳＥＴＬに接続され、ドレインは記憶素子９１の端子Ｔ１およびトランジスタ３２のソースに接続され、ソースは接地される。トランジスタ３４のゲートは制御線ＢＷＬに接続され、ドレインには電源電圧ＶＤＤが供給され、ソースはトランジスタ３２のドレインに接続される。
　トランジスタ３５のゲートはリストア制御線ＲＥＳＴＯＲＥＬに接続され、ドレインはノードＮ２に接続され、ソースは記憶素子９２の端子Ｔ３に接続される。トランジスタ３６のゲートはノードＮ２に接続され、ドレインはトランジスタ３８のソースに接続され、ソースは記憶素子９２の端子Ｔ１およびトランジスタ３７のドレインに接続される。トランジスタ３７のゲートはリセット制御線ＲＥＳＥＴＬに接続され、ドレインは記憶素子９２の端子Ｔ１およびトランジスタ３６のソースに接続され、ソースは接地される。トランジスタ３８のゲートは制御線ＢＷＬに接続され、ドレインには電源電圧ＶＤＤが供給され、ソースはトランジスタ３６のドレインに接続される。
　記憶素子９１，９２は、不揮発性の記憶素子であり、この例では、スピン軌道トルク（ＳＯＴ：Spin Orbit Torque）を利用して抵抗状態を変化させることにより情報を記憶可能な、ＳＯＴ型の記憶素子である。
　記憶素子９１は、端子Ｔ１と、端子Ｔ２と、端子Ｔ３と、複数の磁性層を有する磁気抵抗素子ＭＲとを有している。記憶素子９１の端子Ｔ１はトランジスタ３２のソースおよびトランジスタ３３のドレインに接続され、端子Ｔ２は制御線ＣＴＲＬに接続され、端子Ｔ３はトランジスタ３１のソースに接続される。端子Ｔ１と端子Ｔ２との間の配線は、磁気抵抗素子ＭＲに隣接するように配置される。記憶素子９１は、端子Ｔ１と端子Ｔ２との間に流れる電流の向きに応じて、端子Ｔ２と端子Ｔ３との間の抵抗値の状態（抵抗状態）を高抵抗状態ＲＨまたは低抵抗状態ＲＬに設定することにより情報を記憶するように構成される。高抵抗状態ＲＨは、端子Ｔ２と端子Ｔ３との間の抵抗値が高い状態であり、低抵抗状態ＲＬは、端子Ｔ２と端子Ｔ３との間の抵抗値が低い状態である。記憶素子９１では、磁気抵抗素子ＭＲに電流を直接流すのではなく、磁気抵抗素子ＭＲに隣接する配線に電流を流すことにより、磁気抵抗素子ＭＲにおける抵抗値の状態を設定することができるようになっている。
　図４は、記憶素子９１の一動作例を模式的に表すものである。この記憶素子９１では、端子Ｔ２から端子Ｔ１に向かって所定の電流が流れることにより、端子Ｔ２と端子Ｔ３との間の抵抗状態が低抵抗状態ＲＬに設定される。また、記憶素子９１では、端子Ｔ１から端子Ｔ２に向かって所定の電流が流れることにより、端子Ｔ２と端子Ｔ３との間の抵抗状態が高抵抗状態ＲＨに設定されるようになっている。
　記憶素子９２は、記憶素子９１と同様に、端子Ｔ１と、端子Ｔ２と、端子Ｔ３と、複数の磁性層を有する磁気抵抗素子ＭＲとを有している。記憶素子９２の端子Ｔ１はトランジスタ３６のソースおよびトランジスタ３７のドレインに接続され、端子Ｔ２は制御線ＣＴＲＬに接続され、端子Ｔ３はトランジスタ３５のソースに接続される。記憶素子９２は、記憶素子９１の場合（図４）と同様に、端子Ｔ１と端子Ｔ２との間に流れる電流の向きに応じて、端子Ｔ２と端子Ｔ３との間の抵抗値の状態（抵抗状態）を高抵抗状態ＲＨまたは低抵抗状態ＲＬに設定することにより情報を記憶するように構成される。具体的には、この記憶素子９２では、記憶素子９１と同様に、端子Ｔ２から端子Ｔ１に向かって所定の電流が流れることにより、端子Ｔ２と端子Ｔ３との間の抵抗状態が低抵抗状態ＲＬに設定され、端子Ｔ１から端子Ｔ２に向かって所定の電流が流れることにより、端子Ｔ２と端子Ｔ３との間の抵抗状態が高抵抗状態ＲＨに設定されるようになっている。
　このように、メモリセル３０では、ＳＲＡＭ回路４０に加え、トランジスタ３１～３８および記憶素子９１，９２を設けるようにした。これにより、例えば電源トランジスタ１２をオフ状態にすることによりスタンバイ動作を行う場合において、スタンバイ動作の直前にストア動作を行うことにより、揮発性メモリであるＳＲＡＭ回路４０に記憶された情報を、不揮発性メモリである記憶素子９１，９２に記憶させることができる。そして、半導体回路１は、スタンバイ動作の直後にリストア動作を行うことにより、記憶素子９１，９２に記憶された情報を、ＳＲＡＭ回路４０に記憶させることができる。これにより、半導体回路１では、電源供給を再開した後に、短い時間で、各メモリセル３０の状態を、電源供給を停止する前の状態に戻すことができるようになっている。
　駆動部２２（図１，３）は、制御部１１から供給される制御信号に基づいて、ワード線ＡＷＬに信号ＳＡＷＬを印加し、制御線ＢＷＬに信号ＳＢＷＬを印加し、制御線ＣＴＲＬに信号ＳＣＴＲＬを印加し、リストア制御線ＲＥＳＴＯＲＥＬに信号ＳＲＥＳＴＯＲＬを印加し、リセット制御線ＲＥＳＥＴＬに信号ＳＲＥＳＥＴＬを印加するように構成される。
　駆動部２３は、ビット線ＢＬ，ＢＬＢを介して、メモリセルアレイ２１に情報を書き込み、あるいはメモリセルアレイ２１から情報を読み出すように構成される。具体的には、駆動部２３は、制御部１１から供給される制御信号およびデータに基づいて、ビット線ＢＬ，ＢＬＢを介して、メモリセルアレイ２１に情報を書き込む。また、駆動部２３は、制御部１１から供給される制御信号に基づいて、ビット線ＢＬ，ＢＬＢを介して、メモリセルアレイ２１から情報を読み出し、読み出した情報を制御部１１に供給するようになっている。
　ここで、インバータＩＶ１は、本開示における「第１の回路」の一具体例に対応する。インバータＩＶ２は、本開示における「第２の回路」の一具体例に対応する。記憶素子９１は、本開示における「第１の記憶素子」の一具体例に対応する。記憶素子９２は、本開示における「第２の記憶素子」の一具体例に対応する。トランジスタ３１は、本開示における「第１のトランジスタ」の一具体例に対応する。トランジスタ３２は、本開示における「第２のトランジスタ」の一具体例に対応する。トランジスタ３３は、本開示における「第３のトランジスタ」の一具体例に対応する。トランジスタ３４は、本開示における「第４のトランジスタ」の一具体例に対応する。トランジスタ３５は、本開示における「第９のトランジスタ」の一具体例に対応する。トランジスタ３６は、本開示における「第１０のトランジスタ」の一具体例に対応する。トランジスタ３７は、本開示における「第１１のトランジスタ」の一具体例に対応する。トランジスタ３８は、本開示における「第１２のトランジスタ」の一具体例に対応する。制御部１１および駆動部２２は、本開示における「制御部」の一具体例に対応する。
［動作および作用］
　続いて、本実施の形態の半導体回路１の動作および作用について説明する。
（全体動作概要）
　まず、図１～３を参照して、半導体回路１の全体動作概要を説明する。制御部１１は、メモリ回路２０の動作を制御する。具体的には、制御部１１は、外部から供給された書込コマンドおよび書込データに基づいて、メモリ回路２０に情報を書き込み、また、外部から供給された読出コマンドに基づいて、メモリ回路２０から情報を読み出す。また、制御部１１は、電源トランジスタ１２に電源制御信号ＳＰＧを供給して電源トランジスタ１２をオンオフすることにより、メモリ回路２０に対する電源供給を制御する。電源トランジスタ１２は、制御部１１から供給された制御信号に基づいて、オンオフ動作を行う。そして、電源トランジスタ１２がオン状態になることにより、メモリ回路２０に、電源電圧ＶＤＤ１が、電源電圧ＶＤＤとして供給される。メモリ回路２０の駆動部２２は、制御部１１から供給される制御信号に基づいて、ワード線ＡＷＬに信号ＳＡＷＬを印加し、制御線ＢＷＬに信号ＳＢＷＬを印加し、制御線ＣＴＲＬに信号ＳＣＴＲＬを印加し、リストア制御線ＲＥＳＴＯＲＥＬに信号ＳＲＥＳＴＯＲＬを印加し、リセット制御線ＲＥＳＥＴＬに信号ＳＲＥＳＥＴＬを印加する。駆動部２３は、制御部１１から供給される制御信号およびデータに基づいて、ビット線ＢＬ，ＢＬＢを介して、メモリセルアレイ２１に情報を書き込む。また、駆動部２３は、制御部１１から供給される制御信号に基づいて、ビット線ＢＬ，ＢＬＢを介して、メモリセルアレイ２１から情報を読み出し、読み出した情報を制御部１１に供給する。
（詳細動作）
　半導体回路１は、初期化動作ＯＰ１を行うことにより、記憶素子９１，９２の抵抗状態を所定の抵抗状態（この例では低抵抗状態ＲＬ）にリセットする。そして、通常動作ＯＰ２において、揮発性メモリであるＳＲＡＭ回路４０に情報を記憶させる。例えば電源トランジスタ１２をオフ状態にすることによりスタンバイ動作ＯＰ４を行う場合には、半導体回路１は、スタンバイ動作ＯＰ４の直前にストア動作ＯＰ３を行うことにより、揮発性メモリであるＳＲＡＭ回路４０に記憶された情報を、不揮発性メモリである記憶素子９１，９２に記憶させる。そして、半導体回路１は、スタンバイ動作ＯＰ４の直後にリストア動作ＯＰ５を行うことにより、記憶素子９１，９２に記憶された情報を、ＳＲＡＭ回路４０に記憶させる。以下に、この動作について、詳細に説明する。
　図５は、半導体回路１における、ある着目したメモリセル３０の一動作例を表すものである。図６Ａ～６Ｅは、メモリセル３０の動作状態を表すものであり、図６Ａは初期化動作ＯＰ１における状態を示し、図６Ｂは通常動作ＯＰ２における状態を示し、図６Ｃはストア動作ＯＰ３における状態を示し、図６Ｄはスタンバイ動作ＯＰ４における状態を示し、図６Ｅはリストア動作ＯＰ５における状態を示す。図６Ａ～６Ｅでは、インバータＩＶ１，ＩＶ２を、シンボルを用いて示すとともに、トランジスタ３１，３３，３４，３５，３７，３８を、そのトランジスタの動作状態に応じたスイッチを用いて示している。
（初期化動作ＯＰ１）
　半導体回路１は、まず、初期化動作ＯＰ１を行うことにより、記憶素子９１，９２の抵抗状態をあらかじめ所定の抵抗状態（この例では低抵抗状態ＲＬ）にリセットする。具体的には、半導体回路１は、例えば、半導体回路１を搭載したシステムの電源投入時において、初期化動作ＯＰ１を行うことができる。
　初期化動作ＯＰ１では、制御部１１は、図５に示したように、まず、電源制御信号ＳＰＧの電圧を低レベルにする。これにより、電源トランジスタ１２（図１）はオン状態になり、メモリセル３０に電源電圧ＶＤＤが供給される。また、駆動部２２は、信号ＳＢＷＬの電圧を低レベルにするとともに、信号ＳＲＥＳＴＯＲＥＬの電圧を低レベルにする。これにより、図６Ａに示したように、トランジスタ３１，３４，３５，３８はオフ状態になる。その結果、ＳＲＡＭ回路４０は、記憶素子９１，９２と電気的に切り離される。また、駆動部２２は、図５に示したように、所定の期間において、信号ＳＲＥＳＥＴＬの電圧を高レベルにする。これにより、図６Ａに示したように、トランジスタ３３，３７がオン状態になる。また、駆動部２２は、図５に示したように、所定の期間において、信号ＳＣＴＲＬの電圧を高レベル電圧ＶＨ（電源電圧レベル）にする。これにより、図６Ａに示したように、制御線ＣＴＲＬ、記憶素子９１、トランジスタ３３の順に初期化電流Ｉinit1が流れるとともに、制御線ＣＴＲＬ、記憶素子９２、トランジスタ３７の順に初期化電流Ｉinit2が流れる。その結果、記憶素子９１，９２の抵抗状態は低抵抗状態ＲＬになる。
　このようにして、初期化動作ＯＰ１により、記憶素子９１，９２の抵抗状態がリセットされ、低抵抗状態ＲＬになる。
（通常動作ＯＰ２）
　半導体回路１は、初期化動作ＯＰ１を行った後に、通常動作ＯＰ２を行うことにより、揮発性メモリであるＳＲＡＭ回路４０に対して情報を書き込み、またはＳＲＡＭ回路４０から情報を読み出す。
　通常動作ＯＰ２では、駆動部２２は、図５に示したように、信号ＳＲＥＳＥＴＬの電圧を低レベルにする。これにより、図６Ｂに示したように、トランジスタ３３，３７がオフ状態になる。また、駆動部２２は、図５に示したように、信号ＳＣＴＲＬの電圧を低レベル電圧ＶＬ（接地レベル）にする。なお、これに限定されるものではなく、駆動部２２は、制御線ＣＴＲＬをフローティングにしてもよい。
　この通常動作ＯＰ２では、半導体回路１は、メモリセル３０のＳＲＡＭ回路４０に対して情報を書き込み、またはＳＲＡＭ回路４０から情報を読み出す。具体的には、ＳＲＡＭ回路４０に情報を書き込む場合には、まず、駆動部２３が、ビット線ＢＬ，ＢＬＢに、書き込む情報に応じた、互いに反転した電圧レベルを有する信号を印加する。そして、駆動部２２が、信号ＳＡＷＬの電圧を高レベルにすることにより、ＳＲＡＭ回路４０のトランジスタ４５，４６をオン状態にする。これにより、ＳＲＡＭ回路４０には、ビット線ＢＬ，ＢＬＢの電圧に応じた情報が書き込まれる。また、ＳＲＡＭ回路４０から情報を読み出す場合には、駆動部２３は、ビット線ＢＬ，ＢＬＢを、例えば高レベルの電圧にそれぞれプリチャージし、その後に、駆動部２２は、信号ＳＡＷＬの電圧を高レベルにすることにより、トランジスタ４５，４６をオン状態にする。これにより、ビット線ＢＬ，ＢＬＢのうちの一方の電圧が、ＳＲＡＭ回路４０に記憶された情報に応じて変化する。そして、駆動部２３は、ビット線ＢＬ，ＢＬＢにおける電圧の差を検出することにより、ＳＲＡＭ回路４０に記憶された情報を読み出す。
　このとき、図６Ｂに示したように、トランジスタ３１，３３，３４，３５，３７，３８はオフ状態である。よって、記憶素子９１，９２に電流が流れないため、記憶素子９１，９２の抵抗状態は、所定の抵抗状態（この例では低抵抗状態ＲＬ）にそれぞれ維持される。
（ストア動作ＯＰ３）
　次に、ストア動作ＯＰ３について説明する。半導体回路１は、スタンバイ動作ＯＰ４を行う前にストア動作ＯＰ３を行うことにより、ＳＲＡＭ回路４０に記憶された情報を記憶素子９１，９２に記憶させる。
　ストア動作ＯＰ３では、駆動部２２は、図５に示したように、信号ＳＡＷＬの電圧を低レベルにする。これにより、トランジスタ４５，４６はオフ状態になる。また、駆動部２２は、図５に示したように、所定の期間において、信号ＳＢＷＬの電圧を高レベルにする。これにより、トランジスタ３４，３８は、図６Ｃに示したように、それぞれオン状態になり、トランジスタ３２，３６のドレインに電源電圧ＶＤＤが供給される。これにより、記憶素子９１，９２のうちのいずれか一方にストア電流Ｉstoreが流れる。
　この例では、ノードＮ１の電圧ＶＮ１が高レベル電圧ＶＨであり、ノードＮ２の電圧ＶＮ２が低レベル電圧ＶＬである。よって、メモリセル３０では、図６Ｃに示したように、トランジスタ３２のゲートに高レベル電圧ＶＨが供給されるので、トランジスタ３４、トランジスタ３２、記憶素子９１の順に、ストア電流Ｉstoreが流れる。その結果、記憶素子９１の抵抗状態は、高抵抗状態ＲＨになる。このようにして、メモリセル３０では、ＳＲＡＭ回路４０に記憶された情報に応じて、記憶素子９１，９２の抵抗状態がそれぞれ設定される。
　ストア動作ＯＰ３は、例えば行単位で行われる。ストア動作ＯＰ３を行う行と、ストア動作ＯＰ３を行わない行は、例えば信号ＳＢＷＬを用いて設定することができる。具体的には、駆動部２２は、ストア動作ＯＰ３を行う行に対しては、所定の期間において、信号ＳＢＷＬの電圧を高レベルにし、ストア動作ＯＰ３を行わない行に対しては、信号ＳＢＷＬの電圧を低レベルに維持してもよい。
（スタンバイ動作ＯＰ４）
　そして、半導体回路１は、ストア動作ＯＰ３の後に、電源トランジスタ１２をオフ状態にすることによりスタンバイ動作ＯＰ４を行う。
　スタンバイ動作ＯＰ４では、図５に示したように、制御部１１は、電源制御信号ＳＰＧの電圧を高レベルにする。これにより、電源トランジスタ１２（図１）はオフ状態になり、メモリセル３０への電源供給が停止する。このとき、図６Ｄに示したように、記憶素子９１，９２の抵抗状態は維持される。
（リストア動作ＯＰ５）
　次に、リストア動作ＯＰ５について説明する。スタンバイ動作ＯＰ４の後に通常動作ＯＰ２を行う場合には、半導体回路１は、その通常動作ＯＰ２を行う前にリストア動作ＯＰ５を行うことにより、記憶素子９１，９２に記憶された情報を、ＳＲＡＭ回路４０に記憶させる。
　リストア動作ＯＰ５では、図５に示したように、制御部１１は、電源制御信号ＳＰＧの電圧を低レベルにする。これにより、電源トランジスタ１２（図１）はオン状態になり、メモリセル３０に電源電圧ＶＤＤが供給される。そして、駆動部２２は、信号ＳＲＥＳＴＯＲＥＬの電圧を、電源トランジスタ１２がオン状態になった直後の所定の長さの期間だけ高レベルにする。これにより、図６Ｅに示したように、この期間において、トランジスタ３１，３５はそれぞれオン状態になる。すなわち、ＳＲＡＭ回路４０は、この期間において記憶素子９１，９２と電気的に接続される。また、駆動部２２は、図５に示したように、信号ＳＣＴＲＬの電圧を低レベル電圧ＶＬ（接地レベル）にする。これにより、ノードＮ１は、記憶素子９１を介して接地され、ノードＮ２は、記憶素子９２を介して接地される。このとき、記憶素子９１，９２の抵抗状態は互いに異なるので、記憶素子９１，９２の抵抗状態に応じて、ＳＲＡＭ回路４０における電圧状態が定まる。
　この例では、図６Ｅに示したように、記憶素子９１の抵抗状態は高抵抗状態ＲＨであり、記憶素子９２の抵抗状態は低抵抗状態ＲＬである。よって、ノードＮ１が、高い抵抗値によりプルダウンされ、ノードＮ２が、低い抵抗値によりプルダウンされるため、ノードＮ１における電圧ＶＮ１が高レベル電圧ＶＨになり、ノードＮ２における電圧ＶＮ２が低レベル電圧ＶＬになる。このようにして、メモリセル３０では、記憶素子９１，９２に記憶された情報に応じて、ＳＲＡＭ回路４０が情報を記憶する。
　なお、この例では、電源トランジスタ１２がオン状態になった直後の所定の長さの期間だけ、信号ＳＲＥＳＴＯＲＥＬの電圧を高レベルにしたが、これに限定されるものではない。これに代えて、例えば、電源トランジスタ１２がオン状態になる前から、あらかじめ信号ＳＲＥＳＴＯＲＥＬの電圧を高レベルにしてもよい。
　リストア動作ＯＰ５は、例えば、メモリセルアレイ２１内の全てのメモリセル３０が同時に行う。なお、これに限定されるものではなく、メモリセルアレイ２１内の一部のメモリセル３０がリストア動作ＯＰ５を行い、他のメモリセル３０はリストア動作ＯＰ５を行わないようにしてもよい。例えば、リストア動作ＯＰ５を行単位で行う場合には、駆動部２２は、リストア動作ＯＰ５を行う行に対しては、信号ＳＲＥＳＴＯＲＥＬを所定の期間だけ高レベルにし、リストア動作ＯＰ５を行わない行に対しては、信号ＳＲＥＳＴＯＲＬを低レベルに維持してもよい。
　この後、半導体回路１は、例えば、初期化動作ＯＰ１を行い、その後に通常動作ＯＰ２（図６Ａ）を行う。このように、半導体回路１は、初期化動作ＯＰ１、通常動作ＯＰ２、ストア動作ＯＰ３、スタンバイ動作ＯＰ４、およびリストア動作ＯＰ５をこの順に繰り返す。なお、この例では、通常動作ＯＰ２を行う前に初期化動作ＯＰ１を行うようにしたが、これに限定されるものではなく、ストア動作ＯＰ３を行う前であれば、いつ初期化動作ＯＰ１を行ってもよい。
　このように、半導体回路１は、スタンバイ動作ＯＰ４の直前にストア動作ＯＰ３を行うことにより、揮発性メモリであるＳＲＡＭ回路４０に記憶された情報を、不揮発性メモリである記憶素子９１，９２に記憶させる。そして、半導体回路１は、スタンバイ動作ＯＰ４の直後にリストア動作ＯＰ５を行うことにより、記憶素子９１，９２に記憶された情報を、ＳＲＡＭ回路４０に記憶させる。これにより、半導体回路１では、電源供給を再開した後に、短い時間で、各メモリセル３０の状態を、電源供給を停止する前の状態に戻すことができる。
　また、半導体回路１では、ＳＯＴ型の記憶素子９１，９２を用いてメモリセル３０を構成した。そして、記憶素子９１，９２を、端子Ｔ１と端子Ｔ２との間に流れる電流の向きに応じて、端子Ｔ２と端子Ｔ３との間の抵抗状態を設定することにより情報を記憶するように構成した。これにより、記憶素子９１，９２に情報を記憶させる際に、記憶素子９１，９２における磁気抵抗素子ＭＲに電流を流さないので、エンデュランス（信頼性）を高めることができる。
　すなわち、例えば、特許文献１に記載の記憶回路のように、スピン注入磁化反転型（ＳＴＴ；Spin Transfer Torque）の磁気トンネル接合（ＭＴＪ；Magnetic Tunnel Junction）素子を記憶素子として用いた場合には、記憶素子に情報を記憶させる際に、この記憶素子のフリー層、トンネル絶縁層、ピンド層を貫通するように電流を流す。よって、このように記憶素子に電流を流すことにより、記憶素子の特性が経年劣化し、エンデュランスが低下してしまうおそれがある。一方、本実施の形態に係る半導体回路１では、ＳＯＴ型の記憶素子９１，９２を用いてメモリセル３０を構成するようにした。そして、記憶素子９１，９２を、端子Ｔ１と端子Ｔ２との間に流れる電流の向きに応じて、端子Ｔ２と端子Ｔ３との間の抵抗状態を設定することにより情報を記憶するように構成した。このように、記憶素子９１，９２では、磁気抵抗素子ＭＲに電流を直接流すのではなく、磁気抵抗素子ＭＲに隣接する配線に電流を流すことにより、磁気抵抗素子ＭＲにおける抵抗値の状態を設定することができる。よって、半導体回路１では、記憶素子９１，９２に情報を記憶させる際に、磁気抵抗素子ＭＲ自体に電流を流さないので、記憶素子９１，９２の特性が経年劣化するおそれを低減することができる。その結果、半導体回路１では、エンデュランスを高めることができる。
　また、半導体回路１では、トランジスタ３２のゲートをノードＮ１に接続するとともに、トランジスタ３６のゲートをノードＮ２に接続するようにした。これにより、図６Ｃの例では、例えば、ストア電流Ｉstoreがトランジスタ３２を介して記憶素子９１に流れるようにすることができる。すなわち、半導体回路１では、ＳＲＡＭ回路４０にストア電流Ｉstoreが流れないようにすることができる。これにより、半導体回路１では、特許文献１に記載の記憶回路のように、ＳＲＡＭ回路にストア電流が流れることによりＳＲＡＭ回路に記憶された情報が失われることがないので、いわゆるディスターブが生じるおそれを低減することができる。
［効果］
　以上のように本実施の形態では、ＳＯＴ型の記憶素子を用いてメモリセルを構成したので、エンデュランス（信頼性）を高めることができる。
　本実施の形態では、トランジスタ３２のゲートをノードＮ１に接続するとともに、トランジスタ３６のゲートをノードＮ２に接続するようにしたので、ディスターブが生じるおそれを低減することができる。
［変形例１－１］
　上記実施の形態では、図４に示したように、例えば、記憶素子９１の端子Ｔ２から端子Ｔ１に電流を流すことにより、端子Ｔ２と端子Ｔ３との間の抵抗状態が低抵抗状態ＲＬに設定されるようにしたが、これに限定されるものではない。以下に、本変形例に係る半導体回路１Ａについて詳細に説明する。半導体回路１Ａは、メモリ回路２０Ａを備えている。メモリ回路２０Ａは、メモリセルアレイ２１Ａを有している。メモリセルアレイ２１Ａは、複数のメモリセル３０Ａを有している。
　図７は、メモリセル３０Ａの一構成例を表すものである。メモリセル３０Ａは、ＳＲＡＭ回路４０と、トランジスタ３１～３８と、記憶素子９１Ａ，９２Ａとを有している。このメモリセル３０Ａでは、トランジスタ３２のゲートはノードＮ２に接続され、トランジスタ３６のゲートはノードＮ１に接続されている。
　図８は、記憶素子９１Ａの一動作例を模式的に表すものである。この記憶素子９１Ａでは、端子Ｔ２から端子Ｔ１に向かって所定の電流が流れることにより、端子Ｔ２と端子Ｔ３との間の抵抗状態が高抵抗状態ＲＨに設定される。また、記憶素子９１Ａでは、端子Ｔ１から端子Ｔ２に向かって所定の電流が流れることにより、端子Ｔ２と端子Ｔ３との間の抵抗状態が低抵抗状態ＲＬに設定されるようになっている。記憶素子９２Ａについても同様である。
　図９Ａ～９Ｅは、メモリセル３０Ａの動作状態を表すものであり、図９Ａは初期化動作ＯＰ１における状態を示し、図９Ｂは通常動作ＯＰ２における状態を示し、図９Ｃはストア動作ＯＰ３における状態を示し、図９Ｄはスタンバイ動作ＯＰ４における状態を示し、図９Ｅはリストア動作ＯＰ５における状態を示す。
　初期化動作ＯＰ１では、制御部１１は、図５に示したように、まず、電源制御信号ＳＰＧの電圧を低レベルにする。これにより、電源トランジスタ１２（図１）はオン状態になり、メモリセル３０Ａに電源電圧ＶＤＤが供給される。また、駆動部２２は、信号ＳＢＷＬの電圧を低レベルにするとともに、信号ＳＲＥＳＴＯＲＥＬの電圧を低レベルにする。これにより、図９Ａに示したように、トランジスタ３１，３４，３５，３８はオフ状態になる。また、駆動部２２は、図５に示したように、所定の期間において、信号ＳＲＥＳＥＴＬの電圧を高レベルにする。これにより、図９Ａに示したように、トランジスタ３３，３７がオン状態になる。また、駆動部２２は、図５に示したように、所定の期間において、信号ＳＣＴＲＬの電圧を高レベル電圧ＶＨ（電源電圧レベル）にする。これにより、図９Ａに示したように、制御線ＣＴＲＬ、記憶素子９１Ａ、トランジスタ３３の順に初期化電流Ｉinit1が流れるとともに、制御線ＣＴＲＬ、記憶素子９２Ａ、トランジスタ３７の順に初期化電流Ｉinit2が流れる。これにより、記憶素子９１Ａ，９２Ａの抵抗状態は高抵抗状態ＲＨになる。
　通常動作ＯＰ２の動作は、上記実施の形態の場合（図６Ｂ）と同様である。このとき、図９Ｂに示したように、トランジスタ３１，３３，３４，３５，３７，３８はオフ状態である。よって、記憶素子９１Ａ，９２Ａに電流が流れないため、記憶素子９１Ａ，９２Ａの抵抗状態は、所定の抵抗状態（この例では高抵抗状態ＲＨ）にそれぞれ維持される。
　ストア動作ＯＰ３では、駆動部２２は、図５に示したように、所定の期間において、信号ＳＢＷＬの電圧を高レベルにする。これにより、図９Ｃに示したように、トランジスタ３４，３８はそれぞれオン状態になり、トランジスタ３２，３６のドレインに電源電圧ＶＤＤが供給される。これにより、記憶素子９１Ａ，９２Ａのうちのいずれか一方にストア電流Ｉstoreが流れる。この例では、ノードＮ１の電圧ＶＮ１が高レベル電圧ＶＨであり、ノードＮ２の電圧ＶＮ２が低レベル電圧ＶＬである。よって、メモリセル３０Ａでは、図９Ｃに示したように、トランジスタ３６のゲートに高レベル電圧ＶＨが供給されるので、トランジスタ３８、トランジスタ３６、記憶素子９２Ａの順に、ストア電流Ｉstoreが流れる。その結果、記憶素子９２Ａの抵抗状態は、低抵抗状態ＲＬになる。
　スタンバイ動作ＯＰ４は、上記実施の形態の場合（図６Ｄ）と同様である。このとき、図９Ｄに示したように、記憶素子９１Ａ，９２Ａの抵抗状態は維持される。
　リストア動作ＯＰ５では、図５に示したように、制御部１１は、電源制御信号ＳＰＧの電圧を低レベルにする。これにより、電源トランジスタ１２（図１）はオン状態になり、メモリセル３０Ａに電源電圧ＶＤＤが供給される。そして、駆動部２２は、信号ＳＲＥＳＴＯＲＥＬの電圧を、電源トランジスタ１２がオン状態になった直後の所定の長さの期間だけ高レベルにする。これにより、図９Ｅに示したように、この期間において、トランジスタ３１，３５はそれぞれオン状態になる。また、駆動部２２は、図５に示したように、信号ＳＣＴＲＬの電圧を低レベル電圧ＶＬ（接地レベル）にする。これにより、ノードＮ１は、記憶素子９１Ａを介して接地され、ノードＮ２は、記憶素子９２Ａを介して接地される。このとき、記憶素子９１Ａ，９２Ａの抵抗状態は互いに異なるので、記憶素子９１Ａ，９２Ａの抵抗状態に応じて、ＳＲＡＭ回路４０における電圧状態が定まる。この例では、図９Ｅに示したように、記憶素子９１Ａの抵抗状態は高抵抗状態ＲＨであり、記憶素子９２Ａの抵抗状態は低抵抗状態ＲＬである。よって、ノードＮ１が、高い抵抗値によりプルダウンされ、ノードＮ２が、低い抵抗値によりプルダウンされるため、ノードＮ１における電圧ＶＮ１が高レベル電圧ＶＨになり、ノードＮ２における電圧ＶＮ２が低レベル電圧ＶＬになる。
［変形例１－２］
　上記実施の形態では、電源トランジスタ１２を１つ設けたが、これに限定されるものではなく、これに代えて、例えば図１０に示す半導体回路１Ｂのように、複数の電源トランジスタを設けてもよい。半導体回路１Ｂは、制御部１１Ｂと、複数の電源トランジスタ１２Ａ，１２Ｂ，…と、メモリ回路２０Ｂとを備えている。制御部１１Ｂは、電源トランジスタ１２Ａ，１２Ｂ，…に電源制御信号ＳＰＧＡ，ＳＰＧＢ，…をそれぞれ供給して電源トランジスタ１２Ａ，１２Ｂ，…をそれぞれオンオフすることにより、メモリ回路２０Ｂに対する電源供給を制御する。複数の電源トランジスタ１２Ａ，１２Ｂ，…は、例えば、メモリ回路２０Ｂにおける複数のバンクに対応してそれぞれ設けられている。これにより、半導体回路１Ｂでは、メモリ回路２０Ｂのバンク単位で、電源供給を制御することができる。
［変形例１－３］
　上記実施の形態では、Ｐ型のＭＯＳトランジスタを用いて電源トランジスタ１２を構成したが、これに限定されるものではなく、これに代えて、例えば、図１１に示す半導体回路１Ｃのように、Ｎ型のＭＯＳトランジスタを用いて電源トランジスタを構成してもよい。半導体回路１Ｃは、制御部１１Ｃと、電源トランジスタ１２Ｃと、メモリ回路２０Ｃとを備えている。制御部１１Ｃは、電源トランジスタ１２Ｃに電源制御信号ＳＰＧを供給して電源トランジスタ１２Ｃをオンオフする。電源トランジスタ１２Ｃは、この例では、Ｎ型のＭＯＳトランジスタであり、ゲートには電源制御信号ＳＰＧが供給され、ドレインはメモリ回路２０Ｃに接続され、ソースには接地電圧ＶＳＳ１が供給されている。この構成により、半導体回路１Ｃでは、メモリ回路２０Ｃを使用する場合には、電源トランジスタ１２Ｃをオン状態にして、接地電圧ＶＳＳ１を、メモリ回路２０Ｃに、接地電圧ＶＳＳとして供給する。また、半導体回路１Ｃでは、メモリ回路２０Ｃを使用しない場合には、電源トランジスタ１２Ｃをオフ状態にする。
　メモリ回路２０Ｃは、メモリセルアレイ２１Ｃと、駆動部２２Ｃ，２３とを有している。　メモリセルアレイ２１Ｃは、複数のメモリセル３０Ｃを有している。
　図１２は、メモリセル３０Ｃの一構成例を表すものである。メモリセル３０Ｃは、ＳＲＡＭ回路４０と、トランジスタ３１Ｃ，３２～３４，３５Ｃ，３６～３８と、記憶素子９１，９２とを有している。トランジスタ３１Ｃ，３５Ｃは、Ｐ型のＭＯＳトランジスタである。トランジスタ３１Ｃのゲートは制御線ＲＥＳＴＯＲＥＬに接続され、ソースはノードＮ１に接続され、ドレインは記憶素子９１の端子Ｔ３に接続される。トランジスタ３５Ｃのゲートは制御線ＲＥＳＴＯＲＥＬに接続され、ソースはノードＮ２に接続され、ドレインは記憶素子９２の端子Ｔ３に接続される。トランジスタ３２のゲートはノードＮ２に接続され、トランジスタ３６のゲートはノードＮ１に接続される。図４に示したように、記憶素子９１，９２では、端子Ｔ２から端子Ｔ１に向かって所定の電流が流れることにより、端子Ｔ２と端子Ｔ３との間の抵抗状態が低抵抗状態ＲＬに設定され、端子Ｔ１から端子Ｔ２に向かって所定の電流が流れることにより、端子Ｔ２と端子Ｔ３との間の抵抗状態が高抵抗状態ＲＨに設定されるようになっている。
　駆動部２２Ｃは、制御部１１Ｃから供給される制御信号に基づいて、ワード線ＡＷＬに信号ＳＡＷＬを印加し、制御線ＢＷＬに信号ＳＢＷＬを印加し、制御線ＣＴＲＬに信号ＳＣＴＲＬを印加し、リストア制御線ＲＥＳＴＯＲＥＬに信号ＳＲＥＳＴＯＲＬを印加し、リセット制御線ＲＥＳＥＴＬに信号ＳＲＥＳＥＴＬを印加するように構成される。
　図１３は、半導体回路１Ｃにおける、ある着目したメモリセル３０Ｃの一動作例を表すものである。図１４Ａ～１４Ｅは、メモリセル３０Ｃの動作状態を表すものであり、図１４Ａは初期化動作ＯＰ１における状態を示し、図１４Ｂは通常動作ＯＰ２における状態を示し、図１４Ｃはストア動作ＯＰ３における状態を示し、図１４Ｄはスタンバイ動作ＯＰ４における状態を示し、図１４Ｅはリストア動作ＯＰ５における状態を示す。
　初期化動作ＯＰ１では、制御部１１Ｃは、図１３に示したように、まず、電源制御信号ＳＰＧの電圧を高レベルにする。これにより、電源トランジスタ１２Ｃ（図１１）はオン状態になり、メモリセル３０Ｃに接地電圧ＶＳＳが供給される。また、駆動部２２Ｃは、信号ＳＢＷＬの電圧を低レベルにするとともに、信号ＳＲＥＳＴＯＲＥＬの電圧を高レベルにする。これにより、図１４Ａに示したように、トランジスタ３１Ｃ，３４，３５Ｃ，３８はオフ状態になる。また、駆動部２２Ｃは、図１３に示したように、所定の期間において、信号ＳＲＥＳＥＴＬの電圧を高レベルにする。これにより、図１４Ａに示したように、トランジスタ３３，３７がオン状態になる。また、駆動部２２Ｃは、図１３に示したように、所定の期間において、信号ＳＣＴＲＬの電圧を高レベル電圧ＶＨ（電源電圧レベル）にする。これにより、図１４Ａに示したように、制御線ＣＴＲＬ、記憶素子９１、トランジスタ３３の順に初期化電流Ｉinit1が流れるとともに、制御線ＣＴＲＬ、記憶素子９２、トランジスタ３７の順に初期化電流Ｉinit2が流れる。これにより、記憶素子９１，９２の抵抗状態は低抵抗状態ＲＬになる。
　通常動作ＯＰ２の動作は、上記実施の形態の場合（図６Ｂ）と同様である。このとき、図１４Ｂに示したように、トランジスタ３１Ｃ，３３，３４，３５Ｃ，３７，３８はオフ状態である。よって、記憶素子９１，９２に電流が流れないため、記憶素子９１，９２の抵抗状態は、所定の抵抗状態（この例では低抵抗状態ＲＬ）にそれぞれ維持される。
　ストア動作ＯＰ３では、駆動部２２Ｃは、図１３に示したように、所定の期間において、信号ＳＢＷＬの電圧を高レベルにする。これにより、図１４Ｃに示したように、トランジスタ３４，３８はそれぞれオン状態になり、トランジスタ３２，３６のドレインに電源電圧ＶＤＤが供給される。これにより、記憶素子９１，９２のうちのいずれか一方にストア電流Ｉstoreが流れる。この例では、ノードＮ１の電圧ＶＮ１が高レベル電圧ＶＨであり、ノードＮ２の電圧ＶＮ２が低レベル電圧ＶＬである。よって、メモリセル３０Ｃでは、図１４Ｃに示したように、トランジスタ３６のゲートに高レベル電圧ＶＨが供給されるので、トランジスタ３８、トランジスタ３６、記憶素子９２の順に、ストア電流Ｉstoreが流れる。その結果、記憶素子９２の抵抗状態は、高抵抗状態ＲＨになる。
　スタンバイ動作ＯＰ４では、図１３に示したように、制御部１１Ｃは、電源制御信号ＳＰＧの電圧を低レベルにする。これにより、電源トランジスタ１２Ｃ（図１１）はオフ状態になり、メモリセル３０Ｃへの接地電圧ＶＳＳの供給を停止する。このとき、図１４Ｄに示したように、記憶素子９１，９２の抵抗状態は維持される。
　リストア動作ＯＰ５では、図１３に示したように、制御部１１Ｃは、電源制御信号ＳＰＧの電圧を高レベルにする。これにより、電源トランジスタ１２Ｃ（図１）はオン状態になり、メモリセル３０Ｃに接地電圧ＶＳＳが供給される。そして、駆動部２２Ｃは、信号ＳＲＥＳＴＯＲＥＬの電圧を、電源トランジスタ１２Ｃがオン状態になった直後の所定の長さの期間だけ低レベルにする。これにより、図１４Ｅに示したように、この期間において、トランジスタ３１Ｃ，３５Ｃはそれぞれオン状態になる。また、駆動部２２Ｃは、図１３に示したように、この所定の長さの期間だけ、信号ＳＣＴＲＬの電圧を高レベル電圧ＶＨ（電源電圧レベル）にする。これにより、ノードＮ１は、記憶素子９１を介して電源に接続され、ノードＮ２は、記憶素子９２を介して電源に接続される。このとき、記憶素子９１，９２の抵抗状態は互いに異なるので、記憶素子９１，９２の抵抗状態に応じて、ＳＲＡＭ回路４０における電圧状態が定まる。この例では、図１４Ｅに示したように、記憶素子９１の抵抗状態は低抵抗状態ＲＬであり、記憶素子９２の抵抗状態は高抵抗状態ＲＨである。よって、ノードＮ１が、低い抵抗値によりプルアップされ、ノードＮ２が、高い抵抗値によりプルアップされるため、ノードＮ１における電圧ＶＮ１が高レベル電圧ＶＨになり、ノードＮ２における電圧ＶＮ２が低レベル電圧ＶＬになる。
＜２．第２の実施の形態＞
　次に、第２の実施の形態に係る半導体回路２について説明する。本実施の形態では、１つの記憶素子を用いてメモリセルを構成している。すなわち、上記第１の実施の形態では、各メモリセルに２つの記憶素子を設けたが、本実施の形態では、各メモリセルに１つの記憶素子を設けている。なお、上記第１の実施の形態に係る半導体回路１と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。
　図１に示したように、半導体回路２は、メモリ回路５０を備えている。メモリ回路５０は、メモリセルアレイ５１と、駆動部２２，２３とを有している。メモリセルアレイ５１は、複数のメモリセル６０を有している。
　図１５は、メモリセルアレイ５１におけるメモリセル６０の一構成例を表すものである。図１６は、メモリセルアレイ５１の一構成例を表すものである。メモリセルアレイ５１は、複数のワード線ＡＷＬと、複数の制御線ＢＷＬと、複数のビット線ＢＬと、複数のビット線ＢＬＢと、複数の制御線ＣＴＲＬと、複数のリストア制御線ＲＥＳＴＯＲＥＬと、複数のリセット制御線ＲＥＳＥＴＬとを有している。
　メモリセル６０は、ＳＲＡＭ回路７０と、トランジスタ３１～３４と、記憶素子９１とを有している。
　ＳＲＡＭ回路７０は、トランジスタ７１～７４，４５，４６を有している。トランジスタ７１～７４は、上記第１の実施の形態におけるトランジスタ４１～４４（図２）にそれぞれ対応している。トランジスタ７１，７２は、インバータＩＶ３を構成しており、トランジスタ７３，７４は、インバータＩＶ４を構成している。ＳＲＡＭ回路７０は、電源投入直後でのノードＮ１における電圧が高レベルになりやすいように構成されている。
　具体的には、この例では、トランジスタ７３のゲート長Ｌ７３をトランジスタ７１のゲート長Ｌ７１と等しくするとともに、トランジスタ７３のゲート幅Ｗ７３をトランジスタ７１のゲート幅Ｗ７１より広く（Ｗ７３＞Ｗ７１）している。また、トランジスタ７２のゲート長Ｌ７２をトランジスタ７４のゲート長Ｌ７４と等しくするとともに、トランジスタ７２のゲート幅Ｗ７２をトランジスタ７４のゲート幅Ｗ７４より広く（Ｗ７２＞Ｗ７４）している。これにより、電源投入直後において、インバータＩＶ４は高レベルを出力しやすくなり、インバータＩＶ３は低レベルを出力しやすくなる。
　また、ＳＲＡＭ回路７０では、後述するように、リストア動作ＯＰ５において、インバータＩＶ４のトランジスタ７３からノードＮ１に向かって流れる電流が、記憶素子９１の抵抗状態が高抵抗状態ＲＨである場合にノードＮ１からトランジスタ３１および記憶素子９１を介して制御線ＣＴＲＬに流れる電流よりも大きくなるとともに、記憶素子９１の抵抗状態が低抵抗状態ＲＬである場合にノードＮ１からトランジスタ３１および記憶素子９１を介して制御線ＣＴＲＬに流れる電流よりも小さくなるようにしている。
　トランジスタ３１のゲートはリストア制御線ＲＥＳＴＯＲＥＬに接続され、ドレインはノードＮ１に接続され、ソースは記憶素子９１の端子Ｔ３に接続される。トランジスタ３２のゲートはノードＮ１に接続され、ドレインはトランジスタ３４のソースに接続され、ソースは記憶素子９１の端子Ｔ１およびトランジスタ３３のドレインに接続される。トランジスタ３３のゲートはリセット制御線ＲＥＳＥＴＬに接続され、ドレインは記憶素子９１の端子Ｔ１およびトランジスタ３２のソースに接続され、ソースは接地される。トランジスタ３４のゲートは制御線ＢＷＬに接続され、ドレインには電源電圧ＶＤＤが供給され、ソースはトランジスタ３２のドレインに接続される。
　記憶素子９１の端子Ｔ１はトランジスタ３２のソースおよびトランジスタ３３のドレインに接続され、端子Ｔ２は制御線ＣＴＲＬに接続され、端子Ｔ３はトランジスタ３１のソースに接続される。この記憶素子９１では、図４に示したように、端子Ｔ２から端子Ｔ１に向かって所定の電流が流れることにより、端子Ｔ２と端子Ｔ３との間の抵抗状態が低抵抗状態ＲＬに設定され、端子Ｔ１から端子Ｔ２に向かって所定の電流が流れることにより、端子Ｔ２と端子Ｔ３との間の抵抗状態が高抵抗状態ＲＨに設定されるようになっている。
　ここで、インバータＩＶ３は、本開示における「第１の回路」の一具体例に対応する。インバータＩＶ４は、本開示における「第２の回路」の一具体例に対応する。トランジスタ７１は、本開示における「第５のトランジスタ」の一具体例に対応する。トランジスタ７３は、本開示における「第６のトランジスタ」の一具体例に対応する。トランジスタ７４は、本開示における「第７のトランジスタ」の一具体例に対応する。トランジスタ７２は、本開示における「第８のトランジスタ」の一具体例に対応する。
　図１７Ａ，１７Ｂ、図１８Ａ～１８Ｃ、および図１９Ａ～１９Ｃは、メモリセル６０の動作状態を表すものである。図１７Ａは初期化動作ＯＰ１における状態を示し、図１７Ｂは通常動作ＯＰ２における状態を示す。図１８Ａ～１８ＣはノードＮ１における電圧ＶＮ１が高レベル電圧ＶＨ（ＶＮ１＝ＶＨ）である場合における状態を示し、図１８Ａはストア動作ＯＰ３における状態を示し、図１８Ｂはスタンバイ動作ＯＰ４における状態を示し、図１８Ｃはリストア動作ＯＰ５における状態を示す。図１９Ａ～１９ＣはノードＮ１における電圧ＶＮ１が低レベル電圧ＶＬ（ＶＮ１＝ＶＬ）である場合における状態を示し、図１９Ａはストア動作ＯＰ３における状態を示し、図１９Ｂはスタンバイ動作ＯＰ４における状態を示し、図１９Ｃはリストア動作ＯＰ５における状態を示す。
（初期化動作ＯＰ１）
　初期化動作ＯＰ１では、制御部１１は、図５に示したように、まず、電源制御信号ＳＰＧの電圧を低レベルにする。これにより、電源トランジスタ１２（図１）はオン状態になり、メモリセル６０に電源電圧ＶＤＤが供給される。また、駆動部２２は、信号ＳＢＷＬの電圧を低レベルにするとともに、信号ＳＲＥＳＴＯＲＥＬの電圧を低レベルにする。これにより、図１７Ａに示したように、トランジスタ３１，３４はオフ状態になる。その結果、ＳＲＡＭ回路７０は、記憶素子９１と電気的に切り離される。また、駆動部２２は、図５に示したように、所定の期間において、信号ＳＲＥＳＥＴＬの電圧を高レベルにする。これにより、図１７Ａに示したように、トランジスタ３３がオン状態になる。また、駆動部２２は、図５に示したように、所定の期間において、信号ＳＣＴＲＬの電圧を高レベル電圧ＶＨ（電源電圧レベル）にする。これにより、図１７Ａに示したように、制御線ＣＴＲＬ、記憶素子９１、トランジスタ３３の順に初期化電流Ｉinitが流れる。その結果、記憶素子９１の抵抗状態は低抵抗状態ＲＬになる。
（通常動作ＯＰ２）
　通常動作ＯＰ２では、駆動部２２は、図５に示したように、信号ＳＲＥＳＥＴＬの電圧を低レベルにする。これにより、図１７Ｂに示したように、トランジスタ３３がオフ状態になる。また、駆動部２２は、図５に示したように、信号ＳＣＴＲＬの電圧を低レベル電圧ＶＬ（接地レベル）にする。なお、これに限定されるものではなく、駆動部２２は、制御線ＣＴＲＬをフローティングにしてもよい。
　この通常動作ＯＰ２では、半導体回路２は、メモリセル６０のＳＲＡＭ回路７０に対して情報を書き込み、またはＳＲＡＭ回路７０から情報を読み出す。このとき、図１７Ｂに示したように、トランジスタ３１，３３，３４はオフ状態である。よって、記憶素子９１に電流が流れないため、記憶素子９１の抵抗状態は、所定の抵抗状態（この例では低抵抗状態ＲＬ）に維持される。
（ストア動作ＯＰ３）
　ストア動作ＯＰ３では、駆動部２２は、図５に示したように、信号ＳＡＷＬの電圧を低レベルにする。これにより、トランジスタ４５，４６はオフ状態になる。また、駆動部２２は、図５に示したように、所定の期間において、信号ＳＢＷＬの電圧を高レベルにする。これにより、図１８Ａ，１９Ａに示したように、トランジスタ３４はオン状態になり、トランジスタ３２のドレインに電源電圧ＶＤＤが供給される。これにより、ＳＲＡＭ回路７０に記憶された情報に応じて、記憶素子９１の抵抗状態が設定される。
　具体的には、例えば、図１８Ａに示したように、ノードＮ１における電圧ＶＮ１が高レベル電圧ＶＨ（ＶＮ１＝ＶＨ）である場合には、トランジスタ３２のゲートには高レベル電圧ＶＨが供給されるので、トランジスタ３４、トランジスタ３２、記憶素子９１の順に、ストア電流Ｉstoreが流れる。その結果、記憶素子９１の抵抗状態は、高抵抗状態ＲＨになる。
　また、例えば、図１９Ａに示したように、ノードＮ１における電圧ＶＮ１が低レベル電圧ＶＬ（ＶＮ１＝ＶＬ）である場合には、トランジスタ３２のゲートには低レベル電圧ＶＬが供給されるので、記憶素子９１には電流が流れない。その結果、記憶素子９１の抵抗状態は、低抵抗状態ＲＬに維持される。
（スタンバイ動作ＯＰ４）
　スタンバイ動作ＯＰ４では、図５に示したように、制御部１１は、電源制御信号ＳＰＧの電圧を高レベルにする。これにより、電源トランジスタ１２（図１）はオフ状態になり、メモリセル６０への電源供給が停止する。このとき、図１８Ｂ，１９Ｂに示したように、記憶素子９１の抵抗状態は維持される。
（リストア動作ＯＰ５）
　リストア動作ＯＰ５では、図５に示したように、制御部１１は、電源制御信号ＳＰＧの電圧を低レベルにする。これにより、電源トランジスタ１２（図１）はオン状態になり、メモリセル６０に電源電圧ＶＤＤが供給される。そして、駆動部２２は、信号ＳＲＥＳＴＯＲＥＬの電圧を、電源トランジスタ１２がオン状態になった直後の所定の長さの期間だけ高レベルにする。これにより、図１８Ｃ，１９Ｃに示したように、この期間において、トランジスタ３１はオン状態になる。また、駆動部２２は、図５に示したように、信号ＳＣＴＲＬの電圧を低レベル電圧ＶＬ（接地レベル）にする。これにより、ノードＮ１は、記憶素子９１を介して接地される。このとき、記憶素子９１の抵抗状態に応じて、ＳＲＡＭ回路７０における電圧状態が定まる。
　具体的には、例えば、図１８Ｃに示したように、記憶素子９１の抵抗状態が高抵抗状態ＲＨである場合には、ノードＮ１は、高い抵抗値を用いてプルダウンされる。このとき、インバータＩＶ４のトランジスタ７３からノードＮ１に向かって流れる電流は、ノードＮ１からトランジスタ３１および記憶素子９１を介して制御線ＣＴＲＬに流れる電流よりも大きい。よって、ノードＮ１の電圧ＶＮ１は、高レベル電圧ＶＨに設定され、ノードＮ２の電圧ＶＮ２は、低レベル電圧ＶＬに設定される。
　また、例えば、図１９Ｃに示したように、記憶素子９１の抵抗状態が低抵抗状態ＲＬである場合には、ノードＮ１は、低い抵抗値を用いてプルダウンされる。このとき、インバータＩＶ４のトランジスタ７３からノードＮ１に向かって流れる電流は、ノードＮ１からトランジスタ３１および記憶素子９１を介して制御線ＣＴＲＬに流れる電流よりも小さい。よって、ノードＮ１の電圧ＶＮ１は、低レベル電圧ＶＬに設定され、ノードＮ２の電圧ＶＮ２は、高レベル電圧ＶＨに設定される。
　このように、半導体回路２では、各メモリセル６０に１つの記憶素子９１を設けるようにした。これにより、半導体回路２では、第１の実施の形態に係る半導体回路１に比べて、素子数を減らすことができるため、メモリセル６０の面積を小さくすることができ、その結果、半導体回路２の面積を小さくすることができる。
　また、半導体回路２では、ノードＮ１における電圧ＶＮ１が電源投入直後に高レベル電圧ＶＨになりやすいようにＳＲＡＭ回路７０を構成した。具体的には、ＳＲＡＭ回路７０では、インバータＩＶ４におけるトランジスタ７３のゲート幅Ｗ７３をインバータＩＶ３におけるトランジスタ７１のゲート幅Ｗ７１より広く（Ｗ７３＞Ｗ７１）するとともに、インバータＩＶ３におけるトランジスタ７２のゲート幅Ｗ７２をインバータＩＶ４におけるトランジスタ７４のゲート幅Ｗ７４より広く（Ｗ７２＞Ｗ７４）した。さらに、ＳＲＡＭ回路７０では、インバータＩＶ４のトランジスタ７３からノードＮ１に向かって流れる電流を、記憶素子９１の抵抗状態が高抵抗状態ＲＨである場合（図１８Ｃ）に、ノードＮ１からトランジスタ３１および記憶素子９１を介して制御線ＣＴＲＬに流れる電流よりも大きくするとともに、記憶素子９１の抵抗状態が低抵抗状態ＲＬである場合（図１９Ｃ）に、ノードＮ１からトランジスタ３１および記憶素子９１を介して制御線ＣＴＲＬに流れる電流よりも小さくするようにした。これにより、半導体回路２では、１つの記憶素子９１で、リストア動作ＯＰ５を実現することができる。
　すなわち、第１の実施の形態に係る半導体回路１では、例えば、記憶素子９１の抵抗状態が高抵抗状態ＲＨであり、記憶素子９２の抵抗状態が低抵抗状態ＲＬである場合には、リストア動作ＯＰ５において、図６Ｅに示したように、ノードＮ２が低い抵抗値によりプルダウンされる。よって、ノードＮ２における電圧ＶＮ２が低レベル電圧ＶＬになり、その結果、ノードＮ１における電圧ＶＮ１を高レベル電圧ＶＨにすることができる。しかしながら、この半導体回路１におけるメモリセル３０から、単にトランジスタ３５～３８および記憶素子９２を省いた構成では、リストア動作ＯＰ５を行おうとしても、ノードＮ１における電圧ＶＮ１を高レベル電圧ＶＨにすることが難しい。
　一方、半導体回路２では、ノードＮ１における電圧ＶＮ１が電源投入直後に高レベル電圧ＶＨになりやすいようにＳＲＡＭ回路７０を構成した。これにより、例えば、図１９Ｃに示したように、記憶素子９１の抵抗状態が低抵抗状態ＲＬである場合には、ノードＮ１が低い抵抗値によりプルダウンされるため、電圧ＶＮ１が低レベル電圧ＶＬになる。また、図１８Ｃに示したように、記憶素子９１の抵抗状態が高抵抗状態ＲＨである場合には、ノードＮ１が高い抵抗値によりプルダウンされるため、電圧ＶＮ１が高レベル電圧ＶＨになる。すなわち、電圧ＶＮ１は、ノードＮ１が高い抵抗値によりプルダウンされてもさほど影響を受けず、高レベル電圧ＶＨになる。これにより、半導体回路２では、１つの記憶素子９１で、リストア動作ＯＰ５を実現することができる。
　以上のように本実施の形態では、各メモリセルに１つの記憶素子を設けるようにしたので、半導体回路の面積を小さくすることができる。
　本実施の形態では、ノードＮ１における電圧が電源投入直後に高レベル電圧になりやすいようにＳＲＡＭ回路を構成したので、１つの記憶素子で、リストア動作を実現することができる。
　その他の効果は、上記第１の実施の形態の場合と同様である。
［変形例２－１］
　上記実施の形態では、インバータＩＶ３，ＩＶ４におけるトランジスタ７１～７４のゲート幅Ｗをそれぞれ設定したが、これに限定されるものではない。これに代えて、例えば、インバータＩＶ３，ＩＶ４におけるトランジスタ７１～７４のゲート長Ｌをそれぞれ設定してもよい。具体的には、例えば、インバータＩＶ４におけるトランジスタ７３のゲート長Ｌ７３をインバータＩＶ３におけるトランジスタ７１のゲート長Ｌ７１より短く（Ｌ７３＜Ｌ７１）するとともに、インバータＩＶ３におけるトランジスタ７２のゲート長Ｌ７２をインバータＩＶ４におけるトランジスタ７４のゲート長Ｌ７４より短く（Ｌ７２＜Ｌ７４）してもよい。この場合でも、ノードＮ１における電圧ＶＮ１を電源投入直後に高レベル電圧ＶＨにしやすくすることができる。
［変形例２－２］
　上記実施の形態では、インバータＩＶ４におけるトランジスタ７３のゲート幅Ｗ７３をインバータＩＶ３におけるトランジスタ７１のゲート幅Ｗ７１より広く（Ｗ７３＞Ｗ７１）するとともに、インバータＩＶ３におけるトランジスタ７２のゲート幅Ｗ７２をインバータＩＶ４におけるトランジスタ７４のゲート幅Ｗ７４より広く（Ｗ７２＞Ｗ７４）したが、これに限定されるものではない。これに代えて、トランジスタ７２，７４のゲート幅Ｗ７２，Ｗ７４を互いに等しくするとともに、インバータＩＶ４におけるトランジスタ７３のゲート幅Ｗ７３をインバータＩＶ３におけるトランジスタ７１のゲート幅Ｗ７１より広く（Ｗ７３＞Ｗ７１）してもよい。また、例えば、トランジスタ７１，７３のゲート幅Ｗ７１，Ｗ７３を互いに等しくするとともに、インバータＩＶ３におけるトランジスタ７２のゲート幅Ｗ７２をインバータＩＶ４におけるトランジスタ７４のゲート幅Ｗ７４より広く（Ｗ７２＞Ｗ７４）してもよい。この場合でも、ノードＮ１における電圧ＶＮ１を電源投入直後に高レベル電圧ＶＨにしやすくすることができる。
［変形例２－３］
　上記実施の形態では、図４に示したように、記憶素子９１の端子Ｔ２から端子Ｔ１に電流を流すことにより、端子Ｔ２と端子Ｔ３との間の抵抗状態が低抵抗状態ＲＬに設定されるようにしたが、これに限定されるものではない。以下に、本変形例に係る半導体回路２Ａについて詳細に説明する。半導体回路２Ａは、メモリ回路５０Ａを備えている。メモリ回路５０Ａは、メモリセルアレイ５１Ａを有している。メモリセルアレイ５１Ａは、複数のメモリセル６０Ａを有している。
　図２０は、メモリセル６０Ａの一構成例を表すものである。メモリセル６０Ａは、ＳＲＡＭ回路７０と、トランジスタ３１～３４と、記憶素子９１Ａとを有している。このメモリセル６０Ａでは、トランジスタ３２のゲートはノードＮ２に接続され、トランジスタ３６のゲートはノードＮ１に接続されている。図８に示したように、記憶素子９１Ａでは、端子Ｔ２から端子Ｔ１に向かって所定の電流が流れることにより、端子Ｔ２と端子Ｔ３との間の抵抗状態が高抵抗状態ＲＨに設定され、端子Ｔ１から端子Ｔ２に向かって所定の電流が流れることにより、端子Ｔ２と端子Ｔ３との間の抵抗状態が低抵抗状態ＲＬに設定されるようになっている。
　図２１Ａ，２１Ｂ、図２２Ａ～２２Ｃ、および図２３Ａ～２３Ｃは、メモリセル６０Ａの動作状態を表すものである。図２１Ａは初期化動作ＯＰ１における状態を示し、図２１Ｂは通常動作ＯＰ２における状態を示す。図２２Ａ～２２ＣはノードＮ１における電圧ＶＮ１が高レベル電圧ＶＨ（ＶＮ１＝ＶＨ）である場合における状態を示し、図２２Ａはストア動作ＯＰ３における状態を示し、図２２Ｂはスタンバイ動作ＯＰ４における状態を示し、図２２Ｃはリストア動作ＯＰ５における状態を示す。図２３Ａ～２３ＣはノードＮ１における電圧ＶＮ１が低レベル電圧ＶＬ（ＶＮ１＝ＶＬ）である場合における状態を示し、図２３Ａはストア動作ＯＰ３における状態を示し、図２３Ｂはスタンバイ動作ＯＰ４における状態を示し、図２３Ｃはリストア動作ＯＰ５における状態を示す。
　初期化動作ＯＰ１では、制御部１１は、図５に示したように、まず、電源制御信号ＳＰＧの電圧を低レベルにする。これにより、電源トランジスタ１２（図１）はオン状態になり、メモリセル６０Ａに電源電圧ＶＤＤが供給される。また、駆動部２２は、信号ＳＢＷＬの電圧を低レベルにするとともに、信号ＳＲＥＳＴＯＲＥＬの電圧を低レベルにする。これにより、図２１Ａに示したように、トランジスタ３１，３４はオフ状態になる。その結果、ＳＲＡＭ回路７０は、記憶素子９１Ａと電気的に切り離される。また、駆動部２２は、図５に示したように、所定の期間において、信号ＳＲＥＳＥＴＬの電圧を高レベルにする。これにより、図２１Ａに示したように、トランジスタ３３がオン状態になる。また、駆動部２２は、図５に示したように、所定の期間において、信号ＳＣＴＲＬの電圧を高レベル電圧ＶＨ（電源電圧レベル）にする。これにより、図２１Ａに示したように、制御線ＣＴＲＬ、記憶素子９１Ａ、トランジスタ３３の順に初期化電流Ｉinitが流れる。その結果、記憶素子９１Ａの抵抗状態は高抵抗状態ＲＨになる。
　通常動作ＯＰ２の動作は、上記第２の実施の形態の場合（図１７Ｂ）と同様である。このとき、図２１Ｂに示したように、トランジスタ３１，３３，３４はオフ状態である。よって、記憶素子９１Ａに電流が流れないため、記憶素子９１Ａの抵抗状態は、所定の抵抗状態（この例では高抵抗状態ＲＨ）にそれぞれ維持される。
　ストア動作ＯＰ３では、駆動部２２は、図５に示したように、所定の期間において、信号ＳＢＷＬの電圧を高レベルにする。これにより、トランジスタ３４は、図２２Ａ，２３Ｂに示したように、オン状態になり、トランジスタ３２のドレインに電源電圧ＶＤＤが供給される。これにより、ＳＲＡＭ回路７０に記憶された情報に応じて、記憶素子９１の抵抗状態が設定される。
　具体的には、例えば、図２２Ａに示したように、ノードＮ１における電圧ＶＮ１が高レベル電圧ＶＨ（ＶＮ１＝ＶＨ）である場合には、トランジスタ３２のゲートには低レベル電圧ＶＬが供給されるので、記憶素子９１Ａには電流が流れない。その結果、記憶素子９１Ａの抵抗状態は、高抵抗状態ＲＨに維持される。
　また、例えば、図２３Ａに示したように、ノードＮ１における電圧ＶＮ１が低レベル電圧ＶＬ（ＶＮ１＝ＶＬ）である場合には、トランジスタ３２のゲートには高レベル電圧ＶＨが供給されるので、トランジスタ３４、トランジスタ３２、記憶素子９１Ａの順に、ストア電流Ｉstoreが流れる。その結果、記憶素子９１Ａの抵抗状態は、低抵抗状態ＲＬになる。
　スタンバイ動作ＯＰ４は、上記第２の実施の形態の場合（図１８Ｂ，１９Ｂ）と同様である。このとき、図２２Ｂ，２３Ｂに示したように、記憶素子９１Ａ，９２Ａの抵抗状態は維持される。
　リストア動作ＯＰ５では、図５に示したように、制御部１１は、電源制御信号ＳＰＧの電圧を低レベルにする。これにより、電源トランジスタ１２（図１）はオン状態になり、メモリセル６０Ａに電源電圧ＶＤＤが供給される。そして、駆動部２２は、信号ＳＲＥＳＴＯＲＥＬの電圧を、電源トランジスタ１２がオン状態になった直後の所定の長さの期間だけ高レベルにする。これにより、図２２Ｃ，２３Ｃに示したように、この期間において、トランジスタ３１はオン状態になる。また、駆動部２２は、図５に示したように、信号ＳＣＴＲＬの電圧を低レベル電圧ＶＬ（接地レベル）にする。これにより、ノードＮ１は、記憶素子９１Ａを介して接地される。このとき、記憶素子９１Ａの抵抗状態に応じて、ＳＲＡＭ回路７０における電圧状態が定まる。
　具体的には、例えば、図２２Ｃに示したように、記憶素子９１Ａの抵抗状態が高抵抗状態ＲＨである場合には、ノードＮ１は、高い抵抗値を用いてプルダウンされる。このとき、この例では、インバータＩＶ４のトランジスタ７３からノードＮ１に向かって流れる電流は、ノードＮ１からトランジスタ３１および記憶素子９１Ａを介して制御線ＣＴＲＬに流れる電流よりも大きい。よって、ノードＮ１の電圧ＶＮ１は、高レベル電圧ＶＨに設定され、ノードＮ２の電圧ＶＮ２は、低レベル電圧ＶＬに設定される。
　また、例えば、図２３Ｃに示したように、記憶素子９１Ａの抵抗状態が低抵抗状態ＲＬである場合には、ノードＮ１は、低い抵抗値を用いてプルダウンされる。このとき、この例では、インバータＩＶ４のトランジスタ７３からノードＮ１に向かって流れる電流は、ノードＮ１からトランジスタ３１および記憶素子９１Ａを介して制御線ＣＴＲＬに流れる電流よりも小さい。よって、ノードＮ１の電圧ＶＮ１は、低レベル電圧ＶＬに設定され、ノードＮ２の電圧ＶＮ２は、高レベル電圧ＶＨに設定される。
［変形例２－４］
　上記実施の形態に係る半導体回路２に、上記第１の実施の形態の各変形例を適用してもよい。
＜３．第３の実施の形態＞
　次に、第３の実施の形態に係る半導体回路３について説明する。本実施の形態では、ストア動作ＯＰ３における電流経路が、第１の実施の形態に係る半導体回路１と異なるように構成している。なお、上記第１の実施の形態に係る半導体回路１と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。
　図１に示したように、半導体回路３は、メモリ回路１２０を備えている。メモリ回路１２０は、メモリセルアレイ１２１と、駆動部１２２，２３とを有している。メモリセルアレイ１２１は、複数のメモリセル１３０を有している。
　図２４は、メモリセルアレイ１２１におけるメモリセル１３０の一構成例を表すものである。図２５は、メモリセルアレイ１２１の一構成例を表すものである。メモリセルアレイ１２１は、複数のワード線ＡＷＬと、複数のストア制御線ＳＴＯＲＥＬと、複数のビット線ＢＬと、複数のビット線ＢＬＢと、複数の制御線ＣＴＲＬと、複数のリストア制御線ＲＥＳＴＯＲＥＬとを有している。ストア制御線ＳＴＯＲＥＬは、図２４，２５における横方向に延伸する。このストア制御線ＳＴＯＲＥＬの一端は駆動部１２２に接続される。このストア制御線ＳＴＯＲＥＬには駆動部１２２により信号ＳＳＴＯＲＥＬが印加される。
　メモリセル１３０は、ＳＲＡＭ回路４０と、トランジスタ３１，３５，１３２，１３６と、記憶素子９１，９２とを有している。
　トランジスタ１３２，１３６は、Ｎ型のＭＯＳトランジスタである。トランジスタ１３２のゲートはストア制御線ＳＴＯＲＥＬに接続され、ドレインはノードＮ１に接続され、ソースは記憶素子９１の端子Ｔ１に接続される。トランジスタ１３６のゲートはストア制御線ＳＴＯＲＥＬに接続され、ドレインはノードＮ２に接続され、ソースは記憶素子９２の端子Ｔ１に接続される。
　記憶素子９１の端子Ｔ１はトランジスタ１３２のソースに接続され、記憶素子９２の端子Ｔ１はトランジスタ１３６のソースに接続される。この記憶素子９１，９２では、図４に示したように、端子Ｔ２から端子Ｔ１に向かって所定の電流が流れることにより、端子Ｔ２と端子Ｔ３との間の抵抗状態が低抵抗状態ＲＬに設定され、端子Ｔ１から端子Ｔ２に向かって所定の電流が流れることにより、端子Ｔ２と端子Ｔ３との間の抵抗状態が高抵抗状態ＲＨに設定される。
　駆動部１２２（図１，２５）は、制御部１１から供給される制御信号に基づいて、ワード線ＡＷＬに信号ＳＡＷＬを印加し、ストア制御線ＳＴＯＲＥＬに信号ＳＳＴＯＲＥＬを印加し、制御線ＣＴＲＬに信号ＳＣＴＲＬを印加し、リストア制御線ＲＥＳＴＯＲＥＬに信号ＳＲＥＳＴＯＲＬを印加するように構成される。
　ここで、トランジスタ３１は、本開示における「第１のトランジスタ」の一具体例に対応する。トランジスタ１３２は、本開示における「第２のトランジスタ」の一具体例に対応する。トランジスタ３５は、本開示における「第９のトランジスタ」の一具体例に対応する。トランジスタ１３６は、本開示における「第１０のトランジスタ」の一具体例に対応する。
　図２６は、半導体回路３における、ある着目したメモリセル１３０の一動作例を表すものである。図２７Ａ～２７Ｅは、メモリセル１３０の動作状態を表すものであり、図２７Ａは通常動作ＯＰ２における状態を示し、図２７Ｂ，２７Ｃはストア動作ＯＰ３における状態を示し、図２７Ｄはスタンバイ動作ＯＰ４における状態を示し、図２７Ｅはリストア動作ＯＰ５における状態を示す。
（通常動作ＯＰ２）
　通常動作ＯＰ２では、駆動部１２２は、図２６に示したように、信号ＳＳＴＯＲＥＬの電圧を低レベルにするとともに、信号ＳＲＥＳＴＯＲＥＬの電圧を低レベルにする。これにより、図２７Ａに示したように、トランジスタ３１，３５，１３２，１３６がオフ状態になる。また、駆動部１２２は、図２６に示したように、信号ＳＣＴＲＬの電圧を低レベル電圧ＶＬ（接地レベル）にする。
　この通常動作ＯＰ２では、半導体回路３は、メモリセル１３０のＳＲＡＭ回路４０に対して情報を書き込み、またはＳＲＡＭ回路４０から情報を読み出す。このとき、図２７Ａに示したように、トランジスタ３１，３５，１３２，１３６はオフ状態である。この例では、記憶素子９１の抵抗状態は、低抵抗状態ＲＬに維持され、記憶素子９２の抵抗状態は、高抵抗状態ＲＨに維持される。
（ストア動作ＯＰ３）
　ストア動作ＯＰ３では、駆動部１２２は、図２６に示したように、信号ＳＡＷＬの電圧を低レベルにする。これにより、トランジスタ４５，４６はオフ状態になる。また、駆動部１２２は、図２６に示したように、所定の期間において、信号ＳＳＴＯＲＥＬの電圧を高レベルにする。これにより、トランジスタ１３２，１３６は、図２７Ｂ，２７Ｃに示したように、それぞれオン状態になる。半導体回路３では、ストア動作ＯＰ３を２回の動作ＯＰ３１，ＯＰ３２に分けて行う。
　まず、動作ＯＰ３１において、駆動部１２２は、図２６に示したように、信号ＳＣＴＲＬの電圧を高レベル電圧ＶＨ（電源電圧レベル）にする。これにより、記憶素子９１，９２のうちのいずれか一方にストア電流Ｉstore1が流れる。この例では、ノードＮ１の電圧ＶＮ１が高レベル電圧ＶＨであり、ノードＮ２の電圧ＶＮ２が低レベル電圧ＶＬである。よって、メモリセル１３０では、図２７Ｂに示したように、記憶素子９２、トランジスタ１３６、およびインバータＩＶ１のトランジスタ４２の順に、ストア電流Ｉstore1が流れる。その結果、記憶素子９２の抵抗状態は、低抵抗状態ＲＬになる。
　次に、動作ＯＰ３２において、駆動部１２２は、図２６に示したように、信号ＳＣＴＲＬの電圧を低レベル電圧ＶＬ（接地電圧レベル）にする。これにより、記憶素子９１，９２のうちの他方にストア電流Ｉstore2が流れる。この例では、図２７Ｃに示したように、インバータＩＶ２のトランジスタ４３、トランジスタ１３２、記憶素子９１の順に、ストア電流Ｉstore2が流れる。その結果、記憶素子９１の抵抗状態は、高抵抗状態ＲＨになる。
　このようにして、メモリセル１３０では、ＳＲＡＭ回路４０に記憶された情報に応じて、記憶素子９１，９２の抵抗状態がそれぞれ設定される。なお、この例では、駆動部１２２は、最初の動作ＯＰ３１において、信号ＳＣＴＲＬの電圧を高レベル電圧ＶＨにし、次の動作ＯＰ３２において、信号ＳＣＴＲＬの電圧を低レベル電圧ＶＬにしたが、これに限定されるものではない。これに代えて、例えば、最初の動作ＯＰ３１において、信号ＳＣＴＲＬの電圧を低レベル電圧ＶＬにし、次の動作ＯＰ３２において、信号ＳＣＴＲＬの電圧を高レベル電圧ＶＨにしてもよい。
（スタンバイ動作ＯＰ４）
　スタンバイ動作ＯＰ４では、図２６に示したように、制御部１１は、電源制御信号ＳＰＧの電圧を高レベルにする。これにより、電源トランジスタ１２（図１）はオフ状態になり、メモリセル１３０への電源供給が停止する。このとき、図２７Ｄに示したように、記憶素子９１，９２の抵抗状態は維持される。
（リストア動作ＯＰ５）
　リストア動作ＯＰ５では、図２６に示したように、制御部１１は、電源制御信号ＳＰＧの電圧を低レベルにする。これにより、電源トランジスタ１２（図１）はオン状態になり、メモリセル１３０に電源電圧ＶＤＤが供給される。そして、駆動部１２２は、信号ＳＲＥＳＴＯＲＥＬの電圧を、電源トランジスタ１２がオン状態になった直後の所定の長さの期間だけ高レベルにする。これにより、図２７Ｅに示したように、この期間において、トランジスタ３１，３５はそれぞれオン状態になる。また、駆動部１２２は、図２６に示したように、信号ＳＣＴＲＬの電圧を低レベル電圧ＶＬ（接地レベル）にする。これにより、ノードＮ１は、記憶素子９１を介して接地され、ノードＮ２は、記憶素子９２を介して接地される。このとき、記憶素子９１，９２の抵抗状態は互いに異なるので、記憶素子９１，９２の抵抗状態に応じて、ＳＲＡＭ回路４０における電圧状態が定まる。
　この例では、図２７Ｅに示したように、記憶素子９１の抵抗状態は高抵抗状態ＲＨであり、記憶素子９２の抵抗状態は低抵抗状態ＲＬである。よって、ノードＮ１が、高い抵抗値によりプルダウンされ、ノードＮ２が、低い抵抗値によりプルダウンされるため、ノードＮ１における電圧ＶＮ１が高レベル電圧ＶＨになり、ノードＮ２における電圧ＶＮ２が低レベル電圧ＶＬになる。
　このように、半導体回路３では、ＳＲＡＭ回路４０、記憶素子９１，９２、およびトランジスタ３１，３５，１３２，１３６を用いてメモリセル１３０を構成したので、第１の実施の形態に係る半導体回路１に比べて、素子数を減らすことができるため、メモリセル１３０の面積を小さくすることができ、その結果、半導体回路３の面積を小さくすることができる。
　また、半導体回路３では、トランジスタ１３２のドレインをノードＮ１に接続するとともに、トランジスタ１３６のドレインをノードＮ２に接続するようにした。そして、半導体回路３では、ストア動作ＯＰ３を２回の動作ＯＰ３１，ＯＰ３２に分けて行うようにした。これにより、このストア動作ＯＰ３において、２つの記憶素子９１，９２の抵抗状態をそれぞれ設定することができる。その結果、半導体回路３では、初期化動作ＯＰ１を省くことができるので、動作をシンプルにすることができる。
　以上のように本実施の形態では、ＳＲＡＭ回路、記憶素子９１，９２、およびトランジスタ３１，３５，１３２，１３６を用いてメモリセルを構成したので、半導体回路の面積を小さくすることができる。
　本実施の形態では、トランジスタ１３２のドレインをノードＮ１に接続するとともに、トランジスタ１３６のドレインをノードＮ２に接続するようにしたので、動作をシンプルにすることができる。
　その他の効果は、上記第１の実施の形態の場合と同様である。
［変形例３－１］
　上記実施の形態では、図４に示したように、例えば、記憶素子９１の端子Ｔ２から端子Ｔ１に電流を流すことにより、端子Ｔ２と端子Ｔ３との間の抵抗状態が低抵抗状態ＲＬに設定されるようにしたが、これに限定されるものではない。以下に、本変形例に係る半導体回路３Ａについて詳細に説明する。半導体回路３Ａは、メモリ回路１２０Ａを備えている。メモリ回路１２０Ａは、メモリセルアレイ１２１Ａを有している。メモリセルアレイ１２１Ａは、複数のメモリセル１３０Ａを有している。
　図２８は、メモリセル１３０Ａの一構成例を表すものである。メモリセル１３０Ａは、ＳＲＡＭ回路４０と、トランジスタ３１，３５，１３２，１３６と、記憶素子９１Ａ，９２Ａとを有している。このメモリセル１３０Ａでは、トランジスタ１３２のドレインはノードＮ２に接続され、トランジスタ１３６のゲートはノードＮ１に接続されている。図８に示したように、記憶素子９１Ａでは、端子Ｔ２から端子Ｔ１に向かって所定の電流が流れることにより、端子Ｔ２と端子Ｔ３との間の抵抗状態が高抵抗状態ＲＨに設定され、端子Ｔ１から端子Ｔ２に向かって所定の電流が流れることにより、端子Ｔ２と端子Ｔ３との間の抵抗状態が低抵抗状態ＲＬに設定されるようになっている。記憶素子９２Ａについても同様である。
　図２９Ａ～２９Ｅは、メモリセル１３０Ａの動作状態を表すものであり、図２９Ａは通常動作ＯＰ２における状態を示し、図２９Ｂ，２９Ｃはストア動作ＯＰ３における状態を示し、図２９Ｄはスタンバイ動作ＯＰ４における状態を示し、図２９Ｅはリストア動作ＯＰ５における状態を示す。
　通常動作ＯＰ２の動作は、上記第３の実施の形態の場合（図２７Ａ）と同様である。このとき、図２９Ａに示したように、トランジスタ３１，３５，１３２，１３６はオフ状態である。この例では、記憶素子９１Ａの抵抗状態は、低抵抗状態ＲＬに維持され、記憶素子９２Ａの抵抗状態は、高抵抗状態ＲＨに維持される。
　ストア動作ＯＰ３では、駆動部１２２は、図２６に示したように、所定の期間において、信号ＳＳＴＯＲＥＬの電圧を高レベルにする。これにより、トランジスタ１３２，１３６は、図２９Ｂ，２９Ｃに示したように、それぞれオン状態になる。半導体回路３Ａでは、ストア動作ＯＰ３を２回の動作ＯＰ３１，ＯＰ３２に分けて行う。
　まず、動作ＯＰ３１において、駆動部１２２は、図２６に示したように、信号ＳＣＴＲＬの電圧を高レベル電圧ＶＨ（電源電圧レベル）にする。これにより、記憶素子９１Ａ，９２Ａのうちのいずれか一方にストア電流Ｉstore1が流れる。この例では、ノードＮ１の電圧ＶＮ１が高レベル電圧ＶＨであり、ノードＮ２の電圧ＶＮ２が低レベル電圧ＶＬである。よって、メモリセル１３０Ａでは、図２９Ｂに示したように、記憶素子９１Ａ、トランジスタ１３２、およびインバータＩＶ１のトランジスタ４２の順に、ストア電流Ｉstore1が流れる。その結果、記憶素子９１Ａの抵抗状態は、高抵抗状態ＲＨになる。
　次に、動作ＯＰ３２において、駆動部１２２は、図２６に示したように、信号ＳＣＴＲＬの電圧を低レベル電圧ＶＬ（接地電圧レベル）にする。これにより、記憶素子９１Ａ，９２Ａのうちの他方にストア電流Ｉstore2が流れる。この例では、図２９Ｃに示したように、インバータＩＶ２のトランジスタ４３、トランジスタ１３６、記憶素子９２Ａの順に、ストア電流Ｉstore2が流れる。その結果、記憶素子９２Ａの抵抗状態は、低抵抗状態ＲＬになる。
　スタンバイ動作ＯＰ４は、上記第３の実施の形態の場合（図２７Ｄ）と同様である。このとき、図２９Ｄに示したように、記憶素子９１Ａ，９２Ａの抵抗状態は維持される。
　リストア動作ＯＰ５では、図２６に示したように、制御部１１は、電源制御信号ＳＰＧの電圧を低レベルにする。これにより、電源トランジスタ１２（図１）はオン状態になり、メモリセル１３０Ａに電源電圧ＶＤＤが供給される。そして、駆動部１２２は、信号ＳＲＥＳＴＯＲＥＬの電圧を、電源トランジスタ１２がオン状態になった直後の所定の長さの期間だけ高レベルにする。これにより、図２９Ｅに示したように、この期間において、トランジスタ３１，３５はそれぞれオン状態になる。また、駆動部１２２は、図２６に示したように、信号ＳＣＴＲＬの電圧を低レベル電圧ＶＬ（接地レベル）にする。これにより、ノードＮ１は、記憶素子９１Ａを介して接地され、ノードＮ２は、記憶素子９２Ａを介して接地される。このとき、記憶素子９１Ａ，９２Ａの抵抗状態は互いに異なるので、記憶素子９１Ａ，９２Ａの抵抗状態に応じて、ＳＲＡＭ回路４０における電圧状態が定まる。
　この例では、図２９Ｅに示したように、記憶素子９１Ａの抵抗状態は高抵抗状態ＲＨであり、記憶素子９２Ａの抵抗状態は低抵抗状態ＲＬである。よって、ノードＮ１が、高い抵抗値によりプルダウンされ、ノードＮ２が、低い抵抗値によりプルダウンされるため、ノードＮ１における電圧ＶＮ１が高レベル電圧ＶＨになり、ノードＮ２における電圧ＶＮ２が低レベル電圧ＶＬになる。
［変形例３－２］
　上記実施の形態に係る半導体回路３に、上記第１の実施の形態の各変形例を適用してもよい。
＜４．応用例および適用例＞
　次に、上記実施の形態および変形例で説明した技術の応用例、および電子機器への適用例について説明する。
（応用例）
　上記実施の形態では、本技術をＳＲＡＭ回路に応用したが、これに限定されるものではない。例えば、本技術を、例えば、図３０Ａ～３０Ｄに示したフリップフロップ回路１０１～１０４に応用してもよい。フリップフロップ回路１０１は、マスタラッチ回路１０１Ｍおよびスレーブラッチ回路１０１Ｓを有する、いわゆるマスタスレーブ型のＤ型フリップフロップ回路である。フリップフロップ回路１０２～１０４についても同様である。
　図３１は、本応用例に係るフリップフロップ回路２０１の一構成例である。フリップフロップ回路２０１は、図２６Ａに示したフリップフロップ回路１０１に、上記実施の形態に係る技術を応用したものである。フリップフロップ回路２０１は、マスタラッチ回路１０１Ｍと、スレーブラッチ回路２０１Ｓとを有している。このスレーブラッチ回路２０１Ｓには、上記第１の実施の形態に係る技術が応用されている。スレーブラッチ回路２０１Ｓは、インバータＩＶ５，ＩＶ６と、トランスミッションゲートＴＧと、スイッチ９９と、トランジスタ３１～３８と、記憶素子９１，９２とを有している。インバータＩＶ５の入力端子はノードＮ１に接続され、出力端子はノードＮ２に接続されている。インバータＩＶ６の入力端子はノードＮ２に接続され、出力端子はトランスミッションゲートＴＧの一端およびスイッチ９９の一端に接続されている。トランスミッションゲートＴＧの一端はインバータＩＶ６の出力端子およびスイッチ９９の一端に接続され、他端はノードＮ１に接続されている。スイッチ９９の一端はインバータＩＶ６の出力端子およびトランスミッションゲートＴＧの一端に接続され、他端はノードＮ１に接続されている。スイッチ９９は、通常動作ＯＰ２を行う場合にはオフ状態になり、初期化動作ＯＰ１、ストア動作ＯＰ３、およびリストア動作ＯＰ５を行う場合にはオン状態になる。
　なお、この例では、スレーブラッチ回路に、上記実施の形態に係る技術を応用したが、これに限定されるものではない。これに代えて、例えば、マスタラッチ回路に上記実施の形態に係る技術を応用してもよい。
（電子機器への適用例）
　図３２は、上記実施の形態等の半導体回路が適用されるスマートフォンの外観を表すものである。このスマートフォンは、例えば、本体部３１０、表示部３２０、およびバッテリ３３０を有している。
　上記実施の形態等の半導体回路は、このようなスマートフォンの他、デジタルカメラ、ノート型パーソナルコンピュータ、携帯型ゲーム機、ビデオカメラなどのあらゆる分野の電子機器に適用することが可能である。特に、本技術は、バッテリを有する携帯型の電子機器に適用すると効果的である。これにより、電子機器では、消費電力を低減することができる。
　以上、いくつかの実施の形態および変形例、ならびにそれらの具体的な応用例および電子機器への適用例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。
　例えば、上記応用例では、本技術をＤ型フリップフロップ回路に応用したが、これに限定されるものではなく、例えば、他のフリップフロップ回路に応用してもよいし、ラッチ回路に応用してもよい。
　なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　なお、本技術は以下のような構成とすることができる。以下の構成の本技術によれば、エンデュランスを高めることができる。
（１）第１のノードにおける電圧の反転電圧を生成しその反転電圧を第２のノードに印加することが可能な第１の回路と、
　前記第２のノードにおける電圧の反転電圧を生成しその反転電圧を前記第１のノードに印加することが可能な第２の回路と、
　第１の端子と、第２の端子と、第３の端子とを有し、前記第１の端子と前記第２の端子との間に流れる第１の電流の向きに応じて、前記第２の端子と前記第３の端子との間の抵抗状態を第１の抵抗状態または第２の抵抗状態に設定することにより情報を記憶可能な第１の記憶素子と、
　オン状態になることにより前記第１のノードを前記第１の記憶素子の前記第３の端子に接続可能な第１のトランジスタと、
　前記第１のノードおよび前記第２のノードのうちの一方である第１の接続ノードに接続され、前記第１の接続ノードにおける電圧に基づいて前記第１の記憶素子の前記第２の端子に前記第１の電流を流すことが可能な第２のトランジスタと
　を備えた半導体回路。
（２）オン状態になることにより、前記第１の記憶素子の前記第１の端子に第１の電圧を供給可能な第３のトランジスタをさらに備え、
　前記第２のトランジスタは、ドレインと、前記第１の接続ノードに接続されたゲートと、前記第１の記憶素子の前記第１の端子に接続されたソースとを有する
　前記（１）に記載の半導体回路。
（３）オン状態になることにより、前記第２のトランジスタの前記ドレインに前記第１の電圧とは異なる第２の電圧を供給可能な第４のトランジスタをさらに備えた
　前記（２）に記載の半導体回路。
（４）前記第１のトランジスタ、前記第３のトランジスタ、および前記第４のトランジスタの動作を制御可能な制御部をさらに備え、
　前記制御部は、第１の期間において、前記第４のトランジスタをオン状態にするとともに、前記第１のトランジスタおよび前記第３のトランジスタをオフ状態にすることにより、前記第１の記憶素子の抵抗状態を、前記第１の接続ノードにおける電圧に応じた抵抗状態にすることが可能である
　前記（３）に記載の半導体回路。
（５）前記制御部は、前記第１の期間の後の第２の期間において、前記第１のトランジスタをオン状態にするとともに、前記第３のトランジスタおよび前記第４のトランジスタをオフ状態にすることにより、前記第１のノードにおける電圧を、前記第１の記憶素子の抵抗状態に応じた電圧に設定可能である
　前記（４）に記載の半導体回路。
（６）オン状態になることにより、前記第１の回路および前記第２の回路に対して電源供給を行う電源トランジスタをさらに備え、
　前記制御部は、前記第１の期間と前記第２の期間との間の第３の期間において、前記電源トランジスタをオフ状態にすることが可能である
　前記（５）に記載の半導体回路。
（７）前記制御部は、前記第１の期間の前の第４の期間において、前記第３のトランジスタをオン状態にするとともに、前記第１のトランジスタおよび前記第４のトランジスタをオフ状態にすることにより、前記第１の記憶素子の抵抗状態を前記第１の抵抗状態にすることが可能である
　前記（４）から（６）のいずれかに記載の半導体回路。
（８）前記第１の回路および前記第２の回路は、電源投入後に前記第１のノードにおける電圧が所定の初期電圧になりやすいように構成された
　前記（１）から（７）のいずれかに記載の半導体回路。
（９）前記第１の回路は、オン状態になることにより前記初期電圧に対応する第１の電源と前記第２のノードとを接続する第５のトランジスタを有し、
　前記第２の回路は、オン状態になることにより前記第１の電源と前記第１のノードとを接続し、前記第５のトランジスタのゲート幅よりも広いゲート幅を有する第６のトランジスタを有する
　前記（８）に記載の半導体回路。
（１０）前記第２の回路は、オン状態になることにより前記初期電圧と異なる電圧に対応する第２の電源と前記第１のノードとを接続する第７のトランジスタを有し、
　前記第１の回路は、オン状態になることにより前記第２の電源と前記第２のノードとを接続し、前記第７のトランジスタのゲート幅よりも広いゲート幅を有する第８のトランジスタを有する
　前記（８）または（９）に記載の半導体回路。
（１１）前記第１の回路は、オン状態になることにより前記初期電圧に対応する第１の電源と前記第２のノードとを接続する第５のトランジスタを有し、
　前記第２の回路は、オン状態になることにより前記第１の電源と前記第１のノードとを接続し、前記第５のトランジスタのゲート長よりも短いゲート長を有する第６のトランジスタを有する
　前記（８）から（１０）のいずれかに記載の半導体回路。
（１２）前記第２の回路は、オン状態になることにより前記初期電圧と異なる電圧に対応する第２の電源と前記第１のノードとを接続する第７のトランジスタを有し、
　前記第１の回路は、オン状態になることにより前記第２の電源と前記第２のノードとを接続し、前記第７のトランジスタのゲート長よりも短いゲート長を有する第８のトランジスタを有する
　前記（８）から（１１）のいずれかに記載の半導体回路。
（１３）前記第２の回路は、オン状態になることにより前記初期電圧に対応する第１の電源と前記第１のノードとを接続する第６のトランジスタを有し、
　前記第６のトランジスタがオン状態であるときに、前記第１の電源から前記第１のノードに流れる電流の電流値は、前記第１のトランジスタがオン状態であり、かつ前記第１の記憶素子の抵抗状態が前記第１の抵抗状態であるときに、前記第１のノードから前記第１のトランジスタを介して前記第１の記憶素子に流れる電流の第１の電流値と、前記第１のトランジスタがオン状態であり、かつ前記第１の記憶素子の抵抗状態が前記第２の抵抗状態であるときに、前記第１のノードから前記第１のトランジスタを介して前記第１の記憶素子に流れる電流の第２の電流値との間の電流値である
　前記（８）から（１２）のいずれかに記載の半導体回路。
（１４）第１の端子と、第２の端子と、第３の端子とを有し、前記第１の端子と前記第２の端子との間に流れる第２の電流の向きに応じて、前記第２の端子と前記第３の端子との間の抵抗状態を前記第１の抵抗状態または前記第２の抵抗状態に設定することにより情報を記憶可能な第２の記憶素子と、
　オン状態になることにより前記第２のノードを前記第２の記憶素子の前記第３の端子に接続可能な第９のトランジスタと、
　前記第１のノードおよび前記第２のノードのうちの前記第１の接続ノードとは異なる第２の接続ノードに接続され、前記第２の接続ノードにおける電圧に基づいて前記第２の記憶素子の前記第２の端子に前記第２の電流を流すことが可能な第１０のトランジスタと、
　オン状態になることにより、前記第２の記憶素子の前記第１の端子に前記第１の電圧を供給可能な第１１のトランジスタと
　をさらに備え、
　前記第１０のトランジスタは、ドレインと、前記第２の接続ノードに接続されたゲートと、前記第２の記憶素子の前記第１の端子に接続されたソースとを有する
　前記（２）に記載の半導体回路。
（１５）オン状態になることにより、前記第２のトランジスタの前記ドレインに前記第１の電圧とは異なる第２の電圧を供給可能な第４のトランジスタと、
　オン状態になることにより、前記第１０のトランジスタの前記ドレインに前記第２の電圧を供給可能な第１２のトランジスタと
　をさらに備えた
　前記（１４）に記載の半導体回路。
（１６）第１の端子と、第２の端子と、第３の端子とを有し、前記第１の端子と前記第２の端子との間に流れる第２の電流の向きに応じて、前記第２の端子と前記第３の端子との間の抵抗状態を前記第１の抵抗状態または前記第２の抵抗状態に設定することにより情報を記憶可能な第２の記憶素子と、
　オン状態になることにより前記第２のノードを前記第２の記憶素子の前記第３の端子に接続可能な第９のトランジスタと、
　前記第１のノードおよび前記第２のノードのうちの前記第１の接続ノードとは異なる第２の接続ノードに接続され、前記第２の接続ノードにおける電圧に基づいて前記第２の記憶素子の前記第２の端子に前記第２の電流を流すことが可能な第１０のトランジスタと
　をさらに備え、
　前記第２のトランジスタは、前記第１の接続ノードに接続されたドレインと、ゲートと、前記第１の記憶素子の前記第１の端子に接続されたソースとを有し、
　前記第１０のトランジスタは、前記第２の接続ノードに接続されたドレインと、ゲートと、前記第２の記憶素子の前記第１の端子に接続されたソースとを有する
　前記（１）に記載の半導体回路。
（１７）前記第１のトランジスタ、前記第２のトランジスタ、前記第９のトランジスタ、および前記第１０のトランジスタの動作を制御可能であり、前記第１の記憶素子の前記第２の端子および前記第２の記憶素子の前記第２の端子に制御電圧を印加可能な制御部をさらに備え、
　前記制御部は、第１の期間において、前記第２のトランジスタおよび前記第１０のトランジスタをオン状態にし、前記第１のトランジスタおよび前記第９のトランジスタをオフ状態にし、前記制御電圧を第３の電圧および第４の電圧に時分割的に設定することにより、前記第１の記憶素子の前記抵抗状態を、前記第１の接続ノードにおける電圧に応じた抵抗状態にし、前記第２の記憶素子の前記抵抗状態を、前記第２の接続ノードにおける電圧に応じた抵抗状態にすることが可能である
　前記（１６）に記載の半導体回路。
（１８）前記制御部は、前記第１の期間の後の第２の期間において、前記第１のトランジスタおよび前記第９のトランジスタをオン状態にし、前記第２のトランジスタおよび前記第１０のトランジスタをオフ状態にすることにより、前記第１のノードにおける電圧を、前記第１の記憶素子の抵抗状態に応じた電圧に設定し、前記第２のノードにおける電圧を、前記第２の記憶素子の抵抗状態に応じた電圧に設定することが可能である
　前記（１７）に記載の半導体回路。
（１９）前記第１の記憶素子は、スピン軌道トルクを利用して抵抗状態を変化させることにより情報を記憶可能である
　請求項１に記載の半導体回路。
（２０）前記第１の回路および前記第２の回路は、ＳＲＡＭ回路を構成する
　前記（１）から（１９）のいずれかに記載の半導体回路。
（２１）前記第１の回路および前記第２の回路は、ラッチ回路を構成する
　前記（１）から（１９）のいずれかに記載の半導体回路。
（２２）前記ラッチ回路は、マスタラッチ回路とスレーブラッチ回路とを有するフリップフロップ回路における前記スレーブラッチ回路である
　前記（２１）に記載の半導体回路。
（２３）半導体回路と、
　前記半導体回路に電源電圧を供給するバッテリと
　を備え、
　前記半導体回路は、
　第１のノードにおける電圧の反転電圧を生成しその反転電圧を第２のノードに印加することが可能な第１の回路と、
　前記第２のノードにおける電圧の反転電圧を生成しその反転電圧を前記第１のノードに印加することが可能な第２の回路と、
　第１の端子と、第２の端子と、第３の端子とを有し、前記第１の端子と前記第２の端子との間に流れる第１の電流の向きに応じて、前記第２の端子と前記第３の端子との間の抵抗状態を第１の抵抗状態または第２の抵抗状態に設定することにより情報を記憶可能な第１の記憶素子と、
　オン状態になることにより前記第１のノードを前記第１の記憶素子の前記第３の端子に接続可能な第１のトランジスタと、
　前記第１のノードおよび前記第２のノードのうちの一方である第１の接続ノードに接続され、前記第１の接続ノードにおける電圧に基づいて前記第１の記憶素子の前記第２の端子に前記第１の電流を流すことが可能な第２のトランジスタと
　を有する
　電子機器。
　本出願は、日本国特許庁において２０１８年８月２７日に出願された日本特許出願番号２０１８－１５８３６６号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (23)

  1. 　第１のノードにおける電圧の反転電圧を生成しその反転電圧を第２のノードに印加することが可能な第１の回路と、
    　前記第２のノードにおける電圧の反転電圧を生成しその反転電圧を前記第１のノードに印加することが可能な第２の回路と、
    　第１の端子と、第２の端子と、第３の端子とを有し、前記第１の端子と前記第２の端子との間に流れる第１の電流の向きに応じて、前記第２の端子と前記第３の端子との間の抵抗状態を第１の抵抗状態または第２の抵抗状態に設定することにより情報を記憶可能な第１の記憶素子と、
    　オン状態になることにより前記第１のノードを前記第１の記憶素子の前記第３の端子に接続可能な第１のトランジスタと、
    　前記第１のノードおよび前記第２のノードのうちの一方である第１の接続ノードに接続され、前記第１の接続ノードにおける電圧に基づいて前記第１の記憶素子の前記第２の端子に前記第１の電流を流すことが可能な第２のトランジスタと
    　を備えた半導体回路。
  2. 　オン状態になることにより、前記第１の記憶素子の前記第１の端子に第１の電圧を供給可能な第３のトランジスタをさらに備え、
    　前記第２のトランジスタは、ドレインと、前記第１の接続ノードに接続されたゲートと、前記第１の記憶素子の前記第１の端子に接続されたソースとを有する
    　請求項１に記載の半導体回路。
  3. 　オン状態になることにより、前記第２のトランジスタの前記ドレインに前記第１の電圧とは異なる第２の電圧を供給可能な第４のトランジスタをさらに備えた
    　請求項２に記載の半導体回路。
  4. 　前記第１のトランジスタ、前記第３のトランジスタ、および前記第４のトランジスタの動作を制御可能な制御部をさらに備え、
    　前記制御部は、第１の期間において、前記第４のトランジスタをオン状態にするとともに、前記第１のトランジスタおよび前記第３のトランジスタをオフ状態にすることにより、前記第１の記憶素子の抵抗状態を、前記第１の接続ノードにおける電圧に応じた抵抗状態にすることが可能である
    　請求項３に記載の半導体回路。
  5. 　前記制御部は、前記第１の期間の後の第２の期間において、前記第１のトランジスタをオン状態にするとともに、前記第３のトランジスタおよび前記第４のトランジスタをオフ状態にすることにより、前記第１のノードにおける電圧を、前記第１の記憶素子の抵抗状態に応じた電圧に設定可能である
    　請求項４に記載の半導体回路。
  6. 　オン状態になることにより、前記第１の回路および前記第２の回路に対して電源供給を行う電源トランジスタをさらに備え、
    　前記制御部は、前記第１の期間と前記第２の期間との間の第３の期間において、前記電源トランジスタをオフ状態にすることが可能である
    　請求項５に記載の半導体回路。
  7. 　前記制御部は、前記第１の期間の前の第４の期間において、前記第３のトランジスタをオン状態にするとともに、前記第１のトランジスタおよび前記第４のトランジスタをオフ状態にすることにより、前記第１の記憶素子の抵抗状態を前記第１の抵抗状態にすることが可能である
    　請求項４に記載の半導体回路。
  8. 　前記第１の回路および前記第２の回路は、電源投入後に前記第１のノードにおける電圧が所定の初期電圧になりやすいように構成された
    　請求項１に記載の半導体回路。
  9. 　前記第１の回路は、オン状態になることにより前記初期電圧に対応する第１の電源と前記第２のノードとを接続する第５のトランジスタを有し、
    　前記第２の回路は、オン状態になることにより前記第１の電源と前記第１のノードとを接続し、前記第５のトランジスタのゲート幅よりも広いゲート幅を有する第６のトランジスタを有する
    　請求項８に記載の半導体回路。
  10. 　前記第２の回路は、オン状態になることにより前記初期電圧と異なる電圧に対応する第２の電源と前記第１のノードとを接続する第７のトランジスタを有し、
    　前記第１の回路は、オン状態になることにより前記第２の電源と前記第２のノードとを接続し、前記第７のトランジスタのゲート幅よりも広いゲート幅を有する第８のトランジスタを有する
    　請求項８に記載の半導体回路。
  11. 　前記第１の回路は、オン状態になることにより前記初期電圧に対応する第１の電源と前記第２のノードとを接続する第５のトランジスタを有し、
    　前記第２の回路は、オン状態になることにより前記第１の電源と前記第１のノードとを接続し、前記第５のトランジスタのゲート長よりも短いゲート長を有する第６のトランジスタを有する
    　請求項８に記載の半導体回路。
  12. 　前記第２の回路は、オン状態になることにより前記初期電圧と異なる電圧に対応する第２の電源と前記第１のノードとを接続する第７のトランジスタを有し、
    　前記第１の回路は、オン状態になることにより前記第２の電源と前記第２のノードとを接続し、前記第７のトランジスタのゲート長よりも短いゲート長を有する第８のトランジスタを有する
    　請求項８に記載の半導体回路。
  13. 　前記第２の回路は、オン状態になることにより前記初期電圧に対応する第１の電源と前記第１のノードとを接続する第６のトランジスタを有し、
    　前記第６のトランジスタがオン状態であるときに、前記第１の電源から前記第１のノードに流れる電流の電流値は、前記第１のトランジスタがオン状態であり、かつ前記第１の記憶素子の抵抗状態が前記第１の抵抗状態であるときに、前記第１のノードから前記第１のトランジスタを介して前記第１の記憶素子に流れる電流の第１の電流値と、前記第１のトランジスタがオン状態であり、かつ前記第１の記憶素子の抵抗状態が前記第２の抵抗状態であるときに、前記第１のノードから前記第１のトランジスタを介して前記第１の記憶素子に流れる電流の第２の電流値との間の電流値である
    　請求項８に記載の半導体回路。
  14. 　第１の端子と、第２の端子と、第３の端子とを有し、前記第１の端子と前記第２の端子との間に流れる第２の電流の向きに応じて、前記第２の端子と前記第３の端子との間の抵抗状態を前記第１の抵抗状態または前記第２の抵抗状態に設定することにより情報を記憶可能な第２の記憶素子と、
    　オン状態になることにより前記第２のノードを前記第２の記憶素子の前記第３の端子に接続可能な第９のトランジスタと、
    　前記第１のノードおよび前記第２のノードのうちの前記第１の接続ノードとは異なる第２の接続ノードに接続され、前記第２の接続ノードにおける電圧に基づいて前記第２の記憶素子の前記第２の端子に前記第２の電流を流すことが可能な第１０のトランジスタと、
    　オン状態になることにより、前記第２の記憶素子の前記第１の端子に前記第１の電圧を供給可能な第１１のトランジスタと
    　をさらに備え、
    　前記第１０のトランジスタは、ドレインと、前記第２の接続ノードに接続されたゲートと、前記第２の記憶素子の前記第１の端子に接続されたソースとを有する
    　請求項２に記載の半導体回路。
  15. 　オン状態になることにより、前記第２のトランジスタの前記ドレインに前記第１の電圧とは異なる第２の電圧を供給可能な第４のトランジスタと、
    　オン状態になることにより、前記第１０のトランジスタの前記ドレインに前記第２の電圧を供給可能な第１２のトランジスタと
    　をさらに備えた
    　請求項１４に記載の半導体回路。
  16. 　第１の端子と、第２の端子と、第３の端子とを有し、前記第１の端子と前記第２の端子との間に流れる第２の電流の向きに応じて、前記第２の端子と前記第３の端子との間の抵抗状態を前記第１の抵抗状態または前記第２の抵抗状態に設定することにより情報を記憶可能な第２の記憶素子と、
    　オン状態になることにより前記第２のノードを前記第２の記憶素子の前記第３の端子に接続可能な第９のトランジスタと、
    　前記第１のノードおよび前記第２のノードのうちの前記第１の接続ノードとは異なる第２の接続ノードに接続され、前記第２の接続ノードにおける電圧に基づいて前記第２の記憶素子の前記第２の端子に前記第２の電流を流すことが可能な第１０のトランジスタと
    　をさらに備え、
    　前記第２のトランジスタは、前記第１の接続ノードに接続されたドレインと、ゲートと、前記第１の記憶素子の前記第１の端子に接続されたソースとを有し、
    　前記第１０のトランジスタは、前記第２の接続ノードに接続されたドレインと、ゲートと、前記第２の記憶素子の前記第１の端子に接続されたソースとを有する
    　請求項１に記載の半導体回路。
  17. 　前記第１のトランジスタ、前記第２のトランジスタ、前記第９のトランジスタ、および前記第１０のトランジスタの動作を制御可能であり、前記第１の記憶素子の前記第２の端子および前記第２の記憶素子の前記第２の端子に制御電圧を印加可能な制御部をさらに備え、
    　前記制御部は、第１の期間において、前記第２のトランジスタおよび前記第１０のトランジスタをオン状態にし、前記第１のトランジスタおよび前記第９のトランジスタをオフ状態にし、前記制御電圧を第３の電圧および第４の電圧に時分割的に設定することにより、前記第１の記憶素子の前記抵抗状態を、前記第１の接続ノードにおける電圧に応じた抵抗状態にし、前記第２の記憶素子の前記抵抗状態を、前記第２の接続ノードにおける電圧に応じた抵抗状態にすることが可能である
    　請求項１６に記載の半導体回路。
  18. 　前記制御部は、前記第１の期間の後の第２の期間において、前記第１のトランジスタおよび前記第９のトランジスタをオン状態にし、前記第２のトランジスタおよび前記第１０のトランジスタをオフ状態にすることにより、前記第１のノードにおける電圧を、前記第１の記憶素子の抵抗状態に応じた電圧に設定し、前記第２のノードにおける電圧を、前記第２の記憶素子の抵抗状態に応じた電圧に設定することが可能である
    　請求項１７に記載の半導体回路。
  19. 　前記第１の記憶素子は、スピン軌道トルクを利用して抵抗状態を変化させることにより情報を記憶可能である
    　請求項１に記載の半導体回路。
  20. 　前記第１の回路および前記第２の回路は、ＳＲＡＭ回路を構成する
    　請求項１に記載の半導体回路。
  21. 　前記第１の回路および前記第２の回路は、ラッチ回路を構成する
    　請求項１に記載の半導体回路。
  22. 　前記ラッチ回路は、マスタラッチ回路とスレーブラッチ回路とを有するフリップフロップ回路における前記スレーブラッチ回路である
    　請求項２１に記載の半導体回路。
  23. 　半導体回路と、
    　前記半導体回路に電源電圧を供給するバッテリと
    　を備え、
    　前記半導体回路は、
    　第１のノードにおける電圧の反転電圧を生成しその反転電圧を第２のノードに印加することが可能な第１の回路と、
    　前記第２のノードにおける電圧の反転電圧を生成しその反転電圧を前記第１のノードに印加することが可能な第２の回路と、
    　第１の端子と、第２の端子と、第３の端子とを有し、前記第１の端子と前記第２の端子との間に流れる第１の電流の向きに応じて、前記第２の端子と前記第３の端子との間の抵抗状態を第１の抵抗状態または第２の抵抗状態に設定することにより情報を記憶可能な第１の記憶素子と、
    　オン状態になることにより前記第１のノードを前記第１の記憶素子の前記第３の端子に接続可能な第１のトランジスタと、
    　前記第１のノードおよび前記第２のノードのうちの一方である第１の接続ノードに接続され、前記第１の接続ノードにおける電圧に基づいて前記第１の記憶素子の前記第２の端子に前記第１の電流を流すことが可能な第２のトランジスタと
    　を有する
    　電子機器。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021039808A (ja) * 2019-09-03 2021-03-11 ソニーセミコンダクタソリューションズ株式会社 半導体回路および半導体回路システム

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004103174A (ja) * 2002-09-12 2004-04-02 Renesas Technology Corp 半導体記憶装置
WO2017122497A1 (ja) * 2016-01-15 2017-07-20 ソニー株式会社 半導体回路、駆動方法、および電子機器
WO2017150028A1 (ja) * 2016-02-29 2017-09-08 ソニー株式会社 半導体回路、半導体回路の駆動方法、および電子機器
WO2017159432A1 (ja) * 2016-03-14 2017-09-21 Tdk株式会社 磁気メモリ
JP2017168658A (ja) * 2016-03-16 2017-09-21 株式会社東芝 メモリセルおよび磁気メモリ
JP2017208146A (ja) * 2016-05-16 2017-11-24 ソニー株式会社 半導体回路、駆動方法、および電子機器
WO2018088297A1 (ja) * 2016-11-14 2018-05-17 ソニーセミコンダクタソリューションズ株式会社 半導体回路および半導体回路システム

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8295079B2 (en) 2007-08-31 2012-10-23 Tokyo Institute Of Technology Nonvolatile SRAM/latch circuit using current-induced magnetization reversal MTJ
JP2018195366A (ja) * 2017-05-19 2018-12-06 ソニーセミコンダクタソリューションズ株式会社 半導体回路、駆動方法、および電子機器

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004103174A (ja) * 2002-09-12 2004-04-02 Renesas Technology Corp 半導体記憶装置
WO2017122497A1 (ja) * 2016-01-15 2017-07-20 ソニー株式会社 半導体回路、駆動方法、および電子機器
WO2017150028A1 (ja) * 2016-02-29 2017-09-08 ソニー株式会社 半導体回路、半導体回路の駆動方法、および電子機器
WO2017159432A1 (ja) * 2016-03-14 2017-09-21 Tdk株式会社 磁気メモリ
JP2017168658A (ja) * 2016-03-16 2017-09-21 株式会社東芝 メモリセルおよび磁気メモリ
JP2017208146A (ja) * 2016-05-16 2017-11-24 ソニー株式会社 半導体回路、駆動方法、および電子機器
WO2018088297A1 (ja) * 2016-11-14 2018-05-17 ソニーセミコンダクタソリューションズ株式会社 半導体回路および半導体回路システム

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