JP2017168658A - メモリセルおよび磁気メモリ - Google Patents
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Abstract
Description
Is∝s×Ie (1)
の関係を満たしている。すなわち、スピン流Isは、スピンsと電子流Ieとの外積に比例する。
一実施形態による磁気メモリはSOT−MRAMであって、少なくとも1つのメモリセルを有し、このメモリセルを図4に示す。一実施形態におけるメモリセル1は、非磁性層(導電層)10と、この非磁性層10上に配置された磁気抵抗素子20と、トランジスタ32と、ダイオード40と、を備えている。磁気抵抗素子20は、例えばMTJ素子であって、図2に示すように、非磁性層10上に設けられた記憶層22と、記憶層上に設けられた参照層26と、記憶層22と、参照層26との間に設けられた非磁性絶縁層24と、備えている。非磁性層10は、2つの端子10a、10bを有する。なお、非磁性層10の端子10bは共通端子となっている。上記説明では、記憶素子20としてMTJ素子を挙げたが、GMR(Giant Magneto-Resistive)素子、すなわち非磁性絶縁層24の代わりに非磁性金属層を用いた磁気抵抗素子であってもよい。
次に、図5を参照して本実施形態の磁気メモリの書き込み方法について説明する。
次に、図6を参照して本実施形態の磁気メモリの読み出し方法について説明する。図6は、図5に示す磁気メモリにおいて、読み出し動作において、ワード線駆動回路60によって駆動される第1および第2ワード線およびビット線駆動回路70によって駆動される第1および第2ビット線に印加される印加電圧を示す図である。
次に、本実施形態の変形例による磁気メモリを図7および図8を参照して説明する。この変形例の磁気メモリは、図5乃至図6に示す本実施形態の磁気メモリにおいて、ダイオード4011〜4022の代わりに、双方向ダイオード4211〜4222にそれぞれ置き換えた構成を有している。これらの双方向ダイオード4211〜4222として例えば、OTS(Ovonic Threshold Switch)等が用いられる。図7は、この変形例の磁気メモリのメモリセル111に書き込みを行う場合の、第1および第2ワード線と、第1および第2ビット線に印加する電圧を示す図である。図8は、この変形例の磁気メモリのメモリセル111から読み出しを行う場合の、第1および第2ワード線と、第1および第2ビット線に印加する電圧を示す図である。
次に、本実施形態の磁気メモリの製造方法について図9乃至図16を参照して説明する。この製造方法は、図5に示すように、メモリセルがマトリクス状に配置された磁気メモリである。
ダイオードは回り込み電流を回避するため、順電圧と逆電圧の電流比が5桁程度以上あることが望ましい。また、読み出し電流を流すため、順電圧を1V程度印加した時の電流が1μA程度以上あることが望ましい。そのような特性をもつショットキーダイオードのシミュレーションを行った。図19(a)は、このシミュレーションに用いたダイオードの形状およびサイズを示す図であり、図19(b)は、シミュレーション結果を示す図である。このシミュレーションでは、アノード電極の界面にショットキー障壁を想定し、カソードに電圧を印加した結果を示している。ドナーあるいはアクセプターは一様に分布していると仮定した。不純物濃度を1×1018cm−3にすることで、10nm(0.01μm)×10nm(0.01μm)という微細素子であっても順方向の電流は1μA以上が得られており、順電圧と逆電圧の電流比は5桁程度が得られている。
Claims (8)
- 第1端子と第2端子とを有する導電層と、
前記第1端子と前記第2端子との間の前記導電層に配置された1つの磁気抵抗素子であって、第1磁性層と、前記導電層と前記第1磁性層との間に配置された第2磁性層と、前記第1磁性層と前記第2磁性層との間に配置された非磁性層と、を有する1つの磁気抵抗素子と、
前記第1磁性層にアノードおよびカソードのうちの一方が電気的に接続されたダイオードと、
第3及び第4端子並びに制御端子を有し、前記第3端子は前記第1端子に電気的に接続されたトランジスタと、
を有するメモリセル。 - 前記ダイオードは、双方向ダイオードである請求項1記載のメモリセル。
- 前記ダイオードは、ショットキーダイオードおよび仕事関数が異なる2つの電極を有するMIMダイオードのいずれか一方である請求項1記載のメモリセル。
- 第1乃至第4配線と、
第1端子と、前記第1配線に電気的に接続された第2端子と、を有する導電層と、
前記第1端子と前記第2端子との間の前記導電層に配置された1つの磁気抵抗素子であって、第1磁性層と、前記導電層と前記第1磁性層との間に配置された第2磁性層と、前記第1磁性層と前記第2磁性層との間に配置された非磁性層と、を有する1つの磁気抵抗素子と、
前記第1磁性層にアノードおよびカソードのうちの一方が電気的に接続され、他方が前記第2配線に電気的に接続されたダイオードと、
第3乃至第5端子を有し、前記第3端子は前記第1端子に電気的に接続され、前記第4端子は前記第3配線に電気的に接続され、前記第5端子は前記第4配線に電気的に接続されたトランジスタと、
前記第2および第4配線に接続された第1の書き込みおよび読み出し回路と、
前記第1および第3配線に接続された第2の書き込みおよび読み出し回路と、
を備えた磁気メモリ。 - 前記第2磁性層に情報を書き込む場合は、前記第1の書き込みおよび読み出し回路は、前記トランジスタをONさせるとともに、前記第1および第2の書き込みおよび読み出し回路は、前記ダイオードに逆方向電圧を印加し、かつ前記第1および第3配線の間に電流を供給し、
前記第2磁性層から情報を読み出す場合は、前記第1の書き込みおよび読み出し回路は、前記トランジスタをOFFさせるとともに、前記第1および第2書き込みおよび読み出し回路は、前記第1および第2配線の間に電流を供給する請求項4記載の磁気メモリ。 - 前記トランジスタのソースからドレインに向かう方向は、前記第1配線および前記第2配線がそれぞれ延びる方向と交差する請求項4または5記載の磁気メモリ。
- 前記ダイオードは、双方向ダイオードである請求項4乃至6のいずれかに記載の磁気メモリ。
- 前記ダイオードは、ショットキーダイオードおよび仕事関数が異なる2つの電極を有するMIMダイオードのいずれかである請求項4乃至6のいずれかに記載の磁気メモリ。
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