KR20230052116A - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

Info

Publication number
KR20230052116A
KR20230052116A KR1020210135295A KR20210135295A KR20230052116A KR 20230052116 A KR20230052116 A KR 20230052116A KR 1020210135295 A KR1020210135295 A KR 1020210135295A KR 20210135295 A KR20210135295 A KR 20210135295A KR 20230052116 A KR20230052116 A KR 20230052116A
Authority
KR
South Korea
Prior art keywords
layer
data storage
channel layer
soc channel
soc
Prior art date
Application number
KR1020210135295A
Other languages
English (en)
Inventor
라울 미슈라
양현수
피웅환
Original Assignee
삼성전자주식회사
싱가포르국립대학교
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사, 싱가포르국립대학교 filed Critical 삼성전자주식회사
Priority to KR1020210135295A priority Critical patent/KR20230052116A/ko
Priority to US17/814,057 priority patent/US20230110711A1/en
Publication of KR20230052116A publication Critical patent/KR20230052116A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/18—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using Hall-effect devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1659—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H10N50/85—Magnetic active materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N52/00—Hall-effect devices
    • H10N52/80—Constructional details
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N52/00—Hall-effect devices
    • H10N52/80—Constructional details
    • H10N52/85—Magnetic active materials
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G11C11/1655—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G11C11/1657—Word-line or row circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Hall/Mr Elements (AREA)
  • Mram Or Spin Memory Techniques (AREA)

Abstract

반도체 메모리 장치가 제공된다. 반도체 메모리 장치는 데이터 저장 패턴들; 상기 데이터 저장 패턴들의 제1 측들에 공통으로 접촉하는 SOC(spin-orbit coupling) 채널층으로서, 상기 SOC 채널층은 상기 데이터 저장 패턴들에 스핀 궤도 토크(spin-orbit torque)를 가하도록 구성되는 것; 상기 데이터 저장 패턴들의 제2 측들과 데이터 라인들 사이에 각각 연결되는 읽기 액세스 트랜지스터들; 상기 SOC 채널층의 제1 측과 소오스 라인 사이에 연결되는 쓰기 액세스 트랜지스터; 및 상기 SOC 채널층의 제2 측에 연결되는 비트 라인을 포함하되, 상기 데이터 저장 패턴들 각각은 상기 SOC 채널층과 접촉하는 자유층 및 상기 자유층과 접촉하는 산소 저장층(oxygen reservoir layer)을 포함할 수 있다.

Description

반도체 메모리 장치{Semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 전기적 특성이 보다 향상된 반도체 메모리 장치 및 그 제조 방법에 관한 것이다.
전자 기기의 고속화 및/또는 저 소비전력화 등에 따라, 전기 기기에 포함되는 반도체 기억 소자의 고속화 및/또는 낮은 동작 전압 등에 대한 요구가 증가되고 있다. 이러한 요구들을 충족시키기 위하여, 반도체 기억 소자로서 자기 기억 소자가 제안된 바 있다. 자기 기억 소자는 고속 동작 및/또는 비휘발성 등의 특성들을 가질 수 있어서 차세대 반도체 기억 소자로 각광받고 있다. 나아가, 자기 기억 소자에 대한 고집적화 및/또는 저 소비전력화에 대한 요구가 심화되고 있으며, 이러한 요구들을 충족시키기 위한 많은 연구들이 진행되고 있다.
본원 발명이 해결하고자 하는 과제는 고집적화가 가능한 스핀 궤도 토크(spin orbit torque) 기반의 반도체 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 메모리 장치는 데이터 저장 패턴들; 상기 데이터 저장 패턴들의 제1 측들에 공통으로 접촉하는 SOC(spin-orbit coupling) 채널층으로서, 상기 SOC 채널층은 상기 데이터 저장 패턴들에 스핀 궤도 토크(spin-orbit torque)를 가하도록 구성되는 것; 상기 데이터 저장 패턴들의 제2 측들과 데이터 라인들 사이에 각각 연결되는 읽기 액세스 트랜지스터들; 상기 SOC 채널층의 제1 측과 소오스 라인 사이에 연결되는 쓰기 액세스 트랜지스터; 및 상기 SOC 채널층의 제2 측에 연결되는 비트 라인을 포함하되, 상기 데이터 저장 패턴들 각각은 상기 SOC 채널층과 접촉하는 자유층 및 상기 자유층과 접촉하는 산소 저장층(oxygen reservoir layer)을 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 메모리 장치는 일 방향으로 연장되는 SOC(spin-orbit coupling) 채널층; 상기 SOC 채널층 상에 배치되는 복수의 데이터 저장 패턴들로서, 상기 데이터 저장 패턴들 각각은 상기 SOC 채널층과 접촉하는 자유층, 상기 자유층 상의 고정층, 상기 자유층과 상기 고정층 사이의 산소 저장층, 상기 자유층과 상기 산소 저장층 사이의 제1 터널 자기 저항 강화층, 및 상기 산소 저장층과 상기 고정층 사이의 제2 터널 자기 저항 강화층을 포함하는 것; 상기 SOC 채널층의 제1 측과 소스 라인 사이에 연결되는 쓰기 액세스 트랜지스터; 및 상기 데이터 저장 패턴들의 상기 고정층들과 데이터 라인들 사이에 각각 연결되는 읽기 액세스 트랜지스터들을 포함하되, 상기 SOC 채널층은 상기 데이터 저장 패턴들에 스핀 궤도 토크(spin-orbit torque)를 가하도록 구성되고, 상기 데이터 저장 패턴들 각각은 이에 인가되는 전압에 따라 상기 자유층과 상기 SOC 채널층 사이의 계면 영역에서 산소 양이 조절되도록 구성될 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 메모리 장치는 한 쌍의 비트 라인 및 소스 라인; 상기 비트 라인과 상기 소스 라인 사이에 연결되는 복수의 서브 어레이들로서, 상기 서브 어레이들 각각은 데이터 저장 소자들, 상기 데이터 저장 소자들에 연결되는 읽기 액세스 트랜지스터들, 상기 데이터 저장 소자들에 공통으로 연결되는 SOC 채널층, 및 상기 SOC 채널층 일측에 연결되는 쓰기 액세스 트랜지스터를 포함하는 것; 상기 서브 어레이들에 각각 제공되는 쓰기 워드 라인들로서, 상기 쓰기 워드 라인들 각각은 상기 각 서브 어레이의 상기 쓰기 액세스 트랜지스터의 게이트 전극에 연결되는 것; 상기 서브 어레이들에 각각 제공되는 읽기 워드 라인들로서 상기 읽기 워드 라인들 각각은 상기 읽기 액세스 트랜지스터들의 게이트 전극들에 공통으로 연결되는 것; 및 상기 메모리 셀들의 상기 읽기 액세스 트랜지스터들과 연결되는 데이터 라인들을 포함하되, 상기 데이터 저장 소자들 각각은 상기 SOC 채널층과 접촉하는 자유층 및 상기 자유층 상의 산소 저장층을 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 반도체 메모리 장치는 메모리 셀 어레이의 각 행에서 메모리 셀들이 SOT 채널층을 공유할 수 있으며, 각 메모리 셀에 선택적으로 데이터를 프로그래밍할 수 있다. 이에 따라, 스핀 궤도 토크 기반의 메모리 셀과 연결되는 액세스 트랜지스터들의 수를 줄일 수 있으므로, 반도체 메모리 장치의 집적도를 보다 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치의 셀 어레이를 나타내는 회로도이다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 장치의 셀 어레이에서 하나의 서브 어레이를 나타내는 도면이다.
도 3은 본 발명의 실시예들에 따른 반도체 메모리 장치의 셀 어레이에서 하나의 서브 어레이를 나타내는 단면도이다.
도 4a 및 도 4b는 본 발명의 일부 실시예들에 따른 메모리 셀의 동작을 설명하기 위한 도면들이다.
도 5 및 도 6은 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 셀 어레이에서 하나의 서브 어레이를 나타내는 단면도들이다.
도 7a 및 도 7b는 본 발명의 실시예들에 따른 반도체 메모리 장치의 쓰기 동작을 설명하기 위한 도면들이다.
도 8은 본 발명의 실시예들에 따른 반도체 메모리 장치의 읽기 동작을 설명하기 위한 도면이다.
도 9는 본 발명의 실시예들에 따른 반도체 메모리 장치의 멀티 비트 메모리 셀을 나타낸다.
도 10a 및 도 10b는 본 발명의 실시예들에 따른 반도체 메모리 장치의 멀티 비트 메모리 셀의 동작을 설명하기 위한 그래프들이다.
도 11은 본 발명의 실시예들에 따른 반도체 메모리 장치의 멀티 비트 메모리 셀의 동작을 설명하기 위한 그래프들이다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 따른 반도체 메모리 장치에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치의 셀 어레이를 나타내는 회로도이다. 도 2는 본 발명의 실시예들에 따른 반도체 메모리 장치의 셀 어레이에서 하나의 서브 어레이를 나타내는 도면이다. 도 3은 본 발명의 실시예들에 따른 반도체 메모리 장치의 셀 어레이에서 하나의 서브 어레이를 나타내는 단면도이다.
도 1, 도 2, 및 도 3을 참조하면, 메모리 셀 어레이(100)는 복수의 서브 어레이들(110)을 포함할 수 있다. 복수의 서브 어레이들(110)은 한 쌍의 비트 라인(BL)과 소스 라인(SL) 사이에 연결될 수 있다.
서브 어레이들(110) 각각은 하나의 쓰기 워드 라인(WWL) 및 하나의 읽기 워드 라인(RWL)과 연결될 수 있다. 서브 어레이들(110) 각각은 행 방향을 따라 배열되는 복수의 메모리 셀들(MC), 복수의 메모리 셀들(MC)과 공통으로 연결되는 SOC 채널층(SWC), 및 하나의 쓰기 액세스 트랜지스터(WT)를 포함할 수 있다. 도 2 및 도 3을 참조하면, 각 서브 어레이(110)는 제1, 제2, 및 제3 메모리 셀들(MC1, MC2, MC3)을 포함할 수 있다. 메모리 셀들(MC) 각각은 데이터 저장 소자 또는 데이터 저장 패턴(ME) 및 읽기 액세스 트랜지스터(RT)을 포함할 수 있다.
실시예들에 따르면, 각 서브 어레이(110)에서 복수의 데이터 저장 소자들(ME)은 하나의 SOC 채널층(SWC)을 공유할 수 있다. 이에 따라, 각각의 메모리 셀들(MC)은 데이터 쓰기 동작 중에 각 메모리 셀(MC)에서 스핀 축적, 예를 들어, SOT 극성의 방향을 변경시킬 수 있는 동적 프로그램이 가능한 장치가 요구된다. 다시 말해, SOC 채널층(SWC)에 일 방향으로 전류가 제공되는 동안 각 서브 셀 어레이(110)의 메모리 셀들(MC)을 선택적으로 프로그래밍할 수 있는 장치가 요구된다. 이에 따라, 각 메모리 셀(MC)은 산소 저장층(OL)을 포함하며, 산소 저장층(OL)에 인가되는 전압 또는 전계에 의한 산소 이동(electric field driven oxygen migration)하는 원리와 SOT(Spin-orbit torque) 극성의 변조(modulation)을 이용하여 데이터를 프로그래밍한다.
쓰기 액세스 트랜지스터(WT)의 게이트 전극은 쓰기 워드 라인(WWL)에 연결될 수 있으며, 쓰기 액세스 트랜지스터(WT)의 소오스는 소오스 라인(SL)과 연결될 수 있다. 쓰기 액세스 트랜지스터(WT)의 드레인은 SOC 채널층(SWC)과 연결될 수 있다.
메모리 셀들(MC)의 읽기 액세스 트랜지스터들(RT)은 데이터 라인들(DL)에 각각 연결될 수 있다. 각 데이터 라인(DL)은 드라이브 트랜지스터(SW)를 통해 센스 앰프(SA)와 연결될 수 있으며, 데이터 라인(DL)의 센싱 전압과 기준 전압을 비교하여 메모리 셀(MC)에 저장된 데이터를 출력할 수 있다.
읽기 액세스 트랜지스터(RT)의 게이트 전극은 읽기 워드 라인(RWL)에 연결될 수 있으며, 읽기 액세스 트랜지스터(RT)의 드레인은 데이터 라인(DL)과 연결될 수 있으며, 읽기 액세스 트랜지스터(RT)의 소오스는 데이터 저장 소자(ME)와 연결될 수 있다.
데이터 저장 소자(ME)는 자유층(FL), 고정층(PL), 및 이들 사이의 산소 저장층(OL; oxygen reservoir layer)을 포함할 수 있다.
자유층(FL)은 SOT에 의해 변경 가능한 자화 방향을 가질 수 있다. 자유층은 수직 자기 이방성을 가질 수 있다. 자유층(FL)은 단일막 구조 또는 다층막 구조로 변형될 수 있다. 자유층(FL)은 자성 물질을 포함할 수 있으며, 예를 들어, 철(Fe), 코발트(Co), 니켈(Ni), 붕소(B), 규소(Si), 백금(Pt), 팔라듐(Pd), 및 그 합금 중 적어도 하나를 포함할 수 있다. 자유층(FL)은 내재적 수직 자성 물질 및 외인성 수직 자성 물질 중 적어도 하나를 포함할 수 있다. 상기 내재적 수직 자성 물질은 외부적 요인이 없는 경우에도 수직 자화 특성을 갖는 물질을 포함할 수 있다. 상기 외인성 수직 자성 물질은, 내재적 수평 자화 특성을 가지나 외부적 요인에 의해 수직 자화 특성을 갖는 물질을 포함할 수 있다. 자유층(FL)은 약 0.5 내지 1nm의 두께를 가질 수 있다. 일 예로, 자유층(FL)은 약 0.9nm 두께의 코발트막일 수 있다. 또 다른 예로, 자유층(FL)은 Co60Fe20B20을 포함할 수 있다.
고정층(PL)은 일 방향으로 고정된 자화 방향을 가질 수 있으며, 수직 자기 이방성을 가질 수 있다. 고정층(PL)은 합성 반강자성 구조(synthetic anti-ferromagnetic(SAF) structure)를 가질 수 있다. 고정층은 제1 고정 패턴(first pinned pattern), 제2 고정 패턴, 및 제1 및 제2 고정 패턴들 사이의 교환 결합 패턴(exchange coupling pattern)을 포함할 수 있다. 제1 고정 패턴은 자성 물질을 포함하며, 제1 고정 패턴의 자화 방향은 제2 고정 패턴에 의해 고정될 수 있다. 제1 고정 패턴은 교환 결합 패턴에 의해 제2 고정 패턴과 반평행하게 결합될 수 있다. 고정층(PL)은 예를 들어, Co, Al, Ir, Ru, Pt, Ta, 및 Hf 중 적어도 하나를 포함할 수 있다. 다른 예로, 고정층(PL)은 예를 들어, Ni, Fe, Co, B, Ge, Mn 및/또는 Ni, Fe, Co, B, Ge 또는 Mn의 합금 중 적어도 하나를 포함할 수 있다. 다른 예로, 고정층(PL)은 예를 들어, NiFe, CoFe 또는 CoFeB와 같은 이들의 결합물 및 혼합물 중 적어도 하나를 포함할 수 있다. 또 다른 예로, 고정층(PL)은 예를 들어, Co/Pt, Co/Pd 또는 Co/Ni 초격자 중 하나를 포함할 수 있다.
산소 저장층(OL; oxygen reservoir)은 산소를 포함하는 막으로서, 산소 저장층(OL)은 산소 이온의 높은 이동성을 제공하는 물질을 포함할 수 있다. 산소 저장층(OL)은 산소를 저장하고 있으며, 산소 저장층(OL)에 인가되는 전압 또는 전계에 따라 산소 이온이 자유층(FL)과 SOC 채널층(SWC)의 계면으로 이동될 수 있다. 산소 이동의 속도 및 효율은 가돌리늄 산화막의 성질(nature) 및 두께에 의존하기 때문에 더 빠른 산소 이동을 촉진하기 위해 높은 온도와 긴 체류 시간(dwell time)이 요구된다. 산소 저장층(OL)은 가돌리늄(Gd) 또는 터븀(Tb)과 같은 희토류 원소를 포함할 수 있다. 일 예로, 산소 저장층(OL)은 가돌리늄 산화막(GdOx)일 수 있다. 산소 저장층(OL)은 SOC 채널층(SWC) 또는 자유층(FL)보다 두꺼울 수 있으며, 약 3nm 내지 20nm의 두께를 가질 수 있다.
각 서브 어레이(110)에서, 메모리 셀들(MC)은 스핀 궤도 결합(spin-orbit coupling; SOC) 채널층(SWC)을 공유할 수 있다. 즉, 각 서브 어레이(110)의 데이터 저장 소자들(ME)의 자유층들(FL)은 하나의 SOC 채널층(SWC)과 접촉할 수 있다.
SOC 채널층(SWC)은 데이터 저장 소자(ME)의 자유층(FL)에 스핀-궤도 토크(spin-orbit torque)를 가하도록 구성될 수 있다. 일 예로, 전류가 SOC 채널층(SWC)을 통해 흐를 수 있으며, 전류는 SOC 채널층(SWC)을 통해 흐르는 면내 전류(in-plane current)일 수 있다. SOC 채널층(SWC)은 비자성 물질을 포함할 수 있으며, 예를 들어, Pt, Ta, 및 W 중 적어도 하나를 포함할 수 있다. SOC 채널층(SWC)은 약 1nm 내지 3nm의 두께를 가질 수 있다. 일 예로, SOC 채널층(SWC)은 약 1. 5nm의 두께를 갖는 플래티늄막(Pt)일 수 있다.
SOC 채널층(SWC)의 제1 측은 쓰기 액세스 트랜지스터(WT)의 드레인에 연결될 수 있고, SOC 채널층(SWC)의 제2 측은 비트 라인(BL)에 연결될 수 있다. SOC 채널층(SWC)은 스핀-궤도 토크(Spin Orbit Toque)가 발생하는 층으로서, 표면을 따라 유도된 전류 크기에 기초하여 데이터 저장 소자(ME)의 자유층(FL)의 자화 방향을 스위칭할 수 있다. SOC 채널층(SWC)은 예를 들어, 중금속(heavy metal)이나 중금속이 도핑된 물질들을 포함할 수 있다.
도 4a 및 도 4b는 본 발명의 실시예들에 따른 메모리 셀의 동작을 설명하기 위한 도면들이다.
실시예들에 따르면, 각 메모리 셀(MC)은 게이트 프로그램이 가능한 Pt/Co 장치를 이용하여 멀티 비트 셀(multi-bit cell)로 구성되어 개별적인 비트 셀(individual bit cell)의 SOT 극성을 동적 토글(dynamical toggle) 할 수 있다.
상세하게, 도 4a 및 도 4b를 참조하면, SOC 채널층(SWC)에 면내 전류(IC)가 제공될 때, 산소 저장층(OL)에 인가되는 전압 또는 전계에 의해 산소 이온(10)이 이동하여 자유층(FL)과 SOC 채널층(SWC) 사이의 계면 영역(MR)에서 산소(10)가 축적될 수 있으며, 계면 영역(MR)에서 산소(10)의 양에 따라 스핀의 극성이 변경될 수 있다.
자유층(FL)과 SOC 채널층(SWC)의 계면에서 산소의 양에 따라 양수 또는 음수의 유효 스핀 홀 각도(effective spin hall angle)를 가질 수 있다. 자유층(FL)과 SOC 채널층(SWC)의 계면 영역(MR)에서 산소(10)는 산소 저장층(OL)에 게이트 전압(Vg 또는 -Vg)을 인가하여 산소(10) 이온을 산소 저장층(OL)으로부터 이동시켜 조정할 수 있다. 즉, 각 메모리 셀(MC)마다 계면 영역(MR)에 존재하는 산소(10)의 양에 따라 스위칭 극성이 변경될 수 있다.
도 4a를 참조하면, 고정층(PL) 또는 산소 저장층(OL)에 음의 게이트 전압(-Vg)이 인가되면, SOT 채널층(SWC)과 자유층(FL)의 계면 영역(MR)에서 산소 이온 농도가 증가되어 이들의 계면 영역(MR)에서 음극의 SOT 극성(s1)이 발생될 수 있다. 즉, 고정층(PL) 또는 산소 저장층(OL)에 음의 게이트 전압(-Vg) 인가에 의해 산소 저장층(OL)으로부터 자유층(FL)으로 산소의 이동(migration)이 유발될 수 있으며, 하부에 위치하는 SOC 채널층(SWC)의 물의 가수분해(hydrolysis of water)로부터 자유층(FL)으로의 산소의 이동을 유발시킨다
이와 달리, 도 4b를 참조하면, 고정층(PL) 또는 산소 저장층(OL)에 양의 게이트 전압(+Vg)이 인가되면, SOT 채널층(SWC)과 자유층(FL)의 계면 영역(MR)에서 산소(10)가 산소 저장층(OL)으로 이동하여 계면 영역(MR)에서 양의 SOT 극성(s2)이 발생될 수 있다. 즉, 일반적인(normal) Pt와 같은 특성(behavior)을 보인다.
도 5 및 도 6은 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 셀 어레이에서 하나의 서브 어레이를 나타내는 단면도들이다. 설명의 간략함을 위해 앞서 설명한 바와 중복되는 내용들은 생략하고 차이점에 대해서 설명한다.
도 5에 도시된 실시예에 따르면, 데이터 저장 소자(ME)는 자유층(FL), 산소 저장층(OL), 고정층(PL), 및 제1 및 제2 터널 배리어층들(TBL1, TBL2)을 포함할 수 있다.
제1 및 제2 터널 배리어층들(TBL1, TBL2)은 터널 자기 저항(TMR)을 강화(enhance)시키는 역할을 할 수 있다. 제1 및 제2 터널 배리어층들은 산화마그네슘(magnesium oxide), 산화티타늄(titanium oxide), 산화알루미늄(aluminum oxide), 산화마그네슘아연(magnesium-zinc oxide) 또는 산화마그네슘붕소(magnesium-boron oxide) 등에서 적어도 하나를 포함할 수 있다.
산소 저장층(OL)의 두께는 약 20nm일 수 있으며, 이러한 경우 게이트 전압(Vg)은 약 2.2V가 인가될 수 있다. 이와 달리 산소 저장층(OL)의 두께는 약 3nm 내지 20nm일 수 있으며, 이러한 경우 게이트 전압(Vg)은 약 6 ~ 1.5V가 인가될 수 있다. 즉, 적절한 산소 저장층(OL)의 물질 및 산소 저장층(OL)의 두께를 최적화시켜 1V이하의 전압으로 데이터 저장 소자(ME)가 프로그래밍될 수 있다.
또한, 자유층(FL)과 산소 저장층(OL) 계면에서 MgO와 같은 터널 자기 저항 강화층으로서, 제1 터널 배리어층(TBL1)을 형성하면, 이온 이동도 향상 및 우수한 TMR 특성을 모두 향상시킬 수 있다. 이 경우, 데이터의 읽기는 자기 터널 접합을 통해 수행되며, 데이터 저장 소자(ME)에 필요한 전극은 고정층(PL)에 인가되는 전극 1개로 이루어질 수 있다.
도 6에 도시된 실시예에 따르면, SOC 채널층(SWC)이 자기 터널 접합 패턴(MTJ)과 산소 저장층(OL) 사이에 배치될 수 있다. 자기 터널 접합 패턴(MTJ)은 자유층(FL), 고정층(PL), 및 이들 사이의 터널 배리어층(TBL)을 포함할 수 있다.
이 실시예에 따르면, 메모리 셀은 산소 저장층(OL)에 전압을 인가하는 전극과 자기 터널 접합 패턴(MTJ)에 전압을 인가하는 전극이 요구될 수 있다. 즉, 데이터 독출시 고정층(PL)에 제1 게이트 전압(Vg1)이 인가될 수 있으며, 데이터 쓰기 시 산소 저장층(OL)에 제2 게이트 전압(Vg2)이 직접 인가될 수 있다. 이러한 경우 보다 더 안정적인 터널 자기 저항(TMR)을 확보할 수 있다.
도 7a 및 도 7b는 본 발명의 실시예들에 따른 반도체 메모리 장치의 쓰기 동작을 설명하기 위한 도면들이다. 도 8은 본 발명의 실시예들에 따른 반도체 메모리 장치의 읽기 동작을 설명하기 위한 도면이다.
일 예에 따르면, 두번째 행의 서브 어레이가 선택될 수 있으며, 서브 어레이는 제1, 제2, 및 제3 메모리 셀들(MC1, MC2, MC3)을 포함할 수 있다.
SOC 채널층(SWC)을 포함하는 서브 어레이에 읽기 및 프로그래밍을 위한 읽기 액세스 트랜지스터들(RT)이 제공되며, 단일 전류 펄스로 데이터를 쓰기 위한 하나의 쓰기 액세스 트랜지스터(WT)가 제공될 수 있다. 선택된 서브 어레이에서 메모리 셀에 데이터의 쓰기 동작은 2단계로 이루어질 수 있다.
도 7a를 참조하면, 개별 메모리 셀들(MC1, MC2, MC3) 아래의 SOC 채널층(SWC)은 프로그래밍 하려는 데이터에 해당하는 특정 SOT 극성으로 프로그래밍된다.
SOC 채널층(SWC)을 프로그래밍하기 위해, 제2 쓰기 워드 라인(WWL2)을 활성화(enable)시켜 선택된 서브 어레이의 쓰기 액세스 트랜지스터(WT)가 턴온될 수 있다. 또한, 데이터 라인들(DL)과 연결되는 드라이브 트랜지스터들(SW)을 제어하는 제어 라인(RPE)은 활성화될 수 있다. 이와 동시에, 개별 메모리 셀들(MC1, MC2, MC3)에 연결된 제2 읽기 워드 라인(RWL2)을 활성화시켜 데이터 저장 소자들(ME)에 음 또는 양의 게이트 전압들(-Vg 또는 +Vg)이 인가될 수 있다. 일 예로, 제1 및 제3 메모리 셀들(MC1, MC3)에 양의 게이트 전압(+Vg)이 인가될 수 있으며, 제2 메모리 셀(MC2)에 음의 게이트 전압(-Vg)이 인가될 수 있다. 도 7a에 도시된 실시예에서, 제1 및 제3 메모리 셀들(MC1, MC3)의 데이터 라인들(DL)에 가해지는 양의 게이트 전압(+Vg)의 적용함으로 인해 1 및 제3 메모리 셀들(MC1, MC3)은 음의 SOT 극성으로 프로그래밍될 수 있다. 반면, 제2 메모리 셀(MC2)의 데이터 라인(DL)에 가해지는 양의 게이트 전압(+Vg)으로 인해 제2 메모리 셀(MC2)은 양의 SOT 극성으로 프로그래밍될 수 있다.
도 7b를 참조하면, 각 메모리 셀(MC1, MC2, MC3)이 프로그래밍된 후, 도 7b에 도시된 바와 같이, 쓰기 워드 라인(WWL)은 계속해서 활성화되고, 읽기 워드 라인(RWL)은 비활성화(disable)될 수 있다. 또한, 데이터 라인들(DL)과 연결되는 드라이브 트랜지스터들(SW)을 제어하는 제어 라인(RPE)은 비활성화될 수 있다.
쓰기 액세스 트랜지스터(WT)는 전류가 왼쪽의 비트 라인(BL)에서 오른쪽의 소오스 라인(SL)으로 흐르게 한다. SOC 채널층(SWC)을 통해 흐르는 전류는 원하는 데이터를 개별 메모리 셀에 기록한다. 제2 메모리 셀(MC2)의 자화 방향은 다운(down) 상태(즉, 로직 "0")로 전환되는 반면, 다른 메모리 셀들(MC1, MC3)의 자화 방향은 업(up) 방향(즉, 로직 "1")으로 전환될 수 있다. 따라서, 쓰기 동작이 끝날 때까지, 선택된 행의 서브 어레이는 "101"을 저장할 수 있다.
또한, 선택된 행의 서브 어레이에 "110"을 저장하기 위해, 쓰기 전류는 동일한 방향을 유지하면서 제3 메모리 셀(MC3)의 데이터 라인(DL)에 음의 게이트 전압(-Vg)이 인가될 수 있다. 이 때, 제1 및 제2 메모리 셀들(MC1, MC2)의 데이터 라인들(DL)에는 양의 게이트 전압(+Vg)이 인가될 수 있다.
실시예들에서 SOC 채널층(SWC)의 단방향(unidirectional) 쓰기 특성은 기존의 SOT 메모리 또는 STT(spin-transfer torque) 메모리에서 요구되는 전류 극성 변환 회로(current polarity changing circuit)를 생략할 수 있으며, 반도체 메모리 장치의 집적도를 향상시킬 수 있다.
도 8을 참조하면, 본 발명의 실시예들에 따른 반도체 메모리 장치의 읽기 동작은 선택된 서브 어레이의 쓰기 및 읽기 워드 라인들(WWL2, RWL2)을 모두 활성화시킨 상태에서 제1, 제2, 및 제3 메모리 셀들(MC1, MC2, MC3에 연결된 데이터 라인들(DL)의 센싱 전압이 센스 앰프들(SA)을 통해 독출될 수 있다. 데이터 라인들(DL)의 전압 또는 전류 값에 따라 제1, 제2, 및 제3 메모리 셀들(MC1, MC2, MC3)의 저항 상태를 알 수 있으므로, 저장된 데이터를 읽을 수 있게 된다.
도 9는 본 발명의 실시예들에 따른 반도체 메모리 장치의 멀티 비트 메모리 셀을 나타낸다. 도 9에 도시된 반도체 메모리 장치는 홀바(hall bar) 형태의 멀티 비트 셀 구조를 가질 수 있다. 도 9에 도시된 홀바(hall bar) 형태는 MTJ 없이 자성층(FL)의 스핀 상태를 확인할 수 있다.
도 9를 참조하면, 반도체 메모리 장치는 SOC 채널층(SWC), 자유층(FL), 산소 저장층(OL), 및 게이트 전극들(CP1, CP2)을 포함할 수 있다.
메모리 셀들(MC1, MC2)의 전기적 특성을 측정하기 위해 메모리 셀들(MC1, MC2)은 포토리소그래피 공정을 수행하여 제조될 수 있다. 메모리 셀들(MC1, MC2)은 약 5μm의 폭 및 약 35μm의 길이를 갖는 홀 바(Hall bar) 구조를 가질 수 있다.
데이터를 읽는 것은 홀바(hall bar)로 하고, SOT 채널층(SWC)을 공유하는 각각의 셀들(MC1, MC2)의 스위칭 방향을 제어하는 게이트 전압은 위쪽에서 인가되는 형태이다. 각 메모리 셀(MC1, MC2)에서, SOT 채널층(SWC)에 연결되는 전극을 제외하고 홀 바(hall bar)에서 2개, 게이트 전극 한 개가 필요해서 총 3개의 전극이 필요한 구조이다.
메모리 셀(MC1, MC2)은 기판(미도시) 상에 차례로 적층된 SOC 채널층(SWC), 자유층(FL), 및 산소 저장층(OL)을 포함할 수 있다. 일 예로, 메모리 셀(MC1, MC2)은 실리콘 및 실리콘 산화막을 포함하는 기판(미도시) 상에 차례로 적층된 마그네슘 산화막, 플래티늄막, 코발트막, 및 가돌리늄 산화막을 포함할 수 있다. 실시예에 따르면, 채널층(SWC)으로서 플래티늄막이 제공될 수 있으며, 자유층(FL)으로서 코발트막이 제공될 수 있고, 산소 저장층(OL)으로서 가돌리늄 산화막이 제공될 수 있다. 적층된 막들은 홀 바(hall bar) 형태로 패터닝될 수 있다. 게이트 산화막으로서 가돌리늄 산화막이 증착될 수 있으며, 이어서, 게이트 전극 도전막을 증착 및 패터닝하여 메모리 셀들(MC1, MC2)의 게이트 전극들(CP1, CP2)이 형성될 수 있다. 게이트 전극들(CP1, CP2)은 각 메모리 셀(MC1, MC2)을 개별적으로 제어할 수 있다.
홀 바(hall bar) 형태의 메모리 셀들(MC1, MC2) 및 게이트 전극들(CP1, CP2)을 형성한 후, 반도체 메모리 장치를 250℃에서 1시간 동안 어닐링하여 수직 자기 이방성(perpendicular magnetic anisotropy (PMA))을 갖도록 하였다.
도 10a 및 도 10b는 본 발명의 실시예들에 따른 반도체 메모리 장치의 멀티 비트 메모리 셀의 동작을 설명하기 위한 그래프들이다.
도 10a 및 도 10b는 도 9에 도시된 홀바 형태의 멀티 비트 셀 구조에서 측정된 2차 고조파 신호들(second harmonic signals)을 나타내며, 멀티 비트 셀 구조에서 서로 다른 두가지 프로그래밍 상태에 대한 외부 자기장의 함수(Hext)로서 2차 고조파 전압(Second-harmonic voltages (V2ω))을 나타낸다.
제1 및 제2 메모리 셀들(MC1, MC2)의 독립적이고 비휘발성 특성을 갖는 프로그래밍을 확인하기 위해, 도 9에 도시된 홀 바(hall bar) 구조에서 제2 게이트 전극(CP2)에 약 -2.2V의 게이트 전압(Vg)을 인가하여 SOT 효율(ξSOT)의 극성을 음수로 반전시킬 수 있다. 음의 게이트 전압(Vg)의 인가는 SOC 채널층(SWC)과 자유층(FL)의 계면에서 산화를 초래할 수 있다. 즉, 플래티늄막(Pt)과 코발트(Co)의 계면에 산화를 초래할 수 있다. 음의 게이트 전압(Vg)의 인가는 산소 저장층(OL; 예를 들어, 개돌리늄 산화막)으로부터 자유층(FL; 예를 들어, 코발트막)으로 산소의 이동을 유발시킬 수 있다. 또한, 하부 SOC 채널층(SWC; 예를 들어 플래티늄막)에서 물의 가수분해(hydrolysis of water)에 의해 자유층(FL; 예를 들어 코발트막)으로 산소 이동을 유발시킬 수 있다.
일정한 임계치를 넘는 SOC 채널층(SWC; 플래티늄막)과 자유층(FL; 코발트막) 계면에서의 산화는 계면에서 플래티늄 원자에 대한 메이저 스핀-궤도 운동 축적(ajority spin-orbital momentum accumulation)을 현저하게 감소시킬 수 있으며, 유효 라쉬바 계수(effective Rashba coefficient (ERC))의 반전을 초래할 수 있다. -ξSOT를 유도하는 역방향 유효 라쉬바 계수(ERC)는 스핀 홀 효과(spin Hall effect (SHE))에 의해 유도되는 +ξSOT와 경쟁한다. SOC 채널층(SWC; 플래티늄막)과 자유층(FL; 코발트막) 계면에서의 산화가 증가함에 따라, 스핀 홀 효과(SHE)보다 유효 라쉬바 계수(ERC)의 효과가 더 지배적일 때 소자의 순(net) ξSOT는 음수가 될 수 있다. 따라서, 이 상태에서 Pt/Co 소자의 전류 유도 스핀 축적(current-induced spin accumulation) 또는 SOT의 극성은 일반적은 상태에서 Pt/Co 소자의 것과 반대될 수 있다.
게이트 전압(Vg)을 제2 게이트 전극(CP2)에 인가하여 메모리 셀들(MC1, MC2)의 상태를 변경한 후, 각 메모리 셀(MC1, MC2)의 상태는 제2 게이트 전극(CP2)에 게이트 전압(Vg)를 가하여 제2 메모리 셀(MC2)의 상태를 변경한 후, 메모리 셀들(MC1, MC2)의 상태는 2차 고조파 기술(second harmonic technique) 방법을 사용하여 200 k온도에서 평가하였다.
각 메모리 셀(MC1, MC2)의 2차 고조파 피크들은 반대 부호를 가지며, 제2 메모리 셀(MC2)의 SOT는 반전(-ξSOT)된 반면, 제1 메모리 셀(MC1)은 양의 SOT 부호(+ξ)를 나타낸다. 효과적으로, 하나의 SOC 채널층(SWC) 상의 서도 다른 메모리 셀들(MC1, MC2)이 각각 다른 SOT 극성으로 프로그램 되었음을 알 수 있다. 게이트 전압(Vg)의 인가로 인해 제2 메모리 셀(MC2) 아래의 SOC 채널층(SWC; 즉, 플래티늄막)은 실제로 Ta 또는 W과 유사한 음의 스핀 홀 각도를 갖는 물질로서 작용할 수 있다.
메모리 셀들(MC1, MC2)의 상태를 수정하기 위해, 제2 메모리 셀(MC2)의 제2 게이트 전극(CP2)에 2.2V의 게이트 전압(Vg)이 인가되면, SOC 채널층(SWC; 즉, 플래티늄막)과 자유층(FL; 즉, 코발트막)의 계면에서 산소 이온을 다시 산소 저장층(OL; 즉, 가돌리늄 산화막)으로 이동시킨다. 동시에 제1 메모리 셀(MC1)의 제1 게이트 전극(CP1)에 게이트 전압(Vg)을 인가하여 그 아래에서 SOC 채널층(SWC; 즉, 플래티늄막)과 자유층(FL; 즉, 코발트막)의 인터페이스를 산화시킨다. 이에 따라, 도 10b에 도시된 바와 같이 새로운 소자 상태에서 수행된 2차 고조파 측정은 제1 및 제2 메모리 셀들(MC1, MC2)에 대해 신호의 극성이 역전됨을 알 수 있다.
제1 메모리 셀(MC1)은 이제 음의 SOT 극성을 갖는 반면, 제2 메모리 셀(MC2)은 양의 SOT 극성을 갖는다. 즉, 제1 및 제2 메모리 셀들(MC1, MC2)이 독립적으로 양의 SOT 극성 또는 음의 SOT 극성을 갖도록 프로그램될 수 있다.
각 메모리 셀(MC1, MC2)에서 산소 이동의 속도와 효율은 산소 저장층, 즉, 가돌리늄 산화막의 성질과 두께에 따라 달라지기 때문에, 더 빠른 산소 이동을 촉진하기 위해서는 높은 온도와 더 긴 체류시간이 요구된다. 이에 따라 본 발명의 실시예들에 따른 반도체 메모리 장치를 정상 상태(+ξ)에서 역방향 상태(-ξSOT)로 변경하기 위해, 80 ℃에서 1000-1200 second 동안 -2.2V의 게이트 전압(Vg)을 인가하였으며, 이와 같은 방법으로 장치의 상태를 역방향 상태에서 정상 상태로 변경하기 위해, 80℃에서 1000-1200 second 동안+2.2 V의 게이트 전압(Vg)을 인가하였다.
도 11은 본 발명의 실시예들에 따른 반도체 메모리 장치의 멀티 비트 메모리 셀의 동작을 설명하기 위한 그래프들이다.
도 11은 다양한 멀티비트 프로그램 상태에 대한 전류 유도 자화 스위칭 루프를 도시한다. ξ으로 프로그래밍된 메모리 셀에는 반시계 방향 전환 루프가 있고, ξ으로 프로그래밍된 메모리 셀에는 시계 방향 전환 루프가 있다.
도 9에 도시된 반도체 메모리 장치에 대해 전류 유도 스위칭 측정(Current-induced switching measurements)이 수행되었다. 전류 유도 스위칭 측정은 멀티 비트 셀의 이진 정보(binary information)의 모든 조합을 쓸 수 있는 능력을 입증할 수 있다. 이를 위해 그 cell들은 4개의 서로 다른 상태로 프로그래밍 되었다. 스위칭 루프(Switching loops)는 게이트 전압을 인가하기 전에 장치의 초기 상태(the virgin state)에서 먼저 측정하였다.
스위칭 측정의 경우, 도 11에 도시된 바와 같이, 면내(in-plane) 어시스트 필드 (Hassist)의 존재 하에 펄스된 DC 전류(Ipulse)가 디바이스 채널을 통과한다. 측정은 200 k에서 수행되었다.
도 11에 도시된 바와 같이, 교란되지 않은 소자(undisturbed devices)에 대한 스위칭 루프 극성은 제1 및 제2 메모리 셀들(bit-1, bit-2)가 서로 유사하고 (반시계 방향), 소정의 Pt 기반 SOT 장치의 상태 1(state 1)과 동일하다. 양의 극성의 전류 펄스는 두 메모리 셀들의 자화 방향을 업(up) 방향으로 스위칭한다. 이는 멀티 비트 배열에서 디지털 정보 "11"을 쓰는 것과 동일하다.
다음 단계에서는 제2 메모리 셀(bit-2)에 게이트 전압을 인가하여 음의 SOT 극성(-ξSOT)로 프로그래밍한다. 전류 유도 스위칭 측정 결과, 상태 2(state 2)에 도시된 바와 같이 제1 메모리 셀(bit-1)에 대한 스위칭 극성 방향이 이제 제1 메모리 셀(bit-1)에 대한 반대 (시계 방향)이므로, 양의 전류 펄스는 제1 메모리 셀(bit-1)과 제2 메모리 셀(bit-2)의 자화 방향을 업(up) 방향 및 다운(down) 방향으로 스위칭함으로써, 멀티 비트 메모리에 정보 "10"을 쓸 수 있다.
제1 메모리 셀(bit-1)의 SOT 극성은 게이트 전압(Vg)을 적용하여 토글링될 수 있다. 상태3(state 3)에서 제1 메모리 셀(bit-1)과 제2 메모리 셀(bit-2)은 모두 음의 SOT 극성(-ξSOT)을 갖는다. 이렇게 하면 제1 및 제2 메모리 셀들(bit-1, bit-2) 모두에 대해 시계 방향 전류 유도 스위칭 루프가 발생한다. 결과적으로, 양전류 펄스는 두개의 메모리 셀들(bit-1, bit-2)의 자화 방향을 다운(down) 상태로 전환한다. 따라서 쓰기 전류의 방향을 변경하지 않고 멀티 비트 메모리에 정보 "00"을 쓸 수 있다.
마지막으로, 제2 메모리 셀(bit-2)는 게이트 전압(Vg)을 적용하여 양의 SOT 극성(+ξ의 정상(normal) 상태로 반전된다. 얻어진 전류 유도 스위칭 루프는 상태4(state 4)에 도시된 바와 같이 두개 비트가 서로 반대이다. 즉, 양전류 펄스는 제1 메모리 셀(bit-1)의 자화 방향을 다운(down) 상태로 전환하고 제2 메모리 셀(bit-2)의 자화 방향은 업(up) 상태로 전환하여, 멀티 비트 메모리에 정보 "01"을 쓸 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 데이터 저장 패턴들;
    상기 데이터 저장 패턴들의 제1 측들에 공통으로 접촉하는 SOC(spin-orbit coupling) 채널층으로서, 상기 SOC 채널층은 상기 데이터 저장 패턴들에 스핀 궤도 토크(spin-orbit torque)를 가하도록 구성되는 것;
    상기 데이터 저장 패턴들의 제2 측들과 데이터 라인들 사이에 각각 연결되는 읽기 액세스 트랜지스터들;
    상기 SOC 채널층의 제1 측과 소오스 라인 사이에 연결되는 쓰기 액세스 트랜지스터; 및
    상기 SOC 채널층의 제2 측에 연결되는 비트 라인을 포함하되,
    상기 데이터 저장 패턴들 각각은 상기 SOC 채널층과 접촉하는 자유층 및 상기 자유층과 접촉하는 산소 저장층(oxygen reservoir layer)을 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 산소 저장층은 희토류 원소를 포함하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 산소 저장층은 가돌리움 산화막(GdOx)을 포함하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 산소 저장층은 상기 SOC 채널층 및 상기 자유층보다 두꺼운 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 SOC 채널층은 비자성 금속 물질을 포함하는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 데이터 저장 패턴들 각각은 상기 산소 저장층 상의 고정층을 더 포함하는 반도체 메모리 장치.
  7. 제 5 항에 있어서,
    상기 데이터 저장 패턴들 각각은 상기 자유층과 상기 산소 저장층 사이의 제 1 터널 자기 저항(TMR) 강화층을 더 포함하는 반도체 메모리 장치.
  8. 제 6 항에 있어서,
    상기 데이터 저장 패턴들 각각은 상기 산소 저장층과 상기 고정층 사이의 제 2 터널 자기 저항 강화층을 더 포함하는 반도체 메모리 장치.
  9. 일 방향으로 연장되는 SOC(spin-orbit coupling) 채널층;
    상기 SOC 채널층 상에 배치되는 복수의 데이터 저장 패턴들로서, 상기 데이터 저장 패턴들 각각은 상기 SOC 채널층과 접촉하는 자유층, 상기 자유층 상의 고정층, 상기 자유층과 상기 고정층 사이의 산소 저장층, 상기 자유층과 상기 산소 저장층 사이의 제1 터널 자기 저항 강화층, 및 상기 산소 저장층과 상기 고정층 사이의 제2 터널 자기 저항 강화층을 포함하는 것;
    상기 SOC 채널층의 제1 측과 소스 라인 사이에 연결되는 쓰기 액세스 트랜지스터; 및
    상기 데이터 저장 패턴들의 상기 고정층들과 데이터 라인들 사이에 각각 연결되는 읽기 액세스 트랜지스터들을 포함하되,
    상기 SOC 채널층은 상기 데이터 저장 패턴들에 스핀 궤도 토크(spin-orbit torque)를 가하도록 구성되고,
    상기 데이터 저장 패턴들 각각은 이에 인가되는 전압에 따라 상기 자유층과 상기 SOC 채널층 사이의 계면 영역에서 산소 양이 조절되도록 구성되는 반도체 메모리 장치.
  10. 한 쌍의 비트 라인 및 소스 라인;
    상기 비트 라인과 상기 소스 라인 사이에 연결되는 복수의 서브 어레이들로서, 상기 서브 어레이들 각각은 데이터 저장 소자들, 상기 데이터 저장 소자들에 연결되는 읽기 액세스 트랜지스터들, 상기 데이터 저장 소자들에 공통으로 연결되는 SOC 채널층, 및 상기 SOC 채널층 일측에 연결되는 쓰기 액세스 트랜지스터를 포함하는 것;
    상기 서브 어레이들에 각각 제공되는 쓰기 워드 라인들로서, 상기 쓰기 워드 라인들 각각은 상기 각 서브 어레이의 상기 쓰기 액세스 트랜지스터의 게이트 전극에 연결되는 것;
    상기 서브 어레이들에 각각 제공되는 읽기 워드 라인들로서 상기 읽기 워드 라인들 각각은 상기 읽기 액세스 트랜지스터들의 게이트 전극들에 공통으로 연결되는 것; 및
    상기 메모리 셀들의 상기 읽기 액세스 트랜지스터들과 연결되는 데이터 라인들을 포함하되,
    상기 데이터 저장 소자들 각각은 상기 SOC 채널층과 접촉하는 자유층 및 상기 자유층 상의 산소 저장층을 포함하는 반도체 메모리 장치.
KR1020210135295A 2021-10-12 2021-10-12 반도체 메모리 장치 KR20230052116A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020210135295A KR20230052116A (ko) 2021-10-12 2021-10-12 반도체 메모리 장치
US17/814,057 US20230110711A1 (en) 2021-10-12 2022-07-21 Semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210135295A KR20230052116A (ko) 2021-10-12 2021-10-12 반도체 메모리 장치

Publications (1)

Publication Number Publication Date
KR20230052116A true KR20230052116A (ko) 2023-04-19

Family

ID=85798670

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210135295A KR20230052116A (ko) 2021-10-12 2021-10-12 반도체 메모리 장치

Country Status (2)

Country Link
US (1) US20230110711A1 (ko)
KR (1) KR20230052116A (ko)

Also Published As

Publication number Publication date
US20230110711A1 (en) 2023-04-13

Similar Documents

Publication Publication Date Title
Tehrani et al. Magnetoresistive random access memory using magnetic tunnel junctions
Engel et al. The science and technology of magnetoresistive tunneling memory
WO2016159017A1 (ja) 磁気抵抗効果素子、磁気メモリ装置、製造方法、動作方法、及び集積回路
JP5441881B2 (ja) 磁気トンネル接合を備えた磁気メモリ
JP4896341B2 (ja) 磁気ランダムアクセスメモリ及びその作動方法
KR100548997B1 (ko) 다층박막구조의 자유층을 갖는 자기터널 접합 구조체들 및이를 채택하는 자기 램 셀들
EP2466586B1 (en) Multibit magnetic random access memory cell with improved read margin
US7457149B2 (en) Methods and apparatus for thermally assisted programming of a magnetic memory device
CN109952662B (zh) 自旋器件及其操作方法和制造方法
US20070171694A1 (en) Current-switched spin-transfer magnetic devices with reduced spin-transfer switching current density
US9129692B1 (en) High density magnetic random access memory
US20080273375A1 (en) Integrated circuit having a magnetic device
CN103392245A (zh) 可写入的磁性元件
WO2009026249A1 (en) Magnetic element having low saturation magnetization
US8750036B2 (en) Unipolar spin-transfer switching memory unit
KR20100089860A (ko) 전류-유도성 스핀-운동량 전달을 기반으로 하는 고속의 저전력 자기 장치
KR20000017086A (ko) 비휘발성 자기 메모리 셀 및 디바이스
JP2007518216A (ja) 磁気トンネル接合用の分離書込みおよび読出しアクセスアーキテクチャ
JP2012094870A (ja) 耐久性が改良された熱アシスト磁気ランダムアクセスメモリ素子
US11074950B2 (en) Multistate magnetic memory element using metamagnetic materials
JP2011517502A (ja) 熱支援書き込みを用いる磁気素子
JPWO2010004881A1 (ja) 磁気ランダムアクセスメモリ、並びに磁気ランダムアクセスメモリの初期化方法及び書き込み方法
US8929131B2 (en) Magnetic memory element and non-volatile storage device
JP2004303801A (ja) 磁気メモリ及びその書き込み方法
KR20230052116A (ko) 반도체 메모리 장치