KR20000017086A - 비휘발성 자기 메모리 셀 및 디바이스 - Google Patents
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Abstract
Description
Claims (44)
- a) 제1 강자성층;b) 제2 강자성층;c) 상기 제1·제2 강자성층 사이에 삽입되는 절연층;d) 제1 방향으로 정렬되고 상기 제1 강자성층에 근접한 제1 도체 세그먼트 및 제2 방향으로 정렬되고, 대체로 상기 제1 방향과 직교하며 상기 제2 강자성층에 근접한 제2 도체 세그먼트를 포함하는 기록 도체; 및e) 상기 제1·제2 도체 세그먼트를 터미네이션시키는 회로 구조―여기서 회로 구조는 기록 신호가 있을 때 상기 기록 도체에 양방향 전류 흐름을 인에이블 시킴―를 포함하는 자기 터널 접합 셀.
- 제1항에 있어서, 상기 제1·제2 강자성층이 반금속(half-metallic) 강자성 물질로 형성되는 자기 터널 접합 셀.
- 제2항에 있어서, 상기 회로 구조가 용량성 소자인 자기 터널 접합 셀.
- 제2항에 있어서, 상기 회로 구조는 전압 분압기 회로이고, 상기 기록 신호는 트라이스테이트(tri-state) 신호인 자기 터널 접합 셀.
- 제2항에 있어서, 상기 회로 구조가포지티브 전위(positive voltage potential)에 연결되는 제1 트랜지스터; 및상기 제1 트랜지스터 및 그라운드 전위 회로에 연결되는 제2 트랜지스터를 포함하고 상기 제1·제2 트랜지스터는 공통 신호에 의해 제어되는 상보형 디바이스로서, 상기 기록 신호가 제1 상태에 있으면 전류가 상기 포지티브 전위에서 상기 제1 트랜지스터를 통하여 제1 방향인 상기 도체 세그먼트로 흐르고, 상기 기록 신호가 제2 상태에 있으면 전류가 상기 도체 세그먼트에서 상기 제2 트랜지스터를 통하여 제2 방향인 그라운드 전위 회로로 흐르는자기 터널 접합 셀.
- 제2항에 있어서,상기 반금속(半金屬) 물질이 CrO2, Fe3O4, La1-xDxMnO3―여기서 D는 알카리 토금속 원소(earth element)임―형태의망가나이트(manganite), X2MnY―여기서 X는 Co, Ni, Cu, Pd 중 하나이고, Y는 Al, Sn, In, Sb 중 하나임―형태의 허슬러(Heusler) 합금을 포함하는 군에서 선택되는 자기 터널 접합 셀.
- 복수의 비트선과 복수의 워드선을 가지며, 상기 비트선과 워드선이 대체로 직교 방식으로 연장되어 복수의 교차점을 형성하는 자기 랜덤 액세스 메모리 디바이스에 있어서,a) 제1 강자성층;b) 제2 강자성층;c) 상기 제1·제2 강자성층 사이에 삽입되는 절연층;d) 제1 방향에 정렬되고 상기 제1 강자성층에 근접한 제1 도체 세그먼트, 및 제2 방향에 정렬되고 대체로 상기 제1 방향과 직교하며 상기 제2 강자성층에 근접한 제2 도체 세그먼트를 포함하는 기록 도체;e) 상기 제1·제2 도체 세그먼트를 터미네이션시키는 회로 구조―여기서 회로 구조는 수신된 소정의 기록 신호에 응답하여 상기 기록 도체에 양방향 전류 흐름을 인에이블시킴―;f) 상기 기록 도체를 해당하는 비트선과 워드선에 연결하는 제1 트랜지스터;g) 상기 해당하는 워드선을 상기 제1 강자성층에 연결하는 제2 트랜지스터; 및h) 상기 제2 강자성층과 해당하는 출력 비트선 사이에 삽입되는 센스 앰프를 구비하며, 여기서 자기 터널 접합 셀은 복수의 교차점과 연관을 갖는 복수의 자기 터널 접합 셀을 포함하는자기 랜덤 액세스 메모리 디바이스.
- 제7항에 있어서, 상기 제1·제2 강자성층이 반금속(半金屬) 강자성 물질로 형성되는 자기 랜덤 액세스 메모리 디바이스.
- 제8항에 있어서,상기 반금속(半金屬) 물질이 CrO2, Fe3O4, La1-xDxMnO3―여기서 D는 알카리 토금속 원소(earth element)임―형태의망가나이트(manganite), X2MnY―여기서 X는 Co, Ni, Cu, Pd 중 하나이고, Y는 Al, Sn, In, Sb 중 하나임―형태의 허슬러(Heusler) 합금을 포함하는 군에서 선택되는 자기 랜덤 액세스 메모리 디바이스.
- 제8항에 있어서, 상기 회로 구조가 용량성 소자인 자기 랜덤 액세스 메모리 디바이스.
- 제8항에 있어서, 상기 회로 구조는 전압 분압기 회로이고, 상기 기록 신호는 트라이스테이트(tri-state) 신호인 자기 랜덤 액세스 메모리 디바이스.
- 제8항에 있어서, 상기 회로 구조가포지티브 전위(positive voltage potential)에 연결되는 제1 트랜지스터; 및상기 제1 트랜지스터 및 그라운드 전위 회로에 연결되는 제2 트랜지스터를 포함하고 상기 제1·제2 트랜지스터는 공통 신호에 의해 제어되는 상보형 디바이스로서, 상기 기록 신호가 제1 상태에 있으면 전류가 상기 포지티브 전위에서 상기 제1 트랜지스터를 통하여 제1 방향인 상기 도체 세그먼트로 흐르고, 상기 기록 신호가 제2 상태에 있으면 전류가 상기 도체 세그먼트에서 상기 제2 트랜지스터를 통하여 제2 방향인 그라운드 전위 회로로 흐르는자기 랜덤 액세스 메모리 디바이스.
- a) 대체로 서로 평행이고 제1 평면 상에 위치하는 복수의 트라이스테이트 비트선;b) 대체로 서로 평행이고 제2 평면 상에 위치하는 복수의 트라이스테이트 워드선―여기서 워드선은 대체로 상기 비트선에 직교 방식으로 연장되어 복수의 교차점을 형성함―;c) 상기 워드선과 상기 비트선 각각을 터미네이션시키고 수신된 소정의 기록 신호에 응답하여 양방향 전류 흐름을 인에이블시키는 복수의 회로 구조;d) 상기 복수의 교차점과 연관을 가지며, 상기 제1 평면과 상기 제2 평면 사이에 삽입되는 복수의 자기 터널 접합 셀―여기서 복수의 자기 터널 접합 셀은ⅰ) 제1 강자성층;ⅱ) 제2 강자성층; 및ⅲ) 상기 제1·제2 강자성층 사이에 삽입되는 절연층을 포함함―; 및e) 판독 사이클 중에 상기 자기 터널 접합 셀을 상기 해당하는 워드선과 비트선에 연결시키기 위한 수단을 포함하고,이에의해 상기 자기 터널 접합 셀의 상태는 상기 해당 비트선과 워드선에 전류를 흐르도록하여 기록되고 상기 자기 터널 접합 셀은 자신으로부터 나오는 판독 신호를 검출하도록 상기 연결 수단을 인에이블시켜 판독되는자기 랜덤 액세스 메모리 디바이스.
- 제13항에 있어서, 상기 제1·제2 강자성층이 반금속(半金屬) 강자성 물질로 형성되는 자기 랜덤 액세스 메모리 디바이스.
- 제14항에 있어서,상기 반금속(半金屬) 물질이 CrO2, Fe3O4, La1-xDxMnO3―여기서 D는 알카리 토금속 원소(earth element)임―형태의망가나이트(manganite), X2MnY―여기서 X는 Co, Ni, Cu, Pd 중 하나이고, Y는 Al, Sn, In, Sb 중 하나임―형태의 허슬러(Heusler) 합금을 포함하는 군에서 선택되는 자기 랜덤 액세스 메모리 디바이스.
- 제14항에 있어서, 상기 회로 구조가 용량성 소자인 자기 랜덤 액세스 메모리 디바이스.
- 제14항에 있어서, 상기 회로 구조가 전압 분압기 회로인 자기 랜덤 액세스 메모리 디바이스.
- 제14항에 있어서, 상기 회로 구조가포지티브 전위(positive voltage potential)에 연결되는 제1 트랜지스터; 및상기 제1 트랜지스터 및 그라운드 전위 회로에 연결되는 제2 트랜지스터를 포함하고,상기 제1·제2 트랜지스터는 공통 신호에 의해 제어되는 상보형 디바이스로서, 상기 기록 신호가 제1 상태에 있으면 전류가 상기 포지티브 전위에서 상기 제1 트랜지스터를 통하여 제1 방향인 상기 도체 세그먼트로 흐르고, 상기 기록 신호가 제2 상태에 있으면 전류가 상기 도체 세그먼트에서 상기 제2 트랜지스터를 통하여 제2 방향인 그라운드 전위 회로로 흐르는자기 랜덤 액세스 메모리 디바이스.
- 입력 단자, 출력 단자, 및 제1 기록 도체 입력 단자를 구비하고, 상기 제1 기록 도체 입력 단자에 인가되는 신호에 응답하여 설정되는 온(ON) 상태(상기 입력 및 출력 단자 사이의 저 저항을 나타냄) 및 오프(OFF)상태(상기 입력 및 출력 단자 사이의 고 저항을 나타냄)를 갖는 제1 반금속(半金屬) 자기 터널 접합 셀; 및입력 단자, 출력 단자, 및 제2 기록 도체 입력 단자를 구비하고, 상기 제2 기록 도체 입력 단자에 인가되는 신호에 응답하여 설정되는 온(ON) 상태(상기 입력 및 출력 단자 사이의 저 저항을 나타냄) 및 오프(OFF) 상태(상기 입력 및 출력 단자 사이의 고 저항을 나타냄)를 갖는 제2 반금속(半金屬) 자기 터널 접합 셀을 포함하고,상기 제1·제2 기록 도체 입력 단자는 논리 입력 단자들을 형성하며,상기 입력 및 출력 단자들은 하나의 논리 디바이스 출력 단자와 상기 논리 입력 단자들 사이의 논리 함수를 구현하도록 연결되는자기 논리 디바이스.
- 제19항에 있어서, 상기 입력 단자들은 서로 연결되고 추가로 소정의 포지티브 전위에 연결되며, 상기 출력 단자들은 서로 연결되어 상기 논리 디바이스 출력 단자를 형성함으로써 상기 논리 함수가 OR 함수가 되도록하는 자기 논리 디바이스.
- 제19항에 있어서, 상기 제1 반금속 자기 터널 접합 셀의 입력 단자는 소정의 포지티브 전위에 연결되고, 상기 제1 반금속 자기 터널 접합 셀의 출력 단자는 상기 제2 반금속 자기 터널 접합 셀의 입력 단자에 연결되며, 상기 제2 반금속 자기 터널 접합 셀의 출력 단자는 상기 논리 디바이스 출력 단자이고, 이에 따라 상기 논리 함수가 AND 함수가 되도록하는 자기 논리 디바이스.
- 제19항에 있어서, 소정의 포지티브 전위로부터 상기 논리 디바이스 출력 단자에 연결되는 풀업 저항을 추가로 포함하고,상기 입력 단자들은 서로 연결되고 그라운드 전위에 추가로 연결되며,상기 출력 단자들은 서로 연결되어 상기 논리 디바이스 출력 단자를 형성함으로써 상기 논리 함수가 NOR 함수가 되는자기 논리 디바이스.
- 제19항에 있어서, 소정의 포지티브 전위에서 상기 논리 디바이스의 출력 단자에 연결되는 풀업 저항을 추가로 포함하고,상기 제1 반금속 자기 터널 접합 셀의 입력 단자들은 그라운드 전위에 연결되며,상기 제1 반금속 자기 터널 접합 셀의 출력 단자는 상기 제2 반금속 자기 터널 접합 셀의 입력 단자에 연결되고 상기 제2 반금속 자기 터널 접합 셀의 출력 단자는 상기 논리 디바이스 출력 단자이고, 이에 따라 상기 논리 함수가 NAND 함수가 되는자기 논리 디바이스.
- 제19항에 있어서,입력 단자, 출력 단자, 및 제3 기록 도체 입력 단자를 구비하고, 상기 제1·제2 셀에 관해서는 상기 기록 도체 입력 단자에 인가되는 신호에 응답하여 설정되는 온(ON) 상태(상기 입력 및 출력 단자 사이의 저 저항을 나타냄) 및 오프(OFF)상태(상기 입력 및 출력 단자 사이의 고 저항을 나타냄)를 갖는 제3 반금속(半金屬) 자기 터널 접합 셀; 및입력 단자, 출력 단자, 및 제4 기록 도체 입력 단자를 구비하고, 상기 기록 도체 입력 단자에 인가되는 신호에 응답하여 설정되는 온(ON) 상태(상기 입력 및 출력 단자 사이의 저 저항을 나타냄) 및 오프(OFF) 상태(상기 입력 및 출력 단자 사이의 고 저항을 나타냄)를 갖는 제4 반금속(半金屬) 자기 터널 접합 셀을 추가로 포함하고,상기 제1·제2 반금속(半金屬) 자기 터널 접합 셀의 상기 입력 단자들은 디바이스 입력 단자를 형성하도록 서로 연결되며,상기 제1·제2 반금속(半金屬) 자기 터널 접합 셀의 상기 출력 단자들은 서로 연결되며, 및 상기 제3·제4 반금속(半金屬) 자기 터널 접합 셀의 입력 단자들과 연결되고,상기 제3·제4 반금속(半金屬) 자기 터널 접합 셀의 출력 단자들은 서로 연결되어 상기 논리 출력 단자를 형성하며,상기 제1 반금속(半金屬) 자기 터널 접합 셀의 기록 도체와 상기 제3 반금속(半金屬) 자기 터널 접합 셀의 기록 도체는 서로 연결되어 제1 논리 입력 단자를 형성하고, 상기 제1 반금속(半金屬) 자기 터널 접합 셀의 기록 도체는 상기 제3 반금속(半金屬) 자기 터널 접합 셀의 기록 도체에 대해서 반대 방향으로 정렬됨으로써 상기 제1 논리 단자에 인가되는 신호가 상기 제1·제3 반금속(半金屬) 자기 터널 접합 셀의 상태를 서로 반대로 되도록 설정하고,상기 제2 반금속(半金屬) 자기 터널 접합 셀의 기록 도체와 상기 제4 반금속(半金屬) 자기 터널 접합 셀의 기록 도체는 서로 연결되어 제2 논리 입력 단자를 형성하고, 상기 제2 반금속(半金屬) 자기 터널 접합 셀의 기록 도체는 상기 제4 반금속(半金屬) 자기 터널 접합 셀의 기록 도체에 대해서 반대 방향으로 정렬됨으로써 상기 제2 논리 단자에 인가되는 신호가 상기 제1·제3 반금속(半金屬) 자기 터널 접합 셀의 상태를 서로 반대로 되도록 설정하는자기 논리 디바이스.
- 제24항에 있어서, 상기 디바이스 입력 단자가 소정의 포지티브 전위에 연결됨으로써 상기 논리 함수가 배타적 논리합(XOR) 함수가 되는 자기 논리 디바이스.
- 제24항에 있어서, 소정의 포지티브 전위와 상기 논리 출력 단자 사이의 풀업 저항을 추가로 포함하고, 상기 디바이스 입력 단자가 그라운드 전위에 연결됨으로써 상기 논리 함수가 배타적 부정논리합(XNOR) 함수가 되는 자기 논리 디바이스.
- 컴퓨터 프로세서가 형성되는 제1 기판; 및자기 랜덤 액세스 메모리가 형성되는 제2 기판을 포함하고,상기 제1 기판과 제2 기판은 플립 칩(flip-chip) 집적 기술을 사용하여 결합됨으로써 상기 컴퓨터 프로세서가 상기 자기 랜덤 액세스 메모리에 동작가능하게 결합되는비휘발성 자기 메모리를 구비하는 컴퓨터 집적 회로.
- 제27항에 있어서,상기 자기 랜덤 액세스 메모리는 복수의 비트선과 복수의 워드선―여기서 복수의 비트선과 워드선은 대체로 직교 방식으로 연장되어 복수의 교차점을 형성함―을 포함하고,a) 제1 강자성층;b) 제2 강자성층;c) 상기 제1·제2 강자성층 사이에 삽입되는 절연층;d) 제1 방향으로 정렬되고 상기 제1 강자성층에 근접한 제1 도체 세그먼트, 및 대체로 제1 방향에 직교하는 제2 방향에 정렬되고 상기 제2 강자성층에 근접한 제2 도체 세그먼트를 포함하는 기록 도체;e) 상기 제1·제2 도체 세그먼트를 터미네이션시키는 회로 구조―여기서 회로 구조는 수신되는 소정의 기록 신호에 응답하여 상기 도체 세그먼트에 양방향 전류 흐름을 인에이블시킴―;f) 상기 기록 도체를 해당하는 비트선과 워드선에 연결하는 제1 트랜지스터;g) 상기 해당하는 워드선을 상기 제1 강자성층에 연결하는 제2 트랜지스터; 및h) 상기 제2 강자성층과 해당 출력 비트선 사이에 삽입되는 센스 앰프를 구비하는 복수의 교차점과 연관을 갖는 복수의 자기터널 접합 셀을 포함하는 컴퓨터 집적 회로.
- 제28항에 있어서, 상기 제1·제2 강자성층이 반금속(半金屬) 강자성 물질로 형성되는 컴퓨터 집적 회로.
- 제29항에 있어서,상기 반금속(半金屬) 물질이 CrO2, Fe3O4, La1-xDxMnO3―여기서 D는 알카리 토금속 원소(earth element)임―형태의망가나이트(manganite), X2MnY―여기서 X는 Co, Ni, Cu, Pd 중 하나이고, Y는 Al, Sn, In, Sb 중 하나임―형태의 허슬러(Heusler) 합금을 포함하는 군에서 선택되는 컴퓨터 집적회로.
- 제29항에 있어서, 상기 회로 구조가 용량성 소자인 컴퓨터 직접 회로.
- 제29항에 있어서, 상기 회로 구조는 전압 분압기 회로이고, 상기 기록 신호는 트라이스테이트 신호인 컴퓨터 집적 회로.
- 제29항에 있어서, 상기 자기 랜덤 액세스 메모리가a) 대체로 서로 평행하며 제1 평면 상에 위치하는 복수의 트라이스테이트 비트선;b) 대체로 서로 평행하며 제2 평면 상에 위치하는 복수의 트라이스테이트 워드선―여기서 워드선은 상기 비트선과 대체로 직교 방식으로 연장되어 복수의 교차점을 형성함―;c) 상기 워드선과 상기 비트선 각각을 터미네이션시키고 수신된 소정의 기록 신호에 응답하여 양방향 전류 흐름을 인에이블시키는 복수의 회로 구조; 및d) 상기 복수의 교차점과 연관을 가지며 상기 제1 평면과 상기 제2 평면 사이에 삽입되는 복수의 자기 터널 접합 셀―여기서 복수의 자기 터널 접합 셀은ⅰ) 제1 강자성층;ⅱ) 제2 강자성층; 및ⅲ) 상기 제1·제2 강자성층 사이에 삽입되는 절연층―; 및e) 판독 사이클 중에 상기 자기 터널 접합 셀을 상기 해당하는 워드선과 비트선에 연결시키기 위한 수단을 포함하고,이에의해 상기 자기 터널 접합 셀의 상태는 상기 해당 비트선과 워드선에 전류를 흐르도록하여 기록되고 상기 자기 터널 접합 셀은 자신으로부터 나오는 판독 신호를 검출하도록 상기 연결 수단을 인에이블시켜 판독되는컴퓨터 집적 회로.
- 제33항에 있어서, 상기 제1·제2 강자성층이 반금속(半金屬) 강자성 물질로 형성되는 컴퓨터 집적 회로.
- 제34항에 있어서,상기 반금속(半金屬) 물질이 CrO2, Fe3O4, La1-xDxMnO3―여기서 D는 알카리 토금속 원소(earth element)임―형태의망가나이트(manganite), X2MnY―여기서 X는 Co, Ni, Cu, Pd 중 하나이고, Y는 Al, Sn, In, Sb 중 하나임―형태의 허슬러(Heusler) 합금을 포함하는 군에서 선택되는 컴퓨터 집적회로.
- 제33항에 있어서, 상기 회로 구조가 용량성 소자인 컴퓨터 집적 회로.
- 제33항에 있어서, 상기 회로 구조가 전압 분압기 회로인 컴퓨터 집적 회로.
- 제33항에 있어서, 상기 회로 구조가포지티브 전위(positive voltage potential)에 연결되는 제1 트랜지스터; 및상기 제1 트랜지스터 및 그라운드 전위 회로에 연결되는 제2 트랜지스터를 포함하고,상기 제1·제2 트랜지스터는 공통 신호에 의해 제어되는 상보형 디바이스로서, 상기 기록 신호가 제1 상태에 있으면 전류가 상기 포지티브 전위에서 상기 제1 트랜지스터를 통하여 제1 방향인 상기 도체 세그먼트로 흐르고, 상기 기록 신호가 제2 상태에 있으면 전류가 상기 도체 세그먼트에서 상기 제2 트랜지스터를 통하여 제2 방향인 그라운드 전위 회로로 흐르는컴퓨터 집적 회로.
- 복수의 비트선과 복수의 워드선―여기서 복수의 비트선과 워드선은 대체로 직교 방식으로 연장되어 복수의 교차점을 형성함―을 포함하는 자기 랜덤 액세스 메모리 논리 배열에 있어서 상기 액세스 메모리 논리 배열은 복수의 교차점과 연관되는 복수의 자기 터널 접합 셀을 포함하고,상기 복수의 자기터널 접합셀은a) 제1 강자성층;b) 제2 강자성층;c) 상기 제1·제2 강자성층 사이에 삽입되는 절연층;d) 제1 방향으로 정렬되고 상기 제1 강자성층에 근접해 있는 제1 도체 세그먼트 및 대체로 제1 방향에 직교하는 제2 방향에 정렬되고 상기 제2 강자성층에 근접해 있는 제2 도체 세그먼트를 포함하는 기록 도체; 및e) 상기 제1·제2 도체 세그먼트를 터미네이션시키는 회로 구조―여기서 회로 구조는 수신되는 기록 신호에 응답하여 연관된 셀을 저 저항 상태 및 고 저항 상태 중 하나로 설정하도록 상기 도체 세그먼트에 양방향 전류 흐름을 인에이블시킴―을 포함하며,상기 자기 터널 접합 셀들의 적어도 일부분은 조합 논리 함수를 구현하도록 서로 연결되고, 상기 자기 랜덤 액세스 논리 배열은 상기 셀들의 적어도 일부분의 상태 및 상기 조합 논리 함수와 연관되는 적어도 하나의 출력 신호를 구비하는자기 랜덤 액세스 메모리 논리 배열.
- 제39항에 있어서, 상기 제1·제2 강자성층이 반금속(半金屬) 강자성 물질로 형성되는 자기 랜덤 액세스 메모리 논리 배열.
- 제40항에 있어서,상기 반금속(半金屬) 물질이 CrO2, Fe3O4, La1-xDxMnO3―여기서 D는 알카리 토금속 원소(earth element)임―형태의망가나이트(manganite), X2MnY―여기서 X는 Co, Ni, Cu, Pd 중 하나이고, Y는 Al, Sn, In, Sb 중 하나임―형태의 허슬러(Heusler) 합금을 포함하는 군에서 선택되는 자기 랜덤 액세스 메모리 논리 배열.
- 제40항에 있어서, 상기 회로 구조가 용량성 소자인 자기 랜덤 액세스 메모리 논리 배열.
- 제40항에 있어서, 상기 회로 구조는 전압 분압기 회로이고, 상기 기록 신호는 트라이스테이트 신호인 자기 랜덤 액세스 메모리 논리 배열.
- 제40항에 있어서, 상기 회로 구조가포지티브 전위(positive voltage potential)에 연결되는 제1 트랜지스터; 및상기 제1 트랜지스터 및 그라운드 전위 회로에 연결되는 제2 트랜지스터를 포함하고,상기 제1·제2 트랜지스터는 공통 신호에 의해 제어되는 상보형 디바이스로서, 상기 기록 신호가 제1 상태에 있으면 전류가 상기 포지티브 전위에서 상기 제1 트랜지스터를 통하여 제1 방향인 상기 도체 세그먼트로 흐르고, 상기 기록 신호가 제2 상태에 있으면 전류가 상기 도체 세그먼트에서 상기 제2 트랜지스터를 통하여 제2 방향인 그라운드 전위 회로로 흐르는자기 랜덤 액세스 메모리 논리 배열.
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