JP2002368196A - メモリセル、記憶回路ブロック、データの書き込み方法及びデータの読み出し方法 - Google Patents
メモリセル、記憶回路ブロック、データの書き込み方法及びデータの読み出し方法Info
- Publication number
- JP2002368196A JP2002368196A JP2001161718A JP2001161718A JP2002368196A JP 2002368196 A JP2002368196 A JP 2002368196A JP 2001161718 A JP2001161718 A JP 2001161718A JP 2001161718 A JP2001161718 A JP 2001161718A JP 2002368196 A JP2002368196 A JP 2002368196A
- Authority
- JP
- Japan
- Prior art keywords
- write
- ground
- memory cell
- line
- metal line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000003860 storage Methods 0.000 title claims abstract description 47
- 238000000034 method Methods 0.000 title claims abstract description 33
- 239000002184 metal Substances 0.000 claims abstract description 88
- 230000005291 magnetic effect Effects 0.000 claims description 23
- 230000005294 ferromagnetic effect Effects 0.000 claims description 17
- 230000005415 magnetization Effects 0.000 claims description 13
- 239000004065 semiconductor Substances 0.000 claims description 3
- 238000004519 manufacturing process Methods 0.000 abstract description 14
- 230000006870 function Effects 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000004020 conductor Substances 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
- H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
- H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/165—Auxiliary circuits
- G11C11/1653—Address circuits or decoders
- G11C11/1657—Word-line or row circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/165—Auxiliary circuits
- G11C11/1673—Reading or sensing circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/165—Auxiliary circuits
- G11C11/1675—Writing or programming circuits or methods
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Nanotechnology (AREA)
- Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Theoretical Computer Science (AREA)
- Crystallography & Structural Chemistry (AREA)
- Mram Or Spin Memory Techniques (AREA)
- Hall/Mr Elements (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 本発明の目的は、金属配線層の数を減らし、
製造歩留まりが高く、コストが安く、信頼性が高く、チ
ップ面積の縮小を可能とするメモリセル、記憶回路ブロ
ック、データの書き込み方法及びデータの読み出し方法
を提供することにある。 【解決手段】 本発明のメモリセル１２は、ビット・ラ
イン１４と非接触で交叉する金属線１６と、金属線１６
とスイッチング素子２０とを接続する第２の配線構造体
２４と、を含むように構成されている。金属線１６に書
き込み電流を流す書き込み回路２６とアース２８とが、
書き込み回路２６とアース２８とを選択するスイッチ３
０を介して金属線１６に接続されている。
製造歩留まりが高く、コストが安く、信頼性が高く、チ
ップ面積の縮小を可能とするメモリセル、記憶回路ブロ
ック、データの書き込み方法及びデータの読み出し方法
を提供することにある。 【解決手段】 本発明のメモリセル１２は、ビット・ラ
イン１４と非接触で交叉する金属線１６と、金属線１６
とスイッチング素子２０とを接続する第２の配線構造体
２４と、を含むように構成されている。金属線１６に書
き込み電流を流す書き込み回路２６とアース２８とが、
書き込み回路２６とアース２８とを選択するスイッチ３
０を介して金属線１６に接続されている。
Description
【０００１】
【発明の属する技術分野】本発明は、データの書き込み
を行う際に使用される書き込みワード・ラインとデータ
の読み出しを行う際に使用されるアースを選択可能なメ
モリセル、記憶回路ブロック、データの書き込み方法及
びデータの読み出し方法に関する。
を行う際に使用される書き込みワード・ラインとデータ
の読み出しを行う際に使用されるアースを選択可能なメ
モリセル、記憶回路ブロック、データの書き込み方法及
びデータの読み出し方法に関する。
【０００２】
【従来の技術】図３に示すメモリセル４４は、従来の１
Ｋｂｉｔや５１２ｂｉｔのＭＲＡＭ（Magnetic Random
Access Memory）チップに使用されたメモリセルで、今
後も使用されると目される典型的な１Ｔ（Transistor）
１ＭＴＪ（Magnetic Tunnel Junction）型のメモリセル
である。記憶素子としてデータ不揮発性のＭＴＪ素子３
８が使用されている。また、ＭＲＡＭなどに使用される
一般的な記憶回路ブロック４２のメモリセルアレイ４３
は図４に示すように、書き込みワード・ライン５０とビ
ット・ライン４６とがマトリックス状に構成され、その
交叉部にメモリセル４４が配置されている。メモリセル
４４は、図４に示すように書き込みワード・ライン５０
とビット・ライン４６に沿って縦横に並んでいる。
Ｋｂｉｔや５１２ｂｉｔのＭＲＡＭ（Magnetic Random
Access Memory）チップに使用されたメモリセルで、今
後も使用されると目される典型的な１Ｔ（Transistor）
１ＭＴＪ（Magnetic Tunnel Junction）型のメモリセル
である。記憶素子としてデータ不揮発性のＭＴＪ素子３
８が使用されている。また、ＭＲＡＭなどに使用される
一般的な記憶回路ブロック４２のメモリセルアレイ４３
は図４に示すように、書き込みワード・ライン５０とビ
ット・ライン４６とがマトリックス状に構成され、その
交叉部にメモリセル４４が配置されている。メモリセル
４４は、図４に示すように書き込みワード・ライン５０
とビット・ライン４６に沿って縦横に並んでいる。
【０００３】ＭＴＪ素子３８は、少なくとも３層の薄膜
を有する不揮発性の記憶素子である。その３層は、磁化
の向きが固定された強磁性体の層である固定磁性層３
６、トンネル電流を通すトンネルバリアー３４、磁化の
向きを変化させることができる強磁性体の層である自由
強磁性層３２である。自由強磁性層３２と固定磁性層３
６の位置は逆でもよく、固定磁性層３６とビット・ライ
ン４６が接続されても良い。ＭＴＪ素子３８の固定磁性
層３６と自由強磁性層３２の磁化の向きが同じであれば
「０」のデータであり、磁化の向きが反対であれば
「１」のデータである。ビット・ライン４６は、ＭＴＪ
素子３８に記憶されたデータの読み出し動作と書き込み
動作に使用される。
を有する不揮発性の記憶素子である。その３層は、磁化
の向きが固定された強磁性体の層である固定磁性層３
６、トンネル電流を通すトンネルバリアー３４、磁化の
向きを変化させることができる強磁性体の層である自由
強磁性層３２である。自由強磁性層３２と固定磁性層３
６の位置は逆でもよく、固定磁性層３６とビット・ライ
ン４６が接続されても良い。ＭＴＪ素子３８の固定磁性
層３６と自由強磁性層３２の磁化の向きが同じであれば
「０」のデータであり、磁化の向きが反対であれば
「１」のデータである。ビット・ライン４６は、ＭＴＪ
素子３８に記憶されたデータの読み出し動作と書き込み
動作に使用される。
【０００４】図３中、ＭＸ，Ｖ２，Ｍ２，Ｖ１，Ｍ１，
ＣＡで構成される第１の配線構造体４８によって、ＭＴ
Ｊ素子３８と半導体基板に実装されたＭＯＳＦＥＴ２０
のドレイン（Ｄ）の拡散領域ｎとが電気的に接続されて
いる。なお、ＭＸ，Ｍ１，Ｍ２は金属線層であり、Ｖ
１，Ｖ２，ＣＡは絶縁層に穴（ビア・ホール）を開け、
その穴に導体を埋め込んだものである。
ＣＡで構成される第１の配線構造体４８によって、ＭＴ
Ｊ素子３８と半導体基板に実装されたＭＯＳＦＥＴ２０
のドレイン（Ｄ）の拡散領域ｎとが電気的に接続されて
いる。なお、ＭＸ，Ｍ１，Ｍ２は金属線層であり、Ｖ
１，Ｖ２，ＣＡは絶縁層に穴（ビア・ホール）を開け、
その穴に導体を埋め込んだものである。
【０００５】ＭＯＳＦＥＴ２０のゲートが読み出しワー
ド・ライン１８になっており、読み出し動作では、読み
出しワード・ライン１８に読み出し電圧を印加すること
によって、ＭＯＳＦＥＴ２０がオンになり、ビット・ラ
イン４６からアース２８までの電流経路が形成される。
固定磁性層３６に対する自由強磁性層３２の磁化の向き
によって、ＭＴＪ素子３８の抵抗が変わる。ＭＴＪ素子
３８に記憶されたデータは、ＭＴＪ素子３８に流れた電
流としてか、その電流とＭＴＪ素子３８の抵抗によって
得られる電圧値として読み出すことができる。
ド・ライン１８になっており、読み出し動作では、読み
出しワード・ライン１８に読み出し電圧を印加すること
によって、ＭＯＳＦＥＴ２０がオンになり、ビット・ラ
イン４６からアース２８までの電流経路が形成される。
固定磁性層３６に対する自由強磁性層３２の磁化の向き
によって、ＭＴＪ素子３８の抵抗が変わる。ＭＴＪ素子
３８に記憶されたデータは、ＭＴＪ素子３８に流れた電
流としてか、その電流とＭＴＪ素子３８の抵抗によって
得られる電圧値として読み出すことができる。
【０００６】書き込み動作では、書き込みワード・ライ
ン５０とビット・ライン４６の両方に書き込み電流が流
れる。この両方に流れる書き込み電流によって発生する
合成磁界によって、自由強磁性層３２の磁化の向きを切
り換えることができる。自由強磁性層３２の磁化の向き
は、ビット・ライン４６に流れる書き込みの電流の向き
によって決まる。
ン５０とビット・ライン４６の両方に書き込み電流が流
れる。この両方に流れる書き込み電流によって発生する
合成磁界によって、自由強磁性層３２の磁化の向きを切
り換えることができる。自由強磁性層３２の磁化の向き
は、ビット・ライン４６に流れる書き込みの電流の向き
によって決まる。
【０００７】図３に示す従来のメモリセル４４は、読み
出し動作ではアース接続用の金属線層にＭ１層５２を使
用し、書き込みワード・ライン用にＭ２層を使用する。
Ｍ１層５２をアース接続用に使用し、Ｍ２層を書き込み
ワード・ライン５０に使用するため、ＭＴＪ素子３８か
らＭＯＳＦＥＴ２０の拡散領域ｎまでの電流経路は、Ｍ
Ｘ、Ｖ２、Ｍ２、Ｖ１、Ｍ１およびＣＡを通らなければ
ならない。このように多数の層を形成しなくてはならな
いため、製造工程で歩留まりが悪化したり、製品の信頼
性が低下したりする。また、多数の層を形成することは
製造コストの増大の要因にもなる。特に、ＭＲＡＭと他
の回路とを１つのチップにまとめたシステム・オン・チ
ップのようなアプリケーションでは、チップ上の回路ブ
ロック間を接続するために大域的配線を設ける必要があ
るが、ＭＲＡＭ部分が上層の配線層まで使用すると、大
域的配線や電源配線のために、更に上層の配線層を設け
ることが必要になる。
出し動作ではアース接続用の金属線層にＭ１層５２を使
用し、書き込みワード・ライン用にＭ２層を使用する。
Ｍ１層５２をアース接続用に使用し、Ｍ２層を書き込み
ワード・ライン５０に使用するため、ＭＴＪ素子３８か
らＭＯＳＦＥＴ２０の拡散領域ｎまでの電流経路は、Ｍ
Ｘ、Ｖ２、Ｍ２、Ｖ１、Ｍ１およびＣＡを通らなければ
ならない。このように多数の層を形成しなくてはならな
いため、製造工程で歩留まりが悪化したり、製品の信頼
性が低下したりする。また、多数の層を形成することは
製造コストの増大の要因にもなる。特に、ＭＲＡＭと他
の回路とを１つのチップにまとめたシステム・オン・チ
ップのようなアプリケーションでは、チップ上の回路ブ
ロック間を接続するために大域的配線を設ける必要があ
るが、ＭＲＡＭ部分が上層の配線層まで使用すると、大
域的配線や電源配線のために、更に上層の配線層を設け
ることが必要になる。
【０００８】
【発明が解決しようとする課題】本発明の目的は、金属
配線層の数を減らし、製造歩留まりが高く、低コスト
で、高機能、低電力、且つ信頼性の高い半導体磁気メモ
リやＬＳＩ（Large ScaleIntegration）を実現するため
のメモリセル、記憶回路ブロック、それらのデータの書
き込み方法及びデータの読み出し方法を提供することに
ある。
配線層の数を減らし、製造歩留まりが高く、低コスト
で、高機能、低電力、且つ信頼性の高い半導体磁気メモ
リやＬＳＩ（Large ScaleIntegration）を実現するため
のメモリセル、記憶回路ブロック、それらのデータの書
き込み方法及びデータの読み出し方法を提供することに
ある。
【０００９】
【課題を解決するための手段】本発明のメモリセルの要
旨は、ビット・ラインと、該ビット・ラインに接続さ
れ、少なくとも該ビット・ラインに流れる電流によって
生成される磁界の向きに応じて磁化の向きが決定される
強磁性体の層を含む記憶素子と、スイッチング素子と、
該ビット・ラインとで該記憶素子を挟み、該記憶素子と
該スイッチング素子の一端とを接続する第１の配線構造
体と、前記ビット・ラインと非接触で交叉する金属線
と、前記金属線と前記スイッチング素子の他端とを接続
する第２の配線構造体と、を含む。
旨は、ビット・ラインと、該ビット・ラインに接続さ
れ、少なくとも該ビット・ラインに流れる電流によって
生成される磁界の向きに応じて磁化の向きが決定される
強磁性体の層を含む記憶素子と、スイッチング素子と、
該ビット・ラインとで該記憶素子を挟み、該記憶素子と
該スイッチング素子の一端とを接続する第１の配線構造
体と、前記ビット・ラインと非接触で交叉する金属線
と、前記金属線と前記スイッチング素子の他端とを接続
する第２の配線構造体と、を含む。
【００１０】本発明の記憶回路ブロックの要旨は、上記
のメモリセルを含み、金属線に書き込み電流を流す書き
込み回路と、アースと、金属線に接続され、書き込み回
路とアースとを選択するスイッチと、を含む。
のメモリセルを含み、金属線に書き込み電流を流す書き
込み回路と、アースと、金属線に接続され、書き込み回
路とアースとを選択するスイッチと、を含む。
【００１１】また、他の記憶回路ブロックは、上記のメ
モリセルを複数含み、縦横または一列にメモリセルを配
置し、隣り合うメモリセルのビット・ライン同士及び／
または金属線同士を接続し、接続された金属線または単
独の金属線の端部に接続されたスイッチと、スイッチに
接続される金属線に書き込み電流を流す書き込み回路
と、スイッチに接続されるアースと、を含む。
モリセルを複数含み、縦横または一列にメモリセルを配
置し、隣り合うメモリセルのビット・ライン同士及び／
または金属線同士を接続し、接続された金属線または単
独の金属線の端部に接続されたスイッチと、スイッチに
接続される金属線に書き込み電流を流す書き込み回路
と、スイッチに接続されるアースと、を含む。
【００１２】本発明のデータの書き込み方法の要旨は、
上記のメモリセルを含み、金属線に書き込み電流を流す
書き込み回路と、アースと、金属線に接続され、書き込
み回路とアースとを選択するスイッチと、を含む記憶回
路ブロックにおけるデータの書き込み方法であって、ス
イッチによって金属線と書き込み回路とを接続するステ
ップと、金属線に書き込み電流を流すステップと、ビッ
ト・ラインに書き込み電流を流すステップと、を含む。
上記のメモリセルを含み、金属線に書き込み電流を流す
書き込み回路と、アースと、金属線に接続され、書き込
み回路とアースとを選択するスイッチと、を含む記憶回
路ブロックにおけるデータの書き込み方法であって、ス
イッチによって金属線と書き込み回路とを接続するステ
ップと、金属線に書き込み電流を流すステップと、ビッ
ト・ラインに書き込み電流を流すステップと、を含む。
【００１３】また、隣り合うメモリセル同士の金属線同
士またはビット・ライン同士を接続し、金属線の一端に
スイッチを設け、スイッチに書き込み回路とアースを接
続した記憶回路ブロックのデータの書き込み方法の要旨
は、スイッチによって書き込み回路と金属線を接続する
ステップと、前記金属線に書き込み電流を流すステップ
と、前記ビット・ラインに書き込み電流を流すステップ
と、を含む。
士またはビット・ライン同士を接続し、金属線の一端に
スイッチを設け、スイッチに書き込み回路とアースを接
続した記憶回路ブロックのデータの書き込み方法の要旨
は、スイッチによって書き込み回路と金属線を接続する
ステップと、前記金属線に書き込み電流を流すステップ
と、前記ビット・ラインに書き込み電流を流すステップ
と、を含む。
【００１４】本発明のデータの読み出し方法の要旨は、
上記のメモリセルを含み、金属線に書き込み電流を流す
書き込み回路と、アースと、金属線に接続され、書き込
み回路とアースとを選択するスイッチと、を含む記憶回
路ブロックにおけるデータの読み出し方法であって、ス
イッチによって、金属線と前記アースとを接続するステ
ップと、メモリセル内のスイッチング素子をオンにする
ステップと、ビット・ラインに読み出し電流を流すステ
ップと、を含む。
上記のメモリセルを含み、金属線に書き込み電流を流す
書き込み回路と、アースと、金属線に接続され、書き込
み回路とアースとを選択するスイッチと、を含む記憶回
路ブロックにおけるデータの読み出し方法であって、ス
イッチによって、金属線と前記アースとを接続するステ
ップと、メモリセル内のスイッチング素子をオンにする
ステップと、ビット・ラインに読み出し電流を流すステ
ップと、を含む。
【００１５】また、隣り合うメモリセル同士の金属線同
士またはビット・ライン同士を接続し、金属線の一端に
スイッチを設け、スイッチに書き込み回路とアースを接
続した記憶回路ブロックのデータの読み出し方法の要旨
は、スイッチによって、金属線とアースを接続するステ
ップと、メモリセル内のスイッチング素子をオンにする
ステップと、ビット・ラインに読み出し電流を流すステ
ップと、を含む。
士またはビット・ライン同士を接続し、金属線の一端に
スイッチを設け、スイッチに書き込み回路とアースを接
続した記憶回路ブロックのデータの読み出し方法の要旨
は、スイッチによって、金属線とアースを接続するステ
ップと、メモリセル内のスイッチング素子をオンにする
ステップと、ビット・ラインに読み出し電流を流すステ
ップと、を含む。
【００１６】
【発明の実施の形態】本発明のメモリセル、記憶回路ブ
ロック、データの書き込み方法及びデータの読み出し方
法の実施の形態について図面を基に説明する。
ロック、データの書き込み方法及びデータの読み出し方
法の実施の形態について図面を基に説明する。
【００１７】図１に示すようにメモリセル１２は、ビッ
ト・ライン１４と、ビット・ライン１４に接続され、磁
界の向きに応じて磁化の向きが決定される強磁性体の層
を含む記憶素子３８と、スイッチング素子２０と、記憶
素子３８とスイッチング素子２０を接続する第１の配線
構造体２２と、を含む。
ト・ライン１４と、ビット・ライン１４に接続され、磁
界の向きに応じて磁化の向きが決定される強磁性体の層
を含む記憶素子３８と、スイッチング素子２０と、記憶
素子３８とスイッチング素子２０を接続する第１の配線
構造体２２と、を含む。
【００１８】メモリセル１２は、ビット・ライン１４に
非接触で交叉する金属線１６を備えている。金属線１６
とビット・ライン１４との間に記憶素子３８が配置され
るように、金属線１６を配置する。また、金属線１６と
スイッチング素子２０とは、図中ＣＡで構成される第２
の配線構造体２４によって電気的に接続される。
非接触で交叉する金属線１６を備えている。金属線１６
とビット・ライン１４との間に記憶素子３８が配置され
るように、金属線１６を配置する。また、金属線１６と
スイッチング素子２０とは、図中ＣＡで構成される第２
の配線構造体２４によって電気的に接続される。
【００１９】ビット・ライン１４及び第１の配線構造体
２２に接続される記憶素子３８は、ＭＴＪ素子３８を使
用する。ＭＴＪ素子３８は、少なくとも磁化の向きが固
定されている固定磁性層３６、トンネル電流を流すトン
ネルバリアー３４、磁界の向きによって磁化の向きが変
えられる自由強磁性層３２で構成される。図１ではビッ
ト・ライン１４とＭＴＪ素子３８の自由強磁性層３２が
接続されているが、ビット・ライン１４と固定磁性層３
６が接続される構成でも良い。
２２に接続される記憶素子３８は、ＭＴＪ素子３８を使
用する。ＭＴＪ素子３８は、少なくとも磁化の向きが固
定されている固定磁性層３６、トンネル電流を流すトン
ネルバリアー３４、磁界の向きによって磁化の向きが変
えられる自由強磁性層３２で構成される。図１ではビッ
ト・ライン１４とＭＴＪ素子３８の自由強磁性層３２が
接続されているが、ビット・ライン１４と固定磁性層３
６が接続される構成でも良い。
【００２０】スイッチング素子２０は、通常ＭＯＳＦＥ
Ｔを使用する。第１の配線構造体２２は、ＭＯＳＦＥＴ
のドレイン（Ｄ）の拡散領域ｎに接続される。第２の配
線構造体２４は、ＭＯＳＦＥＴのソース（Ｓ）の拡散領
域ｎに接続される。ＭＯＳＦＥＴのゲートは、読み出し
ワード・ライン１８になっている。読み出しワード・ラ
インに読み出し電圧が印加されることによって、ＭＯＳ
ＦＥＴがオンになる。このとき、スイッチ３０でアース
２８が第２の配線構造体２４に接続されることによっ
て、ビット・ライン１４からアース２８までの電流経路
が形成される。
Ｔを使用する。第１の配線構造体２２は、ＭＯＳＦＥＴ
のドレイン（Ｄ）の拡散領域ｎに接続される。第２の配
線構造体２４は、ＭＯＳＦＥＴのソース（Ｓ）の拡散領
域ｎに接続される。ＭＯＳＦＥＴのゲートは、読み出し
ワード・ライン１８になっている。読み出しワード・ラ
インに読み出し電圧が印加されることによって、ＭＯＳ
ＦＥＴがオンになる。このとき、スイッチ３０でアース
２８が第２の配線構造体２４に接続されることによっ
て、ビット・ライン１４からアース２８までの電流経路
が形成される。
【００２１】第１の配線構造体２２は、ＭＸ，Ｖ１，Ｍ
１，ＣＡで構成されている。なお、ＭＸ及びＭ１は金属
線層であり、Ｖ１及びＣＡは絶縁層に穴（ビア・ホー
ル）を開け、その穴に導体を埋め込んだものである。図
３の従来のメモリセル４４と比較して、Ｖ２及びＭ２の
層が減っている。また、図１において、ＭＴＪ素子３８
の自由強磁性層３２はビット・ライン１４と電気的に接
続されているが、固定磁性層３６がビット・ライン１４
と接続されても良い。
１，ＣＡで構成されている。なお、ＭＸ及びＭ１は金属
線層であり、Ｖ１及びＣＡは絶縁層に穴（ビア・ホー
ル）を開け、その穴に導体を埋め込んだものである。図
３の従来のメモリセル４４と比較して、Ｖ２及びＭ２の
層が減っている。また、図１において、ＭＴＪ素子３８
の自由強磁性層３２はビット・ライン１４と電気的に接
続されているが、固定磁性層３６がビット・ライン１４
と接続されても良い。
【００２２】上記のメモリセル１２を含んだ記憶回路ブ
ロック１３を構成する場合、図１に示すように、金属線
１６に書き込み電流を流す書き込み回路２６とアース２
８を含む。金属線１６にスイッチ３０を接続し、金属線
１６はスイッチ３０を介して書き込み回路２６かアース
２８に接続される。スイッチ３０は、ＭＯＳＦＥＴで構
成できる。この記憶回路ブロック１３は、１ビットのデ
ータの記憶に使用できる。
ロック１３を構成する場合、図１に示すように、金属線
１６に書き込み電流を流す書き込み回路２６とアース２
８を含む。金属線１６にスイッチ３０を接続し、金属線
１６はスイッチ３０を介して書き込み回路２６かアース
２８に接続される。スイッチ３０は、ＭＯＳＦＥＴで構
成できる。この記憶回路ブロック１３は、１ビットのデ
ータの記憶に使用できる。
【００２３】メモリセル１２を含んだ記憶回路ブロック
１３のデータの書き込み方法について説明する。まず、
スイッチ３０によって書き込み回路２６と金属線１６と
を接続する。書き込み回路２６を駆動して、金属線１６
に書き込み電流を流し、磁界を発生させる。更に、同時
にビット・ライン１４に書き込み電流を流し、磁界を発
生させる。この２つの磁界が合成されてできた合成磁界
の向きによって、ＭＴＪ素子３８の自由強磁性層３２の
磁化の向きが決定される。以上によって、ＭＴＪ素子３
８にデータを書き込むことができる。例えば、図１にお
いてビット・ライン１４を右から左に書き込み電流が流
れた場合に「１」のデータがＭＴＪ素子３８に書き込ま
れたなら、ビット・ライン１４を左から右に書き込み電
流が流れた場合は「０」のデータがＭＴＪ素子３８に書
き込まれる。
１３のデータの書き込み方法について説明する。まず、
スイッチ３０によって書き込み回路２６と金属線１６と
を接続する。書き込み回路２６を駆動して、金属線１６
に書き込み電流を流し、磁界を発生させる。更に、同時
にビット・ライン１４に書き込み電流を流し、磁界を発
生させる。この２つの磁界が合成されてできた合成磁界
の向きによって、ＭＴＪ素子３８の自由強磁性層３２の
磁化の向きが決定される。以上によって、ＭＴＪ素子３
８にデータを書き込むことができる。例えば、図１にお
いてビット・ライン１４を右から左に書き込み電流が流
れた場合に「１」のデータがＭＴＪ素子３８に書き込ま
れたなら、ビット・ライン１４を左から右に書き込み電
流が流れた場合は「０」のデータがＭＴＪ素子３８に書
き込まれる。
【００２４】更に、データの読み出し方法について説明
する。スイッチ３０によってアース２８と金属線１６と
を接続する。読み出しワード・ライン１８に読み出し電
圧を印加してスイッチング素子２０をオンにする。スイ
ッチング素子２０がオンになったことによって、ビット
・ライン１４からアース２８までの電流経路が形成され
る。スイッチング素子２０がオンになっている間に、ビ
ット・ライン１４に読み出し電流を流すことによって、
ＭＴＪ素子３８の抵抗値を検出する。例えば、定電流を
流してＭＴＪ素子３８の端子間電圧が高ければ「１」の
データとし、端子間電圧が低ければ「０」のデータとす
る。あるいは、定電圧を印加して、ＭＴＪ素子３８を流
れる電流が小さければ「１」のデータとし、大きければ
「０」のデータとする。
する。スイッチ３０によってアース２８と金属線１６と
を接続する。読み出しワード・ライン１８に読み出し電
圧を印加してスイッチング素子２０をオンにする。スイ
ッチング素子２０がオンになったことによって、ビット
・ライン１４からアース２８までの電流経路が形成され
る。スイッチング素子２０がオンになっている間に、ビ
ット・ライン１４に読み出し電流を流すことによって、
ＭＴＪ素子３８の抵抗値を検出する。例えば、定電流を
流してＭＴＪ素子３８の端子間電圧が高ければ「１」の
データとし、端子間電圧が低ければ「０」のデータとす
る。あるいは、定電圧を印加して、ＭＴＪ素子３８を流
れる電流が小さければ「１」のデータとし、大きければ
「０」のデータとする。
【００２５】以上、メモリセル１２の金属線１６は書き
込みワード・ラインの働き及びスイッチング素子２０か
らアース２８までの電流経路を形成するための金属線と
しての働きを持つ。従来のメモリセル４４と比較して、
金属線層が少なくとも１層は減っており、構造が簡略化
されている。従って、製造時の歩留まりの改善ができ
る。また、第１の配線構造体２２が短くなったことによ
って、寄生抵抗が減少する。
込みワード・ラインの働き及びスイッチング素子２０か
らアース２８までの電流経路を形成するための金属線と
しての働きを持つ。従来のメモリセル４４と比較して、
金属線層が少なくとも１層は減っており、構造が簡略化
されている。従って、製造時の歩留まりの改善ができ
る。また、第１の配線構造体２２が短くなったことによ
って、寄生抵抗が減少する。
【００２６】次に、複数のメモリセル１２を用いた記憶
回路ブロック１０について説明する。図２に示すよう
に、ビット・ライン１４と金属線１６とがマトリックス
状に構成され、その交叉部にメモリセル１２が配置され
てメモリセルアレイ１１が構成されている。言い換える
と、ロウ・アドレスの増減する方向（図中縦方向）に並
んだメモリセル１２が、ビット・ライン１４によって接
続され、カラム・アドレスの増減する方向（図中横方
向）に並んだメモリセル１２が、金属線１６によって接
続されている。図中の矢印は、自由強磁性層３２と固定
磁性層３６の磁化の向きを示している。
回路ブロック１０について説明する。図２に示すよう
に、ビット・ライン１４と金属線１６とがマトリックス
状に構成され、その交叉部にメモリセル１２が配置され
てメモリセルアレイ１１が構成されている。言い換える
と、ロウ・アドレスの増減する方向（図中縦方向）に並
んだメモリセル１２が、ビット・ライン１４によって接
続され、カラム・アドレスの増減する方向（図中横方
向）に並んだメモリセル１２が、金属線１６によって接
続されている。図中の矢印は、自由強磁性層３２と固定
磁性層３６の磁化の向きを示している。
【００２７】図１のメモリセル１２のスイッチ３０，書
き込み回路２６及びアース２８は、記憶回路ブロック１
０の中では、１本に接続された金属線１６の一端に１個
ずつまたは必要個数だけ設けられる。スイッチ３０によ
って書き込み回路２６またはアース２８を選択するよう
になっている。スイッチ３０は、ＭＯＳＦＥＴを使用で
きる。スイッチ３０、書き込み回路２６、アース２８を
ロウ・アドレスによって選択した金属線１６に接続する
ようにすれば、スイッチ３０，書き込み回路２６，アー
ス２８は１組あればよい。
き込み回路２６及びアース２８は、記憶回路ブロック１
０の中では、１本に接続された金属線１６の一端に１個
ずつまたは必要個数だけ設けられる。スイッチ３０によ
って書き込み回路２６またはアース２８を選択するよう
になっている。スイッチ３０は、ＭＯＳＦＥＴを使用で
きる。スイッチ３０、書き込み回路２６、アース２８を
ロウ・アドレスによって選択した金属線１６に接続する
ようにすれば、スイッチ３０，書き込み回路２６，アー
ス２８は１組あればよい。
【００２８】ビット・ライン１４の両端にはビット・ラ
イン用書き込み回路４０が設けられている。これは、ビ
ット・ライン１４に流れる書き込み電流の向きによっ
て、メモリセル１２に書き込まれるデータが異なるから
である。
イン用書き込み回路４０が設けられている。これは、ビ
ット・ライン１４に流れる書き込み電流の向きによっ
て、メモリセル１２に書き込まれるデータが異なるから
である。
【００２９】記憶回路ブロック１０は、ＭＲＡＭ（Magn
etic Random Access Memory）やロジックチップの記憶
回路部分に使用することができる。
etic Random Access Memory）やロジックチップの記憶
回路部分に使用することができる。
【００３０】記憶回路ブロック１０のデータの書き込み
方法について説明する。データの書き込み動作時には、
金属線１６は、スイッチ３０によって書き込みドライバ
ー２６に接続される。書き込みドライバー２６は、金属
線１６に書き込み電流ＩＷＬを流す。書き込み電流Ｉ
ＷＬを流すと同時に、更にビット・ライン１４に書き込
み電流Ｉを流すことによって、金属線１６とビット・ラ
イン１４の交叉部にあるメモリセル１２のＭＴＪ素子３
８にデータが書き込まれる。例えば、図２においては、
中段の金属線１６に書き込み電流ＩＷＬが流れ、更にビ
ット・ライン１４に書き込み電流Ｉが流れたことによっ
て、中段のメモリセル１２がデータの書き込みに選択さ
れる。図２において、書き込み電流Ｉがビット・ライン
１４の上方から下方へ流れると「１」のデータがＭＴＪ
素子３８に書き込まれ、書き込み電流Ｉが下方から上方
に流れると「０」のデータが書き込まれる。このよう
に、ビット・ライン１４に流れる書き込み電流Ｉの流れ
る向きによってＭＴＪ素子３８に書き込まれるデータは
異なる。金属線１６は、従来の記憶回路ブロックと同じ
く書き込みワード・ラインとして機能する。
方法について説明する。データの書き込み動作時には、
金属線１６は、スイッチ３０によって書き込みドライバ
ー２６に接続される。書き込みドライバー２６は、金属
線１６に書き込み電流ＩＷＬを流す。書き込み電流Ｉ
ＷＬを流すと同時に、更にビット・ライン１４に書き込
み電流Ｉを流すことによって、金属線１６とビット・ラ
イン１４の交叉部にあるメモリセル１２のＭＴＪ素子３
８にデータが書き込まれる。例えば、図２においては、
中段の金属線１６に書き込み電流ＩＷＬが流れ、更にビ
ット・ライン１４に書き込み電流Ｉが流れたことによっ
て、中段のメモリセル１２がデータの書き込みに選択さ
れる。図２において、書き込み電流Ｉがビット・ライン
１４の上方から下方へ流れると「１」のデータがＭＴＪ
素子３８に書き込まれ、書き込み電流Ｉが下方から上方
に流れると「０」のデータが書き込まれる。このよう
に、ビット・ライン１４に流れる書き込み電流Ｉの流れ
る向きによってＭＴＪ素子３８に書き込まれるデータは
異なる。金属線１６は、従来の記憶回路ブロックと同じ
く書き込みワード・ラインとして機能する。
【００３１】データの読み出し方法について説明する。
データの読み出し動作時には、金属線１６は、スイッチ
３０によってアース２８に接続される。読み出しワード
・ライン１８に読み出し電圧を印加し、スイッチング素
子２０をオンにする。このことによって、ビット・ライ
ン１４からアース２８までの電流経路が形成される。こ
の状態でビット・ライン１４に読み出し電流を流し、Ｍ
ＴＪ素子３８の抵抗を検知する。定電流を流して電圧が
低い場合、データは「０」であり、電圧が高い場合、デ
ータは「１」である。あるいは、定電圧を印加して、Ｍ
ＴＪ素子を流れる電流が小さければデータは「１」、大
きければ「０」である。データの読み出し動作時には、
金属線１６は、アース２８とＭＯＳＦＥＴ２０のソース
を接続する金属線として機能する。
データの読み出し動作時には、金属線１６は、スイッチ
３０によってアース２８に接続される。読み出しワード
・ライン１８に読み出し電圧を印加し、スイッチング素
子２０をオンにする。このことによって、ビット・ライ
ン１４からアース２８までの電流経路が形成される。こ
の状態でビット・ライン１４に読み出し電流を流し、Ｍ
ＴＪ素子３８の抵抗を検知する。定電流を流して電圧が
低い場合、データは「０」であり、電圧が高い場合、デ
ータは「１」である。あるいは、定電圧を印加して、Ｍ
ＴＪ素子を流れる電流が小さければデータは「１」、大
きければ「０」である。データの読み出し動作時には、
金属線１６は、アース２８とＭＯＳＦＥＴ２０のソース
を接続する金属線として機能する。
【００３２】記憶回路ブロック１０は、１本の金属線１
６が書き込みワード・ラインとアース２８の接続用の金
属線として機能するメモリセル１２を使用しており、メ
モリセル１２と同様に、金属線層が減少する。金属線層
が減少したことによって、製造工程（ウエハ工程）が減
少して製造コストが安くなる。また製造工程が減少する
ことによって、記憶回路ブロック１０の製造時の歩留ま
りが改善され、記憶回路ブロック１０及び記憶回路ブロ
ック１０を含んだチップの信頼性が向上する。メモリセ
ル１２の金属線層が減少したことによって、余った上層
配線を他の用途に使用することができるため、チップ面
積を小さくしたり、電源を強化したり、チップの入出力
パッドへの配線距離を短くしたりできる。この点でも歩
留まり、コスト、消費電力、信頼性などが改善される。
６が書き込みワード・ラインとアース２８の接続用の金
属線として機能するメモリセル１２を使用しており、メ
モリセル１２と同様に、金属線層が減少する。金属線層
が減少したことによって、製造工程（ウエハ工程）が減
少して製造コストが安くなる。また製造工程が減少する
ことによって、記憶回路ブロック１０の製造時の歩留ま
りが改善され、記憶回路ブロック１０及び記憶回路ブロ
ック１０を含んだチップの信頼性が向上する。メモリセ
ル１２の金属線層が減少したことによって、余った上層
配線を他の用途に使用することができるため、チップ面
積を小さくしたり、電源を強化したり、チップの入出力
パッドへの配線距離を短くしたりできる。この点でも歩
留まり、コスト、消費電力、信頼性などが改善される。
【００３３】アース２８と書き込み回路２６との間のス
イッチ３０をメモリセルアレイ１１の端に設置してもよ
い。データの書き込み時に、金属線１６と第２の配線構
造体２４及びＭＯＳＦＥＴ２０のソースが電気的に接続
されている分だけ、寄生容量は従来のメモリセル４４の
書き込みワード・ライン５０と比較して大きくなる。し
かし、データの書き込みは、電圧ではなく電流によって
行われるため、寄生容量が大きくなっても、データの書
き込みに大きな影響を与えない。
イッチ３０をメモリセルアレイ１１の端に設置してもよ
い。データの書き込み時に、金属線１６と第２の配線構
造体２４及びＭＯＳＦＥＴ２０のソースが電気的に接続
されている分だけ、寄生容量は従来のメモリセル４４の
書き込みワード・ライン５０と比較して大きくなる。し
かし、データの書き込みは、電圧ではなく電流によって
行われるため、寄生容量が大きくなっても、データの書
き込みに大きな影響を与えない。
【００３４】以上より、本発明は（１）メモリセル１２
の金属線層の数を少なくとも１層減らすことができ、そ
れに伴ってビア・ホールを設ける層を１層減らすことが
できる。（２）製造工程（ウェハ工程）で金属線層のマ
スク及びビア・ホールのマスクをそれぞれ１枚ずつ削減
できる。（３）（１）と（２）の結果、ウェハ工程が少
なくなり、歩留りが改善され、製造コストが減少する。
（４）金属線層の減少によって、少なくとも２ヶ所の電
気的接触が削除されるため、寄生抵抗が減少し、製品の
信頼性が向上する。（５）上記の（１）によって金属線
層が減ったことによって、その減った金属線層の分を、
システム・オン・チップのようなアプリケーションにお
いて他の回路ブロック用の配線やチップ入出力用のＣ４
パッド（はんだボール用のパッド）等のような別の目的
に使用できる。（６）メモリセル１２を含んだチップの
寸法はより小さくでき、その結果チップのコストが安く
なり、チップの電力消費が節電され、チップの信頼性が
向上する。あるいは、余った配線層を利用して、チップ
はより多くの機能を持つことができるようになり、その
結果機能毎のコストが安くなり、機能毎の信頼性が向上
する。
の金属線層の数を少なくとも１層減らすことができ、そ
れに伴ってビア・ホールを設ける層を１層減らすことが
できる。（２）製造工程（ウェハ工程）で金属線層のマ
スク及びビア・ホールのマスクをそれぞれ１枚ずつ削減
できる。（３）（１）と（２）の結果、ウェハ工程が少
なくなり、歩留りが改善され、製造コストが減少する。
（４）金属線層の減少によって、少なくとも２ヶ所の電
気的接触が削除されるため、寄生抵抗が減少し、製品の
信頼性が向上する。（５）上記の（１）によって金属線
層が減ったことによって、その減った金属線層の分を、
システム・オン・チップのようなアプリケーションにお
いて他の回路ブロック用の配線やチップ入出力用のＣ４
パッド（はんだボール用のパッド）等のような別の目的
に使用できる。（６）メモリセル１２を含んだチップの
寸法はより小さくでき、その結果チップのコストが安く
なり、チップの電力消費が節電され、チップの信頼性が
向上する。あるいは、余った配線層を利用して、チップ
はより多くの機能を持つことができるようになり、その
結果機能毎のコストが安くなり、機能毎の信頼性が向上
する。
【００３５】以上、本発明のメモリセル、記憶回路ブロ
ック、データの書き込み方法及びデータの読み出し方法
について説明したが、本発明はこれらに限定されるもの
ではない。例えば、ＭＴＪ素子をＧＭＲ（giant magnet
oresistive）素子に変更しても良い。
ック、データの書き込み方法及びデータの読み出し方法
について説明したが、本発明はこれらに限定されるもの
ではない。例えば、ＭＴＪ素子をＧＭＲ（giant magnet
oresistive）素子に変更しても良い。
【００３６】メモリセル１２は、図２のような２次元配
列のメモリセルアレイ１１に使用するだけでなく、ロジ
ックＬＳＩ中の１次元配列の記憶回路ブロック、例えば
８ビットのレジスタなどに使用することができる。
列のメモリセルアレイ１１に使用するだけでなく、ロジ
ックＬＳＩ中の１次元配列の記憶回路ブロック、例えば
８ビットのレジスタなどに使用することができる。
【００３７】その他、本発明はその趣旨を逸脱しない範
囲で当業者の知識に基づき種々なる改良，修正，変形を
加えた態様で実施できるものである。
囲で当業者の知識に基づき種々なる改良，修正，変形を
加えた態様で実施できるものである。
【００３８】
【発明の効果】本発明によると、メモリセルの構造が従
来のメモリセルと比較して単純になっており、製造工程
が減るため、製造時の歩留まりが改善され、更に製造コ
ストが削減できる。また、配線層総数が減少することに
より信頼性も向上している。削減された配線層を他の用
途に使用することにより、メモリセルを含んだチップの
チップ面積を小さくすることができ、チップコスト、消
費電力を下げることができる。同時に、チップの信頼性
が向上する。あるいは、より多くの機能をチップに搭載
できる。
来のメモリセルと比較して単純になっており、製造工程
が減るため、製造時の歩留まりが改善され、更に製造コ
ストが削減できる。また、配線層総数が減少することに
より信頼性も向上している。削減された配線層を他の用
途に使用することにより、メモリセルを含んだチップの
チップ面積を小さくすることができ、チップコスト、消
費電力を下げることができる。同時に、チップの信頼性
が向上する。あるいは、より多くの機能をチップに搭載
できる。
【図１】本発明のメモリセルの構造例を示す図である。
【図２】本発明の記憶回路ブロックの回路構成例を示す
図である。
図である。
【図３】従来のメモリセルの側面図である。
【図４】図３に示すメモリセルを用いた記憶回路ブロッ
クの回路構成例を示す図である。
クの回路構成例を示す図である。
１０，１３，４２：記憶回路ブロック １１，４３：メモリセルアレイ １２，４４：メモリセル １４，４６：ビット・ライン １６：金属線 １８：読み出しワード・ライン（ゲート） ２０：スイッチング素子（ＭＯＳＦＥＴ） ２１：絶縁領域 ２２，４８：第１の配線構造体 ２４：第２の配線構造体 ２６：書き込み回路 ２８：アース ３０：スイッチ ３２：自由強磁性層 ３４：トンネルバリアー ３６：固定磁性層 ３８：記憶素子（ＭＴＪ素子） ４０：ビット・ライン用書き込み回路 ５０：書き込みワード・ライン ５２：アースに接続される金属線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮武 久忠 滋賀県野洲郡野洲町大字市三宅800番地 日本アイ・ビー・エム株式会社 野洲事業 所内 (72)発明者 砂永 登志男 滋賀県野洲郡野洲町大字市三宅800番地 日本アイ・ビー・エム株式会社 野洲事業 所内 (72)発明者 北村 恒二 滋賀県野洲郡野洲町大字市三宅800番地 日本アイ・ビー・エム株式会社 野洲事業 所内 Ｆターム(参考） 5F083 FZ10 GA09 GA30 KA16 KA17 LA10 ZA12
Claims (12)
- 【請求項１】 ビット・ラインと、該ビット・ラインに
接続され、少なくとも該ビット・ラインに流れる電流に
よって生成される磁界の向きに応じて磁化の向きが決定
される強磁性体の層を含む記憶素子と、スイッチング素
子と、該ビット・ラインとで該記憶素子を挟み、該記憶
素子と該スイッチング素子の一端とを接続する第１の配
線構造体と、前記ビット・ラインと非接触で交叉する金
属線と、前記金属線と前記スイッチング素子の他端とを
接続する第２の配線構造体と、を含んだメモリセル。 - 【請求項２】 前記記憶素子がＭＴＪ（Magnetic Tunne
l Junction）素子である請求項１に記載のメモリセル。 - 【請求項３】 前記スイッチング素子がＭＯＳＦＥＴで
あり、前記スイッチング素子の一端がドレイン、前記ス
イッチング素子の他端がソースである請求項１または２
に記載のメモリセル。 - 【請求項４】 請求項１乃至３に記載のメモリセルと、
前記金属線に書き込み電流を流す書き込み回路と、アー
スと前記金属線に接続され、前記書き込み回路とアース
とを選択するスイッチと、を含む記憶回路ブロック。 - 【請求項５】 請求項１乃至３に記載のメモリセルを複
数個含む記憶回路ブロック。 - 【請求項６】 隣り合う前記メモリセルの前記ビット・
ライン同士が接続されている請求項５に記載の記憶回路
ブロック。 - 【請求項７】 隣り合う前記メモリセルの前記金属線同
士が接続されている請求項５または６に記載の記憶回路
ブロック。 - 【請求項８】 接続された前記金属線に書き込み電流を
流す書き込み回路と、アースと、接続された前記金属線
の一端に接続され、前記書き込み回路とアースとを選択
するスイッチと、を含む請求項５乃至７に記載の記憶回
路ブロック。 - 【請求項９】 請求項１乃至３に記載のメモリセルと、
前記金属線に書き込み電流を流す書き込み回路と、アー
スと、前記金属線に接続され、前記書き込み回路とアー
スとを選択するスイッチと、を含む記憶回路ブロックに
おけるデータの書き込み方法であって、前記スイッチに
よって前記金属線と書き込み回路とを接続するステップ
と、前記金属線に書き込み電流を流すステップと、前記
ビット・ラインに書き込み電流を流すステップと、を含
むデータ書き込み方法。 - 【請求項１０】 請求項１乃至３に記載のメモリセル
と、前記金属線に書き込み電流を流す書き込み回路と、
アースと、前記金属線に接続され、前記書き込み回路と
アースとを選択するスイッチと、を含む記憶回路ブロッ
クにおけるデータの読み出し方法であって、前記スイッ
チによって、前記金属線と前記アースとを接続するステ
ップと、前記スイッチング素子をオンにするステップ
と、前記ビット・ラインに読み出し電流を流すステップ
と、を含むデータの読み出し方法。 - 【請求項１１】 請求項１乃至３に記載のメモリセル
と、前記金属線に書き込み電流を流す書き込み回路と、
アースと、複数の前記メモリセルが縦横または一列に並
んで配置され、隣り合う該メモリセルのビット・ライン
同士のみ、金属線同士のみ、またはビット・ライン同士
と金属線同士が接続され、該金属線の一端に接続された
前記書き込み回路とアースとを選択するスイッチと、を
含む記憶回路ブロックにおけるデータの書き込み方法で
あって、前記スイッチによって書き込み回路と金属線を
接続するステップと、前記金属線に書き込み電流を流す
ステップと、前記ビット・ラインに書き込み電流を流す
ステップと、を含むデータの書き込み方法。 - 【請求項１２】 請求項１乃至３に記載のメモリセル
と、該金属線に書き込み電流を流す書き込み回路と、ア
ースと、複数の前記メモリセルが縦横または一列に並ん
で配置され、隣り合う該メモリセルのビット・ライン同
士のみ、金属線同士のみ、またはビット・ライン同士と
金属線同士とが接続され、該金属線の一端に接続された
前記書き込み回路とアースとを選択するスイッチと、を
含む記憶回路ブロックにおけるデータの読み出し方法で
あって、前記スイッチによって、前記金属線と前記アー
スを接続するステップと、前記スイッチング素子をオン
にするステップと、前記ビット・ラインに読み出し電流
を流すステップと、を含むデータの読み出し方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001161718A JP2002368196A (ja) | 2001-05-30 | 2001-05-30 | メモリセル、記憶回路ブロック、データの書き込み方法及びデータの読み出し方法 |
| SG200202676A SG107099A1 (en) | 2001-05-30 | 2002-05-06 | Memory cell, memory circuit block, data writing and data reading method |
| US10/156,898 US6842361B2 (en) | 2001-05-30 | 2002-05-28 | Memory cell, memory circuit block, data writing method and data reading method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001161718A JP2002368196A (ja) | 2001-05-30 | 2001-05-30 | メモリセル、記憶回路ブロック、データの書き込み方法及びデータの読み出し方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002368196A true JP2002368196A (ja) | 2002-12-20 |
Family
ID=19004951
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001161718A Pending JP2002368196A (ja) | 2001-05-30 | 2001-05-30 | メモリセル、記憶回路ブロック、データの書き込み方法及びデータの読み出し方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6842361B2 (ja) |
| JP (1) | JP2002368196A (ja) |
| SG (1) | SG107099A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005236177A (ja) * | 2004-02-23 | 2005-09-02 | Renesas Technology Corp | 半導体集積回路装置および磁気メモリ装置 |
| JP2010283370A (ja) * | 2010-07-28 | 2010-12-16 | Renesas Electronics Corp | 半導体集積回路装置および磁気メモリ装置 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004071897A (ja) * | 2002-08-07 | 2004-03-04 | Sony Corp | 磁気抵抗効果素子及び磁気メモリ装置 |
| US7372722B2 (en) * | 2003-09-29 | 2008-05-13 | Samsung Electronics Co., Ltd. | Methods of operating magnetic random access memory devices including heat-generating structures |
| US7369428B2 (en) * | 2003-09-29 | 2008-05-06 | Samsung Electronics Co., Ltd. | Methods of operating a magnetic random access memory device and related devices and structures |
| KR100615089B1 (ko) * | 2004-07-14 | 2006-08-23 | 삼성전자주식회사 | 낮은 구동 전류를 갖는 자기 램 |
| US7031183B2 (en) * | 2003-12-08 | 2006-04-18 | Freescale Semiconductor, Inc. | MRAM device integrated with other types of circuitry |
| JP4569231B2 (ja) * | 2004-09-07 | 2010-10-27 | Ｔｄｋ株式会社 | 磁気メモリ及びその製造方法 |
| US7608538B2 (en) * | 2007-01-05 | 2009-10-27 | International Business Machines Corporation | Formation of vertical devices by electroplating |
| US8077501B2 (en) * | 2009-09-11 | 2011-12-13 | Grandis, Inc. | Differential read and write architecture |
| US8625339B2 (en) | 2011-04-11 | 2014-01-07 | Grandis, Inc. | Multi-cell per memory-bit circuit and method |
| US8315090B2 (en) | 2010-06-07 | 2012-11-20 | Grandis, Inc. | Pseudo page mode memory architecture and method |
| US8077508B1 (en) * | 2009-08-19 | 2011-12-13 | Grandis, Inc. | Dynamic multistate memory write driver |
| US9099181B2 (en) | 2009-08-19 | 2015-08-04 | Grandis, Inc. | Non-volatile static ram cell circuit and timing method |
| US8456926B2 (en) | 2010-11-18 | 2013-06-04 | Grandis, Inc. | Memory write error correction circuit |
| US8723557B2 (en) | 2010-06-07 | 2014-05-13 | Grandis, Inc. | Multi-supply symmetric driver circuit and timing method |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5640343A (en) * | 1996-03-18 | 1997-06-17 | International Business Machines Corporation | Magnetic memory array using magnetic tunnel junction devices in the memory cells |
| US5734605A (en) * | 1996-09-10 | 1998-03-31 | Motorola, Inc. | Multi-layer magnetic tunneling junction memory cells |
| US6256224B1 (en) * | 2000-05-03 | 2001-07-03 | Hewlett-Packard Co | Write circuit for large MRAM arrays |
| US5991193A (en) * | 1997-12-02 | 1999-11-23 | International Business Machines Corporation | Voltage biasing for magnetic ram with magnetic tunnel memory cells |
| US6130835A (en) * | 1997-12-02 | 2000-10-10 | International Business Machines Corporation | Voltage biasing for magnetic RAM with magnetic tunnel memory cells |
| US6034887A (en) * | 1998-08-05 | 2000-03-07 | International Business Machines Corporation | Non-volatile magnetic memory cell and devices |
| US6005800A (en) * | 1998-11-23 | 1999-12-21 | International Business Machines Corporation | Magnetic memory array with paired asymmetric memory cells for improved write margin |
| JP3741258B2 (ja) * | 2000-03-31 | 2006-02-01 | シャープ株式会社 | 半導体記憶装置およびその救済方法 |
| US6269018B1 (en) * | 2000-04-13 | 2001-07-31 | International Business Machines Corporation | Magnetic random access memory using current through MTJ write mechanism |
| US6324093B1 (en) * | 2000-09-15 | 2001-11-27 | Hewlett-Packard Company | Write-once thin-film memory |
| JP4656720B2 (ja) * | 2000-09-25 | 2011-03-23 | ルネサスエレクトロニクス株式会社 | 薄膜磁性体記憶装置 |
| JP4726290B2 (ja) * | 2000-10-17 | 2011-07-20 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
| JP4726292B2 (ja) * | 2000-11-14 | 2011-07-20 | ルネサスエレクトロニクス株式会社 | 薄膜磁性体記憶装置 |
| JP4667594B2 (ja) * | 2000-12-25 | 2011-04-13 | ルネサスエレクトロニクス株式会社 | 薄膜磁性体記憶装置 |
| US6603678B2 (en) * | 2001-01-11 | 2003-08-05 | Hewlett-Packard Development Company, L.P. | Thermally-assisted switching of magnetic memory elements |
| JP2003017662A (ja) * | 2001-06-27 | 2003-01-17 | Internatl Business Mach Corp <Ibm> | メモリセル、記憶回路ブロック及びデータの書き込み方法 |
-
2001
- 2001-05-30 JP JP2001161718A patent/JP2002368196A/ja active Pending
-
2002
- 2002-05-06 SG SG200202676A patent/SG107099A1/en unknown
- 2002-05-28 US US10/156,898 patent/US6842361B2/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005236177A (ja) * | 2004-02-23 | 2005-09-02 | Renesas Technology Corp | 半導体集積回路装置および磁気メモリ装置 |
| JP2010283370A (ja) * | 2010-07-28 | 2010-12-16 | Renesas Electronics Corp | 半導体集積回路装置および磁気メモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6842361B2 (en) | 2005-01-11 |
| SG107099A1 (en) | 2004-11-29 |
| US20030081454A1 (en) | 2003-05-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7330367B2 (en) | Stacked 1T-nMTJ MRAM structure | |
| KR100518284B1 (ko) | 반도체 기억 장치 | |
| JP4570328B2 (ja) | 直列ｍｒａｍ素子 | |
| US6611455B2 (en) | Magnetic memory | |
| US20030026125A1 (en) | Thin film magnetic memory device including memory cells having a magnetic tunnel junction | |
| JP2004005965A (ja) | 小面積の磁気メモリデバイス | |
| JP2002368196A (ja) | メモリセル、記憶回路ブロック、データの書き込み方法及びデータの読み出し方法 | |
| JP2002299584A (ja) | 磁気ランダムアクセスメモリ装置および半導体装置 | |
| JP2004023062A (ja) | 半導体装置とその製造方法 | |
| JP2004297049A (ja) | 磁気ランダムアクセスメモリ | |
| JP3905084B2 (ja) | セグメント化された書き込み線構造 | |
| US7145795B2 (en) | Multi-cell resistive memory array architecture with select transistor | |
| EP1111619B1 (en) | Peak program current reduction apparatus and method | |
| US7577041B2 (en) | Semiconductor memory device and writing method thereof | |
| US7755936B2 (en) | Integrated circuits, cell, cell arrangement, method of reading a cell, memory module | |
| US6424563B2 (en) | MRAM memory cell | |
| US6909628B2 (en) | High density magnetic RAM and array architecture using a one transistor, one diode, and one MTJ cell | |
| US7471549B2 (en) | Semiconductor memory device | |
| US7529113B2 (en) | Magnetic storage device | |
| US7061795B2 (en) | Magnetic random access memory device | |
| US7505306B2 (en) | Magnetic memory device | |
| JP2003016776A (ja) | メモリセル、記憶回路ブロック、データの書き込み方法及びデータの読み出し方法 | |
| US7986548B2 (en) | Current re-routing scheme for serial-programmed MRAM | |
| JP2002368197A (ja) | 不揮発性磁気メモリ・セル及びそれを用いた記憶回路ブロック | |
| JP3854818B2 (ja) | 磁気メモリ装置、磁気メモリ装置の製造方法、および情報機器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051209 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060110 |
|
| RD14 | Notification of resignation of power of sub attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7434 Effective date: 20060310 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20060407 |
|
| RD12 | Notification of acceptance of power of sub attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7432 Effective date: 20060411 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20060412 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20060412 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060710 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060808 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061206 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20070111 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20070202 |
|
| RD14 | Notification of resignation of power of sub attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7434 Effective date: 20070306 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20090127 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20090212 |