JP2002368197A

JP2002368197A - 不揮発性磁気メモリ・セル及びそれを用いた記憶回路ブロック

Info

Publication number: JP2002368197A
Application number: JP2001163655A
Authority: JP
Inventors: Tsuneji Kitamura; 恒二北村; Toshio Sunanaga; 登志男砂永; Hisatada Miyatake; 久忠宮武; Takashi Nakamura; 隆中村
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 2001-05-31
Filing date: 2001-05-31
Publication date: 2002-12-20

Abstract

(57)【要約】【課題】本発明は、不揮発性磁気メモリ・セル及びそれ
を用いた記憶回路ブロックを提供する。【解決手段】本発明の不揮発性磁気メモリ・セル３２は
ビット・ライン１４とビット・ライン１４に流れる電流
によって生じる磁界の方向によって磁化の方向が変化す
る強磁性体の層を含む記憶素子１０と、ビット・ライン
１４と記憶素子１０とを接続する導電体１２と、スイッ
チング素子２８、と導電体１２とで記憶素子１０を挟
み、記憶素子１０とスイッチング素子２８の一端とを接
続する第１配線構造体２４と、ビット・ライン１４に非
接触で交差する書き込みワード・ライン１６と、書き込
みワード・ライン１６と記憶素子１０とを絶縁する絶縁
膜２０と、を含むように構成した。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性の記憶素
子を含んだ不揮発性磁気メモリ・セルにおいて、ロジッ
ク回路との混載が可能であり、かつ、小さい電流でデー
タの書き込みすることができる不揮発性磁気メモリ・セ
ル及びそれを用いた記憶回路ブロックに関する。

【０００２】

【従来の技術】半導体デバイスは、その機能から、メモ
リ（ＤＲＡＭ：Dynamic ＲＡＭ、ＳＲＡＭ：static Ｒ
ＡＭ、フラッシュ・メモリ等）とロジックデバイス（Ｍ
ＰＵ：Micro Processing Unit、および周辺回路等）の
２つに大別できる。また、これら両方の機能を１個のチ
ップに混載したものが、システムＬＳＩ（large scale
integrated circuit）と呼ばれるデバイスである。

【０００３】現在、このシステムＬＳＩは用途に応じて
異なる種類のメモリを使用している。例えば、不揮発性
が必要なシステムＬＳＩではフラッシュ・メモリを使用
し、大容量かつ無制限の書き換えが必要なシステムＬＳ
ＩにはＤＲＡＭを使用している。また、高速性を追及す
るシステムＬＳＩにはＳＲＡＭを使用している。

【０００４】しかし、不揮発性の機能と、大容量かつ無
制限に書き換えが出来るという両方の機能が必要なシス
テムＬＳＩの場合には、フラッシュ・メモリとＤＲＡＭ
の双方のメモリを混載しなければならず、そうすると、
メモリの製造プロセスが増え、チップの製造コストが増
大することになる。

【０００５】ところで、最近注目されている新しいメモ
リの１つに、磁気記憶素子であるＭＴＪ（Magnetic Tun
nel Junction）素子を使用した不揮発性メモリであるＭ
ＲＡＭ（Magnetic ＲＡＭ）がある。このＭＲＡＭは、
書き込みワード・ラインとビット・ラインに電流を流
し、それにより発生する合成磁界の磁化の向きによって
磁気記憶素子の抵抗を変化させる。その抵抗の差を電圧
の違いにより読み取る仕組みを採用している。このＭＲ
ＡＭは書き込みが無制限に可能であり、加えて大容量化
できることから、このＭＲＡＭをシステムＬＳＩに使用
すれば、前述の問題が解決し、複数のメモリ混載による
プロセス・コストの増大を防ぐことができる。

【０００６】しかし、１つのチップにロジック回路とＭ
ＲＡＭ回路を混載する場合、メタル・ラインの間隔は、
ロジック回路の設計寸法に依存してしまう。従って、混
載されるＭＲＡＭは、その積層されたメタル・ラインを
書き込みワード・ラインとして使用したり、メタル・ラ
インの下面に記憶素子を配置したりするため、その書き
込みワード・ラインと記憶素子との間隔が広くなりすぎ
てしまう。それにより、書き込みワード・ラインに流す
電流を大きくしないと、記憶素子のデータを書き換える
だけの十分な磁界が発生しない。つまり、システムＬＳ
Ｉに混載されるＭＲＡＭは、書き込み電流が大きいとい
う問題があった。

【０００７】

【発明が解決しようとする課題】本発明の目的は、小さ
い電流で書き込みすることが出来るメモリ・セルであ
り、同時に、メモリ・セルの配線層の間隔をロジックの
配線層の間隔と同じにすることにより、同一チップ上に
ロジック回路とメモリ回路とが混載可能である不揮発性
磁気メモリ・セルを提供することにある。

【０００８】

【課題を解決するための手段】本発明による不揮発性磁
気メモリ・セルの要旨は、ビット・ラインと、そのビッ
ト・ラインに流れる電流によって生じる磁界の向きによ
って磁化の向きが変化する強磁性体の層を含む記憶素子
と、ビット・ラインと記憶素子とを接続する導電体と、
スイッチング素子と、導電体とで前記記憶素子を挟み、
前記記憶素子と前記スイッチング素子の一端とを接続す
る第１配線構造体と、前記ビット・ラインに非接触で交
差する書き込みワード・ラインと、書き込みワード・ラ
インと記憶素子とを絶縁する絶縁膜と、を含む。

【０００９】

【発明の実施の形態】図１は、本発明による不揮発性磁
気メモリ・セルの構造を示している。この図１に基づい
て本発明の構成を説明する。本実施形態における不揮発
性磁気メモリ・セルは、記憶素子にＭＴＪ素子を使用し
たＭＲＡＭセルを示す。このＭＲＡＭセル３２は、半導
体基板上にスイッチング素子２８と３層の金属線層（メ
タル・ライン：Ｍ１、Ｍ２、Ｍ３）が積層されている。
これらのメタル・ラインの一部分によってビット・ライ
ン１４と書き込みワード・ライン１６とが形成されてい
る。このビット・ライン１４と書き込みワード・ライン
１６との交差部にＭＴＪ素子１０が配置されている。

【００１０】ビット・ライン１４はＭ３（第３メタル・
ライン）の一部分で形成されている。少なくともこのビ
ット・ライン１４に流す電流で生じる磁界によって、磁
化の向きが変化する強磁性体の層を含む記憶素子にＭＴ
Ｊ素子１０を採用している。このＭＴＪ素子１０は少な
くとも４層（磁界の向きによって磁化の向きが変えられ
る強磁性体の層である自由強磁性層、トンネル電流を流
す絶縁層、磁化の向きが固定された固定強磁性層、外部
の磁界によって変化しないように固定強磁性層の磁界を
固定するための反強磁性層）の膜で構成されている。

【００１１】ビット・ライン１４とＭＴＪ素子１０との
間には、ビット・ライン１４とＭＴＪ素子１０とを電気
的に接続するために導電体１２が配置されている。半導
体基板上に積層されるスイッチング素子２８として、本
実施形態では、ＭＯＳＦＥＴを使用している。このＭＯ
ＳＦＥＴ２８は読み出しワード・ライン２２として使用
されるゲート層と、ドレイン及びソース拡散領域ｎとか
ら形成されている。

【００１２】ＭＴＪ素子１０とＭＯＳＦＥＴ２８のドレ
イン拡散領域ｎとを接続し、導電体１２とで前述のＭＴ
Ｊ素子１０を挟む第１配線構造体２４は、導電膜１８、
Ｍ２、Ｖ１、Ｍ１、Ｃａのそれぞれが相互に接続される
ことで形成されている。また、ＭＯＳＦＥＴ２４の他端
であるソース拡散領域ｎに接続されている第２配線構造
体２６は、ＣａとＭ１とが接続されることで形成されて
いる。ここで、Ｍ１、Ｍ２はメタル・ラインを示してい
る。Ｃａ、Ｖ１は層間絶縁膜に穴（ビア・ホール）を開
け、この穴に導電体を埋め込んだものである。ＣａはＭ
ＯＳＦＥＴ２８のソースやドレインの拡散領域ｎに接続
されている。

【００１３】図１において、書き込みワード・ライン１
６は、ＭＴＪ素子１０の下層にあるＭ２（第２メタル・
ライン）の一部分で形成されている。書き込みワード・
ライン１６とビット・ラインとは非接触で交差するよう
に配置されている。この書き込みワード・ライン１６と
ＭＴＪ素子１０とを絶縁するために、書き込みワード・
ライン１６とＭＴＪ素子１０との間にシリコン・ナイト
ライド（Nitride）化合物で形成された絶縁膜２０が積
層されている。また、絶縁膜２０における、第１配線構
造体２４を形成しているＭ２の上部には、この絶縁膜２
０を貫通する導電孔３０が開けられている。つまり、こ
の導電孔３０によって絶縁膜２０が貫通され、導電膜１
８と第１配線構造体を形成しているＭ２とが電気的に接
続されている。このように、ＭＴＪ素子１０は第１配線
構造体２４を通してＭＯＳＦＥＴ２８のドレイン拡散領
域ｎに電気的に接続されることになる。また、書き込み
ワード・ライン１６とビット・ライン１４とをマトリッ
クス状に構成し、その交差部にこのＭＲＡＭセル３２を
配置することによって、記憶回路ブロックを構成するこ
とができる。

【００１４】このＭＲＡＭセル３２にデータを書き込む
動作は、以下の手順で行われる。書き込みワード・ライ
ン１６とビット・ライン１４とに電流を流す。このビッ
ト・ライン１４に流す電流の向きによって、ビット・ラ
イン１４に流れる電流と書き込みワード・ライン１６に
流れる電流との間に発生する合成磁界の磁化方向が異な
る。この発生した合成磁界がＭＴＪ素子１０の自由強磁
性層の磁化方向を制御する。このように書き込み電流が
流された書き込みワード・ライン１６とビット・ライン
１４との交差部にあるＭＲＡＭセル３２が書き込み動作
で選択され、ＭＴＪ素子１０の自由強磁性層の磁化方向
が決定される。このＭＴＪ素子１０の自由強磁性層の磁
化方向と固定強磁性層の磁化方向とが同じであればＭＴ
Ｊ素子１０の抵抗が小さく、「０」のデータとして記憶
される。また逆に自由強磁性層の磁化方向と固定強磁性
層の磁化方向とが反対向きであればＭＴＪ素子１０の抵
抗が大きく、「１」のデータとして記憶される。

【００１５】データの読み出し動作は、以下の手順で行
われる。ＭＯＳＦＥＴ２８のゲートである読み出しワー
ド・ライン２２に電圧が印加され、ＭＯＳＦＥＴ２８が
オンになる。それにより、ビット・ライン１４から導電
体１２、ＭＴＪ素子１０、第１配線構造体２４、ＭＯＳ
ＦＥＴ２８、第２配線構造体２６を経て大地電極に接続
される電流経路が形成される。この電流経路におけるＭ
ＴＪ素子１０の抵抗の大小により、ＭＴＪ素子１０に記
憶されたデータが読み出される。

【００１６】従来のＭＲＡＭセルにおける書き込みワー
ド・ラインとＭＴＪ素子との間隔は約２０００オングス
トロームである。また、本発明のＭＲＡＭセル３２にお
ける書き込みワード・ライン１６とＭＴＪ素子１０との
間隔は約５００オングストロームである。従って、本発
明のＭＲＡＭセル３２は従来のＭＲＡＭセルに比べて７
５％の縮小となる。ところで、長い直線電流の作る磁界
は、Ｂを磁束密度、ｉを電流、Dを距離とすれば、Ｂ＝（u/4×PAI）×（2×ｉ/D）（PAI=3.14、uは物質の
透磁率）より、磁束密度を同じに保つなら、距離が短くなるのに
比例して電流も小さくなる。つまり、距離が７５％短く
なるのに比例して、電流も７５％小さくできることにな
る。よって、本発明のＭＲＡＭセル３２は従来のものよ
り、書き込み電流を７５％削減できることになる。この
数値は、単に距離と磁束密度と電流との関係から導き出
されたものである。よって、本実施形態の場合、導電体
１２とビット・ライン１４とが後述する銅配線のデュア
ルダマシン方法にて形成されることから、導電体１２の
抵抗値が更に小さくなり、実際の電流の値は上述の計算
された数値よりも小さくなる。

【００１７】また、本実施形態において、絶縁膜２０で
あるシリコン・ナイトライド化合物に８メガ・ボルト毎
平方センチ（ＭＶ／cm^２）の絶縁耐力があるとすれば、
絶縁膜２０の厚さが約５００オングストロームである場
合に約４０ボルトの耐圧が可能である。本実施形態のＭ
ＲＡＭセル３２は、読み出し、書き込み時にワード・ラ
イン１６に約１．０ボルトしかかからないことから、電
界としては十分に余裕がある。

【００１８】次に、上記のＭＲＡＭセル３２の構造を実
現するための、銅を使用したメタル・ライン配線を行う
場合である第１の製造工程を図２から図８に基づいて説
明する。この第１製造工程はＭ１（第１メタル・ライ
ン）より上層の工程の説明である。これより下層のＭＯ
ＳＦＥＴ回路の工程等は従来と変わらないことから説明
を省略する。Ｖ１（第１ビア・コンタクト）とＭ２（第
２メタル・ライン）とはデュアルダマシン方法により形
成される。詳しくは図３で示すように、層間絶縁膜（図
示せず）を形成し、Ｖ１のフォトレジスト、エッチング
工程を経て、銅の薄膜積層を行い、ＣＭＰ（Chemical m
echanical polishing）法による平坦化工程を行う一連
の工程である。

【００１９】次に図４で示すように、シリコン・ナイト
ライド化合物で形成される絶縁膜２０の積層、フォトレ
ジスト、エッチング工程を経て、絶縁膜２０を形成す
る。このとき、エッチングにより絶縁膜２０の一部に導
電孔３０を形成する。導電孔３０は、第１配線構造体２
４を形成しているＭ２の上部に位置する。次に図５で示
すように、絶縁膜２０の上層に導電膜１８の積層を行
い、フォトレジスト、エッチング工程により、導電膜１
８を形成する。次に図６で示すように、導電膜１８の一
部に、ＭＴＪ素子１０を積層し、ＭＴＪ素子１０のフォ
トレジスト、エッチング工程を行う。このとき、イオン
・ミリング（Ion Milling）法によりエッチングを行
い、ＭＴＪ素子１０を形成する。

【００２０】次に図７で示すように、ＭＴＪ素子１０の
上層にシリコン・ナイトライド化合物により絶縁膜２０
を形成する。そして、ＭＴＪ素子１０とビット・ライン
１４とを接続する導電体１２を形成するためのコンタク
トホールを絶縁膜２０に開けるフォトレジスト、エッチ
ング工程を行う。同時に、Ｖ２を形成するためのコンタ
クトホールを絶縁膜２０に開けるフォトレジスト、エッ
チング工程を行う。次に図８で示すように、層間絶縁膜
の積層とフォトレジスト、エッチング工程とを行い、層
間絶縁膜を形成する。その上層にビット・ライン１４と
導電体１２、Ｖ２とを銅配線によるデュアルダマシン方
法により形成する。詳しくは、層間絶縁膜を形成し、導
電体１２とビット・ライン１４のフォトレジスト、エッ
チング工程を経て、銅積層を行い、ＣＭＰ法による平坦
化工程を行う一連の工程である。

【００２１】以上の製造工程においては、メタル・ライ
ンとビア・コンタクトとを同時に積層するデュアルダマ
シン方法の製造工程を説明した。しかしながら、メタル
・ラインとビア・コンタクトを別の工程で積層すること
も可能である。以下に、図９に基づいて、メタル・ライ
ン配線にアルミニウムを使用した場合である第２の製造
工程を説明する。

【００２２】このアルミニウム配線工程によるＭＲＡＭ
セル３２の構造は図１における構造と同一であることか
ら、説明を省略する。また、この第２製造工程はＭ１
（第１メタル・ライン）より上層の工程の説明である。
これより下層のＭＯＳＦＥＴ回路の工程等は従来と変わ
らないことから、説明を省略する。まず、Ｖ１（第１ビ
ア・コンタクト）の形成を行う。これは、層間絶縁膜を
形成し、Ｖ１のフォトレジスト、エッチング工程を経
て、Ｖ１を構成しているタングステンを積層し、ＣＭＰ
法により平坦化を行う。

【００２３】次に、Ｍ２（第２メタル・ライン）の形成
を行う。これは、Ｍ２を構成しているアルミニウムの積
層を行い、このＭ２のフォトレジスト、エッチング工程
を経て、Ｍ２を形成する。続いて、絶縁膜２０の形成を
行う。これは、シリコン・ナイトライド化合物により構
成された絶縁膜である。まず、このシリコン・ナイトラ
イド化合物を積層し、この絶縁膜２０のフォトレジス
ト、エッチング工程を経て、絶縁膜２０を形成する。こ
のとき、エッチングによって絶縁膜２０の一部に導電孔
３０を形成する。

【００２４】次に、導電膜１８の形成を行う。これは、
上述の絶縁膜２０の上層に導電膜１８を積層し、この導
電膜１８のフォトレジスト、エッチング工程を経て、導
電膜１８を形成する。続いて、ＭＴＪ素子１０の形成を
行う。これは、まず、ＭＴＪ素子１０の積層を行い、フ
ォトレジスト、エッチング工程を経て、ＭＴＪ素子１０
を形成する。このとき、エッチング加工はイオン・ミリ
ング法により行う。

【００２５】次に、絶縁膜２０の形成を行う。これは、
シリコン・ナイトライド化合物の積層により形成され
る。そして、ＭＴＪ素子１０とビット・ライン１４とを
接続するための導電体１４のコンタクトホールを絶縁膜
２０に開けるフォトレジスト、エッチング工程を行う。
また同時に、Ｖ２を形成するためのコンタクトホールを
絶縁膜２０に開けるフォトレジスト、エッチング工程を
行う。続いて、層間絶縁膜を積層し、フォトレジスト、
エッチング工程を経て、層間絶縁膜を形成する。

【００２６】次に、導電体１２とＶ２（第２ビア・コン
タクト）の形成を行う。これは、前述のコンタクトホー
ルに導電体１２とＶ２を構成するタングステンを積層
し、ＣＭＰ法により平坦化することで形成される。続い
て、ビット・ライン１４を構成しているＭ３（第３メタ
ル・ライン）の形成を行う。これは、アルミニウムの積
層を行い、ビット・ライン１４のフォトレジスト、エッ
チング工程を経て、ビット・ライン１４が形成される。

【００２７】複数のワード・ライン（書き込みワード・
ライン１６、読み出しワード・ライン２２）と複数のビ
ット・ライン１４とがマトリックス状に配置され、その
交差部に本実施形態のＭＲＡＭセル３２が配置されるこ
とにより、記憶回路ブロックが構成される。また、この
記憶回路ブロックはＭＲＡＭ等のチップに使用すること
が可能である。

【００２８】以上、本発明の実施形態を挙げて説明した
が、本発明はこれらに限定されるものではない。例え
ば、メタル・ラインを構成する金属に本実施形態例では
銅、及びアルミニウムを採用したが、タングステンを使
用してもよく、また、本実施形態においては、絶縁層の
厚さを約５００オングストロームとしたが、平坦化と酸
化膜の信頼性があれば、更に薄くすることが可能であ
る。更に、絶縁膜をＭＴＪ素子の付近にのみ積層するこ
とでも、同じ効果が得られる。このように、本発明はそ
の趣旨を逸脱しない範囲で当業者の知識に基づき種々な
る改良，修正，変形を加えた態様で実施できるものであ
る。

【００２９】

【発明の効果】以上のように、本発明において示される
不揮発性磁気メモリ・セルは、従来のＭＲＡＭセルに比
べ、ＭＴＪ素子と書き込みワード・ラインの間隔が短い
ことから、書き込みワード・ラインに流す電流が小さく
ても、ＭＴＪ素子を書き換えるだけの十分な磁界を得る
ことが出来る。よって、本発明の不揮発性磁気メモリ・
セルは少ない電流で書き込みすることが出来る。また、
システムＬＳＩにおいて、ロジック回路の層間絶縁の維
持と、ＭＴＪ素子の書き込み磁界の確保とは相反する要
求であるが、本発明の不揮発性磁気メモリ・セルはこれ
らの要求を満足させることが出来ることから、ロジック
回路との混載に適している。

【図面の簡単な説明】

【図１】本実施形態の構造を表した図である。

【図２】本実施形態の第１製造工程を示した図である。

【図３】第１製造工程のＶ１、Ｍ２形成工程の説明図で
ある。

【図４】第１製造工程の絶縁膜、導電孔形成工程の説明
図である。

【図５】第１製造工程の導電膜形成工程の説明図であ
る。

【図６】第１製造工程のＭＴＪ素子形成工程の説明図で
ある。

【図７】第１製造工程の絶縁膜、コンタクトホールの形
成工程の説明図である。

【図８】第１製造工程の導電体、Ｖ２、Ｍ３形成工程の
説明図である。

【図９】本実施形態の第２製造工程を示した図である。

【符号の説明】

１０：ＭＴＪ素子１２：導電体１４：ビット・ライン１６：書き込みワード・ライン１８：導電膜２０：絶縁膜２２：読み出しワード・ライン２４：第１配線構造体２６：第２配線構造体２８：スイッチング素子３０：導電孔３２：ＭＲＡＭセル

フロントページの続き (72)発明者北村恒二滋賀県野洲郡野洲町大字市三宅800番地日本アイ・ビー・エム株式会社野洲事業所内 (72)発明者砂永登志男滋賀県野洲郡野洲町大字市三宅800番地日本アイ・ビー・エム株式会社野洲事業所内 (72)発明者宮武久忠滋賀県野洲郡野洲町大字市三宅800番地日本アイ・ビー・エム株式会社野洲事業所内 (72)発明者中村隆滋賀県野洲郡野洲町大字市三宅800番地日本アイ・ビー・エム株式会社野洲事業所内Ｆターム(参考） 5F083 FZ10 GA05 JA36 JA37 JA39 JA56 KA01 KA05 KA20 MA06 MA15 MA16 MA19 PR04 PR40 ZA12

Claims

【特許請求の範囲】

【請求項１】ビット・ラインと該ビット・ラインに流
れる電流によって生じる磁界の向きによって磁化の向き
が変化する強磁性体の層を含む記憶素子と、前記ビット
・ラインと該記憶素子とを接続する導電体と、スイッチ
ング素子と、前記導電体とで前記記憶素子を挟み、前記
記憶素子と前記スイッチング素子の一端とを接続する第
１配線構造体と、前記ビット・ラインに非接触で交差す
る書き込みワード・ラインと、前記書き込みワード・ラ
インと前記記憶素子とを絶縁する絶縁膜と、を含む不揮
発性磁気メモリ・セル。
【請求項２】前記ビット・ラインと前記書き込みワー
ド・ラインとの間に前記記憶素子が配置されている請求
項１に記載の不揮発性磁気メモリ・セル。
【請求項３】前記第１配線構造体が、前記絶縁膜を貫
通して形成されている請求項１又は２に記載の不揮発性
磁気メモリ・セル。
【請求項４】前記記憶素子がＭＴＪ（Magnetic Tunne
l Junction）素子である請求項１乃至３に記載の不揮発
性磁気メモリ・セル。
【請求項５】前記スイッチング素子がＭＯＳＦＥＴで
ある請求項１乃至４に記載の不揮発性磁気メモリ・セ
ル。
【請求項６】前記ＭＯＳＦＥＴのゲートが読み出しワ
ード・ラインである請求項５に記載の不揮発性磁気メモ
リ・セル。
【請求項７】前記絶縁膜がシリコン・ナイトライド
（Nitride）化合物で形成されている請求項１乃至６に
記載の不揮発性磁気メモリ・セル。
【請求項８】前記ビット・ラインと前記書き込みワー
ド・ラインとの間隔が、ロジック回路を形成する金属線
層の間隔と同一である請求項１乃至７に記載の不揮発性
磁気メモリ・セル。
【請求項９】前記記憶素子と前記書き込みワード・ラ
インとの間隔が５００オングストロームから２０００オ
ングストロームの範囲である請求項１乃至８に記載の不
揮発性磁気メモリ・セル。
【請求項１０】ビット・ラインと、書き込みワード・
ラインと、前記ビット・ラインと前記書き込みワード・
ラインとが交差部で非接触にマトリックス状に構成さ
れ、交差部に配置された請求項１乃至９に記載の不揮発
性磁気メモリ・セルと、を含む記憶回路ブロック。