JP2002359355A

JP2002359355A - 多層構造の不揮発性磁気メモリ・セル及びそれを用いた記憶回路ブロック

Info

Publication number: JP2002359355A
Application number: JP2001159353A
Authority: JP
Inventors: Tsuneji Kitamura; 恒二北村; Toshio Sunanaga; 登志男砂永; Hisatada Miyatake; 久忠宮武
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 2001-05-28
Filing date: 2001-05-28
Publication date: 2002-12-13

Abstract

(57)【要約】【課題】本発明は、多層構造の不揮発性磁気メモリ・
セル及びそれを用いた記憶回路ブロックを提供する。【解決手段】本発明の不揮発性磁気メモリ・セル４０
は、第２のビット・ライン３８ｂと、第２のビット・ラ
イン３８ｂに接続され、少なくとも第２のビット・ライ
ン３８ｂに流れる電流によって生じる磁界の方向によっ
て磁化の方向が変化する強磁性体の層を含む第２の記憶
素子１０ｂと、第３の配線構造体２４に一端が接続され
た第２のスイッチング素子３０ｂと、第２のビット・ラ
イン３８ｂとで第２の記憶素子１０ｂを挟み、第２の記
憶素子１０ｂと第２のスイッチング素子３０ｂの他端と
を接続する第２の配線構造体２２ｂと、を含むように構
成した。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は不揮発性記憶素子を
用いたメモリ・セルの構造及びそのメモリ・セルを用い
た記憶回路ブロックに関する。

【０００２】

【従来の技術】磁気抵抗効果を用いた不揮発性メモリの
一種にＭＲＡＭ（Magnetic ＲＡＭ）がある。このＭＲ
ＡＭセルの構造を図１２に示す。このＭＲＡＭセル９４
のＭＴＪ（Magnetic Tunnel Junction）素子８０は少な
くとも４層（磁界の方向によって磁化の方向が変えられ
る強磁性体の層である自由強磁性層１２、トンネル電流
を流す絶縁層であるトンネルバリアー１４、磁化の方向
が固定された固定強磁性層１６、外部の磁界によって固
定強磁性層１６の磁界が変化しないように固定するため
の反強磁性層１８）から成るデータ不揮発性の磁気記憶
素子である。ＭＴＪ素子８０の構造は、自由強磁性層１
２と固定強磁性層１６の間にトンネルバリアー１４を挟
み、固定強磁性層１６の下面に固定強磁性層１６の磁界
を固定するための反強磁性層１８が配される。ＭＴＪ素
子８０の矢印は磁化の方向を表している。なお、反強磁
性層１８の磁化の方向は、固定強磁性層１６との界面に
おける磁化の方向を表している。

【０００３】ＭＴＪ素子８０の自由強磁性層１２に電気
的に接続されるビット・ライン８２はデータの書き込み
動作及び読み出し動作用として使用される。また、図中
Liner、Ｖ２、Ｍ２、Ｖ１、Ｍ１、Ｃａと表記される第
１配線構造体８４は、ＭＴＪ素子８０とスイッチング素
子であるＭＯＳＦＥＴ９０のドレイン拡散領域ｎとを電
気的に接続している。Ｍ１、Ｍ２、Ｍ３は金属線層（メ
タル・ライン）を示している。Ｃａ、Ｖ１、Ｖ２は絶縁
層にビア・ホールを開け、この穴に導電体を埋め込んだ
ものである。ＣａはＭＯＳＦＥＴ９０のソース並びにド
レインの拡散領域ｎとのコンタクトを表している。ＭＯ
ＳＦＥＴ９０のソース側拡散領域ｎは、Ｃａ、Ｍ１で形
成される第２配線構造体８６によって、大地電極に接続
されている。前述のＭＴＪ素子８０の下方には第２メタ
ル・ライン（Ｍ２）の一部分で形成されている書き込み
ワード・ライン９２が配置されている。

【０００４】ＭＲＡＭセル９４は図１３に示すようにマ
トリックス状に配置された書き込みワード・ライン９２
とビット・ライン８２の交差部に配置して、記憶回路ブ
ロックを形成する。

【０００５】図１２で示されるＭＴＪ素子８０は、固定
強磁性層１６の磁化の方向は一定であり、自由強磁性層
１２の磁化の方向は外部からの磁界の方法によって変え
ることが可能になっている。固定強磁性層１６の磁化方
向と自由強磁性層１２の磁化方向の組み合わせによっ
て、ＭＴＪ素子８０に記憶されるデータが「０」である
か「１」であるかを区別する仕組みになっている。例え
は、固定強磁性層１６と自由強磁性層１２の磁化方向が
同一であればＭＴＪ素子８０の抵抗が小さく、「０」の
データであり、反対方向であればＭＴＪ素子の抵抗が高
く、「１」のデータである。

【０００６】データの読み出し動作は、以下の手順で行
われる。ＭＯＳＦＥＴ９０のゲートである読み出しワー
ド・ライン８８に電圧が印加され、ＭＯＳＦＥＴ９０が
オンになる。それにより、ビット・ライン８２からＭＴ
Ｊ素子８０、第１配線構造体８４、ＭＯＳＦＥＴ９０、
第２配線構造体８６を経て大地電極に接続される電流経
路が形成される。この電流経路におけるＭＴＪ素子８０
の抵抗の大小により、ＭＴＪ素子８０に記憶されたデー
タが読み出される。

【０００７】データの書き込み動作は、以下の手順で行
われる。書き込みワード・ライン９２とビット・ライン
８２に電流を流す。このビット・ライン８２に流す電流
の方向で、ワード・ライン９２とビット・ライン８２に
流れる電流によって発生する合成磁界の磁化方向が異な
る。この発生した合成磁界により自由強磁性層１２の磁
化の方向を定めることが出来る。このように、書き込み
電流が流された書き込みワード・ライン９２とビット・
ライン８２の交差部にあるメモリ・セルが書き込み動作
で選択され、自由強磁性層１２の磁化方向が決定され
る。

【０００８】ところで、コンピュータ・メモリに求めら
れる特性の一つに、メモリ・セル面積の縮小化がある。
これはセル面積が縮小化されれば単位面積あたりのセル
数が増加し、メモリの低コスト化が図られるからであ
る。このメモリ・セル面積の縮小化を、前述のＭＴＪ素
子を用いたＭＲＡＭセルにて行うと、セル面積の縮小化
に伴いＭＴＪ素子の反磁界が増大する。そのためＭＴＪ
素子に流す電流を大きくしなければ磁界方向が変化しな
いため、記憶データの書き換えに大きな電流が必要にな
る。

【０００９】さらに、縮小化に伴う高集積化によって、
ビット・ライン１本当たりにつながるメモリ・セル数が
増大する。これによって書き換えの際に必要な電流がさ
らに大きくなる。一方、縮小化によってビット・ライン
の断面積は小さくなる。この結果、縮小化・高集積化に
伴ってビット・ラインの電流密度が急上昇し、ビット・
ラインのエレクトロマイグレーション（electro migrat
ion）耐性を超えてしまう。

【００１０】

【発明が解決しようとする課題】本発明の目的は、メモ
リの書き換えに大きな電流を必要とせず、また、ビット
・ラインのエレクトロマイグレーション耐性を超えない
ような、セル面積が縮小化された不揮発性磁気メモリ・
セルを提供することにある。

【００１１】

【課題を解決するための手段】本発明のメモリ・セルの
要旨は、第１ビット・ラインと、前記第１ビット・ライ
ンに接続され、少なくとも該第１ビット・ラインに流れ
る電流によって生じる磁界の方向によって磁化の方向が
変化する強磁性体の層を含む第１記憶素子と、第１スイ
ッチング素子と、前記第１ビット・ラインとで前記第１
記憶素子を挟み、該記第１記憶素子と前記第１スイッチ
ング素子の一端とを接続する第１配線構造体と、前記第
１スイッチング素子の他端に接続された第３配線構造体
と、を含む不揮発性磁気メモリ・セルであって、第２ビ
ット・ラインと、前記第２ビット・ラインに接続され、
少なくとも該第２ビット・ラインに流れる電流によって
生じる磁界の方向によって磁化の方向が変化する強磁性
体の層を含む第２記憶素子と、前記第３配線構造体に一
端が接続された第２スイッチング素子と、前記第２ビッ
ト・ラインとで前記第２記憶素子を挟み、該記第２記憶
素子と前記第２スイッチング素子の他端とを接続する第
２配線構造体とを含む。この第１記憶素子と平行に第２
記憶素子が非接触で配置される。また、前記第１記憶素
子と前記第３配線構造体の間に、第１書き込みワード・
ラインを設ける。更に前記第２記憶素子と前記第１ビッ
ト・ラインとの間に、第２書き込みワード・ラインを設
ける。

【００１２】また、本発明の他の要旨は、第１ビット・
ラインと、前記第１ビット・ラインに接続され、少なく
とも該第１ビット・ラインに流れる電流によって生じる
磁界の方向によって磁化の方向が変化する強磁性体の層
を含む第１記憶素子と、第１スイッチング素子と、前記
第１ビット・ラインとで前記第１記憶素子を挟み、該記
第１記憶素子と前記第１スイッチング素子の一端とを接
続する第１配線構造体と、前記第１スイッチング素子の
他端に接続された第３配線構造体と、を含む不揮発性磁
気メモリ・セルであって、第２ビット・ラインと、前記
第２ビット・ラインに接続され、少なくとも該第２ビッ
ト・ラインに流れる電流によって生じる磁界の方向によ
って磁化の方向が変化する強磁性体の層を含む第２記憶
素子と、前記第３配線構造体に一端が接続された第２ス
イッチング素子と、前記第２ビット・ラインとで前記第
２記憶素子を挟み、該記第２記憶素子と前記第２スイッ
チング素子の他端とを接続する第２配線構造体と、前記
第１記憶素子と第２記憶素子の間に非接触で設けられた
書き込みワード・ラインとを含む。

【００１３】本発明の記憶回路ブロックの要旨は、第１
ビット・ラインと第２ビット・ラインとによって構成さ
れるビット・ラインと、第１書き込みワード・ラインと
第２書き込みワード・ラインとによって構成されるワー
ド・ラインと、前記ビット・ラインと前記ワード・ライ
ンとがマトリックス状に構成され、交差部には前述の第
１、第２書き込みワード・ラインをもつ不揮発性磁気メ
モリ・セルを配置する。

【００１４】また他の記憶回路ブロックの要旨は、第１
ビット・ラインと第２ビット・ラインとによって構成さ
れるビット・ラインと、書き込みワード・ラインと前記
ビット・ラインと前記書き込みワード・ラインとがマト
リックス状に構成され、交差部には前述の１本の書き込
みワード・ラインをもつ不揮発性メモリ・セルを配置す
る。

【００１５】

【発明の実施の形態】第１実施形態を図１において説明
する。メモリ・セル４０は第１ビット・ライン３８ａ
と、この第１ビット・ライン３８ａに接続され、少なく
とも該第１ビット・ライン３８ａに流れる電流によって
生じる磁界の方向によって磁化の方向が変化する強磁性
体の層を含む第１記憶素子１０ａと、第１スイッチング
素子２８ａと、前記第１ビット・ライン３８ａとで前記
第１記憶素子１０ａを挟み、該第１記憶素子１０ａと前
記第１スイッチング素子２８ａの一端とを接続する第１
配線構造体２２ａと、前記第１スイッチング素子２８ａ
の他端に接続された第３配線構造体２４と、第２ビット
・ライン３８ｂと、前記第２ビット・ライン３８ｂに接
続され、少なくとも該第２ビット・ライン３８ｂに流れ
る電流によって生じる磁界の方向によって磁化の方向が
変化する強磁性体の層を含む第２記憶素子１０ｂと、前
記第３配線構造体２４に一端が接続された第２スイッチ
ング素子２８ｂと、前記第２ビット・ライン３８ｂとで
前記第２記憶素子１０ｂを挟み、該第２記憶素子１０ｂ
と前記第２スイッチング素子２８ｂの他端とを接続する
第２配線構造体２２ｂとを含む。

【００１６】詳しくは、第１記憶素子１０ａと第２記憶
素子１０ｂにはＭＴＪ素子を使用する。このＭＴＪ素子
は図２で表すように４層（磁界の方向によって磁化の方
向が変えられる強磁性体の層である自由強磁性層１２、
トンネル電流を流す絶縁層であるトンネルバリアー１
４、磁化の方向が固定された固定強磁性層１６、その固
定強磁性層１６の磁界が外部の磁界によって変化しない
ように固定するための反強磁性層１８）から成るデータ
不揮発性の磁気記憶素子である。

【００１７】本発明の実施形態では、第１スイッチング
素子２８ａと第２スイッチング素子２８ｂにＭＯＳＦＥ
Ｔを使用している。また、第１配線構造体２２ａは図１
において、金属線層Ｍ１、Ｍ２、Ｍ３、第１Liner２０
ａと、それらを接続するＣａ、Ｖ１、Ｖ２、ＶＸ１とで
構成される。同様に、第２配線構造体２２ｂは金属線層
Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、第２Liner２０ｂと、
それらを接続するＣａ、Ｖ１、Ｖ２、Ｖ３、Ｖ４、ＶＸ
２とで構成される。ＣａはＭＯＳＦＥＴ２８ａ、２８ｂ
のソースやドレインの拡散領域ｎとのコンタクトを表し
ている。例えば、第１配線構造体２２ａは第１ＭＯＳＦ
ＥＴ２８ａのドレイン領域３０ａに接続され、第２配線
構造体２２ｂは第２ＭＯＳＦＥＴ２８ｂのドレイン領域
３０ｂに接続されている。

【００１８】第３配線構造体２４は、金属線層Ｍ１とＣ
ａとで構成される。このＣａは第１ＭＯＳＦＥＴ２８ａ
と第２ＭＯＳＦＥＴ２８ｂとで共有しているソース領域
３２とのコンタクトを表している。

【００１９】第１ＭＴＪ素子１０ａはＭ４の一部分で形
成される第１ビット・ライン３８ａと、第１配線構造体
２２ａの一部である第１Liner２０ａとで挟まれてい
る。同様に第２ＭＴＪ素子１０ｂはＭ６の一部分で形成
される第２ビット・ライン３８ｂと、第２配線構造体２
２ｂの一部である第２Liner２０ｂとで挟まれている。

【００２０】前述の第１ＭＴＪ素子１０ａの下方であ
り、Ｍ３の一部分で形成されるのは第１書き込みワード
・ライン３６ａである。また、前述の第２ＭＴＪ素子１
０ｂの下方であり、Ｍ５の一部分で形成されるのは第２
書き込みワード・ライン３６ｂである。この第２書き込
みワード・ライン３６ｂは第２配線構造体の一部である
第２Liner２０ｂと第１ビット・ライン３８ａの間に配
置される。この第１書き込みワード・ライン３８ａと第
２書き込みワード・ライン３８ｂに流す電流により発生
する磁界で第１ＭＴＪ素子１０ａと第２ＭＴＪ素子１０
ｂの磁化の方向を変えている。

【００２１】図４の第１実施形態の等価回路で示すよう
に、第１ビット・ライン３８ａを形成するＭ４と第２配
線構造体２２ｂの一部であるＭ４とは電気的に導通して
いない。同様に、第１書き込みワード・ライン３６ａを
形成するＭ３と第１配線構造体２２ａの一部であるＭ３
とは電気的に導通していない。また、第２書き込みワー
ド・ライン３６ｂを形成するＭ５と第２配線構造体２２
ｂの一部を形成するＭ５とは電気的に導通していない。

【００２２】図３に示すように、この第１実施形態にお
ける不揮発性磁気メモリ・セルは、従来から行われてい
る一般的な半導体製造方法を採用しており、積層工程や
リソグラフィー工程によって製造される。Ｍ３より下層
の積層工程は、従来のＭＯＳＦＥＴの積層工程により形
成される。

【００２３】Ｓ１によって示されるステップにおいて、
Ｍ３の金属膜が積層され、Ｍ３の感光膜塗布、光学露
光、現像によるパターン形成工程が行われ、エッチング
によりＭ３の食刻加工が行われる。Ｓ２からＳ７に示さ
れるステップにおいてＭ３とＭ４との間に、第１ＭＴＪ
素子１０ａ、Ｖ３、ＶＸ１、第１Liner２０ａが積層さ
れる。

【００２４】Ｓ８からＳ１０のステップによって、Ｍ４
と、Ｍ５と、Ｖ４が積層される。また、Ｓ１１からＳ１
７までのステップで、第２ＭＴＪ素子１０ｂ、ＶＸ２、
第２Liner２０ｂ、Ｖ５（図示せず）とＭ６が積層され
る。

【００２５】データの読み出し動作は、以下の手順で行
われる。第１ＭＯＳＦＥＴ２８ａのゲートである読み出
しワード・ライン３４ａに電圧が印加され、第１ＭＯＳ
ＦＥＴ２８ａがオンになる。それにより、第１ビット・
ライン３８ａから第１ＭＴＪ素子１０ａ、第１配線構造
体２２ａ、第１ＭＯＳＦＥＴ２８ａ、第３配線構造体２
４を経て大地電極に接続される電流経路が形成される。
この電流経路におけるＭＴＪ素子１０ａの抵抗の大小に
より、ＭＴＪ素子１０ａに記憶されたデータが読み出さ
れる。同様に、第２ＭＯＳＦＥＴ２８ｂのゲートである
読み出しワード・ライン３４ｂに電圧が印加され、第２
ＭＯＳＦＥＴ２８ｂがオンになる。それにより、第２ビ
ット・ライン３８ｂから第２ＭＴＪ素子１０ｂ、第２配
線構造体２２ｂ、第２ＭＯＳＦＥＴ２８ｂ、第３配線構
造体２４を経て大地電極に接続される電流経路が形成さ
れる。この電流経路におけるＭＴＪ素子１０ｂの抵抗の
大小により、ＭＴＪ素子１０ｂに記憶されたデータが読
み出される。

【００２６】データの書き込み動作は、以下の手順で行
われる。第１ＭＴＪ素子１０ａにデータを書き込む場
合、第１書き込みワード・ライン３６ａと第１ビット・
ライン３８ａに電流を流す。この第１ビット・ライン３
８ａに流す電流の方向で、第１書き込みワード・ライン
３６ａに流れる電流と、第１ビット・ライン３８ａに流
れる電流とによって発生する合成磁界の方向が異なる。
この発生した合成磁界により第１ＭＴＪ素子１０ａの自
由強磁性層１２の磁化方向を定めることが出来る。この
ように、書き込み電流が流された第１書き込みワード・
ライン３６ａと第１ビット・ライン３８ａの交差部にあ
るメモリ・セル４０が書き込み動作で選択され、第１Ｍ
ＴＪ素子１０ａの自由強磁性層１２の磁化方向が決定さ
れる。

【００２７】同様に、第２ＭＴＪ素子１０ｂにデータを
書き込む場合、第２書き込みワード・ライン３６ｂと第
２ビット・ライン３８ｂに電流を流す。発生した合成磁
界により第２ＭＴＪ素子１０ｂの自由強磁性層１２の磁
化方向を定めることが出来る。このように、書き込み電
流が流された第２書き込みワード・ライン３６ｂと第２
ビット・ライン３８ｂの交差部にあるメモリ・セル４０
が書き込み動作で選択され、第２ＭＴＪ素子１０ｂの自
由強磁性層１２の磁化方向が決定される。

【００２８】次に図５、図１０と図１１を使ってセル面
積の計算の説明をする。図１０に示されるように、従来
のＭＲＡＭセルの構造において、２ビットの情報をメモ
リするための最小セル面積は、Ｆを設計最小寸法の値と
すれば、「９Ｆ×４Ｆ＝３６Ｆ^２」となる。

【００２９】また、従来の２ビットの情報をメモリする
ＭＲＡＭセルの最小セル面積は、図１１に示すように
「１２Ｆ×６Ｆ＝７２Ｆ^２」となる。基本構造における
最小セル面積が３６Ｆ^２であることから、従来のＭＲＡ
Ｍセルにおいて２ビットの情報をメモリするためには、
最小セル面積の２倍のセル面積が必要である。図１１か
らわかるようにメタル・ライン以降のセルサイズが前工
程に比べて倍近く大きいため、記憶素子の積層が本来的
にも面積縮小に有利であるといえる。

【００３０】ところで、図５で示すように本実施形態の
構造におけるセル面積の限界は、「６Ｆ×６Ｆ＝３６Ｆ
^２」となる。この数値は従来構造のＭＲＡＭセルの数値
に比して５０％の減少となる。言い換えると、同じ記憶
容量の不揮発性磁気メモリ・セルを従来の２分の１のセ
ル面積で実現することが出来る。つまり、実効的にセル
面積が縮小化されたことになる。

【００３１】また、複数のワード・ライン（書き込みワ
ード・ライン３６ａ・３６ｂと読み出しワード・ライン
３４ａ・３４ｂ）と複数のビット・ライン（第１ビット
・ライン３８ａと第２ビット・ライン３８ｂ）とがマト
リックス状に配置され、その交差部に本実施形態の不揮
発性磁気記憶メモリ・セルが配置されることにより、記
憶回路ブロックが構成される。また、この記憶回路ブロ
ックはＭＲＡＭ等のチップに使用することが可能であ
る。

【００３２】第２実施形態は、不揮発性磁気メモリ・セ
ルの多層化を行う点においては、前述の実施形態と変わ
りがないが、１本のワード・ラインを２個のＭＴＪ素子
で共用することによって、積層の数を減らしていること
に特徴を有する。

【００３３】この第２実施形態を図６において説明す
る。メモリ・セル７２は第１ビット・ライン７０ａと、
この第１ビット・ライン７０ａに接続され、少なくとも
該第１ビット・ライン７０ａに流れる電流によって生じ
る磁界の方向によって磁化の方向が変化する強磁性体の
層を含む第１記憶素子５０ａと、第１スイッチング素子
６０ａと、前記第１ビット・ライン７０ａとで前記第１
記憶素子５０ａを挟み、該第１記憶素子５０ａと前記第
１スイッチング素子６０ａの一端とを接続する第１配線
構造体５４ａと、前記第１スイッチング素子６０ａの他
端に接続された第３配線構造体５６と、第２ビット・ラ
イン７０ｂと、前記第２ビット・ライン７０ｂに接続さ
れ、少なくとも該第２ビット・ライン７０ｂに流れる電
流によって生じる磁界の方向によって磁化の方向が変化
する強磁性体の層を含む第２記憶素子５０ｂと、前記第
３配線構造体５６に一端が接続された第２スイッチング
素子６０ｂと、前記第２ビット・ライン７０ｂとで前記
第２記憶素子５０ｂを挟み、該第２記憶素子５０ｂと前
記第２スイッチング素子６０ｂの他端とを接続する第２
配線構造体５４ｂとを含み、Ｍ３の一部分で形成される
書き込みワード・ライン６８を挟んで対称に前述の第１
ＭＴＪ素子５０ａと第２ＭＴＪ素子５０ｂとが配置され
る。また、この第１ＭＴＪ素子５０ａと第２ＭＴＪ素子
５０ｂとは、第１実施形態のＭＴＪ素子と同じ構造であ
るので説明を省略する。この第１ＭＴＪ素子５０ａは自
由強磁性層１２が前述の第１ビット・ライン７０ａに面
するように配置されている。

【００３４】本発明の第２実施形態では、第１スイッチ
ング素子６０ａと第２スイッチング素子６０ｂにＭＯＳ
ＦＥＴを使用している。また、図６に示すように、第１
配線構造体５４ａは金属線層Ｍ１、Ｍ２、第１Liner５
２ａと、それらを接続するＣａ、Ｖ１、ＶＸ１とで構成
される。同様に、第２配線構造体５４ｂは金属線層Ｍ
１、Ｍ２、Ｍ３、第２Liner５２ｂと、それらを接続す
るＣａ、Ｖ１、Ｖ２、ＶＸ２とで構成される。

【００３５】第３配線構造体５６は、金属線層Ｍ１とＣ
ａとで構成される。このＣａは第１ＭＯＳＦＥＴ６０ａ
と第２ＭＯＳＦＥＴ６０ｂとで共有しているソース領域
６６とのコンタクトを表している。

【００３６】図８の第２実施形態の等価回路で示すよう
に、第１ビット・ライン７０ａを形成するＭ２と第１配
線構造体５４ａの一部であるＭ２とは電気的に導通して
いない。同様に、ワード・ライン６８を形成するＭ３と
第２配線構造体５４ｂの一部であるＭ３とは電気的に導
通していない。

【００３７】図７に示すように、この第２実施形態にお
ける不揮発性磁気メモリ・セルは、従来から行われてい
る一般的な半導体製造方法を採用しており、積層工程や
リソグラフィー工程によって製造される。Ｍ２より下層
の積層工程は、従来のＭＯＳＦＥＴの積層工程により形
成される。このＭＯＳＦＥＴ６０ａ、６０ｂはソース領
域６６を共有して対称に２個のドレインが設けられ、第
１配線構造体５４ａと第２配線構造体５４ｂとがそれぞ
れのドレイン拡散領域６２ａ、６２ｂのチャネルに接合
されている。

【００３８】Ｓ２０によって示されるステップにおい
て、Ｍ２がＣＭＰ（Chemical Mechanical Polishing）
により平坦化される。Ｓ２１からＳ２７に示されるステ
ップにおいて、第１ＭＴＪ素子５０ａ、ＶＸ１、第１Li
ner５２ａ、Ｖ３、Ｍ３が積層される。また、Ｓ２８か
らＳ３４のステップによって、ＶＸ２、第２Liner５２
ｂ、第２記憶素子５０ｂ、Ｍ４が積層される。

【００３９】データの読み出し動作は、以下の手順で行
われる。図６において、ＭＯＳＦＥＴ６０ａのゲートで
ある読み出しワード・ライン６４ａに電圧が印加され、
ＭＯＳＦＥＴ６０ａ、がオンになる。それにより、第１
ビット・ライン７０ａから第１ＭＴＪ素子５０ａ、第１
配線構造体５４ａ、第１ＭＯＳＦＥＴ６０ａ、第３配線
構造体５６を経て大地電極に接続される電流経路が形成
される。この電流経路におけるＭＴＪ素子５０ａの抵抗
の大小により、ＭＴＪ素子５０ａに記憶されたデータが
読み出される。同様に、ＭＯＳＦＥＴ６０ｂのゲートで
ある読み出しワード・ライン６４ｂに電圧が印加され、
ＭＯＳＦＥＴ６０ｂがオンになる。それにより、第２ビ
ット・ライン７０ｂから第２ＭＴＪ素子５０ｂ、第２配
線構造体５４ｂ、第２ＭＯＳＦＥＴ６０ｂ、第３配線構
造体５６を経て大地電極に接続される電流経路が形成さ
れる。この電流経路におけるＭＴＪ素子５０ｂの抵抗の
大小により、ＭＴＪ素子５０ｂに記憶されたデータが読
み出される。

【００４０】データの書き込み動作は、以下の手順で行
われる。第１ＭＴＪ素子５０ａにデータを書き込む場
合、書き込みワード・ライン６８と第１ビット・ライン
７０ａに電流を流す。この第１ビット・ライン７０ａに
流す電流の方向で、書き込みワード・ライン６８に流れ
る電流と第１ビット・ライン７０ａに流れる電流とによ
って発生する合成磁界の磁化方向が異なる。この発生し
た合成磁界により第１ＭＴＪ素子５０ａの自由強磁性層
１２の磁化方向を定めることが出来る。このように、書
き込み電流が流された書き込みワード・ライン６８と第
１ビット・ライン７０ａの交差部にあるメモリ・セル７
２が書き込み動作で選択され、第１ＭＴＪ素子５０ａの
自由強磁性層１２の磁化方向が決定される。

【００４１】また、第２ＭＴＪ素子５０ｂにデータを書
き込む場合、書き込みワード・ライン６８に流れる電流
と第２ビット・ライン７０ｂに流れる電流との合成磁界
により、第２ＭＴＪ素子５０ｂの自由強磁性層１２の磁
化方向を定めることが出来る。このように、書き込み電
流が流された書き込みワード・ライン６８と第２ビット
・ライン７０ｂの交差部にあるメモリ・セル７２が書き
込み動作で選択され、第２ＭＴＪ素子５０ｂの自由強磁
性層１２の磁化方向が決定される。

【００４２】図９においてセル面積の計算の説明をす
る。第２実施形態の構造におけるセル面積は、「６Ｆ×
６Ｆ＝３６Ｆ^２」となる。図１０より従来の構造のＭＲ
ＡＭセルにおいて２ビットの情報をメモリするために必
要なセル面積は７２Ｆ^２である。数値を比較すると、本
実施形態の不揮発性磁気メモリ・セルのセル面積は、従
来の構造におけるＭＲＡＭセルの２分の１の面積とな
る。つまり、実効的にセル面積が縮小化されたことにな
る。また、本実施形態では、書き込みワード・ライン６
８を挟んだ第１ＭＴＪ素子５０ａと第２ＭＴＪ素子５０
ｂとが近接しているが、互いの磁界が干渉しあうことは
ない。

【００４３】また、複数のワード・ライン（書き込みワ
ード・ライン６８と読み出しワード・ライン６４ａ・６
４ｂ）と複数のビット・ライン（第１ビット・ライン７
０ａと第２ビット・ライン７０ｂ）とがマトリックス状
に配置され、その交差部に本実施形態の不揮発性磁気メ
モリ・セルが配置されることにより、記憶回路ブロック
が構成される。また、この記憶回路ブロックはＭＲＡＭ
等のチップに使用することが可能である。

【００４４】以上、本発明の多層構造の不揮発性磁気メ
モリ・セル及びそれを用いた記憶回路ブロックについて
実施形態を挙げて説明したが、本発明はこれらに限定さ
れるものではない。例えば、本発明の実施形態では不揮
発性磁気記憶素子にＭＴＪ素子を使用したが、記憶素子
にＧＭＲ（Giant Magneto Resistive）素子を採用して
もよい。

【００４５】さらに、本実施形態では、２個のＭＴＪ素
子を積層する構造の不揮発性磁気メモリ・セルを説明し
た。しかし、本発明は２個のＭＴＪ素子を積層する構造
のものに限定されない。例えば、本実施例の不揮発性磁
気メモリ・セルの構造に更に、ビット・ライン、書き込
みワード・ライン、ＭＴＪ素子を積層し、前述のＭＴＪ
素子とスイッチング素子とを導通させる配線構造体を設
けてスイッチング素子と接続し多層化することも可能で
ある。また、第１、第２スイッチング素子はＭＯＳＦＥ
Ｔに限定されず、他のスイッチング素子でもよい。さら
に、積層される金属線層の数は本実施形態に限定されな
い。本発明はその趣旨を逸脱しない範囲で当業者の知識
に基づき種々なる改良、修正、変形を加えた態様で実施
できるものである。

【００４６】

【発明の効果】以上のように、本発明において示される
多層構造の不揮発性磁気メモリ・セルは、多層構造化す
ることにより実効的にセル面積が縮小化されると共に、
従来のＭＲＡＭセルにおけるメタル・ラインやＭＴＪ素
子等の断面積をそのまま維持していることから、ＭＴＪ
素子の反磁界が不必要に増加せず、書き換えに不必要な
大電流を要しない。同様にビット・ラインの断面積は従
来のＭＲＡＭセルと同じであることから、ビット・ライ
ンのエレクトロマイグレーション耐性を超えることは無
い。

【００４７】また、本発明の不揮発性磁気メモリ・セル
は従来の構造のＭＲＡＭセルと比較してビットあたりの
コストが低くなる。さらに本発明による多層構造の不揮
発性磁気メモリ・セルは１ビットあたりのセル面積が
「１８Ｆ^２」であることに対して、現状のＦｌａｓｈメ
モリＮＯＲタイプでは約「１３Ｆ^２」、ＤＲＡＭでは
「８Ｆ^２ないし９Ｆ^２」のセル面積であることから、本
発明はＭＲＡＭのコスト競争力を強化させることができ
る。

【図面の簡単な説明】

【図１】本発明における第１実施形態の不揮発性磁気メ
モリ・セルの構成を表した図である。

【図２】本発明のＭＴＪ素子の構造を表した斜視図であ
る。

【図３】第１実施形態の不揮発性磁気メモリ・セルの製
造工程を表した図である。

【図４】第１実施形態の不揮発性磁気メモリ・セルの回
路図である。

【図５】第１実施形態の不揮発性磁気メモリ・セルの平
面図である。

【図６】第２実施形態の不揮発性磁気メモリ・セルの構
成を表した図である。

【図７】第２実施形態の不揮発性磁気メモリ・セルの製
造工程を表した図である。

【図８】第２実施形態の不揮発性磁気メモリ・セルの回
路図である。

【図９】第２実施形態の不揮発性磁気メモリ・セルの平
面図である。

【図１０】従来のＭＲＡＭセルにおいて２ビットの情報
をメモリするために必要な最小セル面積を計算するため
の図である。

【図１１】従来のＭＲＡＭセルの平面図である。

【図１２】従来のＭＲＡＭセルの構造図である。

【図１３】従来のＭＲＡＭセルを用いた記憶回路ブロッ
クを表した図である。

【符号の説明】

１０ａ、５０ａ：第１記憶素子１０ｂ、５０ｂ：第２記憶素子１２：自由強磁性層１４：トンネルバリアー１６：固定強磁性層１８：反強磁性層２０ａ、５２ａ：第１Liner ２０ｂ、５２ｂ：第２Liner ２２ａ、５４ａ：第１配線構造体２２ｂ、５４ｂ：第２配線構造体２４、５６：第３配線構造体２８ａ、６０ａ：第１スイッチング素子２８ｂ、６０ｂ：第２スイッチング素子３０ａ、３０ｂ：ドレイン領域３２、６６：ソース領域３４ａ、６４ａ：第１読み出しワード・ライン３４ｂ、６４ｂ：第２読み出しワード・ライン３６ａ：第１書き込みワード・ライン３６ｂ：第２書き込みワード・ライン３８ａ、７０ａ：第１ビット・ライン３８ｂ、７０ｂ：第２ビット・ライン４０、７２：メモリ・セル６２ａ、６２ｂ：ドレイン領域６８：書き込みワード・ライン

フロントページの続き (72)発明者北村恒二滋賀県野洲郡野洲町大字市三宅800番地日本アイ・ビー・エム株式会社野洲事業所内 (72)発明者砂永登志男滋賀県野洲郡野洲町大字市三宅800番地日本アイ・ビー・エム株式会社野洲事業所内 (72)発明者宮武久忠滋賀県野洲郡野洲町大字市三宅800番地日本アイ・ビー・エム株式会社野洲事業所内Ｆターム(参考） 5F083 FZ10 GA09 LA12 LA16 PR40

Claims

【特許請求の範囲】

【請求項１】第１ビット・ラインと、前記第１ビット
・ラインに接続され、少なくとも該第１ビット・ライン
に流れる電流によって生じる磁界の方向によって磁化の
方向が変化する強磁性体の層を含む第１記憶素子と、第
１スイッチング素子と、前記第１ビット・ラインとで前
記第１記憶素子を挟み、該第１記憶素子と前記第１スイ
ッチング素子の一端とを接続する第１配線構造体と、前
記第１スイッチング素子の他端に接続された第３配線構
造体と、第２ビット・ラインと、前記第２ビット・ライ
ンに接続され、少なくとも該第２ビット・ラインに流れ
る電流によって生じる磁界の方向によって磁化の方向が
変化する強磁性体の層を含む第２記憶素子と、前記第３
配線構造体に一端が接続された第２スイッチング素子
と、前記第２ビット・ラインとで前記第２記憶素子を挟
み、該第２記憶素子と前記第２スイッチング素子の他端
とを接続する第２配線構造体と、を含む不揮発性磁気メ
モリ・セル。
【請求項２】前記第２記憶素子が、前記第１記憶素子
と非接触であり、該第１記憶素子と平行に配置されてい
る請求項１に記載の不揮発性磁気メモリ・セル。
【請求項３】前記第１記憶素子と前記第３配線構造体
との間に、第１書き込みワード・ラインを含む請求項１
または請求項２に記載の不揮発性磁気メモリ・セル。
【請求項４】前記第２記憶素子と前記第１ビット・ラ
インとの間に、第２書き込みワード・ラインを含む請求
項１乃至３に記載の不揮発性磁気メモリ・セル。
【請求項５】前記第１記憶素子と前記第２記憶素子の
間に、該第１記憶素子と第２記憶素子と非接触である書
き込みワード・ラインを含む請求項１または請求項２に
記載の不揮発性磁気メモリ・セル。
【請求項６】前記記憶素子がＭＴＪ（Magnetic Tunne
l Junction）素子である請求項１乃至５に記載の不揮発
性磁気メモリ・セル。
【請求項７】前記第１スイッチング素子と第２スイッ
チング素子がＭＯＳＦＥＴである請求項１乃至６に記載
の不揮発性磁気メモリ・セル。
【請求項８】前記ＭＯＳＦＥＴのゲートが読み出しワ
ード・ラインである請求項７に記載の不揮発性磁気メモ
リ・セル。
【請求項９】前記第１ＭＯＳＦＥＴと前記第２ＭＯＳ
ＦＥＴのソースを共有している請求項８に記載の不揮発
性磁気メモリ・セル。
【請求項１０】複数の平行するビット・ラインと、該
複数のビット・ラインの其々に接続され、少なくとも該
複数のビット・ラインの其々に流れる電流によって生じ
る磁界の方向によって磁化の方向が変化する強磁性体の
層を含む複数の記憶素子と、複数のスイッチング素子
と、ビット・ラインとで記億素子を挟み、其々の記憶素
子と其々のスイッチング素子の一端とを接続する複数の
配線構造体と、其々のビット・ラインとの間に記憶素子
が配置されるように設けられた複数の書き込みワード・
ラインと、を含む不揮発性磁気メモリ・セル。
【請求項１１】前記第１ビット・ラインと第２ビット
・ラインとによって構成されるビット・ラインと、前記
第１書き込みワード・ラインと第２書き込みワード・ラ
インとによって構成されるワード・ラインと、前記ビッ
ト・ラインと前記ワード・ラインとがマトリックス状に
構成され、交差部に配置された請求項４または６乃至９
に記載の不揮発性磁気メモリ・セルと、を含む記憶回路
ブロック。
【請求項１２】前記第１ビット・ラインと第２ビット
・ラインとによって構成されるビット・ラインと、前記
書き込みワード・ラインと前記ビット・ラインと前記書
き込みワード・ラインとがマトリックス状に構成され、
交差部に配置された請求項５乃至９に記載の不揮発性磁
気メモリ・セルと、を含む記憶回路ブロック。