JP4566550B2 - 基準セルを有する磁気ラム素子及びその構造体 - Google Patents
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Description
エムドルラム,「銅配線と共に一つのトランジスター及び一つの磁気トンネル接合で構成されるように集積されたビットセルを基礎とする低電力1メガビット磁気ラム(A low power 1Mbit MRAM based on 1T1MTJ bit cell integrated with Copper Interconnects)」,IEEE Symposium on VLSI Circuits Digest of Technical Papaers,pp.158−161(2002)
21a デジットライン
29a メイン下部電極
29b 基準下部電極
31a メインピニング膜
31b 基準ピニング膜
33a メイン固定膜
33b 基準固定膜
35a メイントンネリング膜
35b 基準トンネリング膜
37a メイン自由膜
37b 基準自由膜
38a メイン磁気トンネル接合構造体
38b 基準磁気トンネル接合構造体
39a メイン上部電極
39b 基準上部電極
40a メイン磁気抵抗体
40b 基準磁気抵抗体
45a メインビットライン
45b 基準ビットライン
A1,A2 メインセル領域(メインセルアレイ部)
B 基準セル領域(基準セルアレイ部)
Cm メインセル
Cref 基準セル
SA 感知増幅器
Tm メインアクセストランジスター
Tr 基準アクセストランジスター
Claims (16)
- メインセル領域及びメインセル領域と隣接する基準セル領域を備える磁気ラム素子構造体(magnetic RAM device structure)において、
前記メインセル領域内に行及び列に沿って2次元的に配置され、それらのそれぞれが平面上に第1幅及び第1長さを有する複数のメイン磁気抵抗体と;
前記基準セル領域内に前記列と平行する方向に1次元的に配置された基準磁気抵抗体と;を含み、
前記基準磁気抵抗体のそれぞれは平面上に第2幅及び第2長さを有し、前記第1長さの方向は前記第2長さの方向と所定の角度で交差するとともに、
メイン磁気抵抗体(40a)のメイン自由膜(37a)のスピン方向は、基準磁気抵抗体(40b)の基準自由膜(37b)のスピン方向と異なっており、前記基準磁気抵抗体(40b)の前記基準自由膜(37b)の前記スピン方向は、その基準固定膜(33b)のスピン方向と異なっている
ことを特徴とする磁気ラム素子構造体。 - 請求項1記載の磁気ラム素子構造体において、
前記第1及び第2長さは、それぞれ前記第1及び第2幅よりも大きく、前記メイン磁気抵抗体及び前記基準磁気抵抗体のそれぞれは、平面上で長方形または楕円形であり、
前記メイン磁気抵抗体のそれぞれは、順に積層されたメイン下部電極、メイン磁気トンネル接合構造体及びメイン上部電極を含み、前記基準磁気抵抗体のそれぞれは、順に積層された基準下部電極、基準磁気トンネル接合構造体及び基準上部電極を含み、
前記メイン磁気トンネル接合構造体は、順に積層されたメインピニング膜、メイン固定膜、メイントンネリング膜及びメイン自由膜を含み、前記基準磁気トンネル接合構造体は、順に積層された基準ピニング膜、基準固定膜、基準トンネリング膜及び基準自由膜を含み、
前記基準磁気抵抗体は、磁気スピンが前記メイン磁気抵抗体の長さ方向に向けて互いに平行するよう配列及び固定された前記基準固定膜と、磁気スピンの方向が前記固定されたスピンと直交する方向に向けて配列された前記基準自由膜と、を備え、常に前記メイン磁気抵抗体の最大抵抗値と最小抵抗値の間の抵抗値を導く
ことを特徴とする磁気ラム素子構造体。 - 請求項1記載の磁気ラム素子構造体において、
前記所定の角度は90°であり、
前記基準セル領域内に配置された基準ビットラインをさらに含み、前記基準ビットラインは前記列と平行するように配置され、前記基準ビットラインは、前記基準ビットライン下部で前記列と平行する方向に沿って1次元的に配列された前記基準磁気抵抗体の上部面と電気的に接続されており、
前記メインセル領域内に配置された複数の平行するメインビットラインをさらに含み、前記メインビットラインは、前記列と平行するように配置され、前記メインビットラインのそれぞれは、その下部で前記列と平行した方向に沿って1次元的に配列された前記メイン磁気抵抗体の上部面と電気的に接続されており、
前記メイン磁気抵抗体及び前記基準抵抗体の下部に配置された複数の平行するデジットラインをさらに含み、前記デジットラインは、前記行と平行するように配置され、前記メイン磁気抵抗体及び前記基準磁気抵抗体から絶縁され
前記メインセル領域内に形成され、前記メイン磁気抵抗体の下部面にそれぞれ電気的に接続された複数のメインアクセストランジスターと、
前記基準セル領域内に形成され、前記基準磁気抵抗体の下部面にそれぞれ電気的に接続された複数の基準アクセストランジスターと、をさらに含み、
前記アクセストランジスターは、半導体基板に形成され、
前記各行内に配列された前記メインアクセストランジスター及び前記基準アクセストランジスターは、一つのワードラインを共有する
ことを特徴とする磁気ラム素子構造体。 - 半導体基板上にメインセル領域及び基準セル領域を具備し、前記メインセル領域は行(rows)及び列(columns)に沿って2次元的に配列された複数のメインセルを有し、前記基準セル領域は、前記列に沿って1次元的に配列された複数の基準セルを有する磁気ラム素子構造体において、
前記半導体基板上に前記行と平行するように配列された複数のデジットラインと、
前記メインセル領域内に前記デジットラインの上部を横切るように配列された複数のメインビットラインと、
前記基準セル領域内に前記デジットラインの上部を横切るように配置された一つの基準ビットラインと、
前記メインビットラインと前記デジットラインとの間に介在され、平面上に幅及び前記幅よりも大きい長さを有し、一つの方向に向けて互いに平行するように配列された複数のメイン磁気抵抗体と、
前記基準ビットラインと前記デジットラインとの間に介在された複数の基準磁気抵抗体と、を含み、
前記各基準磁気抵抗体は前記各メイン磁気抵抗体と同じ模様(configuration)及び構造を有し、前記一つの方向と垂直するよう配列されるとともに、
メイン磁気抵抗体(40a)のメイン自由膜(37a)のスピン方向は、基準磁気抵抗体(40b)の基準自由膜(37b)のスピン方向と異なっており、前記基準磁気抵抗体(40b)の前記基準自由膜(37b)の前記スピン方向は、その基準固定膜(33b)のスピン方向と異なっている
ことを特徴とする磁気ラム素子構造体。 - 請求項4記載の磁気ラム素子構造体において、
前記基準磁気抵抗体及び前記メイン磁気抵抗体のそれぞれは、平面上で長方形の形態(rectangular shape)または楕円形の形態を有するとともに、
前記メイン磁気抵抗体のそれぞれは、順に積層されたメイン下部電極、メイン磁気トンネル接合構造体及びメイン上部電極を含み、前記基準磁気抵抗体のそれぞれは、順に積層された基準下部電極、基準磁気トンネル接合構造体及び基準上部電極を含み、前記ビットラインは前記基準上部電極と電気的に接続され
前記メイン磁気トンネル接合構造体のそれぞれは、順に積層されたメインピニング膜(main pinning layer)、メイン固定膜(main pinned layer)、メイントンネリング膜(main tunneling layer)及びメイン自由膜(main free layer)を含み、前記基準磁気トンネル接合構造体のそれぞれは、順に積層された基準ピニング膜(reference pinning layer)、基準固定膜(reference pinned layer)、基準トンネリング膜(reference tunneling layer)、及び基準自由膜(reference free layer)を含み、
前記基準磁気抵抗体は、磁気スピンが前記メイン磁気抵抗体の長さ方向に向けて互いに平行するよう配列及び固定された前記基準固定膜と、磁気スピンの方向が前記固定されたスピンと直交する方向に向けて配列された前記基準自由膜と、を備え、常に前記メイン磁気抵抗体の最大抵抗値と最小抵抗値の間の抵抗値を導く
ことを特徴とする磁気ラム素子構造体。 - 請求項4記載の磁気ラム素子構造体において、
前記デジットラインは前記メイン磁気抵抗体及び前記基準磁気抵抗体から絶縁されることを特徴とする磁気ラム素子構造体。 - 請求項5記載の磁気ラム素子構造体において、
前記メインビットラインのそれぞれは、その下部に配列された前記メイン上部電極と電気的に接続され、前記基準ビットラインはその下部に配列された前記基準上部電極と電気的に接続されるとともに、
前記メイン下部電極にそれぞれ接続されたドレーン領域を有するメインアクセストランジスターと、
前記基準下部電極にそれぞれ接続されたドレーン領域を有する基準アクセストランジスターと、をさらに含む
ことを特徴とする磁気ラム素子構造体。 - メインセルアレイ部(main cell array portion)及び基準セルアレイ部(reference cell array portion)を備える磁気ラム素子において、
前記基準セルアレイ部内の基準ビットラインと、
前記基準ビットラインに並列に連結され、それらのそれぞれが直列に連結された、一つの基準アクセストランジスター(a single reference access transistor)及び一つの基準磁気抵抗体(a single reference magnetic resistor)で構成され、前記基準磁気抵抗体の第1端子が前記基準ビットラインと電気的に接続され、前記基準磁気抵抗体の第2端子がそれぞれ前記基準アクセストランジスターのドレーン領域に接続された複数の基準セルと、
前記基準ビットラインと電気的に接続された第1入力端子を有する感知増幅器と、
を含み、
メイン磁気抵抗体(40a)のメイン自由膜(37a)のスピン方向は、基準磁気抵抗体(40b)の基準自由膜(37b)のスピン方向と異なっており、前記基準磁気抵抗体(40b)の前記基準自由膜(37b)の前記スピン方向は、その基準固定膜(33b)のスピン方向と異なっている
ことを特徴とする磁気ラム素子。 - 請求項8記載の磁気ラム素子において、
前記基準アクセストランジスターのゲート電極にそれぞれ電気的に接続された複数のワードラインをさらに含み、前記ワードラインは前記メインセルアレイ部内に延長され、
前記メインセルアレイ部内の複数のメインビットラインをさらに含み、前記メインビットラインは前記感知増幅器の第2入力端子と電気的に接続され
前記メインビットラインのそれぞれに並列に連結された複数のメインセルをさらに含み、それらのそれぞれは直列に連結された一つのメインアクセストランジスター(a single main access transistor)及び一つのメイン磁気抵抗体(a single main magnetic resistor)で構成され、前記メイン磁気抵抗体の第1端子は前記メインビットラインと電気的に接続され、前記メイン磁気抵抗体の第2端子はそれぞれ前記メインアクセストランジスターのドレーン領域に接続され、
前記メインアクセストランジスターのゲート電極は、それぞれ前記ワードラインと電気的に接続され、
前記メインアクセストランジスターのソース領域及び前記基準アクセストランジスターのソース領域は、共通ソースラインと電気的に接続され、
前記メインセルアレイ部内の複数のデジットラインをさらに含み、前記デジットラインは前記基準セルアレイ部内に延長される
ことを特徴とする磁気ラム素子。 - 請求項9記載の磁気ラム素子において、
前記基準磁気抵抗体のそれぞれは、前記メイン磁気抵抗体の最大抵抗値と最小抵抗値との間の中間値(mid−value)に該当する抵抗値を有するとともに、
前記基準磁気抵抗体は、磁気スピンが前記メイン磁気抵抗体の長さ方向に向けて互いに平行するよう配列及び固定された基準固定膜と、磁気スピンの方向が前記固定されたスピンと直交する方向に向けて配列された基準自由膜と、を備える
ことを特徴とする磁気ラム素子。 - 表面を備える磁気ラム基板と、
前記表面に沿って延長された複数のメイン磁気抵抗体と、
前記メイン磁気抵抗体に非平行するように前記表面に沿って延長された複数の基準磁気抵抗体と、を含み、
メイン磁気抵抗体(40a)のメイン自由膜(37a)のスピン方向は、基準磁気抵抗体(40b)の基準自由膜(37b)のスピン方向と異なっており、前記基準磁気抵抗体(40b)の前記基準自由膜(37b)の前記スピン方向は、その基準固定膜(33b)のスピン方向と異なっている
ことを特徴とする磁気ラム。 - 請求項11記載の磁気ラムにおいて、
前記基準磁気抵抗体は前記メイン磁気抵抗体と垂直する方向に向けて前記表面に沿って延長されているとともに、
前記基準磁気抵抗体及び前記メイン磁気抵抗体は長方形または楕円形であり、
前記メイン磁気抵抗体は、最大抵抗値または最小抵抗値を有し、前記基準磁気抵抗体は、前記最大抵抗値と前記最小抵抗値との間の抵抗値を有し、
前記基準磁気抵抗体及び前記メイン磁気抵抗体のそれぞれは、前記表面に沿って互いに平行する方向に向けて磁気スピンを有する固定層を備えるとともに、
前記基準磁気抵抗体は、磁気スピンが前記メイン磁気抵抗体の長さ方向に向けて互いに平行するよう配列及び固定された基準固定膜と、磁気スピンの方向が前記固定されたスピンと直交する方向に向けて配列された基準自由膜と、を備え、常に前記メイン磁気抵抗体の最大抵抗値と最小抵抗値の間の抵抗値を導く
ことを特徴とする磁気ラム。 - 請求項11記載の磁気ラムにおいて、
前記メイン磁気抵抗体にそれぞれ連結されて複数のメインセルを構成し、前記メインセルのそれぞれが、単一メインアクセストランジスター及び単一メイン磁気抵抗体を備える複数のメイントランジスターと、
前記基準磁気抵抗体にそれぞれ連結されて複数の基準セルを構成し、前記基準セルのそれぞれが、単一基準アクセストランジスター及び単一基準磁気抵抗体を備える複数の基準アクセストランジスターと、
をさらに含むとともに、
共通ラインと、
メインビットラインと、
基準ビットラインと、をさらに含み、
前記メインセルのうち少なくとも一つは前記共通ラインと前記メインビットラインとの間に介在されるように接続され、前記基準セルのうち少なくとも一つは前記共通ラインと前記基準ビットラインとの間に介在されるように接続され、
ワードラインをさらに含み、前記共通ラインと前記メインビットラインとの間に介在された前記メインセルのうち少なくとも一つと、前記共通ラインと前記基準ビットラインとの間に介在された前記基準セルのうち少なくとも一つとは前記ワードラインに接続され、
前記共通ライン及び前記ワードラインは、前記表面に沿って互いに平行するよう延長され、前記メインビットライン及び前記基準ビットラインは、互いに平行しながら前記共通ライン及び前記ワードラインに非平行するように前記表面に沿って延長され、
前記メインビットラインと前記基準ビットラインとの間に接続された感知増幅器をさらに含む
ことを特徴とする磁気ラム。 - 磁気ラム基板を備え、
前記基板上に配置された複数のメイン磁気抵抗体及び複数のメインアクセストランジスターを備え、前記メイン磁気抵抗体は、最大抵抗値または最小抵抗値を有し、前記メイン磁気抵抗体は、それぞれ前記メインアクセストランジスターに接続されて複数のメインセルを構成し、前記メインセルのそれぞれは、単一メインアクセストランジスター及び単一メイン磁気抵抗体を備え、
前記基板上に配置された複数の基準磁気抵抗体及び複数の基準アクセストランジスターを備え、前記基準磁気抵抗体は、前記最大抵抗値と前記最小抵抗値との間の抵抗値を有し、前記基準磁気抵抗体はそれぞれ前記基準アクセストランジスターに接続されて複数の基準セルを構成し、前記基準セルのそれぞれは、単一基準アクセストランジスター及び単一基準磁気抵抗体を備えるとともに、
メイン磁気抵抗体(40a)のメイン自由膜(37a)のスピン方向は、基準磁気抵抗体(40b)の基準自由膜(37b)のスピン方向と異なっており、前記基準磁気抵抗体(40b)の前記基準自由膜(37b)の前記スピン方向は、その基準固定膜(33b)のスピン方向と異なっている
ことを特徴とする磁気ラム。 - 請求項14記載の磁気ラムにおいて、
前記磁気ラム基板は、表面を備え、前記複数のメイン磁気抵抗体は、前記表面に沿って延長された長さを有し、複数の基準磁気抵抗体は、メイン磁気抵抗体と非平行するように前記表面に沿って延長された長さを有するとともに、
前記基準磁気抵抗体は、前記メイン磁気抵抗体に垂直する方向に向けて前記表面に沿って延長されており、
前記基準磁気抵抗体及び前記メイン磁気抵抗体は、長方形または楕円形であり、
前記基準磁気抵抗体は、前記最大抵抗値と前記最小抵抗値との間の中間に該当する抵抗値を有し、
前記基準磁気抵抗体及び前記メイン磁気抵抗体のそれぞれは、互いに平行する方向に向けて配列された磁気スピンを有する固定層を備えるとともに、
前記基準磁気抵抗体は、磁気スピンが前記メイン磁気抵抗体の長さ方向に向けて互いに平行するよう配列及び固定された基準固定膜と、磁気スピンの方向が前記固定されたスピンと直交する方向に向けて配列された基準自由膜と、を備える
ことを特徴とする磁気ラム。 - 請求項14記載の磁気ラムにおいて、
共通ラインと、
メインビットラインと、
基準ビットラインと、をさらに含み、
前記メインセルのうち、少なくとも一つは前記共通ラインとメインビットラインとの間に介在されるように接続され、前記基準セルのうち、少なくとも一つは前記共通ラインと前記基準ビットラインとの間に介在されるように接続され、
ワードラインをさらに含み、前記共通ラインと前記メインビットラインとの間に介在された前記メインセルのうち、少なくとも一つと、前記共通ラインと前記基準ビットラインとの間に介在された前記基準セルのうち、少なくとも一つとは前記ワードラインに接続され、
前記共通ライン及び前記ワードラインは互いに平行するように延長され、前記メインビットライン及び前記基準ビットラインは、互いに平行しながら前記共通ライン及び前記ワードラインに非平行するように延長され、
前記メインビットラインと前記基準ビットラインとの間に接続された感知増幅器をさらに含む
ことを特徴とする磁気ラム。
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