JPWO2008102498A1 - 磁性体装置及び磁気記憶装置 - Google Patents

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Abstract

磁性体装置は、磁性体ピン層２０と第１機能体４と第２機能体５とを具備する。磁性体ピン層２０は、磁化方向が固定されている。第１機能体４は、磁性体ピン層２０に接し、磁性体ピン層２０と共に機能を具現する。第２機能体５は、磁性体ピン層２０に接している。第２機能体５は、非磁性の導電体又は絶縁体、及び機能体のいずれかである。磁性体ピン層２０は、複数の磁性体層２と、それらの間に設けられた非磁性導電体層３、１１とを備える。非磁性導電体層３、１１が両側の磁性体層２同士を強磁性結合又は反強磁性結合させる。複数の磁性体層２の磁化量の総和がほぼゼロである。複数の磁性体層２のうち、第１方向と第２方向の磁性体層群の異方性磁界の大きさが異なる。

Description

本発明は磁性体装置及び磁気記憶装置に関し、特に高温熱処理耐性を有し、特性ばらつきを少なくすることが可能な磁性体装置及び磁気記憶装置に関する。
この出願は、２００７年２月２３日に出願された特許出願番号２００７−０４４７０１号の日本特許出願に基づいており、その出願による優先権の利益を主張し、その出願の開示は、引用することにより、そっくりそのままここに組み込まれている。
磁性体装置として、例えば、磁気抵抗素子を記憶素子として用いる磁気記憶装置や、磁気センサや、磁気ヘッドなどが知られている。
磁気抵抗素子の例として、トンネル絶縁膜を２つの磁性体間に挟んだＴＭＲ構造について説明する。図１は、Ｒｏｙ Ｓｃｈｅｕｅｒｌｅｉｎ， ｅｔ ａｌ．， “Ａ １０ｎｓ Ｒｅａｄ ａｎｄ Ｗｒｉｔｅ Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ａｒｒａｙ Ｕｓｉｎｇ ａ Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ ａｎｄ ＦＥＴ Ｓｗｉｔｃｈ ｉｎ ｅａｃｈ Ｃｅｌｌ”， ２０００ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ ＤＩＧＥＳＴ ＯＦ ＴＥＣＨＮＩＣＡＬ ＰＡＰＥＲＳ （ｐ．１２８）で報告されたＴＭＲ素子の例を示す断面図である。このＴＭＲ素子は、積層された反強磁性体層２０１、ピン層２０２、トンネル絶縁層２０３及び強磁性体フリー層２０４を備える。反強磁性体層２０１は、ＦｅＭｎ（１０ｎｍ）で形成されている。強磁性体のピン層２０２は、ＣｏＦｅ（２．４ｎｍ）で形成されている。トンネル絶縁層２０３は、Ａｌ２Ｏ３で形成されている。強磁性体のフリー層２０４は、ＮｉＦｅ（５ｎｍ）で形成されている。反強磁性体層２０１とフリー層２０４には電圧が印加できるよう、導体配線が接続されている。ピン層２０２の磁化方向は反強磁性体層２０１によりある方向に固定されている。フリー層２０４はある方向に磁化しやすいように形成されており、その磁化方向は外部から磁場を印加することにより変化させることができる。フリー層２０４の膜の水平方向のうち、磁化しやすい方向を容易軸、容易軸に垂直で磁化しにくい方向を困難軸と呼ぶ。フリー層２０４とピン層２０２との間に電圧を印加するとトンネル絶縁膜２０３を通して電流が流れるが、フリー層２０４とピン層２０２の磁化方向の関係により抵抗値が変化する。すなわち磁化方向が同じ場合は抵抗が低く、反対向きの場合は抵抗が高くなる。
次に、ＴＭＲ素子を記憶素子に用いた不揮発性メモリ（磁気記憶装置）について説明する。図２は、Ｍ．Ｄｕｒｌａｍ，ｅｔ ａｌ．， “Ｎｏｎｖｏｌａｔｉｌｅ ＲＡＭ ｂａｓｅｄ ｏｎ Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ Ｅｌｅｍｅｎｔｓ”， ２０００ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ ＤＩＧＥＳＴ ＯＦ ＴＥＣＨＮＩＣＡＬ ＰＡＰＥＲＳ （ｐ．１３０）で報告された不揮発性メモリの例を示す斜視図である。この不揮発性メモリ２１０は、アレイ状に配置されたＴＭＲ素子２０５の上下に、交差する１対の配線が設置される。上部配線２０６はＴＭＲ素子２０５のフリー層と接続されている。ＴＭＲ素子２０５の反強磁性体層は第３の配線２０７を介して下層に形成されたトランジスタ２０８のドレインに接続されている。２つの配線Ｂ（Ｂ１〜Ｂ４のいずれか）、配線Ｄ（Ｄ１〜Ｄ４のいずれか）に電流を流すことで交点近傍に合成磁場を発生させ、電流の方向によりフリー層の磁化方向を設定する。これによりＴＭＲ素子２０５の抵抗値を変化させることができる。データの読み出しは、以下のようにして行う。まず、読み出すＴＭＲ素子２０５に接続されたトランジスタ２０８を配線Ｗによりオン状態にする。次に、配線ＢよりＴＭＲ２０５素子に電圧を印加する。それにより、ＴＭＲ素子２０５を介して電流が流れる。読み出しは、その流れる電流でＴＭＲ素子２０５の抵抗値を評価することで行う。
前述のＴＭＲ素子の反強磁性体層に用いる反強磁性体としては、ＦｅＭｎ、ＩｒＭｎ、ＰｔＭｎ、ＮｉＭｎなどが一般的である。これらの材料に使用されているＭｎは、高温時に比較的移動しやすい材料であることが知られている。半導体装置の製造工程では、配線形成やトランジスタ特性の均一化のためにたびたび高温処理が行われる。しかし、磁性体装置の製造中に高温処理を行うとＭｎが他の磁性体などに拡散し、磁性体装置の特性を劣化させることがある。このように、従来の磁性体装置では高温プロセスの使用が困難であるという問題があった。
関連する技術として特開２００５−８５９５１号公報に磁気記憶素子及び磁気メモリが開示されている。この磁気記憶素子は、情報を磁性体の磁化状態によって保持する記憶層と、外部磁場により磁化状態が変化する補助磁性層とを少なくとも有して成る。前記補助磁性層が、非磁性層により分割された複数層の磁性層から成る。前記補助磁性層の隣り合う磁性層間に反平行に磁化する磁気的相互作用を有する。前記補助磁性層の偶数番目の磁性層の磁化量の総和と、前記補助磁性層の奇数番目の磁性層の磁化量の総和とがほぼ等しい。
特開２００６−６０００３号公報（ＵＳ２００６０３８２１３）に磁性メモリが開示されている。この磁性メモリは、自由磁性層を含む磁気抵抗素子と、前記自由磁性層の容易軸に対して斜めである第１方向に延設されている第１配線と、前記第１方向に垂直な第２方向に延設されている第２配線と、前記第１配線への第１書き込み電流の印加を開始した後、前記第１書き込み電流の印加が終了する前に、前記第２配線に第２書き込み電流を供給し始めることによって前記自由磁性層にデータを書き込む書き込み回路とを具備する。前記自由磁性層は、第１〜第Ｎ強磁性層（Ｎは４以上の整数）と、第１〜第（Ｎ−１）非磁性層とを備える。前記第１〜第（Ｎ−１）非磁性層のうちの第ｉ非磁性層（ｉは１以上Ｎ−１以下の任意の整数）は、第ｉ強磁性層と第ｉ＋１強磁性層との間に介設されている。前記自由磁性層は、前記第ｊ強磁性層と前記第ｊ＋１強磁性層（ｊは２以上Ｎ−２以下の任意の整数）とを反強磁性的に結合させる作用の強さが、前記第１強磁性層と前記第２強磁性層とを反強磁性的に結合させる作用の強さよりも強いように構成されている。
特開２００６−７３８６１号公報に磁気記憶装置が開示されている。この磁気記憶装置は、固定層と自由層との各々の磁化の向きに基づいて記憶状態を判定する。この磁気記憶装置は、反強磁性体層と、前記反強磁性体層上に形成され、磁化の向きが固定された前記固定層と、前記固定層上に形成された第１非磁性体層と、前記第１非磁性体層上に形成され、外部磁場によって磁化の向きが変化する前記自由層と、前記自由層上に形成された金属膜とを備える。前記金属膜はルテニウムを含み、かつ前記自由層の膜厚は１．５ｎｍ以上５ｎｍ以下である、。
特開２００６−１６５２６５号公報に記憶素子及びメモリが開示されている。この記憶素子は、情報を磁性体の磁化状態により保持する記憶層を有する。前記記憶層の上下に、それぞれ中間層を介して磁化固定層が設けられている。それぞれの前記中間層がいずれも絶縁層から成っている。前記記憶層の上下の前記磁化固定層において、それぞれ前記記憶層に最も近い強磁性層の磁化の向きが互いに反対向きである。積層方向に電流を流すことにより、前記記憶層の磁化の向きが変化して、前記記憶層に対して情報の記録が行われる。前記記憶層の上下２つの前記中間層の面積抵抗値が異なる。
本発明の目的は、高温処理を行っても材料拡散による特性劣化を抑制でき、特性ばらつきの小さい磁性体装置及び磁気記憶装置を提供することにある。
本発明の第１の磁性体装置は、磁性体ピン層と、第１機能体と、第２機能体とを具備する。磁性体ピン層は、磁化方向が固定されている。第１機能体は、磁性体ピン層の第１側に接して設けられ、磁性体ピン層と共に機能を具現する。第２機能体は、磁性体ピン層の第１側と逆の第２側に接して設けられている。第２機能体は、非磁性の導電体、非磁性の絶縁体、及び、磁性体ピン層と共に機能を具現する機能体のいずれかである。磁性体ピン層は、複数の磁性体層と、複数の磁性体層の各々の間に設けられた少なくとも一つの非磁性導電体層とを備える。非磁性導電体層が両側の磁性体層同士を強磁性結合又は反強磁性結合させる。非磁性導電体層の少なくとも一つが両側の磁性体層を反強磁性結合させる。複数の磁性体層の磁化量の総和がほぼゼロである。複数の磁性体層のうち、第１方向に向く磁性体層群の異方性磁界の大きさと第１方向と逆の第２方向に向く磁性体層群の異方性磁界の大きさとが異なる。
上記課題を解決するために、本発明の第１の磁気記憶装置は、複数のワード線と、複数のビット線と、複数の磁性体装置とを具備する。複数のワード線は、第１方向（Ｘ）に延在する。複数のビット線は、第２方向（Ｙ）に延在する。複数の磁性体装置は、複数のワード線と複数のビット線との交点の各々に対応して設けられ、対応するワード線及びビット線のいずれかに一端を接続されている。そして、その磁性体装置は、磁性体ピン層と、第１機能体と、第２機能体とを具備する。磁性体ピン層は、磁化方向が固定されている。第１機能体は、磁性体ピン層の第１側に接して設けられ、磁性体ピン層と共に機能を具現する。第２機能体は、磁性体ピン層の第１側と逆の第２側に接して設けられている。第２機能体は、非磁性の導電体、非磁性の絶縁体、及び、磁性体ピン層と共に機能を具現する機能体のいずれかである。磁性体ピン層は、複数の磁性体層と、複数の磁性体層の各々の間に設けられた少なくとも一つの非磁性導電体層とを備える。非磁性導電体層が両側の磁性体層同士を強磁性結合又は反強磁性結合させる。非磁性導電体層の少なくとも一つが両側の磁性体層を反強磁性結合させる。複数の磁性体層の磁化量の総和がほぼゼロである。複数の磁性体層のうち、第１方向に向く磁性体層群の異方性磁界の大きさと第１方向と逆の第２方向に向く磁性体層群の異方性磁界の大きさとが異なる。
この発明の前記及びそれ以外の他の目的と特徴は、添付図面と併せて説明される以降の実施例の記載からより明確になるであろう。ただし、当該添付図面において、
図１は、従来技術におけるＴＭＲ素子の例を示す断面図である。 図２は、従来技術における不揮発性メモリの例を示す斜視図である。 図３は、本発明の磁性体装置の実施例の構成を示す要部断面図である。 図４は、本発明の磁性体装置の実施例の構成を示す要部平面図である。 図５は、本発明の磁性体装置を適用した磁気記憶装置の第１の実施例の構成を示す概略回路ブロック図である。 図６は、本発明の磁性体装置としての磁気抵抗記憶素子の第１の実施例の構成を示す要部断面図である。 図７は、本発明の磁性体装置を適用した磁気記憶装置の第１の実施例のメモリアレイ主要部平面図である。 図８は、本発明の磁性体装置を適用した磁気記憶装置の第２、３の実施例の構成を示す概略回路ブロック図である。 図９は、本発明の磁性体装置としての磁気抵抗記憶素子の第２の実施例の構成を示す要部断面図である。 図１０は、本発明の磁性体装置を適用した磁気記憶装置の第２の実施例のメモリアレイ主要部平面図である。 図１１は、本発明の磁性体装置を適用した磁気記憶装置の第２の実施例における応用例のメモリアレイ主要部平面図である。 図１２Ａは、本発明の磁性体装置としての磁気抵抗記憶素子の第３、４の実施例の構成を示す要部断面図である。 図１２Ｂは、本発明の磁性体装置としての磁気抵抗記憶素子の第３、４の実施例の構成を示す要部断面図である。 図１３は、本発明の磁性体装置を適用した磁気記憶装置の第３の実施例のメモリアレイ主要部平面図である。 図１４は、本発明の磁性体装置を適用した磁気記憶装置の第３の実施例における応用例のメモリアレイ主要部平面図である。 図１５は、本発明の磁性体装置を適用した磁気記憶装置の第３の実施例における他の応用例のメモリアレイ主要部平面図である。 図１６は、本発明の磁性体装置を適用した磁気記憶装置の第４の実施例の構成を示す概略回路ブロック図である。 図１７は、本発明の磁性体装置を適用した磁気記憶装置の第４の実施例のメモリアレイ主要部平面図である。 図１８は、本発明の磁性体装置を適用した磁気記憶装置の第４の実施例における応用例のメモリアレイ主要部平面図である。
以下、本発明の磁性体装置及び磁気記憶装置の実施例に関して、添付図面を参照して説明する。
（第１の実施例）
本発明の磁性体装置及び磁気記憶装置の第１の実施例について、添付図面を参照して説明する。図３は、本発明の磁性体装置の第１の実施例の構成を示す要部断面図である。図４は、本発明の磁性体装置の第１の実施例の構成を示す要部平面図である。なお、図３における各層内の矢印は、その層における磁化の向きを示している。以下、磁性体装置の断面図において同様である。
図３に示されるように、磁性体装置１は、機能体４と、ピン層２０と、機能体５とを具備する。
機能体４は、ピン層２０の一方の側に接して設けられ、非磁性の導電体、非磁性の絶縁体、又は、所定の機能を有する単層又は多層の膜である。所定の機能は、ピン層２０の全部又は一部と共に発揮される。機能体５は、ピン層２０の他方の側に接して設けられ、非磁性の導電体、非磁性の絶縁体、又は、所定の機能を有する単層又は多層の膜である。所定の機能は、ピン層２０の全部又は一部と共に発揮される。
ピン層２０は、複数の磁性体２と、反強磁性結合非磁性導電体３とを具備し、複数の非磁性導電体１１を含んでいても良い。複数の磁性体２は、層状の複数の磁性体２−１〜２−ｎ（ｎ≧２、自然数）である。ピン層２０における機能体４に接する側に磁性体２−１が、機能体５に接する側に磁性体２−ｎがそれぞれ設けられている。
複数の非磁性導電体１１は、層状の複数の非磁性導電体１１−１〜１１−（ｎ−１）である。ｊ番目（ｊ＝１〜（ｎ−１））の非磁性導電体１１−ｊは、ｊ番目の磁性体２−ｊと（ｊ＋１）番目の磁性体２−（ｊ＋１）番目の磁性体２−（ｊ＋１）との間に設けられている。非磁性導電体１１−ｊは、両側に接する磁性体２−ｊと磁性体２−（ｊ＋１）とを強磁性結合もしくは反強磁性結合させる。
反強磁性結合非磁性導電体３は、磁性体２−１と磁性体２−ｎとの間において、ｉ番目（ｉ＝１〜（ｎ−１））の磁性体２−ｉと（ｉ＋１）番目の磁性体２−（ｉ＋１）との間に設けられている。ｉ番目の非磁性導電体１１−ｉの位置に、その代わりに設けられている。すなわち、非磁性導電体１１のうちの少なくとも一つは、反強磁性体結合非磁性導電体３である。この反強磁性体結合非磁性導電体３の位置は任意である。反強磁性体結合非磁性導電体３は、両側に接する磁性体２−ｉと磁性体２−（ｉ＋１）とを反強磁性体結合させる。
ただし、ｎ＝２の場合、すなわち、磁性体２が２層（２−１、２−２）の場合、磁性体２−１と磁性体２−２との間には、反強磁性結合非磁性導電体３が優先して設けられる。また、ｎ＞２の場合、すなわち、磁性体層２が３層以上の場合、磁性層２同士の間が２つ以上あるので、一つの間には反強磁性結合非磁性導電体３が設けられ、他の間には非磁性導電体１１が設けられる。
すなわち、磁性体装置１において、機能体４に接して磁性体２（−１）が形成され、さらに非磁性導電体１１と磁性体２とが交互に形成される。繰り返しの回数は１回以上（ｎ≧２）である。最後の磁性体２−ｎに接して、磁性体２共に所望の機能を具現する機能体５が形成されている。
磁性体２−１〜２−ｎの磁化方向は磁性体装置の使用前に固定され、機能動作中の磁化方向の変化は小さく逆向きに反転することはない。磁性体２−１〜２−ｎの磁性体２同士は強磁性結合もしくは反強磁性結合しているため、磁性体２−１の磁化方向は磁性体２−ｎの磁化方向と逆向きもしくは同一方向に固定される。さらに、磁性体２−１〜２−ｎまでに含まれる磁性体２のうち、磁性体２−１と同じ方向に磁化する層の磁化量の総量は、磁性体２−１と逆方向に磁化する層の磁化量の総量とほぼ等しい。さらに、磁性体２−１〜２−ｎまでに含まれる磁性体２のうち、磁性体２−１と同じ方向に磁化する層全体の異方性磁界が、磁性体２−１と逆方向に磁化する層全体の異方性磁界と異なる。
本磁性体装置の少なくともピン層２０において、少なくとも一つの磁性体２−ｓ（１≦ｓ≦ｎ、ｓは自然数）のパターン形状は、そのアスペクト比が１より大きい。ここで、そのアスペクト比とは、磁性体装置を上方（Ｚ方向）から見た場合における、そのパターン形状の縦方向（例示：Ｘ方向）の長さと横方向（例示：Ｙ方向）の長さとの比である。このような形状にすることで、その磁性体２−ｓは、形状異方性により、磁化しやすい方向軸を示す（磁化）容易軸を有することになる。この場合、容易軸は、長さの長い方向に平行である。それにより、その磁性体２−ｓの磁化は、容易軸方向に向きやすくなる。従って、その磁性体２−ｓに対して積層され強磁性結合又は反強磁性結合された他の磁性体２の磁化は、その容易軸方向と平行な方向に向きやすくなる。その結果、ピン層２０全体の磁化を容易軸方向と平行な方向に固定しやすくすることができる。ここでいう磁性体２−ｓの数は多いほうが好ましい。より容易に磁化方向を固定しやすくできるからである。
次に、本発明の磁性体装置の第１の実施例の動作（磁性体装置の動作方法）について説明する。
本磁性体装置は一方向に長い磁性体を有している。そのため、形状異方性により、磁化しやすい方向軸を示す（磁化）容易軸が形成される。本磁性体装置は、製造中又は使用前に磁性体２−１の容易軸方向の成分を有する磁場に曝される処理を受ける。その処理で印加される磁場により、磁性体２−１〜２−ｎの磁化方向が印加磁場方向に近づく。このとき、磁性体２−１〜２−ｎまでに含まれる磁性体２のうち、磁性体２−１と同じ方向に磁化する層全体の異方性磁界は、磁性体２−１と逆方向に磁化する層全体の異方性磁界と異なる。そのため、異方性磁界の大きい側の磁性体群の磁化方向は、容易軸方向のうち印加磁場方向に近い側に落ち着く。一方、異方性磁界の小さい側の磁性体群の磁化方向が、その落ち着いた方向とは逆の向きとなる。このようにして、磁性体２の磁化方向を所望の向きに設定することができる。この磁化方向を設定した磁性体２と機能体４とにより所望の機能を具現する。
本発明の磁性体装置の第１の実施例において、ピン層２０部分の最小構成は磁性体２−１と反強磁性結合導電体３と磁性体２−２である。このとき、非磁性導電体１１は、用いられない。また、磁性体２−１から磁性体２−ｎまでに含まれる磁性体２の少なくとも一層は磁性体層２−１の磁化方向とほぼ同一方向に沿って長い形状を有してもよい。また、磁性体２−ｎを薄く、また磁化量を小さくすることで機能体５に与える漏れ磁場を小さくでき、機能体５の特性への影響を小さくできる。従って、磁性体２−ｎの厚さは磁性体２−１の厚さより薄く、磁性体２−ｎの磁化量は磁性体２−１の磁化量より小さいことが望ましい。また、用いる磁性体２は異なる材料でもよく、各磁性体２が複数の磁性体材料の積層構造となっていても良い。
本実施例では、従来の反強磁性体と磁性体ピン層と機能体とを積層した装置が反強磁性体と磁性体ピン層の磁性体との磁気的結合により一様な方向に磁化した磁性体ピン層を得る場合と同様に、一様な方向へ磁化した磁性体２を得ることができる。このとき、本実施例では、従来の場合と異なり、反強磁性体を用いていない。そのため反強磁性体材料がプロセス中の高温処理により他の磁性体や機能体に拡散することがない。その結果、特性の劣化が小さく、特性ばらつきの増大を抑制できる。
次に、本発明の磁性体装置及び磁気記憶装置の第１の実施例について具体的に説明する。
図５は、本発明の磁性体装置を適用した磁気記憶装置の第１の実施例の構成を示す概略回路ブロック図である。図６は、本発明の磁性体装置としての磁気抵抗記憶素子の第１の実施例の構成を示す要部断面図である。図７は、本発明の磁性体装置を適用した磁気記憶装置の第１の実施例のメモリアレイ主要部平面図である。
まず、図５を参照して回路構成について説明する。磁気記憶装置３０は、磁気ランダムアクセスメモリである。磁気記憶装置３０は、複数のワード線５０、複数のビット線５１ａ、複数のビット線５１ｂ、複数のメモリセル５２、読み出し制御回路５４、ワード線制御回路５５、ワード線終端回路５６、ビット線制御回路５７、ビット線終端回路５８、センスアンプ５９を具備する。
複数のワード線５０は、Ｘ方向（第１方向）に延在している。ワード線５０は、一端をワード線制御回路５５に、他端をワード線終端回路５６にそれぞれ接続されている。複数のビット線５１ａは、Ｙ方向（第１方向と直交する第２方向）に延在している。ビット線５１ａは、一端をビット線制御回路５７に、他端をビット線終端回路５８にそれぞれ接続されている。複数のビット線５１ｂは、Ｙ方向（第１方向と直交する第２方向）に延在している。ビット線５１ｂは、一端をメモリセル５２の選択トランジスタ６１のゲートに、他端を読み出し制御回路５４にそれぞれ接続されている。ビット線５１ｂは、その延在方向（Ｙ方向）に沿って並ぶメモリセル５２（選択トランジスタ６１）で共有される。
複数のメモリセル５２は、複数のワード線５０と複数のビット線５１ａとの交点の各々に対応して設けられている。メモリセル５２は、磁気抵抗記憶素子６０と選択トランジスタ６１とを備える。磁気抵抗記憶素子６０は、ここでは、巨大磁気抵抗（ＧＭＲ：Ｇｉａｎｔ Ｍａｇｎｅｔｏ Ｒｅｓｉｓｔｉｖｅ）素子である。磁気抵抗記憶素子６０は二つの端子を有している。一方の端子はワード線５０に接続され、他方の端子は選択トランジスタ６１のソースに接続される。選択トランジスタ６１のドレインは接地され、ゲートは読み出し制御回路５４にビット線５１ｂを介して接続されている。
読み出し制御回路５４は、読み出し動作時に、複数のビット線５１ｂから選択ビット線５１ｂを選択する。ワード線制御回路５５は、複数のワード線５０から選択ワード線５０を選択する。ワード線終端回路５６は、書き込み動作時に、複数のワード線５０を終端する。ビット線制御回路５７は、書き込み動作時に、複数のビット線５１ａから選択ビット線５１ａを選択する。ビット線終端回路５８は、書き込み動作時に、複数のビット線５１ａを終端する。センスアンプ５９は、ワード線制御回路５５に接続され、読み出し動作時に、ワード線制御回路５５を介して取得したワード線電位と参照電位Ｖｒｅｆとを比較してデータ判別を行う。
次に、図６を参考にして磁気抵抗記憶素子６０の構成について説明する。
磁気抵抗記憶素子６０は、ＧＭＲ素子であり、下部電極としてのＴａ膜７２、磁性体２としてのＣｏＦｅ膜７３、非磁性導電体１１としてのＴａ膜７４、磁性体２としてのＣｏＦｅ膜７５、反強磁性結合非磁性導電体３としてのＲｕ膜７６、磁性体２としてのＣｏＦｅ膜７７、スペーサ層としてのＣｕ膜７８、フリー層としてのＮｉＦｅ膜７９、及び、上部電極としてのＴａ膜８０を備える。ここで、Ｔａ膜７２が機能体５に相当する。ＣｏＦｅ膜７３、Ｔａ膜７４、ＣｏＦｅ膜７５、Ｒｕ膜７６、及び、ＣｏＦｅ膜７７は、ピン層２０に相当する。Ｃｕ膜７８、ＮｉＦｅ膜７９、及び、Ｔａ膜８０が機能体４に相当する。
下部電極であるＴａ膜７２は、選択トランジスタ６１を含むトランジスタや、複数のビット線５１ａ、５１ｂを含む配線が設けられた半導体基板（図示されず）と、Ｗビア７０を介して接続されている。上部電極であるＴａ膜８０は、ワード線５０としてのＡｌＣｕ配線８５と、Ｃｕビア８４を介して接続されている。なお、磁気抵抗記憶素子６０の下部構造（ＣｏＦｅ膜７３、Ｔａ膜７４、ＣｏＦｅ膜７５、Ｒｕ膜７６、ＣｏＦｅ膜７７、及び、Ｃｕ膜７８）をＢＡＳＥ８６ともいう。
続いて、図６を参考にして磁気抵抗記憶素子６０の製造方法について説明する。
まず、選択トランジスタ６１を含むトランジスタや、複数のビット線５１ａ、５１ｂを含む配線が設けられた半導体基板（図示されず）上に、層間絶縁膜としてのＳｉＯ２膜７１を３００ｎｍの膜厚で形成する。そのＳｉＯ２膜７１の所定の位置にＷビア７０を形成する。その後、膜厚２０ｎｍのＴａ膜７２、膜厚８ｎｍのＴａ膜（図示されず）、膜厚２ｎｍのＣｏＦｅ膜７３、膜厚０．４ｎｍのＴａ膜７４、膜厚１ｎｍのＣｏＦｅ膜７５、膜厚０．８ｎｍのＲｕ膜７６、膜厚２ｎｍのＣｏＦｅ膜７７、膜厚２．５ｎｍのＣｕ膜７８、膜厚４ｎｍのＮｉＦｅ膜７９、膜厚３０ｎｍのＴａ膜８０、及び、膜厚７０ｎｍのＳｉＯ２膜８１を、それぞれスパッタリング法により成膜する。
ここで、ピン層２０の最下層のＣｏＦｅ膜７３はＴａ膜７２との反応により、界面から１ｎｍ程度は磁性体として働かない。Ｔａ膜７４はＣｏＦｅ膜７３とＣｏＦｅ膜７５とが強磁性結合となる厚さ、Ｒｕ膜７６はＣｏＦｅ膜７５とＣｏＦｅ膜７７とが反強磁性結合となる厚さとする。これにより、ＣｏＦｅ膜７３，７５と、ＣｏＦｅ膜７７とが逆向きに磁化し、両者の磁化量が等しくなるため外部への漏れ磁場がほとんどなくなる。
続いて、フォトリソグラフィ技術によりＧＭＲの形状にレジストを形成し、レジスト以外の部分のＳｉＯ２膜８１を選択イオン加工技術（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）により加工し、レジストをアッシングにより除去する。次に、ＳｉＯ２膜８１パターンをマスクとしてＴａ膜８０、ＮｉＦｅ膜７９をミリングにより除去する。その後、全面に保護膜としてのＳｉＮ膜８２を形成した後、ＢＡＳＥ８６形状にレジストを形成し、ＳｉＮ膜８２、Ｃｕ膜７８、ＣｏＦｅ膜７７、Ｒｕ膜７６、ＣｏＦｅ膜７５、Ｒｕ膜７４、ＣｏＦｅ膜７３、及び、Ｔａ膜７２を加工する。
以上の製造工程により、磁気抵抗記憶素子６０を形成することができる。
図７に示されるように、ピン層２０となるＣｏＦｅ膜７７／Ｒｕ膜７６／ＣｏＦｅ膜７５／Ｔａ膜７４／ＣｏＦｅ膜７３の構成を含むＢＡＳＥ８６は、ワード線５０の延在方向（Ｘ方向）に長い長方形である。フリー層としてのＮｉＦｅ膜７９は、ＢＡＳＥ８６上に形成され、ワード線５０の延在方向（Ｘ方向）に長い楕円形である。ただし、図７において、選択トランジスタ６１やビット線５１ｂは図示を省略している。
この後、全面に層間絶縁膜としてのＳｉＯ２膜８３をプラズマＣＶＤ法により形成する。その後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）技術により全面を平坦化する。続いて、フォトリソグラフィ技術とドライエッチング技術により、フリー層（ＮｉＦｅ膜７９）上のＳｉＯ２膜８３、ＳｉＮ膜８２、及び、ＳｉＯ２膜８１を貫通するビアホールを形成し、Ｃｕビア８４を形成する。その後、Ｔｉ膜（３０ｎｍ）、ＡｌＣｕ膜（５００ｎｍ）、及び、ＴｉＮ膜（３０ｎｍ）を積層し、フォトリソグラフィ技術とドライエッチング技術により加工して、ワード線５０としてのＡｌＣｕ配線８５を形成する。
次に、ＢＡＳＥ８６パターンの長辺方向に１０００〜１００００Ｏｅ程度の磁場を印加する。これにより、ピン層２０の三つのＣｏＦｅ膜７７、ＣｏＦｅ膜７５、及び、ＣｏＦｅ膜７３の磁化方向は磁場に沿った方向に向く。磁場をゼロに戻すと、ＣｏＦｅ膜７７とＣｏＦｅ膜７５，７３とは反強磁性結合しているため磁化方向が逆向きになろうとする。ピン層２０は長方形であるため形状異方性により長辺方向に容易軸が形成されている。また、ＣｏＦｅ膜７７とＣｏＦｅ膜７５，７３とは磁化量が等しいが、ＣｏＦｅ膜７５，７３は二つに分断されているため異方性磁界が小さい。よって、ＣｏＦｅ膜７７が印加磁場方向に近い長辺方向軸に向いて安定し、ＣｏＦｅ膜７５，７３は逆方向に向いて安定する。これによりピン層２０の磁化方向を所望の方向に設定することができる。
次に、図５を参照して磁気抵抗記憶素子６０の動作方法について説明する。まず、書き込み方法を説明する。
ビット線制御回路５７が複数のビット線５１ａから選択ビット線５１ａを選択する。ワード線制御回路５５が複数のワード線５０から選択ワード線５０を選択する。選択ビット線５１ａと選択ワード線５０に電流を流すことで、両者が交差する位置のメモリセル５２（選択セル）の磁気抵抗記憶素子６０に合成磁場を印加することができる。磁気抵抗記憶素子６０の磁化反転電流は、ワード線５０磁場の大きさにより変化する。そのため、ワード線５０電流が流れていないセルでは反転が起こらず、ワード線５０電流が流れているセルでは反転するように更にビット線５１ａ電流を設定することで、一セルのみにデータを書き込むことが可能となる。磁化方向はビット線５１ａ電流の方向で設定できる。このときピン層２０にも磁場が印加されるため、書き込み磁場で反転することがないようピン層２０の材料、形状、磁気結合強度を設定する。
次に、読み出し方法について説明する。
読み出し制御回路５４が複数のビット線５１ｂから選択ビット線５１ｂを選択する。それにより、読み出すメモリセル５２（選択セル）の選択トランジスタ６１がオン状態になる。ワード線制御回路５５が複数のワード線５０から選択ワード線５０を選択する。そのとき、ワード線終端回路５６は、オープン状態になる。ワード線制御回路５５により選択ワード線５０に電圧を印加すると、選択ワード線５０、磁気抵抗記憶素子６０、選択トランジスタ６１、及び接地の経路に読み出し電流が流れる。その読み出し電流の大きさは、読み出すメモリセル５２の磁気抵抗記憶素子６０の抵抗値（記憶されたデータの値）に依存して異なる。ワード線制御回路５５は、この読み出し電流の電流値を電圧に変換し、センス電圧Ｖｓとしてセンスアンプ５９に出力する。センスアンプ５９には、データの値（「０」及び「１」）により出力される電圧（Ｖ０及びＶ１）の中間値をＶｒｅｆとして与える。センスアンプ５９は、このＶｒｅｆとＶｓとの比較により、メモリセル５２に書き込まれていたデータ（「０」及び「１」のいずれか）を判別する。
本実施例に依れば、反強磁性体層を用いていないためプロセスでの高温処理時の反強磁性体層材料、たとえばＭｎの拡散が無いため、耐熱性の低下が起こり難い。また、所望の方向にピン層の磁化方向を設定でき、かつ特性ばらつきの原因となるビン層端部からの漏れ磁場の抑制が可能である。これにより、磁気特性のばらつきが小さくなり歩留まりの良い磁性体記憶装置が可能となる。
（第２の実施例）
本発明の磁性体装置及び磁気記憶装置の第２の実施例について、添付図面を参照して説明する。図３、図４に示す磁性体装置の第２の実施例の構成を示す要部断面図及び要部平面図は、第１の実施例と同様であるので、その説明を省略する。
次に、本発明の磁性体装置及び磁気記憶装置の第２の実施例について具体的に説明する。
図８は、本発明の磁性体装置を適用した磁気記憶装置の第２の実施例の構成を示す概略回路ブロック図である。図９は、本発明の磁性体装置としての磁気抵抗記憶素子の第２の実施例の構成を示す要部断面図である。図１０は、本発明の磁性体装置を適用した磁気記憶装置の第２の実施例のメモリアレイ主要部平面図である。
まず、図８を参照して回路構成について説明する。磁気記憶装置３０ａは、磁気ランダムアクセスメモリである。磁気記憶装置３０ａは、複数のワード線５０、複数の補助読み出し線９１、複数の主読み出し線９２、複数のビット線５１ａ、複数のビット線５１ｃ、複数のメモリセル９０、読み出し制御回路５４、ワード線制御回路５５、ワード線終端回路５６、ビット線制御回路５７、ビット線終端回路５８、データ判別回路６３を具備する。
複数のワード線５０は、Ｘ方向（第１方向）に延在している。ワード線５０は、一端をワード線制御回路５５に、他端をワード線終端回路５６にそれぞれ接続されている。複数のビット線５１ａは、Ｙ方向（第１方向と直交する第２方向）に延在している。ビット線５１ａは、一端をビット線制御回路５７に、他端をビット線終端回路５８にそれぞれ接続されている。複数のビット線５１ｃは、Ｙ方向（第１方向と直交する第２方向）に延在している。ビット線５１ｃは、一端をメモリセル９０の選択トランジスタ６５のゲートに、他端を読み出し制御回路５４にそれぞれ接続されている。ビット線５１ｃは、ビット線５１ａの複数本（図は、二本の場合を例示）ごとに一本が設けられ、それら複数本（図は、二本の場合を例示）のビット線５１ａに沿って並ぶメモリセル９０（選択トランジスタ６５）により共有される。複数の主読み出し線９２は、Ｘ方向に延在している。主読み出し線９２は、一端をデータ判別回路９３に、他端をメモリセル９０の選択トランジスタ６５のドレインに接続されている。主読み出し線９２は、ワード線５０に沿って並ぶメモリセル９０に共有される。
複数のメモリセル９０は、複数のワード線５０と複数のビット線５１ａとの交点の各々に対応して設けられている。メモリセル９０は、磁気抵抗記憶素子６６と選択トランジスタ６５とを備える。磁気抵抗記憶素子６６は、ここでは、トンネル磁気抵抗（ＴＭＲ：Ｔｕｎｎｅｌｉｎｇ Ｍａｇｎｅｔｏ Ｒｅｓｉｓｔｉｖｅ）素子である。磁気抵抗記憶素子６６は二つの端子を有している。一方の端子はビット線５１ａに接続され、他方の端子は補助読み出し線９１に接続されている。補助読み出し線９１は、ワード線５０方向に並んだ複数個（図は、二個の場合を例示）のメモリセル９０で共有されている。すなわち、一つの補助読み出し線９１は、複数個（図は、二個の場合を例示）の磁気抵抗記憶素子６６の他方の端子に接続されている。その一つの補助読み出し線９１は、更に選択トランジスタ６５のソースに接続されている。この選択トランジスタ６５のドレインは、主読み出し線９２の一端に接続されている。主読み出し線９２は、Ｘ方向に延在し、他端をデータ判定回路９３に接続されている。この選択トランジスタ６５のゲートはビット線５１ｃを介して読み出し制御回路５４に接続されている。この選択トランジスタ６５も、同様にワード線５０方向に並んだ複数個（図は、二個の場合を例示）のメモリセル９０で共有されている。
読み出し制御回路５４は、読み出し動作時に、複数のビット線５１ｃから選択ビット線５１ｃを選択する。ワード線制御回路５５は、書き込み動作時に、複数のワード線５０から選択ワード線５０を選択する。ワード線終端回路５６は、書き込み動作時に、複数のワード線５０を終端する。ビット線制御回路５７は、複数のビット線５１ａから選択ビット線５１ａを選択する。ビット線終端回路５８は、書き込み動作時に、複数のビット線５１ａを終端する。データ判別回路６３は、読み出し動作時に、複数の主読み出し線９２から選択主読み出し線９２を選択する。そして、選択主読み出し線９２を介して流れる読み出し電流の大きさに基づいてデータ判別を行う。
次に、図９を参考にして磁気抵抗記憶素子６６の構成について説明する。
磁気抵抗記憶素子６６は、トンネル磁気抵抗素子（ＴＭＲ素子）であり、下部電極としてのＴａ膜７２、磁性体２としてのＮｉＦｅ膜９４、反強磁性結合非磁性導電体３としてのＲｕ膜７６、磁性体２としてのＣｏＦｅ７７膜、トンネル絶縁層としてのＭｇＯ膜９５、フリー層としてのＮｉＦｅ膜７９、及び、上部電極としてのＴａ膜８０を備える。ここで、Ｔａ膜７２が機能体５に相当する。ＮｉＦｅ膜９４、Ｒｕ膜７６、及び、ＣｏＦｅ膜７７は、ピン層２０に相当する。ＭｇＯ膜９５、ＮｉＦｅ膜７９、及び、Ｔａ膜８０が機能体４に相当する。
下部電極であるＴａ膜７２は、選択トランジスタ６５を含むトランジスタや、複数のワード線５０を含む配線が設けられた半導体基板（図示されず）と、Ｗビア７０を介して接続されている。上部電極であるＴａ膜８０は、ビット線５１ａとしてのＡｌＣｕ配線８５と、Ｃｕビア８４を介して接続されている。なお、磁気抵抗記憶素子６０の下部構造（ＮｉＦｅ膜９４、Ｒｕ膜７６、ＣｏＦｅ膜７７、及び、ＭｇＯ膜９５）をＢＡＳＥ８６ａともいう。ＢＡＳＥ８６ａは、ＭｇＯ膜９５を除けば、ピン層２０であり、その磁化方向は全てのメモリセル９０において共通で固定されているから、書き込み動作や読み出し動作に支障がない限り一体化できる。本実施例の場合、例えば、補助読み出し線９１を共有する複数個のメモリセル９０で共有されていても良い。
続いて、図９を参考にして磁気抵抗記憶素子６６の製造方法について説明する。
まず、選択トランジスタ６５を含むトランジスタや、複数のワード線５０を含む配線が設けられた半導体基板（図示されず）上に、層間絶縁膜としてのＳｉＯ２膜７１を３００ｎｍの膜厚で形成する。そのＳｉＯ２膜７１の所定の位置にＷビア７０を形成する。その後、膜厚２０ｎｍのＴａ膜７２、膜厚８ｎｍのＴａ膜（図示されず）、膜厚４．７ｎｍのＮｉＦｅ膜９４、膜厚０．８ｎｍのＲｕ膜７６、膜厚２ｎｍのＣｏＦｅ膜７７、膜厚１．５ｎｍのＭｇＯ膜９５、膜厚４ｎｍのＮｉＦｅ膜７９、膜厚３０ｎｍのＴａ膜８０、膜厚７０ｎｍのＳｉＯ２膜８１を、それぞれスパッタリング法により成膜する。
ここで、ピン層２０の最下層のＮｉＦｅ膜９４はＴａ膜７２との反応により、界面から１ｎｍ程度は磁性体として働かない。Ｒｕ膜７６はＮｉＦｅ膜９４とＣｏＦｅ膜７７とが反強磁性結合となる厚さとする。また、ＮｉＦｅ膜９４と、ＣｏＦｅ膜７７の厚さは両者の磁化量が等しくなるようにする。ここで用いた材料の磁化量は、それぞれＮｉＦｅ：８００ｅｍｕ／ｃｍ３、ＣｏＦｅ：１４８０ｅｍｕ／ｃｍ３である。これにより、ＮｉＦｅ膜９４とＣｏＦｅ膜７７とが逆向きに磁化し、両者の磁化量が等しくなるため外部への漏れ磁場がほとんどなくなる。
続いて、フォトリソグラフィ技術によりＴＭＲの形状にレジストを形成し、レジスト以外の部分のＳｉＯ２膜８１を選択イオン加工技術（ＲＩＥ）により加工し、レジストをアッシングにより除去する。次に、ＳｉＯ２膜８１パターンをマスクとしてＴａ膜８０、ＮｉＦｅ膜７９をミリングにより除去する。その後、全面に保護膜としてのＳｉＮ膜８２を形成した後、ＢＡＳＥ８６ａ形状にレジストを形成し、ＳｉＮ膜８２、ＭｇＯ膜９５、ＣｏＦｅ膜７７、Ｒｕ膜７６、ＮｉＦｅ膜９４、Ｔａ膜７２を加工する。
以上の工程により、磁気抵抗記憶素子６６を形成することができる。
この後、図１０に示されるように、ピン層２０となるＣｏＦｅ膜７７／Ｒｕ膜７６／ＮｉＦｅ膜９４の構成を含むＢＡＳＥ８６ａは、ワード線５０の延在方向（Ｘ方向）に長く、Ｘ方向に隣り合う複数の磁気抵抗記憶素子６６（メモリセル９０）に渡る長方形である。フリー層としてのＮｉＦｅ膜７９は、ＢＡＳＥ８６ａ上に形成され、ワード線５０の延在方向（Ｘ方向）に長い楕円形である。ただし、図１０において、選択トランジスタ６５やビット線５１ｃは図示を省略している。
この後、全面に層間絶縁膜としてのＳｉＯ２膜８３をプラズマＣＶＤ法により形成する。その後、ＣＭＰ技術により全面を平坦化する。続いて、フォトリソグラフィ技術とドライエッチング技術により、フリー層（ＮｉＦｅ膜７９）上のＳｉＯ２膜８３、ＳｉＮ膜８２、及び、ＳｉＯ２膜８１を貫通するビアホールを形成し、Ｃｕビア８４を形成する。その後、Ｔｉ膜（３０ｎｍ）、ＡｌＣｕ膜（５００ｎｍ）、及び、ＴｉＮ膜（３０ｎｍ）を積層し、フォトリソグラフィ技術とドライエッチング技術により加工して、ビット線５１ａとしてのＡｌＣｕ配線８５を形成する。
次に、ＢＡＳＥ８６ａパターンの長辺方向に１０００〜１００００Ｏｅ程度の磁場を印加する。これによりピン層２０の二つのＮｉＦｅ膜９４及びＣｏＦｅ膜７７の磁化方向は磁場に沿った方向に向く。磁場をゼロに戻すと、ＣｏＦｅ膜７７とＮｉＦｅ膜９４とは反強磁性結合しているため磁化方向が逆向きになろうとする。ピン層２０は長方形であるため形状異方性により長辺方向に容易軸が形成されている。また、ＮｉＦｅ膜９４とＣｏＦｅ膜７７とは磁化量が等しいが、異方性磁界が異なるため、ピン層２０の磁化方向を所望の方向に設定することができる。
次に、図８を参照して、磁気抵抗記憶素子６６の動作方法について説明する。まず、書き込み方法を説明する。
ビット線制御回路５７が複数のビット線５１ａから選択ビット線５１ａを選択する。ワード線制御回路５５が複数のワード線５０から選択ワード線５０を選択する。選択ビット線５１ａと選択ワード線５０に電流を流すことで、両者が交差する位置のメモリセル９０（選択セル）の磁気抵抗記憶素子６６に合成磁場を印加することができる。磁気抵抗記憶素子６６の磁化反転電流は、ワード線５０磁場の大きさにより変化する。そのため、ワード線５０電流が流れていないセルでは反転が起こらず、ワード線５０電流が流れているセルでは反転するように更にビット線５１ａ電流を設定することで、一セルのみにデータを書き込むことが可能となる。磁化方向はビット線５１ａ電流の方向で設定できる。このときピン層２０にも磁場が印加されるが、補助読み出し線９１は長く、大きな形状異方性を持つため磁化状態は変化しない。
次に、読み出し方法について説明する。
読み出し制御回路５４が複数のビット線５１ｃから選択ビット線５１ｃを選択する。それにより、読み出すメモリセル９０（選択セル）の選択トランジスタ６５がオン状態になる。ビット線制御回路５７は、複数のビット線５１ａから、選択ビット線５１ｃに対応する選択ビット線５１ａを選択する。そのとき、ビット線終端回路５８は、オープン状態になる。データ判別回路９３は、複数の主読み出し線９２から選択主読み出し線９２を選択する。ビット線制御回路５７は、選択ビット線５１ａに読み出し電圧０．４Ｖを印加する。一方、データ判別回路９３は、選択主読み出し線９２を０Ｖにする。これにより、選択ビット線５１ａ、磁気抵抗記憶素子６６、選択トランジスタ６５、及び、選択主読み出し線９２の経路に読み出し電流が流れる。その読み出し電流の大きさは、読み出すメモリセル９０の磁気抵抗記憶素子６６の抵抗値（記憶されたデータの値）に依存して異なる。データ判別回路９３は、この電流値に相当するデータ（「０」及び「１」のいずれか）を判別する。
ここで、同じ補助読み出し線９１に接続されたメモリセル９０のビット線５１ａは接地するかオープンにする。読み出し電流はデータ判別回路９３に流れると共に、同じ補助読み出し線９１に接続されたメモリセル９０を介して接続されたビット線５１ａにも流れる。このためより大きな読み出し電流を得るには、補助読み出し線９１に接続される複数の磁気抵抗記憶素子６６による並列抵抗が選択トランジスタ６５の抵抗より大きいことが望ましい。例えば、磁気抵抗記憶素子６６の抵抗値を２０ｋΩ、補助読み出し線９１に接続する磁気抵抗記憶素子６６数（＝メモリセル９０の数）を八個、選択トランジスタ６５の抵抗を１ｋΩ程度とする。
本実施例では、図１１に示すように、ワード線５０を設けず、ＢＡＳＥ８６ａをワード線５０として用いることも可能である。図１１は、本発明の磁性体装置を適用した磁気記憶装置の第２の実施例における応用例のメモリアレイ主要部平面図である。この場合、ワード線５０を取り除き、ＢＡＳＥ８６ａをＸ方向へ延伸して、一端をワード線制御回路５５に、他端をワード線終端回路５６にそれぞれ接続する。それにより、書き込み動作では、選択ワード線５０に相当する選択ＢＡＳＥ８６ａと選択ビット線５１ａとに流れる書き込み電流でメモリセル９０に書き込みが可能である。また、読み出し動作は、上記と同様に実施可能である。
本実施例に依れば、第１の実施例と同様の効果を得ることができる。加えて、ＢＡＳＥの形状が長いため強い形状異方性が得られる。それにより、書き込み磁場や外乱磁場によりＢＡＳＥの磁化状態が変化しにくくなる。さらに、ＢＡＳＥをセル毎に分割する必要がないため、より微細化が可能となる。これにより、磁気特性のばらつきが小さくなり微細化しても歩留まりの良い磁性体記憶装置が可能となる。
（第３の実施例）
本発明の磁性体装置及び磁気記憶装置の第３の実施例について、添付図面を参照して説明する。図３、図４に示す磁性体装置の第３の実施例の構成を示す要部断面図及び要部平面図は、第１の実施例と同様であるので、その説明を省略する。
次に、本発明の磁性体装置及び磁気記憶装置の第３の実施例について具体的に説明する。図８は、本発明の磁性体装置を適用した磁気記憶装置の第３の実施例の構成を示す概略回路ブロック図である。この構成については、第２の実施例と同様であるからその説明を省略する。
図１２Ａ及び図１２Ｂは、本発明の磁性体装置としての磁気抵抗記憶素子の第３の実施例の構成を示す要部断面図である。図１３は、本発明の磁性体装置を適用した磁気記憶装置の第３の実施例のメモリアレイ主要部平面図である。
次に、図１２Ａ及び図１２Ｂを参考にして磁気抵抗記憶素子６６ａの構成について説明する。なお、図１２Ａは、例えば、データ「１」を格納している場合であり、図１２Ｂは、データ「０」を格納している場合を示している。
磁気抵抗記憶素子６６ａは、トンネル磁気抵抗素子（ＴＭＲ素子）であり、下部電極としてのＴａ膜７２、Ｒｕ膜９６、磁性体２としてのＣｏＦｅ膜７３、反強磁性結合非磁性導電体３としてのＲｕ膜９７、磁性体２としてのＣｏＦｅ膜７５、反強磁性結合非磁性導電体３としてのＲｕ膜７６、磁性体２としてのＣｏＦｅ膜７７、トンネル絶縁膜としてのＡｌＯ膜９８、フリー層としてのＮｉＦｅ膜７９、Ｔａ膜９９，ＮｉＦｅ膜１００，Ｒｕ膜１０１，ＮｉＦｅ膜１０２，Ｔａ膜１０３，ＮｉＦｅ膜１０４，ＡｌＯ膜１０５，上部電極としてのＴａ膜８０を備える。ここで、Ｔ膜７２、Ｒｕ膜９６が機能体５に相当する。ＣｏＦｅ膜７３、Ｒｕ膜９７、ＣｏＦｅ膜７５、Ｒｕ膜７６、及び、ＣｏＦｅ膜７７はピン層２０に相当する。ＡｌＯ膜９８、ＮｉＦｅ膜７９、Ｔａ膜９９，ＮｉＦｅ膜１００，Ｒｕ膜１０１，ＮｉＦｅ膜１０２，Ｔａ膜１０３，ＮｉＦｅ膜１０４，ＡｌＯ膜１０５，及び、Ｔａ膜８０が機能体４に相当する。
下部電極であるＴａ膜７２は、選択トランジスタ６５を含むトランジスタや、複数のワード線５０を含む配線が設けられた半導体基板（図示されず）と、Ｗビア７０を介して接続されている。上部電極であるＴａ膜８０は、ビット線５１ａとしてのＡｌＣｕ配線８５と、Ｃｕビア８４を介して接続されている。なお、磁気抵抗記憶素子６０の下部構造（ＣｏＦｅ膜７３、Ｒｕ膜９７、ＣｏＦｅ膜７５、Ｒｕ膜７６、ＣｏＦｅ膜７７、及び、ＡｌＯ膜９８）をＢＡＳＥ８６ｂともいう。ＢＡＳＥ８６ｂは、ＡｌＯ膜９８を除けば、ピン層２０であり、その磁化方向は全てのメモリセル９０において共通で固定されているから、書き込み動作や読み出し動作に支障がない限り一体化できる。本実施例の場合、例えば、補助読み出し線９１を共有する複数個のメモリセル９０で共有されていても良い。
続いて、図１２Ａ及び図１２Ｂを参考にして磁気抵抗記憶素子６６ａの製造方法について説明する。
まず、選択トランジスタ６５を含むトランジスタや、複数のワード線５０を含む配線が設けられた半導体基板（図示されず）上に、層間絶縁膜としてのＳｉＯ２膜７１を３００ｎｍの膜厚で形成する。そのＳｉＯ２膜７１の所定の位置にＷビア７０を形成する。その後、膜厚２０ｎｍのＴａ膜７２、膜厚１ｎｍのＲｕ膜９６、膜厚１．４ｎｍのＣｏＦｅ膜７３、膜厚０．９ｎｍのＲｕ膜９７、膜厚２．６ｎｍのＣｏＦｅ膜７５、膜厚０．９ｎｍのＲｕ膜７６、膜厚１．２ｎｍのＣｏＦｅ膜７７、膜厚１．５ｎｍのＡｌＯ膜９８、膜厚３．１ｎｍのＮｉＦｅ膜７９、膜厚０．３ｎｍのＴａ膜９９，膜厚の３ｎｍＮｉＦｅ膜１００，膜厚２．１ｎｍのＲｕ膜１０１，膜厚３．１ｎｍのＮｉＦｅ膜１０２，膜厚０．３ｎｍのＴａ膜１０３，膜厚３ｎｍのＮｉＦｅ膜１０４，膜厚０．６４ｎｍのＡｌＯ膜１０５，膜厚３０ｎｍのＴａ膜８０、膜厚７０ｎｍのＳｉＯ２膜８１を、それぞれスパッタリング法により成膜する。
ここで、Ｒｕ膜９７，７６はＣｏＦｅ膜７３，７５，７７が互いに反強磁性結合となる厚さとする。これによりＣｏＦｅ膜７３，７７が一方向、ＣｏＦｅ膜７５が逆方向に磁化する。ＣｏＦｅ膜７３，７７の合計磁化量とＣｏＦｅ膜７５の磁化量とが等しくなるように厚さを設定することで、外部への漏れ磁場がほとんどなくなる。
続いて、フォトリソグラフィ技術によりＴＭＲの形状にレジストを形成し、レジスト以外の部分のＳｉＯ２膜８１を選択イオン加工技術（ＲＩＥ）により加工し、レジストをアッシングにより除去する。次に、ＳｉＯ２膜８１パターンをマスクとしてＴａ膜８０からＮｉＦｅ膜７９までをミリングにより除去する。その後、全面に保護膜としてのＳｉＮ膜８２を形成した後、ＢＡＳＥ８６ｂ形状にレジストを形成し、ＳｉＮ膜８２，ＡｌＯ膜９８，ＣｏＦｅ膜７７，Ｒｕ膜７６，ＣｏＦｅ膜７５，Ｒｕ膜９７，ＣｏＦｅ膜７３，Ｒｕ膜９６，Ｔａ膜７２を加工する。
以上の工程により、磁気抵抗記憶素子６６ａを形成することができる。
この後、図１３に示されるように、ピン層２０となるＣｏＦｅ膜７７／Ｒｕ膜７６／ＣｏＦｅ膜７５／Ｒｕ膜９７／ＣｏＦｅ膜７３の構成を含むＢＡＳＥ８６ｂは、ワード線５０の延在方向（Ｘ方向）に長く、Ｘ方向に隣り合う複数の磁気抵抗記憶素子６６ａ（メモリセル９０）に渡る長方形である。トグル動作型フリー層としてのＮｉＦｅ膜７９からＮｉＦｅ膜１０４は、ＢＡＳＥ８６ｂ上に形成され、ワード線５０の延在方向（Ｘ方向）から４５゜傾いた方向に長い楕円形である。ただし、図１３において、選択トランジスタ６５やビット線５１ｃは図示を省略している。
この後、全面に層間絶縁膜としてのＳｉＯ２膜８３をプラズマＣＶＤ法により形成する。その後、ＣＭＰ技術により全面を平坦化する。続いて、フォトリソグラフィ技術とドライエッチング技術により、フリー層上のＳｉＯ２膜８３、ＳｉＮ膜８２、及び、ＳｉＯ２膜８１を貫通するビアホールを形成し、Ｃｕビア８４を形成する。その後、Ｔｉ膜（３０ｎｍ），ＡｌＣｕ膜（５００ｎｍ），及び、ＴｉＮ膜（３０ｎｍ）を積層し、フォトリソグラフィ技術とドライエッチング技術により加工してビット線５１ａとしてのＡｌＣｕ配線８５を形成する。
次に、ＢＡＳＥ８６ｂパターンの長辺方向に１０００〜１００００Ｏｅ程度の磁場を印加する。これによりピン層２０の三つのＣｏＦｅ膜７３，７５，７７の磁化方向は磁場に沿った方向に向く。磁場をゼロに戻すと、ＣｏＦｅ膜７５と二つのＣｏＦｅ膜７７，７３は反強磁性結合しているため磁化方向が逆向きになろうとする。ピン層２０は長方形であるため形状異方性により長辺方向に容易軸が形成されている。また、ＣｏＦｅ膜７７，７３の合計磁化量とＣｏＦｅ膜７５の磁化量とは等しいが、ＣｏＦｅ７７，７３は二層に分けられているため異方性磁界が小さい。よって、ＣｏＦｅ膜７５が印加磁場方向に近い長辺方向軸に向いて安定し、ＣｏＦｅ膜７７，７３は逆方向に向いて安定する。これによりピン層２０の磁化方向を所望の方向に設定することができる。
次に、図８を参照して、磁気抵抗記憶素子６６の動作方法について説明する。読み出し方法については第２の実施例と同様であるのでその説明を省略する。次に、書き込み方法を説明する。
ビット線制御回路５７が複数のビット線５１ａから選択ビット線５１ａを選択する。ワード線制御回路５５が複数のワード線５０から選択ワード線５０を選択する。そして、ビット線制御回路５７が選択ビット線５１ａに書き込み電流（ビット線電流）５ｍＡを印加する。その後、ワード線制御回路５５が選択ワード線５０に書き込み電流（ワード線電流）５ｍＡを流す。続けて、ビット線制御回路５７がビット線電流を停止する。その後、ワード線制御回路５５がワード線電流を停止する。この手順により、選択ビット線５１ａと選択ワード線５０とが交差する位置のメモリセル９０（選択セル）の磁気抵抗記憶素子６６ａにおいて、フリー層の磁化方向を回転させて書き込みを行う（トグル書込み）。書き込みを行わないメモリセル９０（非選択セル）には、ワード線電流又はビット線電流のいずれか一方しか印加されない。そのため、非選択セルの磁気抵抗記憶素子６６ａではトグル動作が起こらないので、その磁気抵抗記憶素子６６ａの磁化状態は変化しない。トグル書込みでは、磁化方向は書込みを行うたびに変化するため、書込み前に現在の状態を読み出し、データが異なっているときのみ書込みを実施する。
本実施例の構造において、２セル×４セルのアレイを試作し、評価した結果を示す。フリー層は０．３２×０．８０μｍの楕円形である。従来構造（ＮｉＦｅ膜（３ｎｍ）／Ｔａ膜（０．３ｎｍ）／ＮｉＦｅ膜（３ｎｍ）／Ｒｕ膜（２．１ｎｍ）／ＮｉＦｅ膜（３ｎｍ）／Ｔａ膜（０．３ｎｍ）／ＮｉＦｅ膜（３．１ｎｍ）／ＡｌＯ膜（０．８６ｎｍ）／ＣｏＦｅ膜（２．６ｎｍ）／Ｒｕ膜（０．９ｎｍ）／ＣｏＦｅ膜（２．８ｎｍ）／ＰｔＭｎ膜（２０ｎｍ）／ＮｉＦｅ膜（１ｎｍ）／Ｔａ膜（５ｎｍ））において、ビット線電流のばらつきは７．６％、ワード線電流のばらつきは９．２％であった。しかし、本実施例の構造ではビット線電流のばらつきが７．４％，ワード線電流のばらつきは６．６％にそれぞれ改善した。
本実施例では、図１４に示すように、ワード線５０を設けず、ＢＡＳＥ８６ｂをワード線５０として用いることも可能である。図１４は、本発明の磁性体装置を適用した磁気記憶装置の第３の実施例における応用例のメモリアレイ主要部平面図である。この場合、ワード線５０を取り除き、ＢＡＳＥ８６ｂをＸ方向へ延伸して、一端をワード線制御回路５５に、他端をワード線終端回路５６にそれぞれ接続する。それにより、書き込み動作では、選択ワード線５０に相当する選択ＢＡＳＥ８６ｂと選択ビット線５１ａとに流れる書き込み電流を用いたトグル動作でメモリセル９０に書き込みが可能である。また、読み出し動作は、上記と同様に実施可能である。
本実施例では、図１５に示すように、ＢＡＳＥ８６ｂの延在方向をワード線５０又はビット線５１ａの延在方向に対して４５°ずらすようなレイアウトも可能である。図１５は、本発明の磁性体装置を適用した磁気記憶装置の第３の実施例における他の応用例のメモリアレイ主要部平面図である。この場合、フリー層の楕円の長径方向とＢＡＳＥ８６ｂの延在方向とを平行にしている。
本実施例では、トグル動作型のＴＭＲ素子に対しても本技術の適用が可能であり、第１及び第２の実施例と同様の効果を得ることができる。これにより、磁気特性のばらつきが小さくなり歩留まりの良い磁性体記憶装置が可能となる。
（第４の実施例）
本発明の磁性体装置及び磁気記憶装置の第４の実施例について、添付図面を参照して説明する。図３、図４に示す磁性体装置の第４の実施例の構成を示す要部断面図及び要部平面図は、第１の実施例と同様であるので、その説明を省略する。
次に、本発明の磁性体装置及び磁気記憶装置の第４の実施例について具体的に説明する。
図１６は、本発明の磁性体装置を適用した磁気記憶装置の第４の実施例の構成を示す概略回路ブロック図である。図１２Ａ及び図１２Ｂは、本発明の磁性体装置としての磁気抵抗記憶素子の第４の実施例の構成を示す要部断面図である。図１７は、本発明の磁性体装置を適用した磁気記憶装置の第４の実施例のメモリアレイ主要部平面図である。ただし、図１７において、選択トランジスタ６５やワード線５０ａは図示を省略している。
まず、図１６を参照して回路構成について説明する。磁気記憶装置３０ｂは、磁気ランダムアクセスメモリである。磁気記憶装置３０ｂは、複数のワード線５０、複数のワード線５０ａ、複数のビット線５１ａ、複数のメモリセル９０、読み出し制御回路５４、ワード線制御回路５５、ワード線終端回路５６、ビット線制御回路５７、ビット線終端回路５８、センスアンプ５９を具備する。
複数のワード線５０は、Ｘ方向（第１方向）に延在している。ワード線５０は、一端をワード線制御回路５５に、他端をワード線終端回路５６にそれぞれ接続されている。複数のワード線５０ａは、Ｘ方向（第１方向）に延在している。ワード線５０ａは、一端をメモリセル９０の選択トランジスタ６５のゲートに、他端を読み出し制御回路５４にそれぞれ接続されている。ワード線５０ａは、その延在方向（Ｘ方向）に沿って並ぶメモリセル９０（選択トランジスタ６５）で共有される。複数のビット線５１ａは、Ｙ方向（第１方向と直交する第２方向）に延在している。ビット線５１ａは、一端をビット線制御回路５７に、他端をビット線終端回路５８にそれぞれ接続されている。
複数のメモリセル９０は、複数のワード線５０と複数のビット線５１ａとの交点の各々に対応して設けられている。メモリセル９０は、磁気抵抗記憶素子６６ａと選択トランジスタ６５とを備える。磁気抵抗記憶素子６５は、ここでは、トンネル磁気抵抗（ＴＭＲ）素子である。磁気抵抗記憶素子６６ａは二つの端子を有している。一方の端子はビット線５１ａに接続され、他方の端子は選択トランジスタ６５のソースに接続される。選択トランジスタ６５のドレインは接地され、ゲートは読み出し制御回路５４にワード線５０ａを介して接続されている。
読み出し制御回路５４は、読み出し動作時に、複数のワード線５０ａから選択ワード線５０ａを選択する。ワード線制御回路５５は、書き込み動作時に、複数のワード線５０から選択ワード線５０を選択する。ワード線終端回路５６は、書き込み動作時に、複数のワード線５０を終端する。ビット線制御回路５７は、複数のビット線５１ａから選択ビット線５１ａを選択する。ビット線終端回路５８は、書き込み動作時に、複数のビット線５１ａを終端する。センスアンプ５９は、ビット線制御回路５７に接続され、読み出し動作時に、ビット線制御回路５７を介して取得したビット線電位と参照電位Ｖｒｅｆとを比較してデータ判別を行う。
次に、図１２Ａ及び図１２Ｂの磁気抵抗記憶素子６６ａの構成及び製造方法については、第３の実施例と同様であるのでその説明を省略する。また、書き込み方法についても、第３の実施例と同様であるのでその説明を省略する。
読み出し制御回路５４が複数のワード線５０ａから選択ワード線５０ａを選択する。それにより、読み出すメモリセル９０（選択セル）の選択トランジスタ６５がオン状態になる。ビット線制御回路５７は、複数のビット線５１ａから選択ビット線５１ａを選択する。そのとき、ビット線終端回路５８は、オープン状態になる。ビット線制御回路５７により選択ビット線５１ａに電圧を印加すると、選択ビット線５１ａ、磁気抵抗記憶素子６６ａ、選択トランジスタ６５、及び接地の経路に読み出し電流が流れる。その読み出し電流の大きさは、読み出すメモリセル９０の磁気抵抗記憶素子６６ａの抵抗値（記憶されたデータの値）に依存して異なる。ビット線制御回路５７は、この読み出し電流の電流値を電圧に変換し、センス電圧Ｖｓとしてセンスアンプ５９に出力する。センスアンプ５９には、データの値（「０」及び「１」）により出力される電圧（Ｖ０及びＶ１）の中間値をＶｒｅｆとして与える。センスアンプ５９は、このＶｒｅｆとＶｓとの比較により、メモリセル５２に書き込まれていたデータ（「０」及び「１」のいずれか）を判別する。
本実施例では、図１８に示すように、ＢＡＳＥ８６ｂの延在方向をワード線５０又はビット線５１ａの延在方向に対して４５°ずらすようなレイアウトも可能である。図１８は、本発明の磁性体装置を適用した磁気記憶装置の第４の実施例における応用例のメモリアレイ主要部平面図である。この場合、フリー層の楕円の長径方向とＢＡＳＥ８６ｂの延在方向とを平行にしている。
本実施例では、ピン層内に三層までの磁性体層がある場合を示したが、四層以上で構成することも可能である。それぞれの磁性体層は磁性体層間に挿入された非磁性体導電層を介して反強磁性結合もしくは強磁性結合させ、どの層を反強磁性結合にするか、強磁性結合にするかは本発明の技術的思想に反しない限り任意である。
また、導電体または絶縁体の代わりにもう一つの機能体を形成することも可能である。また、データ書き込みはフリー層とピン層との間に電流を流すことでスピン電子を注入する方法で行うことも可能である。電流の向きでフリー層の磁化方向を設定できる。また、フリー層に磁壁を設けておき、フリー層の面方向に電流を流すことで磁壁を移動させる方法で磁化状態を設定する書き込み方法も可能である。
なお、本発明は上記各実施例に限定されず、本発明の技術思想の範囲内において、各実施例は適宜変更され得ることは明らかである。また、互いに技術的な矛盾の発生しない限り、各実施例は互いに組み合わせることが可能である。
以上説明したように、本発明によれば、高温処理体耐性が高く、特性ばらつきの小さい磁性体装置を得ることができ、これにより歩留まりの良い磁性体装置を提供することができる。このように、本発明の磁性体装置は、拡散しやすい材料を含む反強磁性体層を用いないため、高温処理を行っても特性劣化が発生しにくい。従って、特性ばらつきが小さくなるという効果が得られる。
本発明により、高温処理を行っても材料拡散による特性劣化を抑制でき、特性ばらつきの小さい磁性体装置及び磁気記憶装置を提供できる。製造歩留まりを向上でき、製造コストを削減することができる。
本発明はいくつかの実施例と併せて上述されたが、これらの実施例は本発明を説明するために単に提供されたものであることは当業者にとって明らかであり、意義を限定するように添付のクレームを解釈するために頼ってはならない。

Claims (12)

  1. 磁化方向が固定された磁性体ピン層と、
    前記磁性体ピン層の第１側に接して設けられ、前記磁性体ピン層と共に機能を具現する第１機能体と、
    前記磁性体ピン層の前記第１側と逆の第２側に接して設けられた第２機能体と
    を具備し、
    前記第２機能体は、非磁性の導電体、非磁性の絶縁体、及び、前記磁性体ピン層と共に機能を具現する機能体のいずれかであり、
    前記磁性体ピン層は、
    複数の磁性体層と、
    前記複数の磁性体層の各々の間に設けられた少なくとも一つの非磁性導電体層と
    を備え、
    前記非磁性導電体層が両側の磁性体層同士を強磁性結合又は反強磁性結合させ、
    前記非磁性導電体層の少なくとも一つが両側の磁性体層を反強磁性結合させ、
    前記複数の磁性体層の磁化量の総和がほぼゼロであり、
    前記複数の磁性体層のうち、第１方向に向く磁性体層群の異方性磁界の大きさと前記第１方向と逆の第２方向に向く磁性体層群の異方性磁界の大きさとが異なる
    磁性体装置。
  2. 請求の範囲１に記載の磁性体装置において、
    前記複数の磁性体層の少なくとも一つのパターン形状のアスペクト比は、１よりも大きい
    磁性体装置。
  3. 請求の範囲１又は２に記載の磁性体装置において、
    前記複数の磁性体層は、少なくとも三層あり、
    前記複数の磁性体層のうち、前記第１機能体に最も近い第１磁性体層の磁化量が、最も遠い第２磁性体層の磁化量より小さい
    磁性体装置。
  4. 請求の範囲３に記載の磁性体装置において、
    前記第１磁性体層の磁化量は、前記複数の磁性体層の中で最も小さい
    磁性体装置。
  5. 請求の範囲３又は４に記載の磁性体装置において、
    前記第１磁性体層の厚さは、前記第２磁性体層の厚さより薄い
    磁性体装置。
  6. 請求の範囲５に記載の磁性体装置において、
    前記第１磁性体層の厚さは、前記複数の磁性体層の中で最も薄い
    磁性体装置。
  7. 請求の範囲５又は６に記載の磁性体装置において、
    前記第１磁性体層の磁性体として働く有効な厚さは、前記第２磁性体層の磁性体として働く有効な厚さより薄い
    磁性体装置。
  8. 請求の範囲７に記載の磁性体装置において、
    前記第１磁性体層の磁性体として働く有効な厚さが、前記複数の磁性体層の中で最も薄い
    磁性体装置。
  9. 請求の範囲３乃至８のいずれか一項に記載の磁性体装置において、
    前記複数の磁性体層は、異なる材料の磁性体層を有する
    磁性体装置。
  10. 請求の範囲９に記載の磁性体装置。
    前記第１磁性体層に用いられる第１磁性体層材料の第１磁気モーメントは、前記第２磁性体層に用いられる第２磁性体層材料の第２磁気モーメントより大きい
    磁性体装置。
  11. 請求の範囲１乃至１０のいずれか一項に記載の磁性体装置において、
    前記第１機能体は、
    絶縁層及び非磁性層のいずれかである中間層と、
    複数の磁性体層が非磁性層を介して積層された積層磁性層及び単層の磁性層のいずれかであるフリー層と
    を備え、
    前記磁性体ピン層の磁化方向と前記フリー層の磁化方向との相対的な関係により、情報が記憶される
    磁性体装置。
  12. 第１方向に延在する複数のワード線と、
    第２方向に延在する複数のビット線と、
    前記複数のワード線と前記複数のビット線との交点の各々に対応して設けられ、対応する前記ワード線及び前記ビット線のいずれかに一端を接続された請求の範囲１１に記載の複数の磁性体装置と
    を具備する
    磁気記憶装置。
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