JP2003332535A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
- H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
- H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
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- B—PERFORMING OPERATIONS; TRANSPORTING
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- G11C—STATIC STORES
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- G—PHYSICS
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- H10N50/10—Magnetoresistive devices
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Abstract
(57)【要約】
【課題】 ビット線と、ワード線と、その交差部に配置
された複数の磁気抵抗素子とを有する半導体記憶装置に
おいて、ワード線が磁気抵抗素子からワード線及びビッ
ト線の距離を最適化して隣接するワード線の磁場の影響
を受けないようにする。 【解決手段】 半導体記憶装置は、複数の磁気抵抗素子
５２にワード線５０とビット線５１とを用いてデータを
記憶し、ビット線の電流方向により磁化状態が変化する
ように構成されている。そして、磁気抵抗素子の磁化状
態が変化する部分の中心とワード線の主に電流が流れる
部分の中心との距離は、磁気抵抗素子の磁化状態が変化
する部分の中心とビット線の主に電流が流れる部分の中
心との距離より短くなっている。磁気抵抗素子からの距
離が離れている方の配線をビット線とする。これにより
ワード線を密に配置することが可能となり、高集積化で
きる。
された複数の磁気抵抗素子とを有する半導体記憶装置に
おいて、ワード線が磁気抵抗素子からワード線及びビッ
ト線の距離を最適化して隣接するワード線の磁場の影響
を受けないようにする。 【解決手段】 半導体記憶装置は、複数の磁気抵抗素子
５２にワード線５０とビット線５１とを用いてデータを
記憶し、ビット線の電流方向により磁化状態が変化する
ように構成されている。そして、磁気抵抗素子の磁化状
態が変化する部分の中心とワード線の主に電流が流れる
部分の中心との距離は、磁気抵抗素子の磁化状態が変化
する部分の中心とビット線の主に電流が流れる部分の中
心との距離より短くなっている。磁気抵抗素子からの距
離が離れている方の配線をビット線とする。これにより
ワード線を密に配置することが可能となり、高集積化で
きる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特にトンネル磁気抵抗（Tunneling Magnetroregi
stance）素子（以下、ＴＭＲという）をメモリセルとし
て用いた半導体記憶装置に関するものである。
関し、特にトンネル磁気抵抗（Tunneling Magnetroregi
stance）素子（以下、ＴＭＲという）をメモリセルとし
て用いた半導体記憶装置に関するものである。
【０００２】
【従来の技術】２層の強磁性体層間に薄い絶縁バリアを
挟み強磁性体の磁化の状態によって変化するトンネル電
流をメモリビットとして利用するＴＭＲをトランジスタ
と共に集積化した半導体記憶装置は、低電圧駆動にて高
速動作が可能な、高集積化不揮発性メモリを実現できる
ものとして大きな期待がかけられている。図１２に2000
IEEE International Solid-State Circuits Conferenc
e DIGEST OF TECHNICAL PAPERS (pｐ.128−129)で報告
されたＴＭＲの例を示す。図１２ではＦｅＭｎ（１０ｎ
ｍ）で形成された反強磁性体層１０１、ＣｏＦｅ（２．
４ｎｍ）で形成されたピン層１０２、Ａｌ２Ｏ３で形成
されたトンネル絶縁層１０３、ＮｉＦｅ（５ｎｍ）で形
成されたフリー層１０４が積層されている。反強磁性体
層１０１とフリー層１０４には電圧が印加できるよう
に、導体配線（上部電極及び下部電極）が接続されてい
る。ピン層１０２の磁化方向は、反強磁性体層１０１に
よりある方向に固定される。フリー層１０４は、ある方
向に磁化し易いように形成されており、その磁化方向
は、外部から磁場を印加することにより変化させること
ができる。膜の水平方向のうち、磁化し易い方向を容易
軸、容易軸に垂直で磁化し難い方向を困難軸と呼ぶ。フ
リー層１０４とピン層１０２との間に電圧を印加すると
トンネル絶縁層１０３を通して電流が流れるが、フリー
層１０４とピン層１０２の磁化方向の関係により抵抗値
が変化する。すなわち磁化方向が同じ場合は抵抗が低
く、反対向きの場合は抵抗が高くなる。
挟み強磁性体の磁化の状態によって変化するトンネル電
流をメモリビットとして利用するＴＭＲをトランジスタ
と共に集積化した半導体記憶装置は、低電圧駆動にて高
速動作が可能な、高集積化不揮発性メモリを実現できる
ものとして大きな期待がかけられている。図１２に2000
IEEE International Solid-State Circuits Conferenc
e DIGEST OF TECHNICAL PAPERS (pｐ.128−129)で報告
されたＴＭＲの例を示す。図１２ではＦｅＭｎ（１０ｎ
ｍ）で形成された反強磁性体層１０１、ＣｏＦｅ（２．
４ｎｍ）で形成されたピン層１０２、Ａｌ２Ｏ３で形成
されたトンネル絶縁層１０３、ＮｉＦｅ（５ｎｍ）で形
成されたフリー層１０４が積層されている。反強磁性体
層１０１とフリー層１０４には電圧が印加できるよう
に、導体配線（上部電極及び下部電極）が接続されてい
る。ピン層１０２の磁化方向は、反強磁性体層１０１に
よりある方向に固定される。フリー層１０４は、ある方
向に磁化し易いように形成されており、その磁化方向
は、外部から磁場を印加することにより変化させること
ができる。膜の水平方向のうち、磁化し易い方向を容易
軸、容易軸に垂直で磁化し難い方向を困難軸と呼ぶ。フ
リー層１０４とピン層１０２との間に電圧を印加すると
トンネル絶縁層１０３を通して電流が流れるが、フリー
層１０４とピン層１０２の磁化方向の関係により抵抗値
が変化する。すなわち磁化方向が同じ場合は抵抗が低
く、反対向きの場合は抵抗が高くなる。
【０００３】次に、図１３を用いてＴＭＲを不揮発性メ
モリの記憶素子として用いた従来例を示す。この例は、
上述の文献で報告されたものである。この例ではアレイ
状に配置されたＴＭＲ１０７の上下に交差する１対の配
線が設置される。上部配線（ビット線となる）１０８
は、ＴＭＲ１０７のフリー層と接続されており、下部配
線（書き込みワード線となる）１１１は、ＴＭＲ１０７
の下の第３の配線１０９に接している。ＴＭＲ１０７の
反強磁性体層は、第３の配線１０９を介して下層に形成
されたトランジスタ１１０のドレインに接続されてい
る。２つの配線１０８、１１１に電流を流すことで交点
近傍に合成磁場を発生させ、電流の方向によりフリー層
の磁化方向を設定する。これによりＴＭＲ１０７の抵抗
値を変化させることができる。データの読み出しは、読
み出すＴＭＲ１０７に接続されたトランジスタ１１０を
読み出しワード線１１２によりオン状態にして、上部配
線１０８よりＴＭＲ１０７に電圧を印加し流れる電流で
ＴＭＲの抵抗値を評価することにより行う。
モリの記憶素子として用いた従来例を示す。この例は、
上述の文献で報告されたものである。この例ではアレイ
状に配置されたＴＭＲ１０７の上下に交差する１対の配
線が設置される。上部配線（ビット線となる）１０８
は、ＴＭＲ１０７のフリー層と接続されており、下部配
線（書き込みワード線となる）１１１は、ＴＭＲ１０７
の下の第３の配線１０９に接している。ＴＭＲ１０７の
反強磁性体層は、第３の配線１０９を介して下層に形成
されたトランジスタ１１０のドレインに接続されてい
る。２つの配線１０８、１１１に電流を流すことで交点
近傍に合成磁場を発生させ、電流の方向によりフリー層
の磁化方向を設定する。これによりＴＭＲ１０７の抵抗
値を変化させることができる。データの読み出しは、読
み出すＴＭＲ１０７に接続されたトランジスタ１１０を
読み出しワード線１１２によりオン状態にして、上部配
線１０８よりＴＭＲ１０７に電圧を印加し流れる電流で
ＴＭＲの抵抗値を評価することにより行う。
【０００４】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置では、磁気抵抗素子がワード線よりビット線に
近い位置に配置されている。この場合、メモリアレイの
高集積化が図れないという問題がある。これについて以
下に説明する。磁気抵抗素子は、前述のように磁化し易
い向きとなる容易軸をひとつ、つまり一軸異方性を持た
せるため、一軸方向に長い形状、たとえば長方形にする
ことが一般的である。この場合ほぼ長辺方向に容易軸が
向くので、ビット線で磁化方向を制御するためにはビッ
ト線をこの長辺とほぼ直角の向きに配置する。これに対
しワード線は、ビット線とほぼ直角に配置する。ここで
配線と磁気抵抗素子との距離について着目する。図１３
に示すように、従来例ではＴＭＲ１０７とビット線（１
０８）が接して配置されている。これに対して、ＴＭＲ
１０７と書き込みワード線（１１１）との間には、トラ
ンジスタへ接続する第３の配線１０９と、この第３の配
線１０９と書き込みワード線（１１１）とを絶縁する層
間絶縁膜とが挟まっている。このためＴＭＲ１０７と書
き込みワード線（１１１）とはこれらの厚さ分、離れて
配置されていることになる。
記憶装置では、磁気抵抗素子がワード線よりビット線に
近い位置に配置されている。この場合、メモリアレイの
高集積化が図れないという問題がある。これについて以
下に説明する。磁気抵抗素子は、前述のように磁化し易
い向きとなる容易軸をひとつ、つまり一軸異方性を持た
せるため、一軸方向に長い形状、たとえば長方形にする
ことが一般的である。この場合ほぼ長辺方向に容易軸が
向くので、ビット線で磁化方向を制御するためにはビッ
ト線をこの長辺とほぼ直角の向きに配置する。これに対
しワード線は、ビット線とほぼ直角に配置する。ここで
配線と磁気抵抗素子との距離について着目する。図１３
に示すように、従来例ではＴＭＲ１０７とビット線（１
０８）が接して配置されている。これに対して、ＴＭＲ
１０７と書き込みワード線（１１１）との間には、トラ
ンジスタへ接続する第３の配線１０９と、この第３の配
線１０９と書き込みワード線（１１１）とを絶縁する層
間絶縁膜とが挟まっている。このためＴＭＲ１０７と書
き込みワード線（１１１）とはこれらの厚さ分、離れて
配置されていることになる。
【０００５】ここで集積化を考える。集積化を妨げる一
つの要因として隣接セルに書き込みを行う場合に発生す
るディスターブ現象がある。これは隣接するワード線や
ビット線に電流を流して書き込みを行った場合、その配
線が発生する磁場により隣接するセルに磁化状態として
書き込まれていたデータが壊される現象である。この現
象は磁気抵抗素子と本来書き込みを行う配線との距離及
び磁気抵抗素子と隣接配線との距離の関係が影響する。
すなわち、配線同士のピッチが狭いほど、また磁気抵抗
素子と書き込み配線（ワード線、ビット線）との距離が
離れているほど、磁気抵抗素子にとって自己の書き込み
配線と隣接書き込み配線の区別がつきにくくなるため、
ディスターブの可能性が高くなる。従来例ではワード線
と磁気抵抗素子との距離が離れているため、ワード線に
よるディスターブが起こりやすく、ワード線同士のピッ
チを小さくして集積化しようとする際にディスターブを
抑制するための制限を受けることになる。またビット線
同士のピッチを小さくしようとした場合、従来の例では
ビット線と磁気抵抗素子とは接して配置されているため
両者の距離は近くディスターブ発生の可能性は低くな
る。しかし、ビット線の幅方向が磁気抵抗素子の長辺方
向と同一になっているためピッチを小さくできない。こ
のためワード線、ビット線とも密な配置にすることが困
難であり、集積化が難しいという問題があった。本発明
の目的は、磁気抵抗素子、ワード線及びビット線の配置
を最適化することにより、磁気抵抗素子を高密度に配置
できる半導体記録装置を提供することにある。
つの要因として隣接セルに書き込みを行う場合に発生す
るディスターブ現象がある。これは隣接するワード線や
ビット線に電流を流して書き込みを行った場合、その配
線が発生する磁場により隣接するセルに磁化状態として
書き込まれていたデータが壊される現象である。この現
象は磁気抵抗素子と本来書き込みを行う配線との距離及
び磁気抵抗素子と隣接配線との距離の関係が影響する。
すなわち、配線同士のピッチが狭いほど、また磁気抵抗
素子と書き込み配線（ワード線、ビット線）との距離が
離れているほど、磁気抵抗素子にとって自己の書き込み
配線と隣接書き込み配線の区別がつきにくくなるため、
ディスターブの可能性が高くなる。従来例ではワード線
と磁気抵抗素子との距離が離れているため、ワード線に
よるディスターブが起こりやすく、ワード線同士のピッ
チを小さくして集積化しようとする際にディスターブを
抑制するための制限を受けることになる。またビット線
同士のピッチを小さくしようとした場合、従来の例では
ビット線と磁気抵抗素子とは接して配置されているため
両者の距離は近くディスターブ発生の可能性は低くな
る。しかし、ビット線の幅方向が磁気抵抗素子の長辺方
向と同一になっているためピッチを小さくできない。こ
のためワード線、ビット線とも密な配置にすることが困
難であり、集積化が難しいという問題があった。本発明
の目的は、磁気抵抗素子、ワード線及びビット線の配置
を最適化することにより、磁気抵抗素子を高密度に配置
できる半導体記録装置を提供することにある。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
め、本発明によれば、第１、第２の２系統の配線が互い
に交差し、その交差部に配置された磁気抵抗素子を記憶
素子として用いる半導体記憶装置において、前記磁気抵
抗素子の磁性体の磁化方向を電流の向きで制御する第1
系統の配線は、前記磁気抵抗素子の磁化方向の変化する
磁性体からの距離が第２系統の配線より離れていること
を特徴とする半導体記憶装置、が提供される。また、上
記の目的を達成するため、本発明によれば、第1系統の
配線とこれより幅の狭い第２系統の配線とが互いに交差
し、その交差部に配置された磁気抵抗素子を記憶素子と
して用いる半導体記憶装置において、前記第２系統の配
線は、前記磁気抵抗素子の磁化方向の変化する磁性体側
若しくは磁化方向の変化する磁性体寄りに敷設されてい
ることを特徴とする半導体記憶装置、が提供される。そ
して、好ましくは、前記第1系統の配線がビット線であ
り、前記第２系統の配線がワード線である。
め、本発明によれば、第１、第２の２系統の配線が互い
に交差し、その交差部に配置された磁気抵抗素子を記憶
素子として用いる半導体記憶装置において、前記磁気抵
抗素子の磁性体の磁化方向を電流の向きで制御する第1
系統の配線は、前記磁気抵抗素子の磁化方向の変化する
磁性体からの距離が第２系統の配線より離れていること
を特徴とする半導体記憶装置、が提供される。また、上
記の目的を達成するため、本発明によれば、第1系統の
配線とこれより幅の狭い第２系統の配線とが互いに交差
し、その交差部に配置された磁気抵抗素子を記憶素子と
して用いる半導体記憶装置において、前記第２系統の配
線は、前記磁気抵抗素子の磁化方向の変化する磁性体側
若しくは磁化方向の変化する磁性体寄りに敷設されてい
ることを特徴とする半導体記憶装置、が提供される。そ
して、好ましくは、前記第1系統の配線がビット線であ
り、前記第２系統の配線がワード線である。
【０００７】幅が狭い方の配線であるワード線が磁気抵
抗素子から離れていると隣接ワード線の磁場の影響を受
け易く集積化が難しい。磁気抵抗素子からの距離が離れ
ている方の配線を、幅広の配線であるビット線とするこ
とによりワード線を密に配置することが可能となり、高
集積化できる。そして、ワード線のピッチとビット線の
ピッチをともに小さくすることができ、記憶セルを高密
度に配置できる。これにより、高集積化による半導体装
置の縮小化及び大容量化が実現できる。
抗素子から離れていると隣接ワード線の磁場の影響を受
け易く集積化が難しい。磁気抵抗素子からの距離が離れ
ている方の配線を、幅広の配線であるビット線とするこ
とによりワード線を密に配置することが可能となり、高
集積化できる。そして、ワード線のピッチとビット線の
ピッチをともに小さくすることができ、記憶セルを高密
度に配置できる。これにより、高集積化による半導体装
置の縮小化及び大容量化が実現できる。
【０００８】
【発明の実施の形態】次に、本発明の実施の形態を実施
例に即し図面を参照して詳細に説明する。 [第1の実施例]図１は、本発明の第1の実施例の半導体記
憶装置のメモリセルアレイ部の部分平面図、図２は、図
１のＸ−Ｘ′線とＹ−Ｙ′線での断面図、図３は、第1
の実施例の回路概要図である。
例に即し図面を参照して詳細に説明する。 [第1の実施例]図１は、本発明の第1の実施例の半導体記
憶装置のメモリセルアレイ部の部分平面図、図２は、図
１のＸ−Ｘ′線とＹ−Ｙ′線での断面図、図３は、第1
の実施例の回路概要図である。
【０００９】この実施例の半導体記憶装置は、ワード線
（Ｗ１、Ｗ２、Ｗ３）５０、ビット線（Ｂ１、Ｂ２、Ｂ
３）５１、ＴＭＲ（Ｃ１）５２、ワード線制御回路５
３、ビット線制御回路５４、ワード線終端回路５５、ビ
ット線終端回路５６、判別回路５７、切り替え回路５
８、参照電圧発生回路５９とを有する。ＴＭＲ５２は、
ワード線５０とビット線５１の交差部に形成される。図
４にＴＭＲ５２部分の断面図を示す。ＴＭＲ５２は、下
部電極１０５及び上部電極１０６の間に反強磁性体層１
０１、ピン層１０２、トンネル絶縁層１０３及びフリー
層１０４が積層されており、フリー層１０４は、上部電
極１０６に接している。図３に示すように、ＴＭＲ５２
の一方の電極は、ワード線５０に接続され、もう一方の
電極はビット線５１に接続される。ワード線５０の一方
は、ワード線制御回路５３に接続され、もう一方は、ワ
ード線終端回路５５に接続される。ビット線５１の一方
は、ビット線制御回路５４に接続され、もう一方は、切
り替え回路５８を介してビット線終端回路５６と判別回
路５７の一方の入力端子とに接続される。判別回路５７
のもう一方の入力端子は、参照電圧発生回路５９の出力
端子と接続される。
（Ｗ１、Ｗ２、Ｗ３）５０、ビット線（Ｂ１、Ｂ２、Ｂ
３）５１、ＴＭＲ（Ｃ１）５２、ワード線制御回路５
３、ビット線制御回路５４、ワード線終端回路５５、ビ
ット線終端回路５６、判別回路５７、切り替え回路５
８、参照電圧発生回路５９とを有する。ＴＭＲ５２は、
ワード線５０とビット線５１の交差部に形成される。図
４にＴＭＲ５２部分の断面図を示す。ＴＭＲ５２は、下
部電極１０５及び上部電極１０６の間に反強磁性体層１
０１、ピン層１０２、トンネル絶縁層１０３及びフリー
層１０４が積層されており、フリー層１０４は、上部電
極１０６に接している。図３に示すように、ＴＭＲ５２
の一方の電極は、ワード線５０に接続され、もう一方の
電極はビット線５１に接続される。ワード線５０の一方
は、ワード線制御回路５３に接続され、もう一方は、ワ
ード線終端回路５５に接続される。ビット線５１の一方
は、ビット線制御回路５４に接続され、もう一方は、切
り替え回路５８を介してビット線終端回路５６と判別回
路５７の一方の入力端子とに接続される。判別回路５７
のもう一方の入力端子は、参照電圧発生回路５９の出力
端子と接続される。
【００１０】ワード線制御回路５３は、所望のワード線
を選択し、書き込み電流を流す機能と、読み出し電圧を
印加する機能とを持つ。ビット線制御回路５４は、所望
のビット線を選択し、データに応じた書き込み電流を流
す機能と、ビット線を切り離す機能を持つ。切り替え回
路５８は、ビット線終端回路５６と判別回路５７のどち
らをビット線５１と接続するかを切り替える機能を持
つ。判別回路５７は、接続されたビット線の電位と参照
電位との比較を行い、データの“１”、“０”に相当す
る電位を出力する機能を持つ。ビット線に流れる電流と
参照電流とを比較してもよい。
を選択し、書き込み電流を流す機能と、読み出し電圧を
印加する機能とを持つ。ビット線制御回路５４は、所望
のビット線を選択し、データに応じた書き込み電流を流
す機能と、ビット線を切り離す機能を持つ。切り替え回
路５８は、ビット線終端回路５６と判別回路５７のどち
らをビット線５１と接続するかを切り替える機能を持
つ。判別回路５７は、接続されたビット線の電位と参照
電位との比較を行い、データの“１”、“０”に相当す
る電位を出力する機能を持つ。ビット線に流れる電流と
参照電流とを比較してもよい。
【００１１】次に、本実施例の半導体記憶装置の製造方
法について説明する。半導体記憶装置は、シリコン基板
（図示しない）上にトランジスタ等の素子や配線を形成
した後、シリコン酸化膜６１をプラズマＣＶＤ法により
形成し、化学的機械的研磨（ＣＭＰ）により平坦化す
る。下層配線と電気的に接続したい部分のシリコン酸化
膜６１をフォトリソグラフィ技術とドライエッチング技
術を用いて部分的に除去し、タングステンをＣＶＤで埋
め込んだ後、再度ＣＭＰを行い平坦化して、プラグ６２
を形成する。その後ビット線５１となるＴｉ（１０ｎ
ｍ）、ＴｉＮ（３０ｎｍ）、Ａｌ（５０ｎｍ）、Ｔａ
（２０ｎｍ）をスパッタ法により連続して成膜する。続
けて、ＴＭＲ５２となるＦｅＭｎ（２０ｎｍ）、ＣｏＦ
ｅ（２．４ｎｍ）、Ａｌ（１．５ｎｍ）をスパッタ法で
成膜した後、酸素雰囲気中に保管しＡｌを酸化してＡｌ
Ｏを形成する。その後、ＮｉＦｅ（５ｎｍ）、Ｔａ（４
０ｎｍ）をスパッタ法により形成する。この構造ではＮ
ｉＦｅがフリー層となり、この磁化方向としてデータが
書き込まれ、記憶される。次に、レジストを塗布、ベー
ク、露光、現像して、形成すべきＴＭＲ形状のレジスト
膜を形成する。その後イオンミリングによりＴａ、Ｎｉ
Ｆｅ、ＡｌＯ、ＣｏＦｅ、ＦｅＭｎをパターニングして
ＴＭＲ５２を形成する。レジスト膜を有機溶剤により除
去した後、前述のフォトリソグラフィ技術により形成す
べきビット線パターンのレジスト膜を形成し、ドライエ
ッチング技術によりＴａ、Ａｌ、ＴｉＮ、Ｔｉを加工
し、ビット線５１と引き出し線８を形成する。レジスト
膜を有機溶剤で除去した後、全面にＣＶＤ法によりシリ
コン酸化膜６３を３００ｎｍ厚に成膜する。そして、Ｃ
ＭＰにより平坦化し、ＴＭＲ５２上のＴａが２０ｎｍ程
度残るようにする。ビット線５１と同層の引き出し線８
と接続する部分のシリコン酸化膜６３をフォトリソグラ
フィ技術とドライエッチング技術により除去してビアホ
ール６４を形成した後、Ｔｉ、ＴｉＮ、ＡｌＳｉＣｕ、
ＴｉＮをスパッタ法により成膜し、フォトリソグラフィ
技術とドライエッチング技術によりワード線形状にパタ
ーニングしてワード線５０を形成する。ワード線（Ｗ
２）５０は、ビアホール６４を介して、ビット線５１と
同じ平面に形成された引き出し線８に電気的に接続され
る。この場合、ワード線の主に電流が流れる領域は、Ａ
ｌＳｉＣｕ部分となる。ＴＭＲ構成材料の成膜前後にア
モルファスシリコンなどの非線形抵抗を持つ材料やその
積層構造を挿入することでＴＭＲに非線形特性を持たせ
ることもできる。
法について説明する。半導体記憶装置は、シリコン基板
（図示しない）上にトランジスタ等の素子や配線を形成
した後、シリコン酸化膜６１をプラズマＣＶＤ法により
形成し、化学的機械的研磨（ＣＭＰ）により平坦化す
る。下層配線と電気的に接続したい部分のシリコン酸化
膜６１をフォトリソグラフィ技術とドライエッチング技
術を用いて部分的に除去し、タングステンをＣＶＤで埋
め込んだ後、再度ＣＭＰを行い平坦化して、プラグ６２
を形成する。その後ビット線５１となるＴｉ（１０ｎ
ｍ）、ＴｉＮ（３０ｎｍ）、Ａｌ（５０ｎｍ）、Ｔａ
（２０ｎｍ）をスパッタ法により連続して成膜する。続
けて、ＴＭＲ５２となるＦｅＭｎ（２０ｎｍ）、ＣｏＦ
ｅ（２．４ｎｍ）、Ａｌ（１．５ｎｍ）をスパッタ法で
成膜した後、酸素雰囲気中に保管しＡｌを酸化してＡｌ
Ｏを形成する。その後、ＮｉＦｅ（５ｎｍ）、Ｔａ（４
０ｎｍ）をスパッタ法により形成する。この構造ではＮ
ｉＦｅがフリー層となり、この磁化方向としてデータが
書き込まれ、記憶される。次に、レジストを塗布、ベー
ク、露光、現像して、形成すべきＴＭＲ形状のレジスト
膜を形成する。その後イオンミリングによりＴａ、Ｎｉ
Ｆｅ、ＡｌＯ、ＣｏＦｅ、ＦｅＭｎをパターニングして
ＴＭＲ５２を形成する。レジスト膜を有機溶剤により除
去した後、前述のフォトリソグラフィ技術により形成す
べきビット線パターンのレジスト膜を形成し、ドライエ
ッチング技術によりＴａ、Ａｌ、ＴｉＮ、Ｔｉを加工
し、ビット線５１と引き出し線８を形成する。レジスト
膜を有機溶剤で除去した後、全面にＣＶＤ法によりシリ
コン酸化膜６３を３００ｎｍ厚に成膜する。そして、Ｃ
ＭＰにより平坦化し、ＴＭＲ５２上のＴａが２０ｎｍ程
度残るようにする。ビット線５１と同層の引き出し線８
と接続する部分のシリコン酸化膜６３をフォトリソグラ
フィ技術とドライエッチング技術により除去してビアホ
ール６４を形成した後、Ｔｉ、ＴｉＮ、ＡｌＳｉＣｕ、
ＴｉＮをスパッタ法により成膜し、フォトリソグラフィ
技術とドライエッチング技術によりワード線形状にパタ
ーニングしてワード線５０を形成する。ワード線（Ｗ
２）５０は、ビアホール６４を介して、ビット線５１と
同じ平面に形成された引き出し線８に電気的に接続され
る。この場合、ワード線の主に電流が流れる領域は、Ａ
ｌＳｉＣｕ部分となる。ＴＭＲ構成材料の成膜前後にア
モルファスシリコンなどの非線形抵抗を持つ材料やその
積層構造を挿入することでＴＭＲに非線形特性を持たせ
ることもできる。
【００１２】次に、この半導体記憶装置の使用方法につ
いて述べる。この半導体記憶装置は、ＴＭＲを記憶素子
とした不揮発性メモリを構成している。各ＴＭＲ５２
は、ビット線幅方向に長辺を持つ長方形であり、形状異
方性のためビット線５１の電流磁場により磁化状態が変
化する。まず、データの書き込みについて説明する。ビ
ット線Ｂ１とワード線Ｗ１との交差部に形成されたセル
Ｃ１（ＴＭＲ）に書き込む場合、まず切り替え回路５８
によりビット線５１とビット線終端回路５６を接続す
る。ワード線制御回路５３によりワード線Ｗ１に電流を
流し、ビット線制御回路５４によりビット線Ｂ１にデー
タに相当する方向の電流を流すと、交差点にあるセルＣ
１のＴＭＲ５２には合成磁場が印加され、ビット線５１
の電流方向に従ってフリー層が磁化される。電流を止め
た後も、フリー層が形状異方性のため磁化方向は保持さ
れる。
いて述べる。この半導体記憶装置は、ＴＭＲを記憶素子
とした不揮発性メモリを構成している。各ＴＭＲ５２
は、ビット線幅方向に長辺を持つ長方形であり、形状異
方性のためビット線５１の電流磁場により磁化状態が変
化する。まず、データの書き込みについて説明する。ビ
ット線Ｂ１とワード線Ｗ１との交差部に形成されたセル
Ｃ１（ＴＭＲ）に書き込む場合、まず切り替え回路５８
によりビット線５１とビット線終端回路５６を接続す
る。ワード線制御回路５３によりワード線Ｗ１に電流を
流し、ビット線制御回路５４によりビット線Ｂ１にデー
タに相当する方向の電流を流すと、交差点にあるセルＣ
１のＴＭＲ５２には合成磁場が印加され、ビット線５１
の電流方向に従ってフリー層が磁化される。電流を止め
た後も、フリー層が形状異方性のため磁化方向は保持さ
れる。
【００１３】次に、データの読み出しについて説明す
る。ビット線Ｂ１をビット線制御回路５４から切り離し
て、切り替え回路５８により判別回路５７に接続する。
ワード線Ｗ１に０．５Ｖ程度を印加する。その他の配線
は、接地する。ワード線Ｗ１とビット線Ｂ１の交差点に
あるＴＭＲは、磁化方向により抵抗値が変わるため、ビ
ット線Ｂ１の電位上昇速度が異なる。１００ｎｓ経過
後、判別回路５７により回路設計時に設定した参照電圧
発生回路５９から出力される参照電圧と比較することで
磁化方向を判別し、書き込まれていたデータを読み出す
ことができる。参照電圧は、メモリセル製造後、セルの
抵抗を測定し、その値を処理して決定し、この決めた値
を参照電圧発生回路に記憶させてもよい。また、前述の
読み出したビット線電位を記憶しておき、読み出したセ
ルに既知のデータを書き込み、再度読み出したときのビ
ット線電圧と比較する方法や別セルに相補データを書き
込み、そのセルの出力ビット線電位と比較しその大小か
らデータを判別する方法などがある。この実施例では、
ワード線５０の配置ピッチｐＷは０．６μｍ、ワード線
幅は０．３μｍ、ビット線５１の配置ビッチｐＢは０．
８μｍ、ビット線幅は０．５μｍ、ＴＭＲ５２のサイズ
は０．２５μｍ×０．４５μｍである。ワード線５０か
らＴＭＲ５２のフリー層までの距離ｄＷは２０ｎｍ程度
となる。ＴＭＲ５２のフリー層とビット線５１との距離
ｄＢは４４ｎｍ程度である。このようにビット線５１
は、フリー層より距離が離れているが、ピッチが広いた
めディスターブ発生の可能性は低く、またワード線５０
は、距離が近いためディスターブを発生させる可能性は
低く、ピッチを小さくすることができる。
る。ビット線Ｂ１をビット線制御回路５４から切り離し
て、切り替え回路５８により判別回路５７に接続する。
ワード線Ｗ１に０．５Ｖ程度を印加する。その他の配線
は、接地する。ワード線Ｗ１とビット線Ｂ１の交差点に
あるＴＭＲは、磁化方向により抵抗値が変わるため、ビ
ット線Ｂ１の電位上昇速度が異なる。１００ｎｓ経過
後、判別回路５７により回路設計時に設定した参照電圧
発生回路５９から出力される参照電圧と比較することで
磁化方向を判別し、書き込まれていたデータを読み出す
ことができる。参照電圧は、メモリセル製造後、セルの
抵抗を測定し、その値を処理して決定し、この決めた値
を参照電圧発生回路に記憶させてもよい。また、前述の
読み出したビット線電位を記憶しておき、読み出したセ
ルに既知のデータを書き込み、再度読み出したときのビ
ット線電圧と比較する方法や別セルに相補データを書き
込み、そのセルの出力ビット線電位と比較しその大小か
らデータを判別する方法などがある。この実施例では、
ワード線５０の配置ピッチｐＷは０．６μｍ、ワード線
幅は０．３μｍ、ビット線５１の配置ビッチｐＢは０．
８μｍ、ビット線幅は０．５μｍ、ＴＭＲ５２のサイズ
は０．２５μｍ×０．４５μｍである。ワード線５０か
らＴＭＲ５２のフリー層までの距離ｄＷは２０ｎｍ程度
となる。ＴＭＲ５２のフリー層とビット線５１との距離
ｄＢは４４ｎｍ程度である。このようにビット線５１
は、フリー層より距離が離れているが、ピッチが広いた
めディスターブ発生の可能性は低く、またワード線５０
は、距離が近いためディスターブを発生させる可能性は
低く、ピッチを小さくすることができる。
【００１４】[第２の実施例]次に、図５及び図６を参照
して第２の実施例を説明する。図５は、本発明の第２の
実施例に係る半導体記憶装置のセルアレイ部の部分平面
図、図６は、図５のＸ−Ｘ′線及びＹ−Ｙ′線における
断面図である。この半導体記憶装置の回路構成は図３と
同じである。次に、本実施例の半導体記憶装置の製造方
法について説明する。半導体記憶装置は、シリコン基板
（図示しない）上にトランジスタ等の素子や配線を形成
した後、シリコン酸化膜６１をプラズマＣＶＤ法により
形成し、ＣＭＰにより平坦化する。下層配線と電気的に
接続したい部分のシリコン酸化膜６１をフォトリソグラ
フィ技術とドライエッチング技術を用いて部分的に除去
してビアホールを形成し、タングステンをＣＶＤで埋め
込んだ後、再度ＣＭＰを行い平坦化して、プラグ６２を
形成する。その後ワード線５０となるＴｉ（１０ｎ
ｍ）、ＴｉＮ（３０ｎｍ）、ＡｌＳｉＣｕ（５０ｎ
ｍ）、Ｔａ（２０ｎｍ）をスパッタ法により連続して成
膜する。続けてＴＭＲ５２を構成するＮｉＦｅ（５ｎ
ｍ）、Ａｌ（１．５ｎｍ）をスパッタ法で成膜した後、
プラズマ酸化によりＡｌを酸化してＡｌＯを形成する。
その後、ＣｏＦｅ（２．４ｎｍ）、ＩｒＭｎ（２０ｎ
ｍ）、Ｔａ（１００ｎｍ）をスパッタ法により形成す
る。この構造ではＮｉＦｅがフリー層となる。
して第２の実施例を説明する。図５は、本発明の第２の
実施例に係る半導体記憶装置のセルアレイ部の部分平面
図、図６は、図５のＸ−Ｘ′線及びＹ−Ｙ′線における
断面図である。この半導体記憶装置の回路構成は図３と
同じである。次に、本実施例の半導体記憶装置の製造方
法について説明する。半導体記憶装置は、シリコン基板
（図示しない）上にトランジスタ等の素子や配線を形成
した後、シリコン酸化膜６１をプラズマＣＶＤ法により
形成し、ＣＭＰにより平坦化する。下層配線と電気的に
接続したい部分のシリコン酸化膜６１をフォトリソグラ
フィ技術とドライエッチング技術を用いて部分的に除去
してビアホールを形成し、タングステンをＣＶＤで埋め
込んだ後、再度ＣＭＰを行い平坦化して、プラグ６２を
形成する。その後ワード線５０となるＴｉ（１０ｎ
ｍ）、ＴｉＮ（３０ｎｍ）、ＡｌＳｉＣｕ（５０ｎ
ｍ）、Ｔａ（２０ｎｍ）をスパッタ法により連続して成
膜する。続けてＴＭＲ５２を構成するＮｉＦｅ（５ｎ
ｍ）、Ａｌ（１．５ｎｍ）をスパッタ法で成膜した後、
プラズマ酸化によりＡｌを酸化してＡｌＯを形成する。
その後、ＣｏＦｅ（２．４ｎｍ）、ＩｒＭｎ（２０ｎ
ｍ）、Ｔａ（１００ｎｍ）をスパッタ法により形成す
る。この構造ではＮｉＦｅがフリー層となる。
【００１５】フォトリソグラフィ技術とイオンミリング
技術によりＴａ、ＦｅＭｎ、ＣｏＦｅ、ＡｌＯ、ＮｉＦ
ｅをＴＭＲ形状に加工する。レジスト膜を有機溶剤によ
り除去した後、フォトリソグラフィ技術とドライエッチ
ング技術によりＴａ、ＡｌＳｉＣｕ、ＴｉＮ、Ｔｉを加
工し、ワード線５０と引き出し線９を形成する。レジス
ト膜を有機溶剤で除去した後全面にスパッタ法によりシ
リコン酸化膜６３を４００ｎｍ厚に成膜する。ＣＭＰに
よりＴＭＲ上に１００ｎｍのシリコン酸化膜６３が残る
程度まで平坦化し、フォトリソグラフィ技術とドライエ
ッチング技術を用いてＴＭＲ５２上及びワード線５０と
同層の引き出し線９に接続したい部分にビアホール６
４、６５を形成する。ビット線となるＴｉ、ＴｉＮ、Ａ
ｌＳｉＣｕ、ＴｉＮをスパッタ法により成膜し、フォト
リソグラフィ技術とドライエッチング技術によりビット
線形状にパターニングしてビット線（Ｂ１、Ｂ２）５１
を形成する。ビット線（Ｂ２）５１は、ビアホール６４
を介して、ＴＭＲ５２に接続されると共に、ビアホール
６５を介してワード線５０と同じ平面に形成された引き
出し線９に電気的に接続される。
技術によりＴａ、ＦｅＭｎ、ＣｏＦｅ、ＡｌＯ、ＮｉＦ
ｅをＴＭＲ形状に加工する。レジスト膜を有機溶剤によ
り除去した後、フォトリソグラフィ技術とドライエッチ
ング技術によりＴａ、ＡｌＳｉＣｕ、ＴｉＮ、Ｔｉを加
工し、ワード線５０と引き出し線９を形成する。レジス
ト膜を有機溶剤で除去した後全面にスパッタ法によりシ
リコン酸化膜６３を４００ｎｍ厚に成膜する。ＣＭＰに
よりＴＭＲ上に１００ｎｍのシリコン酸化膜６３が残る
程度まで平坦化し、フォトリソグラフィ技術とドライエ
ッチング技術を用いてＴＭＲ５２上及びワード線５０と
同層の引き出し線９に接続したい部分にビアホール６
４、６５を形成する。ビット線となるＴｉ、ＴｉＮ、Ａ
ｌＳｉＣｕ、ＴｉＮをスパッタ法により成膜し、フォト
リソグラフィ技術とドライエッチング技術によりビット
線形状にパターニングしてビット線（Ｂ１、Ｂ２）５１
を形成する。ビット線（Ｂ２）５１は、ビアホール６４
を介して、ＴＭＲ５２に接続されると共に、ビアホール
６５を介してワード線５０と同じ平面に形成された引き
出し線９に電気的に接続される。
【００１６】この半導体記憶装置の使用方法は第１の実
施例と同様である。この実施例では、ワード線５０の配
置ピッチｐＷは１．２μｍ、ワード線幅は０．６μｍ、
ビット線５１の配置ビッチｐＢは１．６μｍ、ビット線
幅は０．８μｍ、ＴＭＲのサイズは０．５μｍ×０．７
μｍである。ワード線５０からＴＭＲ５２のフリー層ま
での距離ｄＷは２０ｎｍ程度となる。ＴＭＲ５２のフリ
ー層とビット線５１との距離ｄＢは２２４ｎｍ程度であ
る。このようにビット線５１は、フリー層より距離が離
れているが、ピッチが広いためディスターブ発生の可能
性は低く、またワード線５０は距離が近いためディスタ
ーブを発生させる可能性は低く、ピッチを小さくするこ
とができる。
施例と同様である。この実施例では、ワード線５０の配
置ピッチｐＷは１．２μｍ、ワード線幅は０．６μｍ、
ビット線５１の配置ビッチｐＢは１．６μｍ、ビット線
幅は０．８μｍ、ＴＭＲのサイズは０．５μｍ×０．７
μｍである。ワード線５０からＴＭＲ５２のフリー層ま
での距離ｄＷは２０ｎｍ程度となる。ＴＭＲ５２のフリ
ー層とビット線５１との距離ｄＢは２２４ｎｍ程度であ
る。このようにビット線５１は、フリー層より距離が離
れているが、ピッチが広いためディスターブ発生の可能
性は低く、またワード線５０は距離が近いためディスタ
ーブを発生させる可能性は低く、ピッチを小さくするこ
とができる。
【００１７】[第３の実施例]次に、図７乃至図９を参照
して第３の実施例を説明する。図７は、本発明の第３の
実施例に係る半導体記憶装置のメモリセル部の部分平面
図、図８は、図７のＸ−Ｘ′線及びＹ−Ｙ′線における
断面図、図９は、この半導体記憶装置の回路構成図であ
る。この半導体記憶装置は、ワード線（Ｗ１、Ｗ２、Ｗ
３）５０、読み出しビット線（ＢＲ１、ＢＲ２、ＢＲ
３、ＢＲ４）７０、書き込みビット線（ＢＷ１、ＢＷ
２、ＢＷ３、ＢＷ４）７１、ＴＭＲ５２、ワード線制御
回路５３、ビット線制御回路５４、ワード線終端回路５
５、ビット線終端回路５６、判別回路５７、切り替え回
路５８、参照電流発生回路７２とを有する。ＴＭＲ５２
は、ワード線５０と読み出しビット線７０の交差部に形
成される。書き込みビット線７１は、絶縁膜を挟んで読
み出しビット線７０のほぼ真下に形成される。ＴＭＲ５
２の片方の電極は、ワード線５０に接続され、もう一方
の電極は、読み出しビット線７０に接続される。ワード
線５０の一方は、ワード線制御回路５３に接続され、も
う一方は、ワード線終端回路５４に接続される。書き込
みビット線７１の一方は、ビット線制御回路５４に接続
され、もう一方は、ビット線終端回路５６に接続され
る。
して第３の実施例を説明する。図７は、本発明の第３の
実施例に係る半導体記憶装置のメモリセル部の部分平面
図、図８は、図７のＸ−Ｘ′線及びＹ−Ｙ′線における
断面図、図９は、この半導体記憶装置の回路構成図であ
る。この半導体記憶装置は、ワード線（Ｗ１、Ｗ２、Ｗ
３）５０、読み出しビット線（ＢＲ１、ＢＲ２、ＢＲ
３、ＢＲ４）７０、書き込みビット線（ＢＷ１、ＢＷ
２、ＢＷ３、ＢＷ４）７１、ＴＭＲ５２、ワード線制御
回路５３、ビット線制御回路５４、ワード線終端回路５
５、ビット線終端回路５６、判別回路５７、切り替え回
路５８、参照電流発生回路７２とを有する。ＴＭＲ５２
は、ワード線５０と読み出しビット線７０の交差部に形
成される。書き込みビット線７１は、絶縁膜を挟んで読
み出しビット線７０のほぼ真下に形成される。ＴＭＲ５
２の片方の電極は、ワード線５０に接続され、もう一方
の電極は、読み出しビット線７０に接続される。ワード
線５０の一方は、ワード線制御回路５３に接続され、も
う一方は、ワード線終端回路５４に接続される。書き込
みビット線７１の一方は、ビット線制御回路５４に接続
され、もう一方は、ビット線終端回路５６に接続され
る。
【００１８】読み出しビット線７０の一方はビット線制
御回路５４に接続され、もう一方は、切り替え回路５８
を介してビット線終端回路５６と判別回路５７の一方の
入力端子とに接続される。判別回路５７のもう一方の入
力端子は、参照電流発生回路７２の出力と接続される。
ワード線制御回路５３は、所望のワード線５０を選択
し、書き込み電流を流す機能と、所望のワード線を接地
する機能とを持つ。ビット線制御回路５４は、所望の書
き込みビット線７１を選択しデータに応じた書き込み電
流を流す機能と、所望の読み出しビット線７０を選択し
データに応じた書き込み電流を流す機能と切り離す機能
とを持つ。切り替え回路５８は、ビット線終端回路５６
と判別回路５７のどちらを読み出しビット線７０と接続
するかを切り替える機能を持つている。判別回路５７
は、接続されたビット線に流れる電流と参照電流との比
較を行い、データの“１”、“０”に相当する電位を出
力する機能を持つている。
御回路５４に接続され、もう一方は、切り替え回路５８
を介してビット線終端回路５６と判別回路５７の一方の
入力端子とに接続される。判別回路５７のもう一方の入
力端子は、参照電流発生回路７２の出力と接続される。
ワード線制御回路５３は、所望のワード線５０を選択
し、書き込み電流を流す機能と、所望のワード線を接地
する機能とを持つ。ビット線制御回路５４は、所望の書
き込みビット線７１を選択しデータに応じた書き込み電
流を流す機能と、所望の読み出しビット線７０を選択し
データに応じた書き込み電流を流す機能と切り離す機能
とを持つ。切り替え回路５８は、ビット線終端回路５６
と判別回路５７のどちらを読み出しビット線７０と接続
するかを切り替える機能を持つている。判別回路５７
は、接続されたビット線に流れる電流と参照電流との比
較を行い、データの“１”、“０”に相当する電位を出
力する機能を持つている。
【００１９】次に、半導体記憶装置の製造方法について
説明する。半導体記憶装置は、シリコン基板（図示しな
い）上にトランジスタ等の素子や書き込みビット線７１
を引き出し線８含む配線を形成した後、シリコン酸化膜
６１をプラズマＣＶＤ法により形成し、ＣＭＰにより平
坦化する。下層配線と電気的に接続したい部分のシリコ
ン酸化膜６１をフォトリソグラフィ技術とドライエッチ
ング技術を用いて部分的に除去してビアホールを形成
し、タングステンをＣＶＤで埋め込んだ後、再度ＣＭＰ
を行い平坦化してシリコン酸化膜を２００ｎｍ残し、プ
ラグ６２を形成する。その後読み出しビット線７０とな
るＴｉ（１０ｎｍ）、ＴｉＮ（３０ｎｍ）、ＡｌＣｕ
（３０ｎｍ）、Ｔａ（２０ｎｍ）をスパッタ法により連
続して成膜する。続けて、ＴＭＲ５２を構成するＮｉＦ
ｅ（５ｎｍ）、Ａｌ（１．５ｎｍ）をスパッタ法で成膜
した後、酸素雰囲気中に保管しＡｌを酸化してＡｌＯを
形成する。その後、ＣｏＦｅ（２．４ｎｍ）、ＩｒＭｎ
（２０ｎｍ）、Ｔａ（１００ｎｍ）をスパッタ法により
形成する。この構造ではＮｉＦｅがフリー層となる。フ
ォトリソグラフィ技術とイオンミリング技術によりＴ
ａ、ＦｅＭｎ、ＣｏＦｅ、ＡｌＯ、ＮｉＦｅを加工し、
ＴＭＲ５２を形成する。レジスト膜を有機溶剤により除
去した後、フォトリソグラフィ技術とドライエッチング
技術によりＴａ、ＡｌＣｕ、ＴｉＮ、Ｔｉを加工し、読
み出しビット線７０と引き出し線９を形成する。
説明する。半導体記憶装置は、シリコン基板（図示しな
い）上にトランジスタ等の素子や書き込みビット線７１
を引き出し線８含む配線を形成した後、シリコン酸化膜
６１をプラズマＣＶＤ法により形成し、ＣＭＰにより平
坦化する。下層配線と電気的に接続したい部分のシリコ
ン酸化膜６１をフォトリソグラフィ技術とドライエッチ
ング技術を用いて部分的に除去してビアホールを形成
し、タングステンをＣＶＤで埋め込んだ後、再度ＣＭＰ
を行い平坦化してシリコン酸化膜を２００ｎｍ残し、プ
ラグ６２を形成する。その後読み出しビット線７０とな
るＴｉ（１０ｎｍ）、ＴｉＮ（３０ｎｍ）、ＡｌＣｕ
（３０ｎｍ）、Ｔａ（２０ｎｍ）をスパッタ法により連
続して成膜する。続けて、ＴＭＲ５２を構成するＮｉＦ
ｅ（５ｎｍ）、Ａｌ（１．５ｎｍ）をスパッタ法で成膜
した後、酸素雰囲気中に保管しＡｌを酸化してＡｌＯを
形成する。その後、ＣｏＦｅ（２．４ｎｍ）、ＩｒＭｎ
（２０ｎｍ）、Ｔａ（１００ｎｍ）をスパッタ法により
形成する。この構造ではＮｉＦｅがフリー層となる。フ
ォトリソグラフィ技術とイオンミリング技術によりＴ
ａ、ＦｅＭｎ、ＣｏＦｅ、ＡｌＯ、ＮｉＦｅを加工し、
ＴＭＲ５２を形成する。レジスト膜を有機溶剤により除
去した後、フォトリソグラフィ技術とドライエッチング
技術によりＴａ、ＡｌＣｕ、ＴｉＮ、Ｔｉを加工し、読
み出しビット線７０と引き出し線９を形成する。
【００２０】レジスト膜を有機溶剤で除去した後、全面
にスパッタ法によりシリコン酸化膜６３を３００ｎｍ厚
に成膜する。ＣＭＰにより平坦化し、ＴＭＲ上のＴａが
５０ｎｍ程度残るようにする。読み出しビット線７０と
同層の引き出し線９と接続する部分のシリコン酸化膜６
３をフォトリソグラフィ技術とドライエッチング技術に
より除去してビアホール６４を形成した後、Ｔｉ、Ｔｉ
Ｎ、ＡｌＣｕ、ＴｉＮ、ＡｌＣｕ、ＴｉＮをスパッタ法
により形成し、フォトリソグラフィ技術とドライエッチ
ング技術によりワード線５０を形成する。ＴＭＲ５２の
層構成の順番が逆でもかまわない。また読み出し・書き
込みビット線７０、７１とワード線５０のＴＭＲ５２に
対する上下関係が逆になってもかまわない。ワード線
（Ｗ２）５０は、ビアホール６４を介して、読み出しビ
ット線７０と同じ平面に形成された引き出し線９に電気
的に接続される。また、引き出し線９は、プラグ６２を
介して、書き込みビット線７１と同じ平面に形成された
引き出し線８に電気的に接続される。
にスパッタ法によりシリコン酸化膜６３を３００ｎｍ厚
に成膜する。ＣＭＰにより平坦化し、ＴＭＲ上のＴａが
５０ｎｍ程度残るようにする。読み出しビット線７０と
同層の引き出し線９と接続する部分のシリコン酸化膜６
３をフォトリソグラフィ技術とドライエッチング技術に
より除去してビアホール６４を形成した後、Ｔｉ、Ｔｉ
Ｎ、ＡｌＣｕ、ＴｉＮ、ＡｌＣｕ、ＴｉＮをスパッタ法
により形成し、フォトリソグラフィ技術とドライエッチ
ング技術によりワード線５０を形成する。ＴＭＲ５２の
層構成の順番が逆でもかまわない。また読み出し・書き
込みビット線７０、７１とワード線５０のＴＭＲ５２に
対する上下関係が逆になってもかまわない。ワード線
（Ｗ２）５０は、ビアホール６４を介して、読み出しビ
ット線７０と同じ平面に形成された引き出し線９に電気
的に接続される。また、引き出し線９は、プラグ６２を
介して、書き込みビット線７１と同じ平面に形成された
引き出し線８に電気的に接続される。
【００２１】次に、この半導体記憶装置の使用方法につ
いて述べる。この半導体記憶装置は、ＴＭＲを記憶素子
（セル）とした、不揮発性メモリを構成している。各Ｔ
ＭＲ５２は、書き込みビット線幅方向に長辺を持つ長方
形であり、形状異方性のため書き込みビット線７１の電
流磁場により磁化状態が変化する。データの書き込みに
ついて説明する。ワード線Ｗ１と書き込みビット線ＢＷ
１との交差部に形成されたＴＭＲセルＣ１に書き込む場
合、まず切り替え回路５８により読み出しビット線７０
とビット線終端回路５６を接続する。ワード線制御回路
５３によりワード線Ｗ１に電流を流し、ビット線制御回
路５４により書き込みビット線ＢＷ１と読み出しビット
線ＢＲ１にデータに相当する方向の電流を流すと、交差
点にあるＴＭＲ５２には合成磁場が印加され、ビット線
の電流方向に従ってフリー層が磁化される。電流を止め
た後も、フリー層には形状異方性があるため磁化方向は
保持される。
いて述べる。この半導体記憶装置は、ＴＭＲを記憶素子
（セル）とした、不揮発性メモリを構成している。各Ｔ
ＭＲ５２は、書き込みビット線幅方向に長辺を持つ長方
形であり、形状異方性のため書き込みビット線７１の電
流磁場により磁化状態が変化する。データの書き込みに
ついて説明する。ワード線Ｗ１と書き込みビット線ＢＷ
１との交差部に形成されたＴＭＲセルＣ１に書き込む場
合、まず切り替え回路５８により読み出しビット線７０
とビット線終端回路５６を接続する。ワード線制御回路
５３によりワード線Ｗ１に電流を流し、ビット線制御回
路５４により書き込みビット線ＢＷ１と読み出しビット
線ＢＲ１にデータに相当する方向の電流を流すと、交差
点にあるＴＭＲ５２には合成磁場が印加され、ビット線
の電流方向に従ってフリー層が磁化される。電流を止め
た後も、フリー層には形状異方性があるため磁化方向は
保持される。
【００２２】次に、データの読み出しについて説明す
る。読み出しビット線ＢＲ１をビット線制御回路５４に
より切り離し、切り替え回路５８により判別回路５７に
接続する。そして、ワード線Ｗ１を接地する。その他の
ワード線は、判別回路５７のＴＭＲセルＣ１に電流を供
給する定電圧源の電位と同電位とする。ワード線Ｗ１と
ビット線ＢＲ１の交差点にあるＴＭＲは、磁化方向によ
り抵抗値が変わっているため、読み出しビット線ＢＲ１
に流れ込む電流量が異なる。判別回路５７により参照電
流発生回路７２の電流値と比較することで磁化方向を判
別し、書き込まれていたデータを読み出すことができ
る。書き込み時に読み出しビット線７０には電流を流さ
ず、書き込みビット線７１の電流のみで書き込んでもよ
い。
る。読み出しビット線ＢＲ１をビット線制御回路５４に
より切り離し、切り替え回路５８により判別回路５７に
接続する。そして、ワード線Ｗ１を接地する。その他の
ワード線は、判別回路５７のＴＭＲセルＣ１に電流を供
給する定電圧源の電位と同電位とする。ワード線Ｗ１と
ビット線ＢＲ１の交差点にあるＴＭＲは、磁化方向によ
り抵抗値が変わっているため、読み出しビット線ＢＲ１
に流れ込む電流量が異なる。判別回路５７により参照電
流発生回路７２の電流値と比較することで磁化方向を判
別し、書き込まれていたデータを読み出すことができ
る。書き込み時に読み出しビット線７０には電流を流さ
ず、書き込みビット線７１の電流のみで書き込んでもよ
い。
【００２３】この実施例では、ワード線５０の配置ピッ
チｐＷは０．６μｍ、ワード線幅は０．３μｍ、書き込
みビット線７１の配置ビッチｐＢは０．８μｍ、ビット
線幅は０．５μｍ、ＴＭＲのサイズは０．２５μｍ×
０．４５μｍである。ワード線５０からＴＭＲ５２のフ
リー層までの距離ｄＷは７５ｎｍ程度となる。ＴＭＲ５
２のフリー層と書き込みビット線７１との距離ｄＢは２
９０ｎｍ程度である。このように書き込みビット線７１
は，フリー層より距離が離れているが、ピッチが広いた
めディスターブ発生の可能性は低く、またワード線５０
は、距離が近いためディスターブを発生させる可能性は
低く、ピッチを小さくすることができる。また、この構
造においては書き込みビット線７１に電流を流し易い材
料、構造を設定でき、読み出しビット線７０には読み出
しができる抵抗範囲内であればＴＭＲ５２が良質となる
構造、材料が設定できるという利点がある。
チｐＷは０．６μｍ、ワード線幅は０．３μｍ、書き込
みビット線７１の配置ビッチｐＢは０．８μｍ、ビット
線幅は０．５μｍ、ＴＭＲのサイズは０．２５μｍ×
０．４５μｍである。ワード線５０からＴＭＲ５２のフ
リー層までの距離ｄＷは７５ｎｍ程度となる。ＴＭＲ５
２のフリー層と書き込みビット線７１との距離ｄＢは２
９０ｎｍ程度である。このように書き込みビット線７１
は，フリー層より距離が離れているが、ピッチが広いた
めディスターブ発生の可能性は低く、またワード線５０
は、距離が近いためディスターブを発生させる可能性は
低く、ピッチを小さくすることができる。また、この構
造においては書き込みビット線７１に電流を流し易い材
料、構造を設定でき、読み出しビット線７０には読み出
しができる抵抗範囲内であればＴＭＲ５２が良質となる
構造、材料が設定できるという利点がある。
【００２４】[第４の実施例]次に、図１０及び図１１を
参照して第４の実施例を説明する。図１０は、本発明の
第４の実施例に係る半導体記憶装置のセルアレイ部の部
分平面図、図１１は、図７のＸ−Ｘ′線及びＹ−Ｙ′線
における断面図である。この半導体記憶装置の回路図上
の構成は第３の実施例と同様である。本実施例の半導体
記憶装置の製造方法について説明する。半導体記憶装置
は、シリコン基板（図示しない）上にトランジスタ等の
素子や配線を形成した後、シリコン酸化膜６１をプラズ
マＣＶＤ法により形成し、ＣＭＰにより平坦化する。下
層配線と電気的に接続したい部分のシリコン酸化膜６１
をフォトリソグラフィ技術とドライエッチング技術を用
いて部分的に除去し、タングステンをＣＶＤで埋め込ん
だ後、再度ＣＭＰを行い平坦化してシリコン酸化膜を２
００ｎｍ残し、プラグ６２を形成する。その後読み出し
ビット線７０となるＴｉ（１０ｎｍ）、ＴｉＮ（３０ｎ
ｍ）、Ａｌ（３０ｎｍ）、Ｔａ（５０ｎｍ）をスパッタ
法により連続して成膜する。次に、全面にＴＭＲ５２を
構成するＦｅＭｎ（１０ｎｍ）、ＣｏＦｅ（２．４ｎ
ｍ）、Ａｌ（１．５ｎｍ）をスパッタ法で成膜した後、
酸素雰囲気中に保管しＡｌを酸化してＡｌＯを形成す
る。その後、ＮｉＦｅ（５ｎｍ）、Ｔａ（１００ｎｍ）
をスパッタ法により形成する。
参照して第４の実施例を説明する。図１０は、本発明の
第４の実施例に係る半導体記憶装置のセルアレイ部の部
分平面図、図１１は、図７のＸ−Ｘ′線及びＹ−Ｙ′線
における断面図である。この半導体記憶装置の回路図上
の構成は第３の実施例と同様である。本実施例の半導体
記憶装置の製造方法について説明する。半導体記憶装置
は、シリコン基板（図示しない）上にトランジスタ等の
素子や配線を形成した後、シリコン酸化膜６１をプラズ
マＣＶＤ法により形成し、ＣＭＰにより平坦化する。下
層配線と電気的に接続したい部分のシリコン酸化膜６１
をフォトリソグラフィ技術とドライエッチング技術を用
いて部分的に除去し、タングステンをＣＶＤで埋め込ん
だ後、再度ＣＭＰを行い平坦化してシリコン酸化膜を２
００ｎｍ残し、プラグ６２を形成する。その後読み出し
ビット線７０となるＴｉ（１０ｎｍ）、ＴｉＮ（３０ｎ
ｍ）、Ａｌ（３０ｎｍ）、Ｔａ（５０ｎｍ）をスパッタ
法により連続して成膜する。次に、全面にＴＭＲ５２を
構成するＦｅＭｎ（１０ｎｍ）、ＣｏＦｅ（２．４ｎ
ｍ）、Ａｌ（１．５ｎｍ）をスパッタ法で成膜した後、
酸素雰囲気中に保管しＡｌを酸化してＡｌＯを形成す
る。その後、ＮｉＦｅ（５ｎｍ）、Ｔａ（１００ｎｍ）
をスパッタ法により形成する。
【００２５】フォトリソグラフィ技術とイオンミリング
技術によりＴａ、ＮｉＦｅ、ＡｌＯ、ＣｏＦｅ、ＦｅＭ
ｎを加工しＴＭＲ５２を形成する。レジスト膜を有機溶
剤により除去した後、フォトリソグラフィ技術及びドラ
イエッチング技術によりＴａ、Ａｌ、ＴｉＮ、Ｔｉを加
工し、読み出しビット線７０と引き出し線９を形成す
る。レジスト膜を有機溶剤により除去した後、全面にス
パッタ法によりシリコン酸化膜６３を３００ｎｍ厚に成
膜する。この表面をＣＭＰにより平坦化し、ＴＭＲ５２
上のＴａを表面に出す。次に、読み出しビット線７０、
プラグ６２と接続する部分のシリコン酸化膜６３をフォ
トリソグラフィ技術とドライエッチング技術により除去
しビアホール６４を形成した後、Ｔｉ、ＴｉＮ、Ａｌ、
ＴｉＮをスパッタ法により形成し、フォトリソグラフィ
技術とドライエッチング技術によりワード線５０を形成
する。さらに、シリコン酸化膜６６を成膜し平坦化後、
Ｔｉ、ＴｉＮ、ＡｌＳｉＣｕ、ＴｉＮをスパッタ法によ
り形成し、フォトリソグラフィ技術とドライエッチング
技術により書き込みビット線形状にパターニングして書
き込みビット線７１を形成する。書き込みビット線７
１、ワード線５０と読み出しビット線７０のＴＭＲ５２
に対する上下関係は逆になってもかまわない。ワード線
（Ｗ２）５０は、ビアホール６４を介して、読み出しビ
ット線７０と同じ平面に形成された引き出し線９に電気
的に接続される。
技術によりＴａ、ＮｉＦｅ、ＡｌＯ、ＣｏＦｅ、ＦｅＭ
ｎを加工しＴＭＲ５２を形成する。レジスト膜を有機溶
剤により除去した後、フォトリソグラフィ技術及びドラ
イエッチング技術によりＴａ、Ａｌ、ＴｉＮ、Ｔｉを加
工し、読み出しビット線７０と引き出し線９を形成す
る。レジスト膜を有機溶剤により除去した後、全面にス
パッタ法によりシリコン酸化膜６３を３００ｎｍ厚に成
膜する。この表面をＣＭＰにより平坦化し、ＴＭＲ５２
上のＴａを表面に出す。次に、読み出しビット線７０、
プラグ６２と接続する部分のシリコン酸化膜６３をフォ
トリソグラフィ技術とドライエッチング技術により除去
しビアホール６４を形成した後、Ｔｉ、ＴｉＮ、Ａｌ、
ＴｉＮをスパッタ法により形成し、フォトリソグラフィ
技術とドライエッチング技術によりワード線５０を形成
する。さらに、シリコン酸化膜６６を成膜し平坦化後、
Ｔｉ、ＴｉＮ、ＡｌＳｉＣｕ、ＴｉＮをスパッタ法によ
り形成し、フォトリソグラフィ技術とドライエッチング
技術により書き込みビット線形状にパターニングして書
き込みビット線７１を形成する。書き込みビット線７
１、ワード線５０と読み出しビット線７０のＴＭＲ５２
に対する上下関係は逆になってもかまわない。ワード線
（Ｗ２）５０は、ビアホール６４を介して、読み出しビ
ット線７０と同じ平面に形成された引き出し線９に電気
的に接続される。
【００２６】この半導体記憶装置の使用方法は第３の実
施例と同様であるが、書き込み時にＴＭＲ５に同じ向き
の書き込み磁場を与えるため書き込みビット線７１と読
み出しビット線７０に流す電流が逆になるよう、ビット
線制御回路５４で制御する必要がある。この実施例でも
書き込みビット線７１は、フリー層より距離が離れてい
るが、ピッチが広いためディスターブ発生の可能性は低
く、またワード線５０は、距離が近いためディスターブ
を発生させる可能性は低く、ピッチを小さくすることが
できる。また、この実施例の構造においても書き込みビ
ット線７１に電流を流し易い材料、構造を設定でき、読
み出しビット線７０には読み出しができる抵抗範囲内で
あればＴＭＲ５２が良質となる構造、材料が設定できる
という利点がある。なお、本発明は上記各実施例に限定
されず、本発明の技術思想の範囲内において、各実施例
は適宜変更され得ることは明らかである。
施例と同様であるが、書き込み時にＴＭＲ５に同じ向き
の書き込み磁場を与えるため書き込みビット線７１と読
み出しビット線７０に流す電流が逆になるよう、ビット
線制御回路５４で制御する必要がある。この実施例でも
書き込みビット線７１は、フリー層より距離が離れてい
るが、ピッチが広いためディスターブ発生の可能性は低
く、またワード線５０は、距離が近いためディスターブ
を発生させる可能性は低く、ピッチを小さくすることが
できる。また、この実施例の構造においても書き込みビ
ット線７１に電流を流し易い材料、構造を設定でき、読
み出しビット線７０には読み出しができる抵抗範囲内で
あればＴＭＲ５２が良質となる構造、材料が設定できる
という利点がある。なお、本発明は上記各実施例に限定
されず、本発明の技術思想の範囲内において、各実施例
は適宜変更され得ることは明らかである。
【００２７】
【発明の効果】以上説明したように、本発明によれば、
磁気抵抗素子との距離が離れている配線をビット線もし
くは書き込み用ビット線に設定し、近い方をワード線に
設定できる。これによりワード線のピッチを小さくする
ことができ、集積度の高い半導体記憶装置を提供するこ
とができる。
磁気抵抗素子との距離が離れている配線をビット線もし
くは書き込み用ビット線に設定し、近い方をワード線に
設定できる。これによりワード線のピッチを小さくする
ことができ、集積度の高い半導体記憶装置を提供するこ
とができる。
【図１】 本発明の第１の実施例に係る半導体記憶装置
のメモリセルアレイ部の部分平面図。
のメモリセルアレイ部の部分平面図。
【図２】 図１のＸ−Ｘ′線とＹ−Ｙ′線での断面図。
【図３】 本発明の第１の実施例の回路概要図。
【図４】 本発明の第１の実施例に係るＴＭＲの断面
図。
図。
【図５】 本発明の第２の実施例に係る半導体記憶装置
のメモリセルアレイ部の部分平面図。
のメモリセルアレイ部の部分平面図。
【図６】 図５のＸ−Ｘ′線とＹ−Ｙ′線での断面図。
【図７】 本発明の第３の実施例に係る半導体記憶装置
のメモリセルアレイ部の部分平面図。
のメモリセルアレイ部の部分平面図。
【図８】 図７のＸ−Ｘ′線とＹ−Ｙ′線での断面図。
【図９】 本発明の第３の実施例の回路概要図。
【図１０】 本発明の第４の実施例に係る半導体記憶装
置のメモリセルアレイ部の部分平面図。
置のメモリセルアレイ部の部分平面図。
【図１１】 図１０のＸ−Ｘ′線とＹ−Ｙ′線での断面
図。
図。
【図１２】 従来の半導体記憶装置に用いるＴＭＲの断
面図。
面図。
【図１３】 従来の半導体記憶装置の概略斜視図。
８、９ 引き出し線
５０ ワード線
５１ ビット線
５２ ＴＭＲ
５３ ワード線制御回路
５４ ビット線制御回路
５５ ワード線終端回路
５６ ビット線終端回路
５７ 判別回路
５８ 切り替え回路
５９ 参照電圧発生回路
６１、６３、６６ シリコン酸化膜
６２ プラグ
６４、６５ ビアホール
７０ 読み出しビット線
７１ 書き込みビット線
７２ 参照電流発生回路
１０１ 反強磁性体層
１０２ ピン層
１０３ トンネル絶縁層
１０４ フリー層
１０５ 下部電極
１０６ 上部電極
Claims (11)
- 【請求項１】 第１、第２の２系統の配線が互いに交差
し、その交差部に配置された磁気抵抗素子を記憶素子と
して用いる半導体記憶装置において、前記磁気抵抗素子
の磁性体の磁化方向を電流の向きで制御する第1系統の
配線は、前記磁気抵抗素子の磁化方向の変化する磁性体
からの距離が第２系統の配線より離れていることを特徴
とする半導体記憶装置。 - 【請求項２】 第1系統の配線とこれより幅の狭い第２
系統の配線とが互いに交差し、その交差部に配置された
磁気抵抗素子を記憶素子として用いる半導体記憶装置に
おいて、前記第1系統の配線は、前記磁気抵抗素子の磁
化方向の変化する磁性体からの距離が前記第２系統の配
線より離れていることを特徴とする半導体記憶装置。 - 【請求項３】 第1系統の配線とこれより幅の狭い第２
系統の配線とが互いに交差し、その交差部に配置された
磁気抵抗素子を記憶素子として用いる半導体記憶装置に
おいて、前記第２系統の配線は、前記磁気抵抗素子の磁
化方向の変化する磁性体側、若しくは、磁化方向の変化
する磁性体寄りに敷設されていることを特徴とする半導
体記憶装置。 - 【請求項４】 前記第１、第２系統の配線は、それぞれ
所定のピッチで配置されており、前記第1系統の配線配
置の繰り返しピッチの方が前記第２系統の配線配置の繰
り返しピッチより広いことを特徴とする請求項１から３
のいずれかに記載の半導体記憶装置。 - 【請求項５】 前記半導体記憶装置の形状は、１軸方向
に長いことを特徴とする請求項１から４のいずれかに記
載の半導体記憶装置。 - 【請求項６】 前記磁気抵抗素子は、前記第1系統の配
線の配線方向より前記第２系統の配線の配線方向に長い
形状を有していることを特徴とする請求項５に記載の半
導体記憶装置。 - 【請求項７】 前記磁気抵抗素子には非直線抵抗素子が
直列に接続されていることを特徴とする請求項１から６
のいずれかに記載の半導体記憶装置。 - 【請求項８】 前記第1系統の配線がビット線であり、
前記第２系統の配線がワード線であることを特徴とする
請求項１から７のいずれかに記載の半導体記憶装置。 - 【請求項９】 前記第1系統の配線が書き込みビット線
であり、前記第２系統の配線がワード線であり、前記第
1、第２系統の配線とは別に前記第1系統の配線と同一方
向に敷設された読み出しビット線を有することを特徴と
する請求項１から７のいずれかに記載の半導体記憶装
置。 - 【請求項１０】 前記書き込みビット線と前記読み出し
ビット線とは、前記磁気抵抗素子に対し同じ側若しくは
異なる側に配置されていることを特徴とする請求項９に
記載の半導体記憶装置。 - 【請求項１１】 書き込み時には、前記書き込みビット
線と前記読み出しビット線との双方に電流が供給される
ことを特徴とする請求項９または１０に記載の半導体記
憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002133598A JP4539007B2 (ja) | 2002-05-09 | 2002-05-09 | 半導体記憶装置 |
| US10/513,462 US20050174875A1 (en) | 2002-05-09 | 2003-05-08 | Semiconductor storage device |
| AU2003235884A AU2003235884A1 (en) | 2002-05-09 | 2003-05-08 | Semiconductor storage device |
| PCT/JP2003/005751 WO2003096422A1 (fr) | 2002-05-09 | 2003-05-08 | Dispositif de stockage semi-conducteur |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002133598A JP4539007B2 (ja) | 2002-05-09 | 2002-05-09 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003332535A true JP2003332535A (ja) | 2003-11-21 |
| JP4539007B2 JP4539007B2 (ja) | 2010-09-08 |
Family
ID=29416677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002133598A Expired - Lifetime JP4539007B2 (ja) | 2002-05-09 | 2002-05-09 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20050174875A1 (ja) |
| JP (1) | JP4539007B2 (ja) |
| AU (1) | AU2003235884A1 (ja) |
| WO (1) | WO2003096422A1 (ja) |
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| KR101049589B1 (ko) | 2009-06-01 | 2011-07-14 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 셀어레이 및 그 제조 방법 |
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| KR101164437B1 (ko) * | 2004-10-18 | 2012-07-13 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 그것의 구동 방법 |
| CN101044624A (zh) * | 2004-10-22 | 2007-09-26 | 株式会社半导体能源研究所 | 半导体器件 |
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| US7688624B2 (en) * | 2004-11-26 | 2010-03-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US7926726B2 (en) * | 2005-03-28 | 2011-04-19 | Semiconductor Energy Laboratory Co., Ltd. | Survey method and survey system |
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- 2002-05-09 JP JP2002133598A patent/JP4539007B2/ja not_active Expired - Lifetime
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