JP2002064141A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2002064141A JP2002064141A JP2000250927A JP2000250927A JP2002064141A JP 2002064141 A JP2002064141 A JP 2002064141A JP 2000250927 A JP2000250927 A JP 2000250927A JP 2000250927 A JP2000250927 A JP 2000250927A JP 2002064141 A JP2002064141 A JP 2002064141A
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Abstract
(57)【要約】
【課題】 半導体装置の製造において、Ｓｉノジュール
の発生を減少させ、ヴィアホールの抵抗増加を防止す
る。 【解決手段】 Ｓｉ基板４、ＳｉО２６、Ｔｉ膜８等を
積層した上に形成するＡｌＳｉＣｕ膜１２を、スパッタ
チャンバー内の圧力を０．５ｍｔｏｒｒ以下として形成
することとした。スパッタのその他の条件は、従来どお
りである。このようにスパッタ時の圧力を設定すること
により、その後の処理において溶けが発生せず、良好な
ヴィアホールを形成することができる。
の発生を減少させ、ヴィアホールの抵抗増加を防止す
る。 【解決手段】 Ｓｉ基板４、ＳｉО２６、Ｔｉ膜８等を
積層した上に形成するＡｌＳｉＣｕ膜１２を、スパッタ
チャンバー内の圧力を０．５ｍｔｏｒｒ以下として形成
することとした。スパッタのその他の条件は、従来どお
りである。このようにスパッタ時の圧力を設定すること
により、その後の処理において溶けが発生せず、良好な
ヴィアホールを形成することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、ＡｌＳｉＣｕにおけるＳｉノジュールの発
生を防止した半導体装置の製造方法に関する。
方法に関し、ＡｌＳｉＣｕにおけるＳｉノジュールの発
生を防止した半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来、半導体装置においてスルーホール
（Ｖｉａホール）を形成する工程の一つに、Ｓｉ基板上
にＳｉＯ２膜を形成し、その上にＴｉ／Ｎ膜の上に形成
し、下層のＡｌＳｉＣｕ膜を形成し、その上に形成した
ＳｉＯ２にスルーホールをＤＲＹエッチ工程で形成し、
その後現像処理し、有機剥離を行ない、ＴｉＮ／Ｔｉス
パッタをし、更に上層のＡｌＳｉＣｕ膜をスパッタして
ヴィアホール（スルーホール）を形成する工程がある。
（Ｖｉａホール）を形成する工程の一つに、Ｓｉ基板上
にＳｉＯ２膜を形成し、その上にＴｉ／Ｎ膜の上に形成
し、下層のＡｌＳｉＣｕ膜を形成し、その上に形成した
ＳｉＯ２にスルーホールをＤＲＹエッチ工程で形成し、
その後現像処理し、有機剥離を行ない、ＴｉＮ／Ｔｉス
パッタをし、更に上層のＡｌＳｉＣｕ膜をスパッタして
ヴィアホール（スルーホール）を形成する工程がある。
【０００３】例えば、下層のＡｌＳｉＣｕ膜のスパッタ
工程は、スパッタチャンバ内の圧力が４ｍｔｏｒｒ〜１
５ｍｔｏｒｒ、スパッタ温度が１００〜２００℃、スパ
ッタリング時間が１０〜２００ｓｅｃ、スパッタＰｏｗ
ｅｒが５〜３０ｋｗ等の条件で通常行なっていた。
工程は、スパッタチャンバ内の圧力が４ｍｔｏｒｒ〜１
５ｍｔｏｒｒ、スパッタ温度が１００〜２００℃、スパ
ッタリング時間が１０〜２００ｓｅｃ、スパッタＰｏｗ
ｅｒが５〜３０ｋｗ等の条件で通常行なっていた。
【０００４】またスルーホール径が小さい程スルーホー
ル抵抗は大きくなり、今後の更なるパターン微細化が進
むと抵抗が非常に大きくなることがわかる。図８は、ウ
エハーを使用してスルーホール抵抗（Ｖｉａ抵抗）とチ
ャンバー内圧力の相関を示す図である。これによれば、
スパッタチャンバー内圧力の増加に伴いスルーホール抵
抗が増加していることがわかる。これはスパッタチャン
バー内圧力が大きいとスルーホール穴底の下層ＡｌＳｉ
Ｃｕが溶けるため、上層ＡｌＳｉＣｕのカバレッジが低
下したためと考えられる。
ル抵抗は大きくなり、今後の更なるパターン微細化が進
むと抵抗が非常に大きくなることがわかる。図８は、ウ
エハーを使用してスルーホール抵抗（Ｖｉａ抵抗）とチ
ャンバー内圧力の相関を示す図である。これによれば、
スパッタチャンバー内圧力の増加に伴いスルーホール抵
抗が増加していることがわかる。これはスパッタチャン
バー内圧力が大きいとスルーホール穴底の下層ＡｌＳｉ
Ｃｕが溶けるため、上層ＡｌＳｉＣｕのカバレッジが低
下したためと考えられる。
【０００５】
【発明が解決しようとする課題】製造工程の途中の現像
処理や有機剥離において、下層のＡｌＳｉＣｕ膜に溶け
が発生することが確認されている。このＡｌＳｉＣｕの
溶けにより上層ＡｌＳｉＣｕ膜のカバレッジが低下し、
製品の信頼性を低下させ、抵抗を増加させてしまうこと
が発生していた。
処理や有機剥離において、下層のＡｌＳｉＣｕ膜に溶け
が発生することが確認されている。このＡｌＳｉＣｕの
溶けにより上層ＡｌＳｉＣｕ膜のカバレッジが低下し、
製品の信頼性を低下させ、抵抗を増加させてしまうこと
が発生していた。
【０００６】その対策としては従来、現像処理を削除
し、有機剥離のみを行うことや、有機剥離液について各
薬液メーカーから改良された製品が開発され試みられて
いたが、下層のＡｌＳｉＣｕ膜における溶けを完全に防
止することはできなかった。
し、有機剥離のみを行うことや、有機剥離液について各
薬液メーカーから改良された製品が開発され試みられて
いたが、下層のＡｌＳｉＣｕ膜における溶けを完全に防
止することはできなかった。
【０００７】図６は、ＡｌＳｉＣｕ溶け数とスパッタチ
ャンバー内圧力の相関図である。スパッタチャンバー内
圧力の増加に伴い、ＡｌＳｉＣｕ溶け数が増加している
ことがわかる。
ャンバー内圧力の相関図である。スパッタチャンバー内
圧力の増加に伴い、ＡｌＳｉＣｕ溶け数が増加している
ことがわかる。
【０００８】更に研究の結果、下層ＡｌＳｉＣｕ膜の溶
けはＳｉノジュールの周りで発生していることが判明し
た。具体的には、半導体ウエハーのＢＰＳＧ酸化膜全て
とＡｌＳｉＣｕ膜の表層部を研磨し除去し、その後現像
液に２０分間浸漬し、表面をＳＥＭ観察した。この結果
からチャンバー内の圧力が大きい程、ＡｌＳｉＣｕ膜内
のＳｉノジュールの大きさが大きいことがわかった。
けはＳｉノジュールの周りで発生していることが判明し
た。具体的には、半導体ウエハーのＢＰＳＧ酸化膜全て
とＡｌＳｉＣｕ膜の表層部を研磨し除去し、その後現像
液に２０分間浸漬し、表面をＳＥＭ観察した。この結果
からチャンバー内の圧力が大きい程、ＡｌＳｉＣｕ膜内
のＳｉノジュールの大きさが大きいことがわかった。
【０００９】これによりＳｉノジュールのサイズが大き
いと現像液中においてＳｉノジュールとＡｌＳｉＣｕ膜
間で働く電池効果が大きく、それによりＳｉノジュール
周りのＡｌＳｉＣｕが溶け易くなり、問題が生じている
ことが推定される。
いと現像液中においてＳｉノジュールとＡｌＳｉＣｕ膜
間で働く電池効果が大きく、それによりＳｉノジュール
周りのＡｌＳｉＣｕが溶け易くなり、問題が生じている
ことが推定される。
【００１０】
【課題を解決するための手段】本発明者らは、上記課題
を解決するため、下層のＡｌＳｉＣｕ膜を形成するスパ
ッタにおいて、その際のスパッタチャンバー内の圧力
が、その後のＡｌＳｉＣｕの溶けに影響があることに着
目し、下層のＡｌＳｉＣｕ膜を形成するときのスパッタ
チャンバー内の圧力を０．５ｍｔｏｒｒ以下にして、Ａ
ｌＳｉＣｕを基板上にスパッタすることとした。
を解決するため、下層のＡｌＳｉＣｕ膜を形成するスパ
ッタにおいて、その際のスパッタチャンバー内の圧力
が、その後のＡｌＳｉＣｕの溶けに影響があることに着
目し、下層のＡｌＳｉＣｕ膜を形成するときのスパッタ
チャンバー内の圧力を０．５ｍｔｏｒｒ以下にして、Ａ
ｌＳｉＣｕを基板上にスパッタすることとした。
【００１１】これにより、ＡｌＳｉＣｕ膜内のＳｉノジ
ュールの発生を極力減少させることができ、その後に行
なわれる現像処理や、ＰＲ剥離等酸・アルカリ液を使用
するウエット工程においても、Ｓｉノジュール周辺で生
じるＡｌＳｉＣｕ膜の溶けの発生を防止することができ
る。
ュールの発生を極力減少させることができ、その後に行
なわれる現像処理や、ＰＲ剥離等酸・アルカリ液を使用
するウエット工程においても、Ｓｉノジュール周辺で生
じるＡｌＳｉＣｕ膜の溶けの発生を防止することができ
る。
【００１２】具体的には、Ｓｉ基板上にＳｉＯ２膜を形
成し、その上にＴｉ／Ｎ膜の上に形成した後、スパッタ
チャンバー内の圧力を０．５ｍｔｏｒｒ以下にし、スパ
ッタ温度が１００〜２００℃、スパッタリング時間が１
０〜２００ｓｅｃ、スパッタＰｏｗｅｒが５〜３０ｋｗ
として、ＡｌＳｉＣｕをスパッタしてＡｌＳｉＣｕ膜を
形成した。その後ＡｌＳｉＣｕ膜上に形成したＳｉＯ２
にスルーホールをＤＲＹエッチ工程で形成し、その後現
像処理し、有機剥離を行ない、ＴｉＮ／Ｔｉスパッタを
し、更にＡｌＳｉＣｕ膜をスパッタすることとした。
成し、その上にＴｉ／Ｎ膜の上に形成した後、スパッタ
チャンバー内の圧力を０．５ｍｔｏｒｒ以下にし、スパ
ッタ温度が１００〜２００℃、スパッタリング時間が１
０〜２００ｓｅｃ、スパッタＰｏｗｅｒが５〜３０ｋｗ
として、ＡｌＳｉＣｕをスパッタしてＡｌＳｉＣｕ膜を
形成した。その後ＡｌＳｉＣｕ膜上に形成したＳｉＯ２
にスルーホールをＤＲＹエッチ工程で形成し、その後現
像処理し、有機剥離を行ない、ＴｉＮ／Ｔｉスパッタを
し、更にＡｌＳｉＣｕ膜をスパッタすることとした。
【００１３】
【発明の実施の形態】本発明にかかる半導体装置の製造
方法について図を用いて説明する。
方法について図を用いて説明する。
【００１４】図１に示すように、Ｓｉの基板４上に熱酸
化膜６（ＳｉＯ２）を１００Å形成し、更にＴｉ膜８を
３００Å、ＴｉＮ膜１０を３００Å形成した。このよう
に積層した基板４に、ＡｌＳｉＣｕ膜１２を５０００
Å、スパッタチャンバー内でスパッタした。その状態を
図２に示す。
化膜６（ＳｉＯ２）を１００Å形成し、更にＴｉ膜８を
３００Å、ＴｉＮ膜１０を３００Å形成した。このよう
に積層した基板４に、ＡｌＳｉＣｕ膜１２を５０００
Å、スパッタチャンバー内でスパッタした。その状態を
図２に示す。
【００１５】ＡｌＳｉＣｕ膜１２のスパッタにおいて
は、スパッタチャンバー内の圧力を０．５ｍｔｏｏｒ以
下とした。またその他のスパッタ条件は、スパッタ温度
が１００〜２００℃、スパッタリング時間が１０〜２０
０ｓｅｃ、スパッタＰｏｗｅｒが５〜３０ｋｗとした。
このようにしてスパッタを行ない、図３に示すようにＡ
ｌＳｉＣｕ膜１２を形成する。
は、スパッタチャンバー内の圧力を０．５ｍｔｏｏｒ以
下とした。またその他のスパッタ条件は、スパッタ温度
が１００〜２００℃、スパッタリング時間が１０〜２０
０ｓｅｃ、スパッタＰｏｗｅｒが５〜３０ｋｗとした。
このようにしてスパッタを行ない、図３に示すようにＡ
ｌＳｉＣｕ膜１２を形成する。
【００１６】半導体装置は、その後ＡｌＳｉＣｕ膜１２
上に、ＴｉＮ膜１４を形成し、更にＳｉＯ２層１６を形
成し、図４に示すようにコンタクトホール１８を形成
し、コンタクトホール１８内にＴｉ膜２０と、ＴｉＮ膜
２２を形成した後、上層のＡｌＳｉＣｕ膜２４をスパッ
タにて形成し、半導体装置のヴィアホール４０を形成す
る。
上に、ＴｉＮ膜１４を形成し、更にＳｉＯ２層１６を形
成し、図４に示すようにコンタクトホール１８を形成
し、コンタクトホール１８内にＴｉ膜２０と、ＴｉＮ膜
２２を形成した後、上層のＡｌＳｉＣｕ膜２４をスパッ
タにて形成し、半導体装置のヴィアホール４０を形成す
る。
【００１７】一方ヴィアホール４０の形成途中におい
て、ＳｉＯ２層１６にＢＰＳＧ酸化膜を８０００Å（図
示せず）形成し、直径が０．５μｍのコンタクトをＢＰ
ＳＧ酸化膜中に形成した後、更に現像液中へ約１０分間
全体を浸漬する。
て、ＳｉＯ２層１６にＢＰＳＧ酸化膜を８０００Å（図
示せず）形成し、直径が０．５μｍのコンタクトをＢＰ
ＳＧ酸化膜中に形成した後、更に現像液中へ約１０分間
全体を浸漬する。
【００１８】このようにした後、ＫＬＡ装置にてコンタ
クト穴内のＡｌＳｉＣｕ膜１２の表面を観察した結果、
Ｓｉノジュール６０の発生が減少しており、ＡｌＳｉＣ
ｕ膜１２の溶け等の問題が発生しない。これは、スパッ
タ時の圧力増減は、Ａｒガスの注入量で調整をして行な
っており、チャンバー内の圧力が高いと、図７に示すよ
うにＡｌＳｉＣｕの粒界にＳｉが集まりやすくなり、逆
にＡｒの注入量を減少させてチャンバー内の圧力を低下
させると、Ｓｉの凝集が小さくなり、Ｓｉノジュール６
０の発生が抑制されるからと思われる。図６にチャンバ
ー内の圧力とアルミの溶け数の関係を示す。このよう
に、チャンバー内の圧力を低くすることによりＳｉノジ
ュール６０のサイズを小さくでき、ＡｌＳｉＣｕ膜１２
の溶けを防止できる。
クト穴内のＡｌＳｉＣｕ膜１２の表面を観察した結果、
Ｓｉノジュール６０の発生が減少しており、ＡｌＳｉＣ
ｕ膜１２の溶け等の問題が発生しない。これは、スパッ
タ時の圧力増減は、Ａｒガスの注入量で調整をして行な
っており、チャンバー内の圧力が高いと、図７に示すよ
うにＡｌＳｉＣｕの粒界にＳｉが集まりやすくなり、逆
にＡｒの注入量を減少させてチャンバー内の圧力を低下
させると、Ｓｉの凝集が小さくなり、Ｓｉノジュール６
０の発生が抑制されるからと思われる。図６にチャンバ
ー内の圧力とアルミの溶け数の関係を示す。このよう
に、チャンバー内の圧力を低くすることによりＳｉノジ
ュール６０のサイズを小さくでき、ＡｌＳｉＣｕ膜１２
の溶けを防止できる。
【００１９】一方比較例として、従来の方法によって製
造した場合には、ＡｌＳｉＣｕ膜の表面の一部に図９に
示すようにＳｉノジュール６０が発生し、ＡｌＳｉＣｕ
膜１２の溶けが見られた。
造した場合には、ＡｌＳｉＣｕ膜の表面の一部に図９に
示すようにＳｉノジュール６０が発生し、ＡｌＳｉＣｕ
膜１２の溶けが見られた。
【００２０】以上説明したように、スパッタチャンバー
内の圧力を０．５ｍｔｏｒｒ以下の条件下でスパッタす
ると、ＡｌＳｉＣｕ溶け数をほぼゼロにすることができ
る。
内の圧力を０．５ｍｔｏｒｒ以下の条件下でスパッタす
ると、ＡｌＳｉＣｕ溶け数をほぼゼロにすることができ
る。
【００２１】
【発明の効果】本発明の半導体製造方法によれば、Ａｌ
ＳｉＣｕのスパッタ時におけるスパッタチャンバー内の
圧力を０．５ｍｔｏｏｒ以下としたので、ＡｌＳｉＣｕ
膜内でのＳｉノジュールの発生が少なく、その後のスル
ーホールの形成における処理において、溶けの発生が減
少され、Ｓｉノジュールによる抵抗の増大等の問題を確
実に防止することができる。
ＳｉＣｕのスパッタ時におけるスパッタチャンバー内の
圧力を０．５ｍｔｏｏｒ以下としたので、ＡｌＳｉＣｕ
膜内でのＳｉノジュールの発生が少なく、その後のスル
ーホールの形成における処理において、溶けの発生が減
少され、Ｓｉノジュールによる抵抗の増大等の問題を確
実に防止することができる。
【図１】半導体装置を示す図である。
【図２】半導体装置を示す図である。
【図３】半導体装置を示す図である。
【図４】半導体装置を示す図である。
【図５】半導体装置を示す図である。
【図６】溶けと圧力の関係を示すグラフである。
【図７】粒界を示す図である。
【図８】スルーホールの抵抗と圧力の関係を示すグラフ
である。
である。
【図９】ＡｌＳｉＣｕ膜の溶けを示す図である。
４ 基板 ６ ＳｉＯ２膜 ８、１４、２２ ＴｉＮ膜 １０、２０ Ｔｉ膜 １２ ＡｌＳｉＣｕ膜（下層） １６ ＳｉО２層 １８ コンタクトホール ２４ ＡｌＳｉＣｕ膜（上層） ４０ ヴィアホール ６０ Ｓｉノジュール
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/285 Ｈ０１Ｌ 21/90 Ａ Ｆターム(参考） 4K029 AA06 BA17 BA23 BA46 BA60 BB02 BD01 CA05 EA03 4M104 AA01 BB03 BB14 CC01 DD16 DD37 FF13 FF18 FF22 HH06 HH20 5F033 HH09 HH18 HH33 JJ01 JJ09 JJ18 JJ33 KK09 KK18 KK33 MM08 MM13 NN06 NN07 PP15 QQ09 QQ37 RR04 RR15 WW05 XX00 5F103 AA08 DD28 DD30 NN01 NN04 PP12 RR04 RR06
Claims (6)
- 【請求項１】 Ｓｉ基板に絶縁膜を介して形成されたＴ
ｉ／Ｎ膜の上にＡｌＳｉＣｕ膜を形成するスパッタ方法
において、前記ＡｌＳｉＣｕ膜をスパッタ形成するスパ
ッタチャンバー内の圧力を所定の値以下にしたことを特
徴とする半導体装置のスパッタ方法。 - 【請求項２】 前記スパッタチャンバー内の圧力は０．
５ｍｔｏｒｒ以下としたことを特徴とする請求項１に記
載の半導体装置のスパッタ方法。 - 【請求項３】 Ｓｉ基板上に酸化膜を形成し、更にＴｉ
層を介してＳｉ基板上にＡｌＳｉＣｕ膜を形成する際、
スタッパチャンバ内を所定の圧力以下に設定して前記Ａ
ｌＳｉＣｕ膜を形成することを特徴とした半導体装置の
製造方法。 - 【請求項４】 前記スパッタチャンバー内の圧力は０．
５ｍｔｏｒｒ以下としたことを特徴とする請求項３に記
載の半導体装置の製造方法。 - 【請求項５】 Ｓｉ基板に、酸化膜を形成し、Ｔｉ層を
形成した後、スタッパチャンバ内を所定の圧力以下に設
定して下層ＡｌＳｉＣｕ膜形成し、該下層ＡｌＳｉＣｕ
膜上にＳｉО２層を形成し、エッチング工程により前記
ＳｉО２層にコンタクトホールを形成し、該コンタクト
ホール内をＡｌＳｉＣｕ層で充填するようにしたことを
特徴とした半導体装置の製造方法。 - 【請求項６】 前記スパッタチャンバー内の圧力は０．
５ｍｔｏｒｒ以下としたことを特徴とする請求項５に記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000250927A JP2002064141A (ja) | 2000-08-22 | 2000-08-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000250927A JP2002064141A (ja) | 2000-08-22 | 2000-08-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002064141A true JP2002064141A (ja) | 2002-02-28 |
Family
ID=18740419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000250927A Pending JP2002064141A (ja) | 2000-08-22 | 2000-08-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002064141A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003096422A1 (fr) * | 2002-05-09 | 2003-11-20 | Nec Corporation | Dispositif de stockage semi-conducteur |
-
2000
- 2000-08-22 JP JP2000250927A patent/JP2002064141A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003096422A1 (fr) * | 2002-05-09 | 2003-11-20 | Nec Corporation | Dispositif de stockage semi-conducteur |
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