KR101164437B1 - 반도체 장치 및 그것의 구동 방법 - Google Patents
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Abstract
본 발명은 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 갖는 메모리, 메모리를 제어하는 제어 회로, 및 안테나를 포함하는 반도체 장치를 제공하며, 여기서 메모리 셀 어레이는 제 1 방향으로 확장된 복수의 비트선들 및 제 1 방향과 다른 제 2 방향으로 확장된 복수의 워드선들을 갖고, 복수의 메모리 셀들 각각은 비트선과 워드선 사이에 설치되는 유기 화합물 층을 갖는다. 데이터는 광학적 또는 전기적 작용을 적용함으로써 유기 화합물 층에 기입된다.
메모리 셀, 유기 화합물 층, 유기 기억 소자, 비트선, 워드선
Description
본 발명은 반도체 장치 및 그 반도체 장치를 구동하는 방법에 관한 것이다.
최근 몇 년에, 개체 인식 기술(individual recognition technology)은 많은 주목을 받아 왔다. 예를 들면, 대상의 이력과 같은 정보가 개별적인 대상에 ID(개체 인식 번호, individual recognition number)를 부여함으로써 명확해지는 기술이 생산 및 관리에 이용되고 있다. 특히, 전자계 또는 전파를 이용하여 비접촉으로 데이터를 송신하고 수신하는 반도체 장치들의 개발이 진보되어 왔다. 그러한 반도체 장치들에 따라, 특히, 무선 칩(ID 태그, IC 태그, 및 IC 칩, RF(Radio Frequency) 태그, 무선 태그, 전자 태그, 또는 RFID(Radio Frequency Identification)이라고도 칭함)가 기업들, 시장들, 등에 도입되기 시작했다.
이미 실용화되고 있는 반도체 장치들 중 상당수가 반도체 기판을 이용하는 회로(IC(Integrated Circuit) 칩이라고도 칭함) 및 안테나를 갖고, IC 칩은 메모리 및 제어 회로를 포함한다.
그외에도, IC 칩에 설치된 메모리의 구조에 따라, 정보의 판독 또는 기입과 같은 방식들이 다양한 방법들로 분류된다. 예를 들면, 메모리 회로에 마스크롬(mask ROM)을 이용하는 경우에 있어서, 칩 제조 시 외에는 데이터 기입이 실행되지 못할 수 다. 이 경우, 칩 제조 시 외에는 데이터 기입이 실행되지 않으므로, 칩은 이용자-친화적이지 않다. 따라서, 칩 제조 시 외에도 데이터가 기입될 수 있는 ID 칩이 필요하다.
다른 한편, 메모리 회로에 EEPROM 등을 이용하는 경우, 이용자가 자유롭게 컨텐트를 재기입할 수 있는 동안, 그 이용자 외의 몇몇이 정보를 재기입할 수 있으므로 위조가 가능하다(예를 들면, 비-특허 문헌 1). 따라서, 보안 정책들이 현재 충분히 구현되어 있지 않으며, 따라서 재기입 등에 의한 위조를 방지할 수 있는 대책들이 필요하다.
그외에도, 소자가 필요하고, 활발한 연구 및 개발이 활발히 실행되고 있다.
(비-특허 문헌 1)
http://japan.cnet.com/news/sec/story/0,2000050480,20070122,00.htm
본 발명의 목적은 반도체 장치 제조 시 이외에도 데이터가 기입될 수 있고 재기입에 의한 위조가 방지될 수 있는 반도체 장치를 제공하는 것이다. 더욱이, 본 발명의 목적은 쉽게 형성되고 기억 소자를 포함하는 저렴한 반도체 장치 및 반도체 장치를 구동하는 방법이다.
이러한 목적들을 달성하기 위해, 본 발명은 다음을 제공한다.
본 발명에 따른 반도체 장치는 제 1 방향으로 확장된 복수의 비트선들, 제 1 방향과 다른 제 2 방향으로 확장된 복수의 워드선들, 비트선과 워드선의 교차부에 설치된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 및 메모리 셀에 설치된 유기 기억 소자를 포함하고, 유기 기억 소자는 비트선(bit line), 유기 화합물 층, 및 워드선(word line)의 적층 구조를 갖는다.
더욱이, 본 발명에 따른 다른 반도체 장치는 제 1 방향으로 확장된 복수의 비트선들, 제 1 방향과 다른 제 2 방향으로 확장된 복수의 워드선들, 비트선과 워드선의 교차부에 설치된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 메모리 셀에 설치된 유기 기억 소자, 및 안테나를 포함하고, 유기 기억 소자는 비트선, 유기 화합물 층, 및 워드선의 적층 구조를 갖는다.
그외에도, 본 발명에 따른 반도체 장치들 각각에서, 비트선 및 워드선 중 적어도 하나는 투광성이다.
더욱이, 본 발명에 따른 다른 반도체 장치는 제 1 방향으로 확장된 복수의 비트선들, 제 1 방향과 다른 제 2 방향으로 확장된 복수의 워드선들, 및 비트선과 워드선에 둘러싸인 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함하고, 메모리 셀은 트랜지스터 및 트랜지스터에 전기적으로 접속된 유기 기억 소자를 포함하며, 유기 기억 소자는 한 쌍의 도전층들 사이에 설치된 유기 화합물 층을 갖는다.
더욱이, 본 발명에 따른 다른 반도체 장치는 제 1 방향으로 확장된 복수의 비트선들, 제 1 방향과 다른 제 2 방향으로 확장된 복수의 워드선들, 비트선과 워드선에 둘러싸인 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 및 안테나를 포함하고, 메모리 셀은 트랜지스터 및 트랜지스터에 전기적으로 접속된 유기 기억 소자를 포함하며, 유기 기억 소자는 한 쌍의 도전층들 사이에 설치된 유기 화합물 층을 갖는다.
그외에도, 본 발명에 따른 반도체 장치들 각각에서, 한 쌍의 도전층들 중 적어도 하나는 투광성이다.
그외에도, 본 발명에 따른 반도체 장치들 각각에서, 유기 기억 소자는 기입에 의해 불가역적으로 변하는 저항을 갖는다.
그외에도, 본 발명에 따른 반도체 장치들 각각에서, 유기 기억 소자의 전극들 사이의 거리는 기입에 의해 변한다.
그외에도, 본 발명에 따른 반도체 장치들 각각에서, 유기 화합물 층은 전자 수송 재료 및 홀 수송 재료 중 하나를 포함한다.
그외에도, 본 발명에 따른 반도체 장치들 각각에서, 유기 화합물 층은 10-15 S/㎝ 이상 10-3 S/㎝ 이하인 도전률을 갖는다.
그외에도, 본 발명에 따른 반도체 장치들 각각에서, 유기 화합물 층은 5 내지 60 nm의 두께의 막을 갖는다.
본 발명에 따른 반도체 장치를 구동하는 방법에서, 반도체 장치는 제 1 방향으로 확장된 복수의 비트선들, 제 1 방향과 다른 제 2 방향으로 확장된 복수의 워드선들, 비트선과 워드선의 교차부에 설치된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 메모리 셀에 설치된 유기 기억 소자를 포함하고, 유기 기억 소자는 비트선과 워드선 사이에 설치된 유기 화합물 층을 포함하고, 유기 기억 소자의 전기 저항을 변화시키도록 비트선과 워드선 사이에 전압을 인가하여 데이터의 기입이 실행되며, 유기 기억 소자의 전기 저항을 판독하도록 비트선과 워드선 사이에 전압을 인가하여 데이터의 판독이 실행된다.
다른 본 발명에 따른 반도체 장치를 구동하는 방법에서, 반도체 장치는 제 1 방향으로 확장된 복수의 비트선들, 제 1 방향과 다른 제 2 방향으로 확장된 복수의 워드선들, 및 비트선과 워드선에 둘러싸인 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함하고, 유기 기억 소자는 한 쌍의 전극들 사이에 설치된 유기 화합물 층을 포함하고, 유기 기억 소자의 전기 저항을 변화시키도록 한 쌍의 전극들 사이에 전압을 인가하여 데이터의 기입이 실행되고, 유기 기억 소자의 전기 저항을 판독하도록 한 쌍의 전극들 사이에 전압을 인가하여 데이터의 판독이 실행된다.
본 발명에 따르면, 반도체 장치 제조 시 이외에도 데이터가 기입(한번 판독 여러번 기입)될 수 있고 재기입에 의한 위조가 방지될 수 있는 반도체 장치를 얻는 것이 가능하다. 더욱이, 쉽게 침착되는 유기 화합물을 재료로서 이용하는 메모리 또는 그 메모리를 포함하는 반도체 장치를 제공함으로써 저렴한 반도체 장치 및 그 반도체 장치를 구동하는 방법을 제공하는 것이 가능하다
더욱이, 작은 전력으로 데이터가 기입될 수 있는 기억 소자를 포함하는 반도체 장치를 제공하는 것이 가능하다.
도 1A 및 IB는 본 발명에 따른 반도체 장치 및 그 반도체 장치를 구동하는 방법을 도시하는 도면;
도 2A 내지 2D는 본 발명에 따른 반도체 장치 및 그 반도체 장치를 구동하는 방법을 도시하는 도면;
도 3A 및 3B는 본 발명에 따른 반도체 장치를 도시하는 도면;
도 4A 내지 4D는 본 발명에 따른 반도체 장치의 제조 프로세스의 예를 도시하는 도면;
도 5A 내지 5D는 본 발명에 따른 반도체 장치를 도시하는 도면;
도 6A 내지 6C는 본 발명에 따른 반도체 장치를 도시하는 도면;
도 7A 내지 7H는 본 발명에 따른 반도체 장치의 이용 패턴을 도시하는 도면;
도 8A 및 8B는 본 발명에 따른 반도체 장치의 이용 패턴을 도시하는 도면;
도 9A 및 9B는 본 발명에 따른 반도체 장치 및 그 반도체 장치를 구동하는 방법을 도시하는 도면;
도 1OA 내지 1OC는 본 발명에 따른 반도체 장치 및 그 반도체 장치를 구동하는 방법을 도시하는 도면;
도 11은 본 발명에 따른 반도체 장치 및 그 반도체 장치를 구동하는 방법을 도시하는 도면;
도 12는 본 발명에 따른 레이저 조사 시스템의 예를 도시하는 도면;
도 13는 본 발명에 따른 반도체 장치에서의 유기 기억 소자의 전류-전압 특성들의 측정을 도시하는 도면;
도 14는 본 발명에 따른 반도체 장치에서의 유기 기억 소자의 전류-전압 특성들의 측정을 도시하는 도면;
도 15는 본 발명에 따른 반도체 장치를 도시하는 도면;
도 16A 및 16B는 각각 본 발명에 따른 반도체 장치의 광학 현미경 이미지 및 패턴도;
도 17은 본 발명에 따른 반도체 장치의 기입 특성들을 도시한 도면;
도 18A 및 18B은 본 발명에 따른 반도체 장치들의 전류-전압 특성들을 도시하는 도면;
도 19A 및 19B은 본 발명에 따른 유기 기억 소자의 데이터 기입 후의 광학 현미경 이미지 및 단면 TEM 이미지;
도 20A 및 20B는 본 발명에 따른 유기 기억 소자의 데이터 기입 후의 단면 TEM 이미지;
도 21은 본 발명에 따른 유기 기억 소자의 데이터 기입 후의 광학 현미경 이미지;
도 22A 및 22B는 본 발명에 따른 유기 기억 소자의 데이터 기입 후의 단면 TEM 이미지들;
도 23은 본 발명에 따른 유기 기억 소자의 데이터 기입 전의 단면 TEM 이미지;
도 24A 및 24B는 본 발명에 따른 유기 기억 소자들의 전류-전압 특성들을 도시한 도면;
도 25A 및 25B는 본 발명에 따른 유기 기억 소자들의 전류-전압 특성들을 도시한 도면;
도 26A 및 26B는 본 발명에 따른 유기 기억 소자들의 전류-전압 특성들을 도시한 도면;
도 27A 내지 27F는 본 발명에 따른 유기 기억 소자들의 구조들을 예로서 도시한 도면;
도 28A 및 28B는 본 발명에 따른 반도체 장치를 도시하는 도면;
도 29A 내지 29C는 본 발명에 따른 반도체 장치를 도시하는 도면;
도 30은 본 발명에 따른 유기 기억 소자들의 전류-전압 특성들을 도시하는 도면; 및
도 31은 샘플들 1 내지 6의 기입 전후의 기입 전압들 및 특성들을 도시하는 도면.
본 발명의 실시예 모드들은 첨부된 도면들을 참조하여 아래 기술될 것이다. 그러나, 본 발명은 다음의 기술들에 제한되지 않으며, 변화들 및 변경들이 본 발명의 범위에 벗어나지 않는 한 그러한 다양한 변화들 및 변경들은 당업자들에게 명백할 것이라는 점이 쉽게 이해될 것이다. 따라서, 본 발명은 실시예 모드들에 기술된 것에 제한하여 해석되어서는 안된다. 동일한 대상을 지시하는 참조 번호는 본 발명의 다음의 실시예 모드들의 다른 도면들 사이에 공통적으로 이용된다는 점이 주의된다.
(실시예 모드 1)
본 실시예 모드에서 기술된 반도체 장치(20)는 데이터의 비-접촉 교환의 기능을 갖고, 전원 회로(11), 클록 발생 회로(12), 데이터 복조/변조 회로(13), 다른 회로들을 제어하는 제어 회로(14), 인터페이스 회로(15), 메모리(16), 데이터 버스(17), 및 안테나(18)(안테나 코일)을 포함한다(도 1A). 전원 회로(11)는 안테나(18)로부터 입력된 교류 신호에 기초하여 반도체 장치(20)의 각각의 회로에 공급될 다양한 전원들을 생성하는 회로이다. 클록 발생 회로(12)는 안테나(18)로부터 입력된 교류 신호에 기초하여 반도체 장치(20)의 각각의 회로에 공급될 다양한 클록 신호들을 생성하는 회로이다. 데이터 복조/변조 회로(13)는 판독기/기입기(19)로 교환하는 데이터를 복조/변조하는 기능을 갖는다. 제어 회로(14)는 메모리(16)를 제어하는 기능을 갖는다. 안테나(18)는 전자계들 또는 전파들을 송신하고 수신하는 기능을 갖는다. 판독기/기입기(19)는 반도체 장치(20)와의 통신 및 데이터의 처리를 제어한다. 반도체 장치(20)는 전술한 것에 제한되지 않는다는 점이 주의되며, 예를 들면, 전원 전압 리미터 회로 또는 코드 처리 전용 하드웨어와 같은 다른 소자가 전술한 구조에 부가될 수 있다.
더욱이, 도 1A에서, 메모리(16)는 유기 화합물을 포함하는 층(이하, "유기 화합물 층"이라고도 칭함)이 한 쌍의 도전층들 사이에 설치된 구조(이하, "유기 기억 소자"라고도 칭함)를 갖는 특징을 갖는다. 메모리(16)는 유기 기억 소자로 구성된 메모리뿐만 아니라 다른 메모리들도 포함할 수 있다. 상기 다른 메모리들은 예를 들면, DRAM, SRAM, FeRAM, 마스크롬, PROM, EPROM, EEPROM, 및 플래쉬 메모리로 구성된 그룹에서 선택된 하나 이상의 메모리들을 포함한다.
유기 기억 소자를 포함하는 메모리(이하, "유기 메모리"라고도 칭함)는 유기 화합물 재료를 이용하고, 유기 기억 소자의 전기 저항은 유기 화합물 층에 광학적 또는 전기적 작용을 적용함으로써 변화된다.
다음, 유기 메모리의 구조가 기술될 것이다(도 1B). 유기 메모리는 유기 기억 소자를 포함하는 메모리 셀(21)이 매트릭스(matrix)에 설치되는 메모리 셀 어레이(memory cell array)(22), 디코더들(23 및 24), 선택기(25), 및 판독/기입 회로(26)를 포함한다.
메모리 셀(21)은 비트선 Bx (1 ≤ x ≤ m)에 접속된 제 1 도전층, 워드선 Wy (1 ≤ y ≤ n)에 접속된 제 2 도전층, 및 유기 화합물 층을 포함한다. 유기 화합물 층은 제 1 도전층과 제 2 도전층 사이에 설치된다.
다음, 메모리 셀 어레이(22) 제조의 경우에 대해 실제적으로, 그것의 상면 구조 및 단면 구조가 기술될 것이다(도 2A 및 2B). 절연 표면을 갖는 기판(30) 상의 메모리 셀 어레이(22)는 제 1 방향으로 확장된 제 1 도전층들(27), 제 1 방향에 수직한 제 2 방향으로 확장된 제 2 도전층들(28), 및 유기 화합물 층들(29)을 포함한다는 점이 주의된다. 메모리 셀(21)은 제 1 도전층(27)과 제 2 도전층(28)의 교차부에 설치된다. 제 1 도전층들(27) 및 제 2 도전층들(28)은 서로 교차하는 선들과 같이 설치된다. 절연층(33)은 인접한 유기 화합물 층들(29) 사이에 설치된다. 그외에도, 보호막(protective film)으로서 제공되는 절연층(34)은 제 2 도전층들(28)과 접하도록 설치된다.
기판(30)으로서, 유리 기판, 가요성 기판(flexible substrate), 석영 기판, 실리콘 기판, 금속 기판, 스테인리스-스틸 기판 등이 이용된다. 가요성 기판은 가요성이고 구부러질 수 있는 기판이라고 할 수 있고, 예를 들면, 폴리카보네이트(polycarbonate), 폴리아릴레이트(polyalylate), 폴리에테르술폰(polyethersulfone) 등을 포함하는 플라스틱 기판을 포함한다. 제 1 도전층들(27) 및 제 2 도전층들(28)은 알루미늄 (Al), 구리 (Cu), 및 은 (Ag)과 같은 공지의 도전성 재료를 이용하여 형성된다.
빛에 의해 유기 메모리에 데이터를 기입하는 경우, 제 1 도전층들(27) 및 제 2 도전층들(28) 중 하나 또는 둘 다는 투광성을 갖는다. 투광성 도전층은 인듐 주석 산화물(ITO)과 같은 투명한 도전성 재료를 이용하여 형성되거나, 또는 빛을 투과할 수 있는 두께를 가질 정도로 투명하지는 않은 도전성 재료를 이용하여 형성될 수 있다.
유기 화합물 층들(29)에 대해, 도전성(바람직하게는, 도전률이 10-15 S/㎝ 이상 10-3 S/㎝ 이하인) 유기 화합물 재료들이 이용될 수 있고, 높은 홀 수송 재료들, 예를 들면, 4, 4' - 비스 [N - (1 - 나프틸) - N - 페닐라미노] - 비페닐(4, 4' - bis [N - (1 - naphthyl) - N - phenylamino] - biphenyl)(약어: α-NPD), 4, 4' - 비스 [N - (3 - 메틸페닐) - N - 페닐라미노] - 비페닐(4, 4' - bis [N - (3 - methylphenyl) - N - phenylamino] - biphenyl)(약어: TPD), 4, 4', 4" - 트리스 (N, N - 디페닐라미노) - 트리페닐아민(4, 4', 4" - tris (N, N - diphenylamino) - triphenylamine)(약어: TDATA), 4, 4', 4" - 트리스 [N - (3 - 메틸페닐) - N - 페닐라미노] - 트리페닐아민(4, 4', 4" - tris [N - (3 - methylphenyl) - N - phenylamino] - triphenylamine)(약어: MTDATA), 및 4, 4' - 비스 (N - (4 - (N, N - 디 - m - 톨릴아미노) 페닐) - N - 페닐라미노) 비페닐(4, 4' - bis (N - (4 - (N, N - di - m - tolylamino) phenyl) - N - phenylamino) biphenyl)(약어: DNTPD)과 같은 방향족 아민(aromatic amine) (즉, 벤젠 고리-질소 결합(benzene ring-nitrogen bond)을 갖는) 화합물들, 프탈로시아닌(phthalocyanine)(약어: H2Pc), 구리 프탈로시아닌(copper phthalocyanine)(약어: CuPc), 및 바나딜 프탈로시아닌(vanadyl phthalocyanine)(약어: VOPc)과 같은 프탈로시아닌 화합물 등이 이용될 수 있다.
그외에도, 높은 전자 수송 재료들이 유기 화합물 재료들로서 이용될 수 있ㄴ는데, 예를 들면, 트리스 (8 - 퀴놀리노라토) 알루미늄 (tris (8 - quinolinolato) aluminum)(약어: Alq3), 트리스 (4 - 메틸 - 8 - 퀴놀리노라토) 알루미늄 (tris (4 - methyl - 8 - quinolinolato) aluminum)(약어: Almq3), 비스 (10 - 하이드록시벤조 [h] 퀴놀리나토) 베릴륨 (bis (10 - hydroxybenzo [h] quinolinato) beryllium)(약어: BeBq2), 비스 (2 - 메틸 - 8 - 퀴놀리노라토) - 4 - 페닐페놀라토 - 알루미늄 (bis (2 - methyl - 8 - quinolinolato) - 4 - phenylphenolato - aluminum)(약어: BAlq)과 같은 퀴놀린 골격(quinoline skeleton) 또는 벤조퀴놀린 골격(benzoquinoline skeleton)을 갖는 금속 착체(metal complex)를 포함하는 재료들, 및 비스 [2 - (2 - 하이드록시페닐) 벤족사졸라토] 아연 (bis [2 - (2 - hydroxyphenyl) benzoxazolato] zinc)(약어: Zn(BOX)2) 또는 비스 [2 - (2 - 하이드록시페닐) 벤조티아졸라토] 아연 (bis [2 - (2 - hydroxyphenyl) benzothiazolato] zinc)(약어: Zn(BTZ)2)과 같은 옥사졸 리간드(oxazole ligand) 또는 티아졸 리간드(thiazole ligand)를 갖는 금속 착체들과 같은 재료들이 이용될 수 있다. 더욱이, 금속 착체들 외에도, 2 - (4 - 비페닐릴) - 5 - (4 - 테트 - 부틸페닐) - 1, 3, 4 - 옥사디아졸 (2 - (4 - biphenylyl) - 5 - (4 - tert - butylphenyl) - 1, 3, 4 - oxadiazole)(약어: PBD), 1, 3 - 비스 [5 - (p - 테트 - 부틸페닐) - 1, 3, 4 - 옥사디아졸 - 2 - yl] 벤젠 (1, 3 - bis [5 - (p - tert - butylphenyl) - 1, 3, 4 - oxadiazole - 2 - yl] benzene)(약어: OXD-7), 3 - (4 - 테트 - 부틸페닐) - 4 - 페닐 - 5 - (4 - 비페닐릴) - 1, 2, 4 - 트리아졸 (3 - (4 - tert - butylphenyl) - 4 - phenyl - 5 - (4 - biphenylyl) - 1, 2, 4 - triazole)(약어: TAZ), 3 - (4 - 테트 - 부틸페닐) - 4 - (4 - 에틸페닐) - 5 - (4 - 비페닐릴) - 1, 2, 4 - 트리아졸(3 - (4 - tert - butylphenyl) - 4 - (4 - ethylphenyl) - 5 - (4 - biphenylyl) - 1, 2, 4 - triazole) (약어: p-EtTAZ), 및 바소페난트롤린 (bathophenanthroline)(약어: BPhen)과 같은 화합물들이 이용될 수 있다.
더욱이, 유기 화합물 재료들은 4 - 디시아노메틸렌 - 2 - 메틸 - 6 [2(1, 1, 7, 7 - 테트라메틸쥬롤리딘 - 9 yl)에테닐] - 4H - 피란 (4 - dicyanomethylene - 2 - methyl - 6 [2(1, 1, 7, 7 - tetramethyljulolidine - 9 yl)ethenyl] - 4H - pyran)(약어: DCJT), 4 - 디시아노메틸렌 - 2 - t - 부틸 - 6 - [2(1, 1, 7, 7 - 테트라메틸쥬롤리딘 - 9 - yl)에테닐 - 4H - 피란 (4 - dicyanomethylene - 2 - t - butyl - 6 - [2(1, 1, 7, 7 - tetramethyljulolidine - 9 - yl)ethenyl - 4H - pyran)(약어: DCJTB), 페리플란텐(periflanthene), 2, 5 - 디시아노 - 1, 4 비스 [2- (10 - 메톡시 - 1, 1, 7, 7 - 테트라메틸쥬롤리딘 - 9 - yl) 에테닐] 벤젠(2, 5 - dicyano - 1, 4 bis [2- (10 - methoxy - 1, 1, 7, 7 - tetramethyljulolidine - 9 - yl) ethenyl] benzene), N, N' - 디메틸퀴나크리돈(N, N' - dimethylquinacridone)(약어: DMQd), 쿠마린 6(coumarin 6), 쿠마린 545T(coumarin 545T), 9, 9' - 비안트릴, 9, 10 - 디페닐안트라센 (9, 9' - bianthryl, 9, 10 - diphenylanthracene)(약어: DPA), 9, 10 - 비스 (2 - 나프틸) 안트라센 (9, 10 - bis (2 - naphthyl) anthracene)(약어: DNA), 및 2, 5, 8, 11 - 테트라 - t - 부틸페릴렌 (2, 5, 8, 11 - tetra - t - butylperylene)(약어: TBP)를 포함한다. 그외에도, 전술한 발광성 재료가 분산된 층이 형성될 때 매트릭스로 설치되는 재료로서, 9, 10 - 디 (2 - 나프틸) - 2 - 테트 - 부틸안트라센 (9, 10 - di (2 - naphthyl) - 2 - tert - butylanthracene)(약어: t-BuDNA)과 같은 안트라센 유도체들(anthracene derivatives), 4, 4' - 비스 (N - 카르바졸릴) 비페닐 (4, 4' - bis (N - carbazolyl) biphenyl)(약어: CBP)과 같은 카르바졸 유도체들(carbazole derivatives), 비스 [2 - (2 - 하이드록시페닐) 피리디나토] 아연 (bis [2 - (2 - hydroxyphenyl) pyridinato] zinc)(약어: Znpp2) 및 비스 [2 - (2 - 하이드록시페닐) 벤족사졸라토] 아연 (bis [2 - (2 - hydroxyphenyl) benzoxazolato] zinc)(약어: ZnBOX)와 같은 금속 착체들, 등이 이용될 수 있고, 더욱이, 트리스 트리스 퀴놀리노라토) 알루미늄 (tris (8 - quinolinolato) aluminum)(약어: Alq3), 9, 10 - 비스 (2 - 나프틸) 안트라센 (9, 10 - bis (2 - naphthyl) anthracene)(약어: DNA), 비스 (2 - 메틸 - 8 - 퀴놀리노라토) - 4 - 페닐페놀라토 - 알루미늄 (bis (2 - methyl - 8 - quinolinolato) - 4 - phenylphenolato - aluminum)(약어: BAlq), 등이 이용될 수 있다.
더욱이, 유기 화합물 층들(29)을 위한 재료로서, 유기 기억 소자의 전기 저항이 광학적 또는 전기적 작용을 적용함으로써 변화되기 위한 재료가 이용될 수 있다. 예를 들면, 빛을 흡수함으로써 산을 생성하는 화합물(광산발생제, photoacid generator)로 도핑된 공액 폴리머(conjugated polymer)가 이용될 수 있고, 여기서 폴리아세틸렌 그룹(polyacetylene group), 폴리페닐렌비닐렌 그룹(polyphenylenevinylene group), 폴리티오펜 그룹(polythiophene group), 폴리아닐린 그룹(polyaniline group), 폴리페닐렌에틸렌 그룹(polyphenyleneethylene group), 등이 공액 폴리머로 이용될 수 있다. 그외에도, 광산발생제로서, 아릴술포늄 염(arylsulfonium salt), 아릴리오듐 염(aryliodonium salt), o-니트로벤질토실레이트(o-nitrobenzyltosylate), 아릴황산 p-니트로벤질에테르(arylsufonic acid p-nitrobenzylether), 술포닐아세토페논 그룹(sulfonylacetophenone group), Fe-아렌 착체들 PF6 염(Fe-arene complexes PF6 salt), 등이 이용될 수 있다.
그외에도, 정류 소자가 제 1 도전층(27)과 유기 화합물 층(29) 사이에 또는 제 2 도전층(28)과 유기 화합물 층(29) 사이에 설치될 수 있다(도 2D 참조). 정류 소자는 통상적으로 쇼트키 다이오드(schottky diode), PN 접합 다이오드(PN junction diode), PIN 접합 다이오드(PIN junction diode), 또는 서로 접속된 게이트 전극 및 드레인 전극을 갖는 트랜지스터를 나타낸다. 물론, 다른 구조를 갖는 다이오드가 설치될 수 있다. 도 2D는 반도체 층들(44 및 45)을 포함하는 PN 접합 다이오드가 제 1 도전층(27)과 유기 화합물 층(29) 사이에 설치되는 경우를 도시한다. 반도체 층들(44 및 45) 중 하나는 N-형 반도체이고, 다른 하나는 P-형 반도체이다. 전술한 대로, 메모리 셀의 선택성(selectivity), 및 판독 및 기입의 동작 특징은 정류 소자를 설치함으로써 향상될 수 있다.
그외에도, 도 15에 도시된 바와 같이, 한 쌍의 도전층들 사이에 설치된 유기 화합물 층을 포함하는 메모리(282)가 집적 회로(281)에 설치될 수 있다. 즉, 집적 회로(281)가 기판(280) 상에 설치될 수 있고, 메모리(282)가 그 위에 형성될 수 있다.
전술한 대로, 본 실시예 모드에서 기술된 유기 기억 소자는 유기 화합물 층이 한 쌍의 전극들 사이에 설치되는 단순한 구조를 갖는다. 따라서, 그의 제조 공정은 단순하고, 따라서 저렴한 반도체 장치들의 제공이 가능해 질 수 있다. 그외에도, 본 실시예 모드에서 기술된 유기 메모리는 비휘발성 메모리(nonvolatile memory)이다. 따라서, 데이터를 유지하기 위한 배터리를 통합하는 것이 필요하지 않을 수 있다. 따라서, 작고, 얇고, 및 가벼운 반도체 장치들이 제공될 수 있다. 더욱이, 유기 기억 소자의 전기 저항이 기입에 의해 불가역적으로 변화되므로, 데이터의 기입(한번 판독 여러번 기입)이 가능한 반면, 데이터의 재기입은 가능하지 않다. 따라서, 위조를 방지하고 보안이 보증되는 반도체 장치를 제공하는 것이 가능하다.
다음, 데이터의 유기 메모리로의 기입 동작이 기술될 것이다. 데이터의 기입은 광학적 작용 또는 전기적 작용에 의해 실행된다. 우선, 전기적 작용에 의해 데이터의 기입을 실행하는 경우가 기술될 것이다(도 1B 참조). 기입은 메모리 셀의 전기적 성질을 변화시킴으로써 실행될 수 있다는 점이 주의되고, 여기서 메모리 셀의 초기 상태(적용된 전기적 작용이 없는 상태)는 데이터 "0"이고, 전기적 성질이 변하는 상태는 데이터 "1"이다.
메모리 셀(21)에 데이터 "1"을 기입하는 경우, 메모리 셀(21)이 먼저 디코더들(23 및 24) 및 선택기(25)에 의해 선택된다. 구체적으로, 미리 결정된 전압 V2이 디코더(24)에 의해 메모리 셀(21)에 접속된 워드선 W3에 인가된다. 더욱이, 메모리 셀(21)에 접속된 비트선 B3은 디코더(23) 및 선택기(25)에 의해 판독/기입 회로(26)에 접속된다. 그리고나서, 기입 전압 V1은 판독/기입 회로(26)로부터 비트선 B3으로 출력된다. 이러한 방식으로, 전압 Vw = V1 - V2은 메모리 셀(21)에 포함되는 제 1 및 제 2 도전층들 사이에 인가된다. 전위 Vw을 적절히 선택함으로써, 도전층들 사이에 설치된 유기 화합물 층(29)은 데이터 "1"의 기입을 실행하기 위해 물리적으로 또는 전기적으로 변화된다. 구체적으로, 판독을 위한 동작 전압에서, 데이터 "1"의 상태에서 제 1 및 제 2 도전층들 사이의 전기 저항은 전기 저항이 데이터 "0"의 상태와 비교하여 훨씬 작도록 바람직하게 변화된다. 예를 들면, V1 및 V2는 (V1, V2) = (0 V, 5 내지 15 V) 또는 (3 내지 5 V, -12 V 내지 -2 V)의 범위에서 선택될 수 있다. 전압 Vw는 5 내지 15 V, 또는 -5 내지 -15 V일 수 있다. 유기 화합물 층이 개재된 한 쌍의 전극들 사이의 거리는 이 경우 변화될 수 있다는 점이 주의된다.
데이터 "1"이 선택되지 않은 워드선 및 선택되지 않은 비트선에 접속된 메모리 셀에 기입되지 않도록, 선택되지 않은 워드선 및 선택되지 않은 비트선이 제어된다는 점이 주의된다. 예를 들면, 선택되지 않은 워드선 및 선택되지 않은 비트선은 부유 상태일 수 있다. 메모리 셀을 구성하는 제 1 및 제 2 도전층들 사이에 다이오드 특성과 같은 선택성을 보증할 수 있는 특성을 갖는 것이 필요하다.
다른 한편, 메모리 셀(21)에 데이터 "0"을 기입하는 경우, 전기적 작용이 메모리 셀(21)에 적용되지 않는 것만이 요구된다. 회로의 동작에서, 예를 들면, 데이터 "1"을 기입하는 경우와 같이, 메모리 셀(21)이 디코더들(23 및 24) 및 선택기(25)에 의해 선택된다. 그러나, 전압(예를 들면, -5 내지 5 V)이 메모리 셀(21)을 구성하는 제 1 및 제 2 도전층들 사이에, 메모리 셀의 전기적 성질(21)이 변하지 않을 정도로 인가되기 위해, 판독/기입 회로(26)에서 비트선 B3으로의 출력 전위는 선택된 워드선 W3의 전위 또는 선택되지 않은 워드선의 전위와 거의 같게 된다.
다음, 광학적 작용으로 데이터의 기입을 실행하는 경우가 기술될 것이다. 광학적 작용으로 데이터의 기입을 실행하는 경우, 유기 화합물 층(29)은 투광성 도전층 측(여기서는 제 2 도전층(28))으로부터 레이저 광에 조사된다. 여기서, 유기 화합물 층(29)을 파괴하기 위해 원하는 부분에 유기 기억 소자에 포함된 유기 화합물 층(29)은 선택적으로 레이저 광에 조사된다. 파괴된 유기 화합물 층이 절연되므로, 깨어진 유기 화합물 층을 포함하는 유기 기억 소자를 다른 유기 기억 소자와 비교할 때, 파괴된 유기 화합물 층의 전기 저항이 더 크다. 이러한 방식으로, 도전층들 사이에 유기 화합물 층(29)이 개재된(sandwitch) 도전층들 간의 전기 저항에서의 변화가, 레이저 조사에 의해, 데이터의 기입을 실행하는데 이용된다. 예를 들면, 레이저 광에 조사되지 않는 유기 화합물 층을 포함하는 유기 기억 소자가 데이터 "0"을 갖도록 되는 경우, 데이터 "1"이 기입될 때, 원하는 부분에 유기 기억 소자에 포함된 유기 화합물 층이 선택적으로 레이저 광에 조사되어 전기 저항을 증가시키도록 파괴된다.
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그외에도, 빛을 흡수함으로써 산을 생성하는 화합물(광산발생제, photoacid generator)로 도핑된 공액 폴리머를 이용하는 경우, 레이저 조사가 실행될 때, 레이저 광에 조사되는 유기 화합물 층을 포함하는 유기 기억 소자만이 도전률이 증가된다. 다른 한편, 레이저 광에 조사되지 않는 유기 화합물 층을 포함하는 유기 기억 소자는 도전성을 갖지 않는다. 따라서, 레이저 광에 조사되는 유기 화합물 층을 포함하는 유기 기억 소자의 전기 저항을 변화시키도록 원하는 부분에 유기 기억 소자에 포함된 유기 화합물 층이 선택적으로 레이저 광에 조사되는데, 이는 데이터의 기입을 실행하는데에 이용된다. 예를 들면, 레이저 광에 조사되지 않는 유기 화합물 층을 포함하는 유기 기억 소자가 데이터 "0"을 갖도록 되는 경우, 데이터 "1"이 기입될 때, 도전률을 증가시키도록 원하는 부분에 유기 기억 소자에 포함된 유기 화합물 층이 선택적으로 레이저 광에 조사된다.
레이저 광 조사의 경우, 유기 기억 소자의 전기 저항의 변화는 메모리 셀(21)의 크기에 의존한다. 그러나, 변화는 직경 수 ㎛에서 수백 ㎛ 까지의 범위에 국한된 레이저 광 조사에 의해 달성된다. 예를 들면, 직경 1 ㎛의 레이저 빔이 10 m/sec의 선속도(linear velocity)로 통과할 때, 하나의 메모리 셀(21)에 포함된 유기 기억 소자에 레이저 광이 조사되는 시간은 100 ㎱이다. 100 ㎱의 짧은 시간 내에 상(phase)을 변화시키기 위해, 레이저 전력 및 전력 밀도는 각각 바람직하게 10 ㎽ 및 10 ㎾/㎟이다. 그외에도, 레이저 광 조사가 선택적으로 실행될 때, 펄스-발진 레이저 조사 시스템을 이용하는 것이 바람직하다.
이제, 레이저 조사 시스템들의 예가 도 12를 참조하여 짧게 기술될 것이다. 레이저 조사 시스템(1001)은 다양한 제어들을 실행하는 컴퓨터(1002)(이하, PC(1002)로 참조), 레이저 광을 출력하는 레이저 발진기(1003), 레이저 발진기(1003)를 위한 전원(1004), 레이저 광을 약하게 하는 광학 시스템(1005)(ND 필터), 레이저 광의 세기를 변조하기 위한 음향-광학 변조기(AOM; acousto-optic modulator)(1006), 광 경로를 변화시키는 렌즈 및 거울을 포함하는 레이저 광의 단면을 감소시키 위한 광학 시스템(1007), X-축 스테이지 및 Y-축 스테이지를 포함하는 이동 메커니즘(1009), PC(1002)로부터 출력된 데이터를 제어하는 디지털-아날로그 변환을 실행하기 위한 D/A 컨버터(1010), D/A 컨버터(1010)로부터 출력된 아날로그 전압에 따라 음향-광학 변조기(1006)를 제어하는 드라이버(1011), 이동 메커니즘(1009)을 구동하기 위한 구동 신호를 출력하는 드라이버(1012), 및 조사될 대상에 레이저 광을 포커싱하는 자동초점 메커니즘(autofocus mechanism)(1013)을 갖는다(도 12).
레이저 발진기(1003)로서, 자외선, 가시광선, 또는 적외선을 방출할 수 있는 레이저 발진기가 이용될 수 있다. 레이저 발진기로서, KrF, ArF, XeCl, Xe등을 이용하는 엑시머 레이저 발진기(excimer laser oscillator), He, He-Cd, Ar, He-Ne, HF 등을 이용하는 기체 레이저 발진기, Cr, Nd, Er, Ho, Ce, Co, Ti, 또는 Tm로 도핑된 결정(YAG, GdVO4, YVO4, YLF, YAlO3 등)을 이용하는 고체 레이저 발진기, 및 GaN, GaAs, GaAlAs, InGaAsP등을 이용하는 반도체 레이저 발진기가 이용될 수 있다. 고체 레이저 발진기의 경우, 기본파(fundamental wave) 및 제 2 내지 제 5 고조화들 중 하나를 인가하는 것이 바람직하다는 점이 주의된다.
다음, 레이저 조사 시스템을 이용하는 조사 방법이 기술될 것이다. 유기 화합물 층(29)에 설치된 기판(30)이 이동 메커니즘(1009) 상에 장착되면, PC(1002)는 CCD 카메라 등에 의해 레이저 광이 조사될 유기 화합물 층(29)의 위치를 검출한다. 그리고나서, 검출된 위치 데이터에 기초하여, PC(1002)는 이동 메커니즘(1009)의 이동을 위한 이동 데이터를 생성한다.
이후, PC(1002)가 드라이버(1011)를 통해 음향-광학 변조기(1006)의 출력 광 세기를 제어하는 동안, 레이저 발진기(1003)로부터 출력된 레이저 광은 광학 시스템(1005)에 의해 약해지고, 그리고나서, 광 세기가 미리 결정된 광 세기가 되도록 음향-광학 변조기(1006)에 의해 제어된다. 더욱이, 음향-광학 변조기(1006)로부터 출력된 레이저 광의 광 경로 및 빔-스폿 모양이 광학 시스템(1007)에 의해 변화되고, 레이저 광이 렌즈에 집광되고, 그리고나서, 기판(30)상의 유기 화합물 층(29)이 레이저 광에 선택적으로 조사된다.
이때, PC(1002)에 의해 생성된 이동 데이터에 따라, 이동 메커니즘(1009)이 X 방향 및 Y 방향으로 이동된다. 따라서, 미리 결정된 위치가 레이저 광에 조사되고, 레이저 광의 광 에너지 밀도가 열 에너지로 전환되고, 따라서, 기판(30) 상에 설치된 유기 화합물 층(29)은 레이저 광에 선택적으로 조사될 수 있다. 이동 메커니즘(1009)을 이동시킴으로써 레이저 광 조사를 실행하는 경우가 여기 나타나 있지만, 광학 시스템(1007)을 조정함으로써 레이저 광이 X 방향 및 Y 방향으로 이동할 수 있다는 점이 주의된다.
전술한 대로, 레이저 광 조사에 의해 데이터의 기입이 실행되는 본 발명에 따른 양상은 다량의 반도체 장치들을 쉽게 제조하는 것을 가능하게 한다. 따라서, 저렴한 반도체 장치들이 제공될 수 있다.
다음, 유기 메모리로부터의 데이터의 판독 동작이 기술될 것이다.(도 1B, 도 9A, 및 도 9B 참조). 데이터 "0"을 갖는 메모리 셀과 데이터 "1"을 갖는 메모리 셀 사이에 차이가 있는, 메모리 셀을 구성하는 제 1 도전층들 간의 전기적 성질을 이용함으로써 데이터의 판독이 실행된다. 예를 들면, 전기 저항의 차이를 이용하여 판독하는 방법이 설명될 것인데, 여기서 데이터 "0"을 갖는 메모리 셀을 구성하는 제 1 및 제 2 도전층들 사이의 효율적인 전기 저항(이하, 단순히 메모리 셀의 전기 저항이라 참조)은 판독 전압에서 RO이고, 데이터 "1"을 갖는 메모리 셀의 전기 저항은 판독 전압에서 R1 (R1 ≪ RO)이다. 판독/기입 회로에 대해, 예를 들면, 도 9A에 도시된, 저항 소자(46) 및 차동 증폭기(47)를 이용하는 회로(26)는 판독부의 구조로 고려될 수 있다. 저항 소자(46)는 저항값 Rr (R1 < Rr < RO)을 갖는다. 트랜지스터(48)는 저항 소자(46) 대신으로 이용될 수 있고, 클록된 인버터(clocked inverter; 49)는 차동 증폭기(47) 대신에 이용될 수 있다(도 9B). 판독이 실행될 때 Hi이고 판독이 실행되지 않을 때 Lo인 신호 또는 반전된 신호는 클록된 인버터(49)에 입력된다. 물론, 회로 구성은 도 9A 및 9B에 제한되지 않는다.
메모리 셀(21)로부터 데이터의 판독이 실행될 때, 우선, 메모리 셀(21)은 디코더들(23 및 24) 및 선택기(25)에 의해 선택된다. 구체적으로, 디코더(24)에 의해, 미리 결정된 전압 Vy이 메모리 셀(21)에 접속된 워드선 Wy에 인가된다. 더욱이, 디코더(23) 및 선택기(25)에 의해, 메모리 셀(21)에 접속된 비트선 Bx 이 판독/기입 회로(26)의 단자 P에 접속된다. 따라서, 단자 P의 전위 Vp은 저항 소자(46)(저항값: Rr) 및 메모리 셀(21)(저항값: RO 또는 R1)에 의한 저항 분할 Vy 및 VO에 의해 결정된 값이다. 따라서, 메모리 셀(21)이 데이터 "0"을 가질 때, VpO = Vy + (VO - Vy) * R0/(R0 + Rr). 또한, 메모리 셀(21)이 데이터 "1"을 가질 때, Vp1 = Vy + (VO - Vy) * R1/(R1 + Rr). 따라서, 판독이 실행될 수 있도록 하기 위해, 도 9 A에서는 VpO 내지 Vp1 사이가 되도록 Vref을 선택함으로써, 또는, 도 9B에서는 VpO 내지 Vp1 사이가 되도록 클록된 인버터(49)의 가변점을 선택함으로써, Lo/Hi (또는 Hi/Lo)의 출력 전위 Vout은 데이터 "0"/"l"에 따라 출력된다.
예를 들면, 차동 증폭기(47)가 Vdd = 3 V에서 동작하도록 된 경우를 가정하면, Vy, VO, 및 Vref은 각각 0 V, 3 V, 및 1.5 V이다. R0/Rr = Rr/R1 = 9의 상태에서, 메모리 셀이 데이터 "0"을 가질 때 Hi는 VpO = 2.7 V에 따라 Vout으로서 출력되고, 또는 메모리 셀이 데이터 "1"을 가질 때 Lo는 Vp1 = 0.3 V에 따라 Vout으로서 출력된다. 이러한 방식으로, 메모리 셀로부터의 판독이 실행될 수 있다.
전술한 방법에 따르면, 유기 기억 소자의 전기 저항의 상태는 저항값의 차이 및 저항 분할을 이용함으로써 전압에서 판독된다. 물론, 판독을 위한 방법은 이러한 방법에 제한되지 않는다. 예를 들면, 판독은 전기 저항의 차이를 이용하는 것 외에 전류값에서의 차이를 이용함으로써 실행될 수 있다. 그외에도, 메모리 셀의 전기적 성질이 데이터 "0" 및 데이터 "1"의 경우 문턱값 전압에서 다른 다이오드 특성들을 가질 때, 판독이 문턱값 전압에서의 차이를 이용함으로써 실행될 수 있다.
(실시예 모드 2)
전술한 대로, 반도체 장치는 메모리를 갖는다. 전술한 실시예 모드에서의 반도체 장치와 다른 반도체 장치가 첨부된 도면들을 참조하여 아래 기술될 것이다.
메모리(216)는 메모리 셀(221)이 매트릭스에 설치된 메모리 셀 어레이(222), 디코더들(223 및 224), 선택기(225), 및 판독/기입 회로(226)를 갖는다(도 10). 여기 도시된 메모리(216)의 구조는 단지 예이고, 감지 증폭기, 출력 회로, 또는 버퍼와 같은 다른 회로가 포함될 수 있다는 점이 주의된다.
메모리 셀(221)은 비트선 Bx (1 ≤ x ≤ m)에 접속된 제 1 도전층, 워드선 Wy (1 ≤ y ≤ n)에 접속된 제 2 도전층, 트랜지스터(240), 및 기억 소자(241)(이하, 유기 기억 소자(241)라고도 참조)를 갖는다. 기억 소자(241)는 유기 화합물 층이 한 쌍의 전극들 사이에 개재된 구조를 갖는다. 트랜지스터(240)는 워드선 Wy에 접속된 게이트 전극을 갖는다. 트랜지스터(240)의 소스 전극 및 드레인 전극 중 하나는 비트선 Bx에 접속되고 반면 다른 하나는 기억 소자(241)의 두 단자 중 하나에 접속된다. 기억 소자(241)의 다른 단자는 공통 전극에 접속된다(전위: Vcom).
다음, 전술된 구조를 갖는 메모리(216)의 단면 구조가 기술될 것이다(도 11 참조).
트랜지스터(240), 유기 기억 소자(241), 및 선택기(225)에 포함된 CMOS 회로(248)의 단면 구조들이 여기 도시된다. 트랜지스터(240) 및 CMOS 회로(248)가 기판(230)에 설치되고, 유기 기억 소자(241)가 트랜지스터(240)에 전기적으로 접속되도록 형성된다.
유기 기억 소자(241)가 제 1 도전층(243), 유기 화합물 층(244), 및 제 2 도전층(245)의 적층 바디를 갖도록 형성되고, 절연층(249)이 인접한 유기 기억 소자들(241)에 설치된다. 절연층(249)은 복수의 유기 기억 소자들(241)을 분리하는 구획으로서 형성된다. 그외에도, 트랜지스터(240)의 소스 또는 드레인 영역 및 유기 기억 소자(241)에 포함된 제 1 도전층(243)은 전기적으로 서로 접속된다.
그외에도, 제 1 도전층(243) 및 제 2 도전층(245) 각각이 알루미늄 (Al), 구리 (Cu), 은 (Ag), 또는 티탄 (Ti)과 같은 도전성 재료로 형성된다.
데이터의 기입이 광학적 작용에 의해 실행될 때, 제 1 및 제 2 도전층들(243 및 245)의 하나 또는 둘 다 인듐 주석 산화물(ITO)과 같은 투광성 재료를 이용하여 형성되거나 빛이 투과될 수 있는 두께를 갖도록 형성된다. 데이터의 기입이 전기적 작용에 의해 실행될 때, 제 1 도전층(243) 및 제 2 도전층(245)에 이용될 재료들이 특별히 제한되지 않는다.
실시예 모드 1에 기술된 바와 같이 유기 화합물 층(244)이 형성되며, 앞에 언급된 재료들 중 임의의 것을 포함하는 단층 또는 적층 구조가 이용될 수 있다.
유기 화합물 재료가 유기 화합물 층(244)에 이용될 때, 데이터의 기입이 레이저 광과 같은 광학적 작용 또는 전기적 작용을 적용함으로써 실행될 수 있다. 그외에도, 광산발생제가 도핑된 공액 폴리머가 이용될 때, 데이터의 기입이 광학적 작용에 의해 실행된다. 데이터의 기입은 유기 화합물 층(244)의 재료에 의존하지 않고, 임의의 경우 전기적 작용에 의해 실행된다.
다음, 메모리(216)로 데이터를 기입하는 동작이 기술될 것이다(도 10A 내지 lOC 및 도 11).
우선, 전기적 작용에 의해 데이터를 기입하는 동작이 기술될 것이다(도 1B 참조). 메모리 셀의 전기적 성질을 변화시킴으로써 기입이 실행된다는 점이 주의되며, 여기서 메모리 셀의 초기 상태(제공된 전기적 작용이 없는 상태)는 데이터 "0"이고, 전기적 성질이 변한 상태는 데이터 "1"이다.
n-번째 행 및 m-번째 열에서 메모리 셀(221)로 데이터를 기입하는 경우가 여기 기술될 것이다. 메모리 셀(221)에 데이터 "1"을 기입하는 경우, 메모리 셀(221)이 먼저 디코더들(223 및 224) 및 선택기(225)에 의해 선택된다. 구체적으로, 미리 결정된 전압 V22은 디코더(224)에 의해 메모리 셀(221)에 접속된 워드선 Wn에 인가된다. 더욱이, 메모리 셀(221)에 접속된 비트선 Bm은 디코더(223) 및 선택기(225)에 의해 판독/기입 회로(226)에 접속된다. 그리고나서, 기입 전압 V21은 판독/기입 회로(226)에서 비트선 Bm으로 출력된다.
이러한 방식으로, 메모리 셀(221)을 구성하는 트랜지스터(240)가 ON 상태에 있도록 되고, 공통 전극 및 비트선 Bm이 기억 소자(241)에 전기적으로 접속되어, 대략 Vw = Vcom - V21의 전압이 기억 소자(241)에 인가된다. 전위 Vw을 적절히 선택함으로써, 도전층들 사이에 설치된 유기 화합물 층(244)은 데이터 "1"의 기입을 실행하기 위해 물리적으로 또는 전기적으로 변화한다. 구체적으로, 판독을 위한 동작 전압에서, 전기 저항이 데이터 "0"의 상태와 비교하여 더 작도록, 데이터 "1"의 상태에서 제 1 및 제 2 도전층들 사이의 전기 저항은 바람직하게 변화되고, 기억 소자(241)는 단순히 단락될 수 있다. 전위들 V21, V22, 및 Vcom은 (V21, V22, Vcom) = (5 내지 15 V, 5 내지 15 V, 0) 또는 (-12 내지 0 V, -12 내지 0 V, 3 내지 5 V)의 범위에서 선택될 수 있다는 점이 주의된다. 전압 Vw은 5 내지 15 V, 또는 -5 내지 -15 V일 수 있다. 이 경우 유기 화합물 층이 개재된 한 쌍의 전극들 사이의 거리가 변화될 수 있다는 점이 주의된다.
데이터 "1"이 선택되지 않은 워드선 및 선택되지 않은 비트선에 접속된 메모리 셀에 기입되지 않도록 선택되지 않은 워드선 및 선택되지 않은 비트선이 제어된다는 점이 주의된다. 구체적으로, 접속된 메모리 셀의 트랜지스터를 OFF 상태로 두는 전압(예를 들면, 0 V)이 선택되지 않은 워드선에 인가되는 동안, 선택되지 않은 비트선은 부유 상태가 될 수 있거나, 거의 Vcom과 같은 전위가 선택되지 않은 비트선에 인가될 수 있다.
다른 한편, 메모리 셀(221)에 데이터 "0"을 기입하는 경우, 전기적 작용이 메모리 셀(221)에 적용되지 않는다는 점만이 요구된다. 회로 동작에서, 예를 들면, 데이터 "1"을 기입하는 경우와 동일한 방식으로, 메모리 셀(221)이 디코더들(223 및 224) 및 선택기(225)에 의해 선택될 수 있다. 그러나, 판독/기입 회로(226)에서 비트선 Bm으로의 출력 전위는 거의 Vcom과 같거나, 비트선 Bm은 부유 상태가 된다. 그 결과, 적은 전압(예를 들면, -5 내지 5 V)이 기억 소자(241)에 인가되거나 기억 소자(241)에 전압이 인가되지 않을 수 있으므로, 데이터 "0"의 기입이 달성되기 위해 전기적 성질이 변화되지 않는다.
다음, 광학적 작용에 의해 데이터 기입이 실행되는 경우가 기술될 것이다. 이 경우, 유기 기억 소자(241)에 포함된 유기 화합물 층(244)이 투광성 도전층 측(여기서, 제 2 도전층(245))으로부터 레이저 광에 조사된다.
유기 화합물 층(244)에 대해 유기 화합물 재료가 이용될 때, 유기 화합물 층(244)이 절연되도록 레이저 광 조사에 의해 산화되거나 탄화된다. 따라서, 레이저 광에 조사된 유기 기억 소자(241)의 저항값은 증가하고 반면 레이저 광에 조사되지 않은 유기 기억 소자(241)의 저항값은 변화되지 않는다. 그외에도, 광산발생제로 도핑된 공액 폴리머가 이용될 때, 도전성이 레이저 광 조사에 의해 유기 화합물 층(244)에 주어진다. 즉, 도전성이 레이저 광에 조사된 유기 기억 소자(241)에 주어지는 반면 레이저 광에 조사되지 않은 유기 기억 소자(241)에는 도전성이 주어지지 않는다.
다음, 전기적 작용에 의해 데이터를 판독하는 경우가 기술될 것이다. 데이터의 기입은 데이터 "0"을 갖는 메모리 셀과 데이터 "1"을 갖는 메모리 셀 간에 차이가 있는, 기억 소자(241)의 전기적 성질을 이용함으로써 실행될 수 있다는 점이 주의된다. 예를 들면, 전기 저항에서의 차이를 이용하여 판독하는 방법이 기술될 것이고, 여기서 데이터 "0"을 갖는 메모리 셀을 구성하는 기억 소자의 전기 저항은 판독 전압에서 RO이고, 데이터 "1"을 갖는 메모리 셀을 구성하는 메모리 셀의 전기 저항은 판독 전압에서 R1 (R1 ≪ RO)이다. 판독/기입 회로에 대해, 예를 들면, 도 10B에 도시된 저항 소자(246) 및 차동 증폭기(247)를 이용하는 회로(226)는 판독부의 구조로 고려될 수 있다. 저항 소자(246)는 저항값 Rr (R1 < Rr < RO)을 갖는다. 트랜지스터(250)는 저항 소자(246) 대신에 이용될 수 있고, 클록된 인버터(251)는 차동 증폭기(247) 대신에 이용될 수 있다(도 10C). 물론, 회로 구성은 도 10B 및 10C에 제한되지 않는다.
n-번째 행 및 m-번째 열에서 메모리 셀(221)로부터의 데이터의 기입이 실행될 때, 우선, 메모리 셀(221)이 먼저 디코더들(223 및 224) 및 선택기(225)에 의해 선택된다. 구체적으로, 미리 결정된 전압 V24은 트랜지스터(240)를 ON 상태에 놓기 위해 디코더(224)에 의해 메모리 셀(221)에 접속된 워드선 Wn에 인가된다. 더욱이, 메모리 셀(221)에 접속된 비트선 Bx은 디코더(223) 및 선택기(225)에 의해 판독/기입 회로(226)의 단자 P에 접속된다. 따라서, 단자 P의 전위 Vp은 저항 소자(246)(저항값: Rr) 및 기억 소자(241)(저항값: RO 또는 R1)에 의한 저항 분할 Vcom 및 VO에 의해 결정된 값이다. 따라서, 메모리 셀(221)이 데이터 "0"를 가질 때, VpO = Vcom + (VO - Vcom) * R0/(R0 + Rr)이다. 또한, 메모리 셀(221)이 데이터 "1"을 가질 때, Vp1 = Vcom + (VO - Vcom) * R1/(R1 + Rr)이다. 따라서, 판독이 실행될 수 있도록 하기 위해, 도 1OB에서는 VpO 내지 Vp1 사이가 되도록 Vref를 선택함으로써, 또는, 도 1OC에서는 VpO 내지 Vp1 사이가 되도록 클록된 인버터(251)의 가변점을 선택함으로써, Lo/Hi (또는 Hi/Lo)의 출력 전위 Vout은 데이터 "0"/"l"에 따라 출력된다.
예를 들면, 차동 증폭기(47)가 Vdd = 3 V에서 동작하도록 된 경우를 가정하면, Vcom, VO, 및 Vref은 각각 0 V, 3 V, 및 1.5 V이다. R0/Rr = Rr/R1 = 9의 조건 및 트랜지스터(240)의 ON 저항이 무시 가능한 조건에서, 메모리 셀이 데이터 "0"을 가질 때 Hi는 VpO = 2.7 V에 따라 Vout로서 출력되고, 또는 메모리 셀이 데이터 "1"을 가질 때 Lo는 Vp1 = 0.3 V에 따라 Vout로서 출력된다. 이러한 방식으로, 메모리 셀로부터의 판독이 실행될 수 있다.
전술한 방법에 따르면, 기억 소자(241)의 전기 저항의 상태는 기억 소자(241)의 저항값의 차이 및 저항 분할을 이용함으로써 전압에서 판독된다. 물론, 판독을 위한 방법은 이러한 방법에 제한되지 않는다. 예를 들면, 판독은 전기 저항에서의 차이를 이용하기 보다는 전류값에서의 차이를 이용함으로써 실행될 수 있다. 그외에도, 메모리 셀의 전기적 성질이 데이터 "0" 및 데이터 "1"의 경우 문턱값 전압에서 다른 다이오드 특성들을 가질 때, 판독이 문턱값 전압에서의 차이를 이용함으로써 실행될 수 있다.
본 실시예 모드는 전술한 실시예 모드와 조합하여 자유롭게 실행될 수 있다는 점이 주의된다.
(실시예 모드 3)
본 발명에 따른 반도체 장치(20)에 포함된 유기 메모리에의 데이터의 기입이 광학적 또는 전기적 작용에 의해 실행된다. 데이터의 기입이 광학적 작용에 의해 실행될 때, 복수의 반도체 장치들(20)이 가요성 기판(31)위에 형성되고, 그리고나서 레이저 광 조사 수단(32)에 의해 레이저 광에 조사되어 데이터의 기입이 지속적으로 쉽게 실행될 수 있다. 더구나, 이러한 제조 공정이 사용될 때, 반도체 장치들(20)이 다량으로 쉽게 제조될 수 있다(도 3A). 따라서, 저렴한 반도체 장치들(20)이 제공될 수 있다.
그외에도, 유기 기억 소자에 포함된 유기 화합물 층이 녹는점 이상으로 가열됨으로써 의도적으로 용해되거나 파괴될 수 있다. 즉, 다른 가열 온도들이 이용되는 한 데이터의 기입이 열 처리로도 실행될 것이다. 따라서, 다른 가열 온도들을 이용하는 제조 공정이 또한 채용될 수 있다. 예를 들면, 형성된 복수의 반도체 장치들을 갖는 가요성 기판(31)이 롤(roll)(51)이 되도록 만들어진다(도 3B). 그리고나서, 데이터의 기입이 다른 온도들이 가열 수단(heating means)(52)에 의한 열 처리에 이용되는 방식으로 실행될 수 있다. 가열 수단(52)이 제어 수단(53)에 의해 제어된다.
본 실시예 모드는 전술한 실시예 모드와 조합하여 자유롭게 실행될 수 있다는 점이 주의된다.
(실시예 모드 4)
본 발명에 따른 반도체 장치의 응용 예로서, 유기 기억 소자가 제공되기 때문에 비-접촉의(non-contact) 데이터의 기입 및 판독이 가능하다는 특징이 있다. 데이터 전송 방법들은 상호 유도에 의해 반대 위치에 배치된 한 쌍의 코일들과 교신하는 전자기적 결합 방법(electromagnetic coupling method), 유도성 전자계에 의해 교신하는 전자기적 유도 방법(electromagnetic induction method), 및 전자파들에 의해 교신하는 전자파 방법(electric wave method)으로 넓게 3 가지로 분류되고, 이들 방법들 중 임의의 것이 사용될 수 있다. 데이터를 전송하는데 이용되는 안테나(18)가 두 가지 방식으로 제공될 수 있다. 한 가지 방식은 유기 기억 소자 등을 포함하는 복수의 소자들이 형성되는 기판(36)상에 안테나(18)를 설치하는 것이고(도 4A 및 4C), 다른 방식은 유기 기억 소자를 포함하는 복수의 소자들이 형성되는 기판(36) 상에 설치되는 단자부(37)에 접속되도록 안테나(18)를 설치하는 것이다(도 4B 및 4D). 기판(36) 상에 설치되는 복수의 소자들은 소자들(35)의 그룹으로 여기에 참조된다.
전자의 구조의 경우(도 4A 및 4C), 소자들(35)의 그룹 및 안테나(18)로 기능하는 도전층이 기판(36) 상에 설치된다. 도시된 구조에서, 안테나(18)로 기능하는 도전층은 제 2 도전층(28)과 동일한 층에 설치된다. 그러나, 본 발명은 전술된 구조에 제한되지 않고, 안테나(18)는 제 1 도전층(27)과 동일한 층에 설치될 수 있다. 대안적으로, 소자들(35)의 그룹을 커버하도록 절연막이 설치될 수 있고, 안테나(18)가 절연막 위에 설치될 수 있다.
후자의 구조에서(도 4B 및 4D), 소자들(35)의 그룹 및 단자부(37)가 기판(36) 상에 설치된다. 도시된 구조에서, 제 2 도전층(28)으로서 동일한 층에 설치된 도전층은 단자부(37)로 이용된다. 그리고나서, 안테나(18)가 설치된 기판(38)은 단자부(37)에 접속되도록 접착된다. 도전성 입자(39) 및 수지(40)는 기판(36)과 기판(38) 사이에 설치된다. 안테나(18)로서 기능하는 도전층은 소자들(35)의 그룹에 설치된 파-형성 회로(wave-shaping circuit) 또는 정류 회로를 구성하는 트랜지스터에 접속된다는 점이 주의된다. 데이터가 파-형성 회로 또는 정류 회로에서 정류된 후, 비접촉으로 외부에서 전송된 데이터가 유기 기억 소자로 전송되고 데이터의 판독 또는 기입이 기입 회로 또는 판독 회로를 통해 실행된다.
복수의 그룹들의 소자들을 형성하고 그리고나서 넓은 기판 상에 분배함으로써 소자들(35)의 그룹이 저렴하게 제공될 수 있다. 이 경우 이용된 기판은 유리 기판, 가요성 기판, 등일 수 있다.
소자들(35)의 그룹에 포함된 복수의 트랜지스터들 및 유기 기억 소자들, 등이 복수의 층들 상에 설치될 수 있는데, 즉, 복수의 층들을 이용함으로써 형성될 수 있다. 소자들(35)의 그룹이 복수의 층들 상에 형성될 때, 층간 절연막이 이용된다. 층간 절연막에 대해, 에폭시 수지(epoxy resin) 및 아크릴 수지(acryl resin)와 같은 수지 재료, 투광성 폴리이미드 수지(light-transmitting polyimide resin)와 같은 수지 재료, 실록산 수지(siloxane resin)와 같은 실록산 재료를 포함하는 화합물 재료, 수용성 호모폴리머(water-soluble homopolymer) 및 수용성 코폴리머(water-soluble copolymer)를 포함하는 재료, 및 무기 재료(inorganic material)가 바람직하게 이용된다. 실록산 재료는 Si-O-Si 결합을 포함하는 재료에 대응한다. 실록산은 프레임 구조는 실리콘(Si)과 산소(O) 사이를 결합시킴으로써 형성되고, 여기서 유기 그룹은 치환기(substituent)로서 적어도 수소(예를 들면, 알킬 그룹(alkyl group) 및 방향족 하이드로카본(aromatic hydrocarbon))를 포함한다. 그러나, 플루오르 그룹(fluoro group)이 치환기로서 이용될 수 있거나 또는 적어도 수소 및 플루오르 그룹을 포함한 유기 그룹이 치환기로서 이용될 수 있다.
층간 절연막에 대해, 층들 간에 생성되는 기생 용량을 감소시키기 위해 낮은 유전 상수(dielectric constant)를 갖는 재료가 바람직하게 이용된다. 기생 용량이 감소될 때, 낮은 전력 소모뿐만 아니라 고속 동작이 달성될 수 있다.
활성층들에 대해 소자들(35)의 그룹에 포함된 복수의 트랜지스터들은 비정질 반도체(amorphous semiconductor), 미정질 반도체(microcrystalline semiconductor), 다결정질 반도체(polycrystalline semiconductor), 유기 반도체, 등 중 임의의 것으로 이용될 수 있다. 그러나, 유리한 특성을 갖는 트랜지스터를 얻기 위해 촉매로 금속 원소를 이용하여 결정화된 또는 레이저 조사로 결정화된 활성층을 이용하는 것이 바람직하다. 더구나 활성층으로서, SiH4/F2 기체 또는 SiH4/H2 기체 (Ar 기체)를 이용하여 플라즈마 CVD에 의해 형성된 반도체 층 또는 반도체 층에 레이저를 조사함으로써 얻어진 반도체 층을 이용하는 것이 바람직하다.
소자들(35)의 그룹에 포함된 복수의 트랜지스터들이 200 내지 600℃(바람직하게는 350 내지 500℃)의 온도에서 결정화된 결정질 반도체 층 (저온 폴리실리콘 층)또는 600℃ 이상의 온도에서 결정화된 결정질 반도체 층(고온 폴리실리콘 층)을 이용할 수 있다. 고온 폴리실리콘 층이 기판 상에 형성될 때, 유리 기판이 열에 약하기 때문에 바람직하게는 석영 기판이 이용된다.
소자들(35)의 그룹에 포함된 트랜지스터들의 활성층들 (특히, 채널 영역들)은 1 x 1019 내지 1 x 1022 원자수/㎤의 농도, 바람직하게는 1 x 1019 내지 5 x 1020 원자수/㎤의 농도의 수소 또는 할로겐 원소로 도핑되는 것이 바람직하다. 그리고나서, 결함이 적고 크랙(crack)이 쉽게 생성되지 않는 활성층이 생성될 수 있다.
더욱이, 소자들(35)의 그룹에 포함된 트랜지스터들 또는 소자들(35)의 그룹 자체를 감싸기 위해 알칼리 금속(alkaline metal)과 같은 오염물들을 막는 배리어 막(barrier film)을 설치하는 것이 바람직하다. 그리고나서, 오염되지 않고 신뢰성이 개선된 소자들(35)의 그룹이 설치될 수 있다. 실리콘 질화막, 실리콘 질화 산화막, 실리콘 옥시나이트라이드 막등이 배리어 막으로 이용될 수 있다는 점이 주의된다.
더욱이, 소자들(35)의 그룹에 포함된 트랜지스터들의 활성층들의 두께는 바람직하게는 20 내지 200 nm, 바람직하게는 40 내지 170 nm, 더 바람직하게는 45 내지 55 nm 및 145 내지 155 nm, 및 심지어 더 바람직하게는 50 nm 및 150 nm이다. 그리고나서, 구부리는 경우에도 크랙이 쉽게 생성되지 않는 소자들(35)의 그룹이 제공될 수 있다.
더욱이, 캐리어 흐름 방향(채널 길이 방향)과 평행하게 확장하는 결정 경계(crystal boundary)를 포함하도록 소자들(35)의 그룹에 포함된 트랜지스터들의 활성층들을 형성하기 위한 결정들이 형성되는 것이 바람직하다. 이러한 활성층은 바람직하게는 연속 발진 레이저, 또는 10 ㎒ 이상으로, 바람직하게는 60 내지 100 ㎒의 주파수에서 동작하는 펄스 레이저를 이용함으로써 형성된다.
더욱이, 소자들(35)의 그룹에 포함된 트랜지스터들은 0.35 V/dec 이하(바람직하게는 0.09 내지 0.25 V/dec)의 S 값 (서브-문턱값, sub-threshold value) 및 10 ㎠/Vs 이상의 이동도를 갖는 것이 바람직하다. 이들 특성들은 활성층들이 연속 발진 레이저 또는 10 ㎒ 이상의 주파수로 동작하는 펄스 레이저를 이용함으로써 형성될 때 달성될 수 있다.
더욱이, 소자들(35)의 그룹은 링 발진기에 의해 측정된 1 ㎒ 이상, 바람직하게는 10 ㎒ 이상(3 내지 5 V에서)의 특성들을 갖거나, 100 ㎑ 이상, 바람직하게는 1 ㎒ 이상의(3 내지 5 V에서) 게이트 당 주파수 특성을 갖는다.
안테나(18)는 바람직하게는 금, 은, 구리 등의 나노입자들을 포함하는 도전성 페이스트(conductive paste)를 이용하여 액적 토출법에 의해 형성된다. 액적 토출법은 잉크-젯법 및 디스펜서법(dispenser method)과 같이 액적을 토출함으로써 패턴을 형성하는 방법에 대한 일반적인 용어이고, 재료가 더 효율적으로 이용될 수 있는 다양한 이점들을 갖는다.
전술한 구조는 매우 작은 영역 (1 ㎝ x 1 ㎝)을 갖는 RFID를 제조하는 것을 가능하게 한다.
더욱이, 본 실시예 모드에서 도시된 반도체 장치에서는, IC 칩을 이용함으로써 형성되는 집적 회로가 소자들(35)의 그룹에 장착될 수 있다. IC 칩을 이용하여 형성된 집적 회로를 장착함으로써, 기억 소자의 기입 전압이 14 V 이상이 되도록 제어될 수 있다. 더욱이, 기억 소자의 기입 회로, 판독 회로 등의 영역이 감소되기 때문에, 이들 회로들 전부가 장착되는 RFID의 크기 (영역) 1 ㎝의 제곱 (1 ㎝ x 1 ㎝)보다 더 작게 될 수 있다.
소자들(35)의 그룹이 설치되는 기판(42)이 그대로 이용될 수 있을지라도, 부가 가치를 생성하기 위해 기판(42)상의 소자들(35)의 그룹은 박리되어(도 5A), 가요성 기판(43)에 부착될 수 있다(도 5B).
소자들(35)의 그룹은 (1) 높은 내열성 기판(42)과 소자들(35)의 그룹 사이에 금속 산화물 막을 설치하고 결정화에 의해 금속 산화물 막을 약하게 하는 방법, (2) 높은 내열성 기판(42)과 소자들(35)의 그룹 사이에 수소를 포함하는 비정질 실리콘 막을 설치하고 레이저 광 조사 또는 에칭에 의해 비정질 실리콘 막을 제거하는 방법, 또는 (3) 위에 소자들(35)의 그룹이 형성된 고온 저항의 기판(42)을 기계적으로 또는 용액이나 ClF3과 같은 기체로 에칭함으로써 제거하는 방법에 의해, 기판(42)으로부터 박리될 수 있다.
전술한 방법들에 더하여, 기판(42)과 소자들(35)의 그룹 사이에 박리층으로 기능하는 금속 층(예를 들면, 텅스텐 (W), 몰리브덴 (Mo), 티탄 (Ti), 탄탈 (Ta), 또는 코발트 (Co)), 금속 산화물 막(예를 들면, 텅스텐 산화물 (WOx), 몰리브덴 산화물 (MoOx), 티탄 산화물 (Ti0x), 탄탈 산화물 (TaOx), 또는 코발트 산화물 (CoOx)), 또는 금속 막 및 금속 산화물 막의 적층 구조(예를 들면, W 및 WOx, Mo 및 MoOx, Ti 및 Ti0x, 또는 Co 및 CoOx)을 제공함으로써, 기판(42)과 소자들(35)의 그룹이 물리적 힘에 의해 서로 분리될 수 있다. 예를 들면, 도 11의 경우, 트랜지스터(240), CMOS 회로(248), 및 유기 기억 소자(241)와 같은 소자들의 그룹이 그것들 사이에 개재된 이러한 박리층을 갖는 기판(230) 상에 설치되고, 그리고나서 기판(230)으로부터 박리된다. 박리층을 노출시키기 위해, 박리 전, 트랜지스터(240), CMOS 회로(248), 및 유기 기억 소자(241)를 제외한 부분을 레이저 광에 선택적으로 조사시킴으로써 박리는 물리적으로 더 쉽게 이루어진다. 그외에도, 박리층을 노출시키기 위해 개구부를 선택적으로 형성하고나서 박리층의 일부를 할로겐 플루오라이드(예를 들면, ClF3)와 같은 에칭제로 제거한 후 소자들의 그룹을 기판으로부터 물리적으로 박리하는 것이 가능하다.
그외에도, 박리된 소자들(35)의 그룹이 에폭시 수지 접착제 및 수지 첨가제를 이용하는 접착제와 같은 상업적 접착제를 이용하여 가요성 기판(43)에 부착될 수 있다.
전술한 대로, 얇고, 가벼우며 심지어 떨어진 경우에도 쉽게 깨지지 않는 반도체 장치가 소자들(35)의 그룹을 기판(43)에 접착함으로써 제공될 수 있다. 또한, 가요성 기판(43)은 가요성을 갖기 때문에, 다양한 응용들이 실현되도록, 반도체 장치가 구부러진 또는 이형-형상의(odd-shaped) 표면에 부착될 수 있다. 예를 들면, 본 발명에 따른 반도체 장치(20)의 하나의 모드인 무선 태그는 약병과 같은 구부러진 표면에 밀착하여 부착될 수 있다(도 5C 및 5D). 더구나, 저렴한 반도체 장치가 기판(42)이 재이용될 때 제공될 수 있다.
본 실시예 모드는 전술한 실시예 모드와 조합하여 자유롭게 실행될 수 있다는 점이 주의된다.
(실시예 모드 5)
본 실시예에서, 박리 공정에 의해 가요성 반도체 장치를 형성하는 경우가 기술될 것이다(도 6A). 반도체 장치는 가요성 보호층(2301), 안테나(2304)를 포함하는 가요성 보호층(2303), 및 박리 공정에 의해 형성된 소자들의 그룹(2302)을 포함한다. 보호층(2303)에 형성된 안테나(2304)는 소자들의 그룹(2302)에 전기적으로 접속된다. 도시된 구조에서는, 안테나(2304)는 보호층(2303) 상에만 형성된다. 그러나, 본 발명은 이러한 구조에 제한되지 않고 안테나(2304)가 보호층(2301)에 형성될 수 있다. 실리콘 질화막으로 구성된 배리어 막은 바람직하게는 소자들의 그룹(2302)과 보호층들(2301 및 2303) 사이에 형성될 수 있다는 점이 주의된다. 그리고나서, 소자들의 그룹(2302)이 오염되지 않고 신뢰성이 높은 반도체 장치가 제공될 수 있다.
안테나(2304)는 은, 구리, 또는 이들로 도금된 금속을 이용하여 형성되는 것이 바람직하다. 이방성 도전막을 이용한 UV 처리 또는 초음파 처리를 실행함으로써 소자들의 그룹(2302)과 안테나(2304)가 접속된다. 그러나, 본 발명은 이러한 방법에 제한되지 않고 또한 다양한 방법들이 사용될 수 있다.
보호층들(2301 및 2303) 사이에 개재된 소자들의 그룹(2302)이 5 ㎛ 이하, 바람직하게는 0.1 내지 3 ㎛의 두께를 갖도록 형성되는 것이 바람직하다(도 6B). 적층된 보호층들(2301 및 2303)의 두께가 d일 때, 보호층들(2301 및 2303) 각각의 두께는 바람직하게는 (d/2) ±30 ㎛, 및 더 바람직하게는 (d/2) ±10 ㎛이다. 더욱이, 각각의 보호층들(2301 및 2303)의 각각의 두께는 10 내지 200 ㎛인 것이 바람직하다. 더구나, 소자들의 그룹(2302)은 5 ㎜의 제곱(25 ㎟) 이하 및 바람직하게는 0.3 내지 4 ㎜의 제곱 (0.09 내지 16 ㎟)의 영역을 갖는다.
보호층들(2301 및 2303)은 유기 수지 재료를 이용하여 각각 형성되고, 따라서, 구부림에 높은 저항을 갖는다. 박리 공정에 의해 형성된 소자들의 그룹(2302) 자체는 단결정질 반도체와 비교하여 구부림에 높은 저항을 갖는다. 더욱이, 소자들의 그룹(2302)과 보호층들(2301 및 2303)은 공극 없이 서로 밀착하게 부착될 수 있기 때문에, 완성된 반도체 장치 자체는 또한 구부림에 높은 저항을 갖는다. 이들 보호층들(2301 및 2303)에 둘러싸인 소자들의 그룹(2302)은 다른 대상의 표면 또는 내부에 배치될 수 있거나 종이에 주입될 수 있다.
이제, 구부러진 기판에 박리 공정에 의해 형성된 소자들의 그룹을 부착하는 경우가 기술될 것이다(도 6C). 도면에서, 박리 공정에 의해 형성된 소자들의 그룹에서 선택된 하나의 트랜지스터가 도시된다. 이러한 트랜지스터는 전류 흐름 방향으로 선형으로 형성된다. 즉, 드레인 전극(2305), 게이트 전극(2307), 및 소스 전극(2306)이 선형으로 위치한다. 그리고나서, 전류 흐름 방향 및 기판이 호(arc)를 그리는 방향이 서로 수직이 되도록 배치된다. 이러한 배치로, 기판이 호를 그리도록 구부러지더라도, 응력(stress)의 영향은 작으며, 소자들의 그룹에 포함된 트랜지스터들의 특성들의 변화가 억제될 수 있다.
트랜지스터와 같은 액티브 소자(active element)가 응력으로 인해 깨어지는 것을 방지하기 위해, 액티브 소자들의 활성 영역들(실리콘 섬 부분)의 영역은 기판의 전체 영역에 대해 1 내지 50% (바람직하게는 1 내지 30%)이 되도록 하게 하는 것이 바람직하다. TFT와 같은 액티브 소자가 없는 영역에서, 주로 기초 절연막 재료, 층간 절연막 재료, 및 배선 재료가 제공된다. 트랜지스터 등의 활성 영역들 이외의 영역이 기판의 전체 영역의 60 % 이상이 되는 것이 바람직하다. 따라서, 쉽게 구부러질 수 있고 동시에 고집적 반도체 장치가 제공될 수 있다.
본 실시예 모드는 전술한 실시예 모드와 조합하여 자유롭게 실행될 수 있다는 점이 주의된다.
(실시예 모드 6)
그외에도, 유기 메모리가 본 발명에 따른 반도체 장치에 집적될 때, 후술한 특징들을 제공하는 것이 바람직하다.
무선 태그(통상적으로, 10 ㎑ 내지 1 ㎒)와 같은 비접촉으로 데이터를 송신 및 수신하는 반도체 장치들에서 논리 회로의 동작 주파수에서 동작하기 위해, 판독 시간이 1 nsec 내지 100 usec이 되는 것이 바람직하다. 본 발명에서, 판독 동작시에 유기 화합물의 성질을 변화시킬 필요가 없기 때문에 100 usec 이하의 판독 시간이 달성될 수 있다.
기입 시간은 사실 바람직하게는 짧다. 그러나, 기입 동작이 자주 실행되고 기입 시간의 허용 범위가 응용들에 따라 100 ㎱/비트 내지 10 ㎳/비트일 것 같지 않다. 예를 들면, 256 비트로 기입하는 경우, 2.56 초의 시간 기간이 10 ㎳/비트로 요구된다. 본 발명에서, 기입 동작에서의 유기 화합물의 성질로 변화하는 것이 필요하고 기입 동작이 판독 동작보다 더 많은 시간을 요구하지만, 10 ㎳/비트 이하의 판독 시간이 달성될 수 있다. 기입 전압을 증가시키거나 기입의 병렬화를 실행함으로써 기입 시간을 감소시킬 수 있다.
메모리의 저장 용량이 대략 64 비트 내지 64 메가비트인 것이 바람직하다. 무선 칩과 같은 반도체 장치의 이용으로, UID (Unique Identifier) 및 다른 약간의 정보만을 반도체 장치에 저장하고 메인 데이터에 대해서는 다른 파일 서버를 이용하는 경우, 메모리는 대략 64 비트 내지 8 킬로비트의 저장 용량만을 갖는 것이 요구된다. 반도체 장치에 히스토리 정보와 같은 데이터를 저장하는 경우, 메모리의 저장 용량d은 더 크고 대략 8 킬로비트 내지 64 메가비트인 것이 바람직하다.
그외에도, 무선 칩과 같은 반도체 장치의 통신 거리는 반도체 장치의 전력 소모에 밀접하게 관련된다. 보통, 전력 소모가 더 작을수록 통신 거리는 커질 수 있다. 특히, 판독 동작에서, 전력 소모는 1 ㎽ 이하로 되는 것이 바람직하다. 기입 동작에서, 통신 거리는 응용들에 따라 짧아질 수 있고, 전력 소모는 판독 동작에서보다 클 수 있는데, 예를 들면, 바람직하게는 5 ㎽ 이하이도록 된다. 본 발명에서, 전력 소모가 물론 저장 용량 및 동작 주파수에 의존하지만, 판독 동작에서의 유기 메모리의 전력 소모는 10 uW 내지 1 ㎽로 달성될 수 있다. 기입 동작에서, 판독 동작보다 더 높은 전압이 요구되기 때문에 전력 소모가 증가된다. 기입 동작에서의 전력 소모가 또한 저장 용량 및 동작 주파수에 의존하지만, 전력 소모는 50 uW 내지 5 ㎽로 달성될 수 있다.
메모리 셀에 대한 영역이 작고, lOO nm의 제곱 내지 30 um의 제곱의 영역이 달성될 수 있는 것이 바람직하다. 메모리 셀이 트랜지스터를 갖지 않는 수동형에서, 메모리 셀에 대한 영역은 배선의 폭에 의해 결정되며, 따라서, 최소한의 공정 크기 정도의 작은 사이즈의 메모리 셀이 달성될 수 있다. 그외에도, 메모리 셀이 하나의 트랜지스터를 갖는 능동형에서, 영역이 트랜지스터를 배치하기 위해 증가되지만, 용량 소자를 포함하는 DRAM 및 복수의 트랜지스터들을 이용하는 SRAM에 비교하여, 메모리 셀에 대한 보다 작은 영역이 달성될 수 있다. 메모리 셀에 대한 30 um의 제곱 이하의 영역의 달성은 1 킬로비트 메모리의 경우에 메모리 셀에 대한 영역을 1 ㎜ 제곱 이하로 만드는 것을 가능하게 한다. 더욱이, 메모리 셀에 대한 대략 100 nm의 제곱의 영역의 달성은 64 메가비트 메모리의 경우에 메모리 셀에 대한 영역을 1 ㎜ 제곱 이하로 만드는 것을 가능하게 한다. 따라서, 반도체 장치의 영역이 감소될 수 있다.
유기 메모리의 이들 특징들은 기억 소자의 특성들에 의존한다는 점이 주의된다. 기억 소자의 특성들에 대해, 전기적 기입의 경우에 대해 요구되는 전압은 판독시에 기입이 실행되지 않는 정도로 낮은 것이 바람직하고, 전압은 바람직하게는 5 내지 15 V, 더 바람직하게는 5 내지 10 V인 것이 바람직하다. 더욱이, 기입에서 기억 소자에 흐르는 전류값은 대략 1 nA 내지 30 uA로 되는 것이 바람직하다. 이러한 주어진 값은 전력 소모를 감소시키고 반도체 장치의 영역을 감소시키기 위해 부스트 회로를 더 작게 만드는 것을 가능하게 한다. 기억 소자의 성질을 변화시키기 위해 기억 소자에 전압을 인가하는 데 요구되는 시간은 유기 메모리의 기입 시간에 따라 100 ㎱ 내지 10 ㎳인 것이 바람직하다. 기억 소자의 영역은 100 nm의 제곱 내지 10 um의 제곱인 것이 바람직하다. 이러한 주어진 값은 작은 사이즈의 메모리 셀을 달성하게 하는 것을 가능하게 하므로 반도체 장치의 영역을 감소시킨다.
본 실시예 모드는 전술한 실시예 모드와 조합하여 자유롭게 실행될 수 있다는 점이 주의된다.
(실시예 모드 7)
본 발명에 따른 반도체 장치의 응용 범위는 넓다. 예를 들면, 본 발명에 따른 반도체 장치(20)의 하나의 모드인 무선 태그가 제공될 수 있고, 지폐들, 동전들, 유가 증권, 증서들, 무기명 채권, 포장 용기, 서적들, 기억 매체들, 개인 소지품들, 탈 것들, 식료품들, 의류들, 건강 용품들, 생활 필수품들, 의약들, 전자 기기들, 등에 이용될 수 있다.
지폐들 및 동전들은 시장에서 통용되는 화폐이고 특정 영역에서 화폐처럼 사용되는 것(금권(cash voucher)), 기념 주화 등을 포함한다. 유가 증권은 수표, 증서, 약속어음 등을 나타낸다(도 7A). 증서들은 운전면허증, 주민등록증 등을 나타낸다(도 7B). 무기명 채권은 우표, 쌀 상품권, 다양한 상품권들, 등을 나타낸다(도 7C). 포장 용기는 도시락 등을 위한 포장재, 플라스틱 병 등을 나타낸다(도 7D). 서적들은 잡지, 사전, 등을 나타낸다(도 7E). 기억 매체들은 DVD 소프트웨어, 비디오 테잎, 등을 나타낸다(도 7F). 탈 것들은 자전거, 배, 등과 같은 차량을 나타낸다(도 7G). 개인 소지품들은 가방, 안경, 등을 나타낸다(도 7H). 식료품들은 음식들, 음료들, 등을 나타낸다. 의류들은 옷, 신발, 등을 나타낸다. 건강 용품들은 의료 장치, 건강 기구, 등을 나타낸다. 생활 필수품들은 가구, 조명 장치, 등을 나타낸다. 의약들은 약, 농약, 등을 나타낸다. 전자 장치들은 액정 표시 장치, EL 표시 장치, 텔레비전 세트(텔레비전 수신기 및 얇은 텔레비전 수신기), 셀룰러 폰, 등을 나타낸다.
지폐들, 동전들, 유가 증권, 증서들, 무기명 채권, 등에 무선 태그들을 제공함으로써, 위조가 방지될 수 있다. 그외에도, 포장 용기, 서적들, 기억 매체들, 개인 소지품들, 식료품들, 생활 필수품들, 전자 기기들, 등에 무선 태그들을 설치함으로써, 점검 시스템 및 대여점 시스템, 등을 촉진할 수 있다. 탈 것들, 건강 용품들, 의약들, 등을 제공함으로써, 위조 및 도난이 방지될 수 있고, 의약의 경우 약을 복용하는데에 있어 실수가 방지될 수 있다. 무선 태그는 물품의 표면에 부착됨으로써 제공될 수 있고, 물품에 주입됨으로써 제공될 수 있다. 예를 들면, 무선 태그는 서적의 경우 종이에 주입될 수 있고, 및 유기 수지으로 구성된 패키지의 경우에는 유기 수지에 주입될 수 있다.
전술한 대로, 물품의 관리 및 유통 시스템에 무선 태그들을 적용함으로써 고 기능의 시스템들이 얻어질 수 있다. 예를 들면, 판독기/기입기(95)가 표시부(94)의 휴대용 단말의 측면에 제공되고, 본 발명에 따른 반도체 장치의 하나의 모드인 무선 태그(96)가 제품(97)의 측면에 제공되는 경우가 있다(도 8A). 이 경우, 무선 태그(96)가 판독기/기입기(95)에 유지될 때, 주재료, 원산지, 및 유통 이력과 같은 제품(97)의 데이터가 표시부(94)에 표시된다. 더욱이, 다른 예로서, 판독기/기입기(95)가 컨베이어 벨트 옆에 제공되는 경우가 있다(도 8B). 이 경우, 제품(97)의 검사는 쉽게 실행될 수 있다.
본 실시예 모드는 전술한 실시예 모드와 조합하여 자유롭게 실행될 수 있다는 점이 주의된다.
[실시예 1]
본 실시예에서, 기판 상에 제조된 유기 기억 소자에의 전기적 작용에 의한 데이터 기입의 결과가 기술될 것이다.
유기 기억 소자는, 제 1 도전층, 제 1 유기 화합물 층, 제 2 유기 화합물 층, 및 제 2 도전층이 순차적으로 기판 상에 적층된 소자이다. 제 1 도전층, 제 1 유기 화합물 층, 제 2 유기 화합물 층, 및 제 2 도전층은 실리콘 산화물 및 인듐 주석 산화물의 화합물, 4,4'-비스[N-(3-메틸페닐)-N-페닐라미노]비페닐(약어: TPD), 4,4'-비스[N-(l-나프틸)-N-페닐라미노]비페닐(약어: α-NPD), 및 알루미늄 각각을 이용하여 형성된다. 제 1 유기 화합물 층 및 제 2 유기 화합물 층은 각각 10 nm 및 50 nm의 막 두께를 갖도록 형성된다. 소자의 크기는 2 ㎜ x 2㎜이다.
우선, 전기적 작용에 의한 데이터 기입 전후의 유기 화합물 소자의 전류-전압 특성들의 측정 결과가 도 13을 참조하여 기술될 것이다.
도 13에서, 수평축은 전압 값을 나타내고, 수직축은 전류값을 나타내고, 플롯들(plots; 261)은 전기적 작용에 의한 데이터 기입 전의 유기 기억 소자의 전류-전압 특성들을 도시하고, 플롯들(262)은 전기적 작용에 의한 데이터 기입 후의 유기 기억 소자의 전류-전압 특성들을 도시한다. 전기적 작용은 0 V에서 점진적인 전압 증가에 의해 실행된다. 플롯들(261)에 의해 도시된 대로, 전류값은 전압 증가에 따라 점진적으로 증가하고, 전류값이 약 20 V에서 급격히 증가하는 것으로 결정된다. 즉, 이러한 급격한 증가는 이러한 소자에서의 기입이 20 V에서 실행됨을 보여준다. 따라서, 플롯들(261)의 20 V 이하의 범위에서의 곡선은 기입이 실행되지 않는 메모리 셀의 전류-전압 특성들을 도시하고, 플롯들(262)은 기입이 실행되는 메모리 셀의 전류-전압 특성들을 도시한다.
더욱이, 도 13은 데이터 기입 전후의 유기 기억 소자의 전류-전압 특성들에서의 큰 변화를 도시한다. 예를 들면, 인가된 전압 1 V에서, 데이터 기입 전의 전류값은 4.8 x 10-5 ㎃인 반면 데이터 기입 후의 전류값은 1.1 x 102 ㎃이다. 따라서, 데이터 기입은 전류값에서 7-자리의 변화를 초래한다.
전술한 대로, 유기 기억 소자의 저항값은 데이터의 기입 후에 변화되고, 이 유기 기억 소자의 저항값에서의 변화가 전압 또는 전류에서 판독될 때 유기 기억 소자는 메모리 회로로 기능할 수 있다.
더욱이, 메모리 회로로서 전술된 유기 기억 소자를 이용하는 경우, 미리 결정된 전압 값(단락되는 것을 억제하는 전압 값)이 데이터 판독 동작이 실행되고 저항값의 판독이 실행될 때마다 유기 기억 소자에 인가된다. 따라서, 판독 동작이 반복적으로 실시될 때에도, 즉, 미리 결정된 전압 값이 반복적으로 인가될 때에도, 유기 기억 소자의 전류-전압 특성들은 변화되지 않는 특성들이 되도록 요구된다.
이제, 데이터 판독 후의 유기 화합물 소자의 전류-전압 특성들의 측정 결과가 도 14를 참조하여 기술될 것이다.
이러한 실험에서, 유기 기억 소자의 전류-전압 특성들은 데이터 판독 동작이 한번 실행될 때마다 측정된다. 데이터 판독 동작이 총 다섯 번 실행되므로, 유기 기억 소자의 전류-전압 특성들이 총 다섯 번 측정된다. 이러한 전류-전압 특성들의 측정은 전기적 작용에 의한 데이터의 기입을 실행함으로써 변화되는 저항값을 갖는 유기 기억 소자 및 변하지 않는 저항값을 갖는 유기 기억 소자인 두 개의 유기 기억 소자들에서 실시된다.
도 14에서, 수평축은 전압 값을 나타내고, 수직축은 전류값을 나타내고, 플롯들(271)은 전기적 작용에 의한 데이터의 기입을 실행함으로써 변화되는 저항값을 갖는 유기 기억 소자의 전류-전압 특성들을 도시하고, 플롯들(272)은 변하지 않는 저항값을 갖는 유기 기억 소자의 전류-전압 특성들을 도시한다.
플롯들(271)로부터 이해될 바로서, 기입 전의 유기 기억 소자의 전류-전압 특성들은 1 V 이상의 전압 값에서의 특히 양호한 재현성을 보여준다. 유사하게, 플롯들(272)로부터 이해될 바로서, 데이터의 기입을 실행함으로써 변화되는 저항값을 갖는 유기 기억 소자의 전류-전압 특성들은 1 V 이상의 전압 값에서의 특히 양호한 재현성을 보여준다.
전술한 결과로부터, 데이터 판독 동작이 한 번 이상 반복적으로 실시되더라도, 전류-전압 특성들이 변화되지 않는다. 따라서, 전술한 유기 기억 소자는 메모리 회로로 이용될 수 있다.
[실시예 2]
본 실시예에서, 전술한 실시예 모드에 따른 반도체 장치가 도 16A 및 16B를 참조하여 기술될 것이다. 도 16A은 광학 현미경으로 관찰한 반도체 장치(6001)의 사진이고, 도 16B는 도 16A의 패턴도이다.
도 16B에서 도시된 대로, 메모리 셀들이 매트릭스에 배치된 메모리 셀 어레이(6002), 열 디코더(6003)부, 행 디코더(6004)부, 선택기들(6007 및 6008), 및 판독/기입 회로(6005)가 반도체 장치(6001) 내에서 관찰된다. 더욱이, 도 16B에서 도시된 파선(6009)은 유기 기억 소자의 제 2 도전층을 나타낸다.
도 17은 도 16A 및 16B에 도시된 반도체 장치의 기입 특성을 도시하며, 여기서 메모리 셀의 크기는 수평면에서 5 ㎛ x 5 ㎛이고, 기입 시간은 100 ms이다. 유기 기억 소자를 단락시키도록 전압이 유기 기억 소자에 인가되는 방식으로 기입이 여기서 실행된다는 점이 주의된다. 유기 기억 소자의 구조에 대해, 제 1 전극, 유기 화합물 층, 및 제 2 도전층이 각각 티탄, α-NPD, 및 알루미늄을 이용하여 형성된다. 이 유기 기억 소자에 100 ms 동안 펄스 전압을 인가하여 데이터의 기입이 실행될 수 있다. 유기 기억 소자는 여기서 박막 트랜지스터 및 기억 소자를 포함한다는 점이 주의된다.
도 17에서, 수평축은 펄스 전압을 나타내고, 수직축은 펄스 전압 이하에서의 성공적인 기입율(성공율)을 나타낸다. 기입은 기입 전압이 5 V일 때 시작되고, 기입은 64개의 메모리 셀들 중 6개에서(9.38 %) 실행될 수 있다. 여기서는 64개의 메모리 셀들이 이용되지만, 메모리 셀들의 스는 64에 제한되지 않는다. 예를 들면, 오직 하나의 메모리 셀만이 메모리로 기능할 수 있다. 또한, 기입 전압이 6 V일 때 기입은 반도체 장치에서 64개의 메모리 셀들 중 33개에서(52 %) 실행될 수 있고, 기입 전압이 9 V일 때 기입은 반도체 장치에서 64개의 메모리 셀들 중 45개에서(70 %) 실행될 수 있고, 기입 전압이 11 V일 때 기입은 반도체 장치에서 64개의 메모리 셀들 중 60개에서(93 %) 실행될 수 있고, 기입 전압이 14 V일 때 반도체 장치에서 64개의 메모리 셀들이 기입에 성공한다.
이 경우 기입 시간이 10 내지 100 ms일 때 기입이 또한 가능하다는 점이 주의된다. 더욱이, 메모리 셀들의 구조에 따라 10 ms 이하의 짧은 기입 시간 동안 기입이 또한 가능하다.
전술한 결과로부터, 본 실시예에 도시된 메모리 셀들로의 기입이 5 내지 14 V의 기입 전압에서 가능하다.
[실시예 3]
본 실시예에서, 데이터의 기입이 기판 상에 제조된 유기 기억 소자에서 전기적으로 실행될 때 얻어진 전류-전압 특성들이 도 18A 및 18B를 참조하여 기술될 것이다. 유기 기억 소자를 단락시키도록 전압이 유기 기억 소자에 인가되는 방식으로 여기서 기입이 실행된다는 점이 주의된다. 그외에도, 도 18A 및 18B 각각에서, 수평축은 유기 기억 소자에 인가된 전압을 나타내고, 수직축은 유기 기억 소자에 흐르는 전류값을 나타낸다.
유기 기억 소자는 여기서 제 1 도전층이 스퍼터링(sputtering)에 의해 유리 기판에 형성되고, 유기 화합물 층이 증착(evaporation)에 의해 제 1 도전층에 형성되고, 제 2 도전층이 증착에 의해 유기 화합물 층에 형성되는 방식으로 형성된다. 여기서 수평판에 형성된 유기 기억 소자의 크기는 20 ㎛ x 20 ㎜이다.
도 18A는 유기 기억 소자의 전류-전압 특성들을 도시하며, 여기서 제 1 도전층, 유기 화합물 층, 제 2 도전층은 티탄, α-NPD, 및 알루미늄을 이용함으로써 형성된다. 제 1 도전층, 유기 화합물 층, 제 2 도전층은 각각 100 nm, 10 nm, 및 200 nm의 두께라는 점이 주의된다.
도 18B는 유기 기억 소자의 전류-전압 특성들을 도시하는데, 여기서 제 1 도전층, 유기 화합물 층, 제 2 도전층은 실리콘 산화물을 포함하는 ITO, α-NPD, 및 알루미늄을 이용함으로써 형성된다. 제 1 도전층, 유기 화합물 층, 제 2 도전층은 각각 110 nm, 10 nm, 및 200 nm의 두께라는 점이 주의된다.
도 18A에서, 플롯들(6011)은 데이터 기입 전의 유기 기억 소자의 전류-전압 특성들을 도시하고, 플롯들(6012)은 데이터 기입 직후의 유기 기억 소자의 전류-전압 특성들을 도시하고, 플롯들(6013)은 데이터가 전기적으로 기입되는 유기 기억 소자에 전압이 인가되는 경우의 전류-전압 특성들을 도시한다. 이 경우, 기입 전압은 8.29 V이고, 기입 전류는 0.16 ㎃이다.
도 18B에서, 플롯들(6015)은 전자적 데이터 기입 전의 유기 기억 소자의 전류-전압 특성들을 도시하고, 플롯들(6012)은 데이터 기입 직후의 유기 기억 소자의 전류-전압 특성들을 도시하고, 플롯들(6013)은 데이터가 전기적으로 기입되는 유기 기억 소자에 전압이 인가되는 경우의 전류-전압 특성들을 도시한다. 기입 전압은 이 경우 4.6 V이고, 기입 전류는 0.24 ㎃이다. 전술한 대로, 본 발명에 개시된 유기 기억 소자에의 기입은 낮은 전압에서 가능하고, 기입에서의 전류값 또한 작다. 따라서, 유기 기억 소자에의 기입을 위한 전력 소모가 감소될 수 있다.
도 18A 및 18B를 비교하면, 도 18 A에서 도시된 대로, 전류는 티탄 층에 의해 형성된 제 1 도전층을 갖는 유기 기억 소자에서 특정 전압 이하, 이 경우, 8.29 V이하에서는 거의 흐르지 않는다. 그러나, 8.29 V이상에서는, 유기 기억 소자의 전류값이 급격하게 변화되어, 데이터의 기입이 실행되고, 따라서 기입 및 판독이 쉽게 실행된다고 결정된다.
반대로, 전류가 실리콘 산화물을 포함하는 ITO를 이용하여 형성된 제 1 도전층을 갖는 유기 기억 소자에서 약 4.5 V으로 점진적으로 흐른다. 즉, 심지어 기입 전에도 전류가 흐른다. 그외에도, 기입 후의 I - V 곡선은 선형적이지 않고, 더욱이 저항값은 기입 후 티탄을 이용하여 형성된 제 1 도전층을 갖는 유기 기억 소자와 비교하여 더 크다. 즉, 실리콘 산화물을 포함하는 ITO를 이용하여 형성된 제 1 도전층을 갖는 유기 기억 소자는 기입 전후 저항값에서 작은 차이를 가지며, 따라서, 메모리 특성들이 나쁘다고 말할 수 있다.
메모리 특성들에 있어 뛰어난 소자를 제공하기 위해, 제 1 도전층은 금속 층, 통상적으로 티탄 층인 것이 바람직하다.
[실시예 4]
본 실시예에서, 기입 후의 유기 기억 소자의 단면을 TEM(Transmission Electron Microscope)로 관찰한 결과가 첨부된 도면들을 참조하여 기술될 것이다. 유기 기억 소자를 단락시키기 위해 전압이 유기 기억 소자에 인가되는 방식으로 여기서 기입이 실행된다는 점이 주의된다.
우선, 유기 기억 소자는 두께가 110 nm 인 제 1 도전층이 스터퍼링에 의해 유리 기판에 형성되고, 두께가 35 nm 인 유기 화합물 층이 증착에 의해 제 1 도전층에 형성되고, 두께가 270 nm 인 제 2 도전층이 증착에 의해 유기 화합물 층에 형성되는 방식으로 형성된다. 제 1 도전층, 유기 화합물 층, 및 제 2 도전층은 여기서 각각 실리콘 산화물을 포함하는 ITO, TPD, 및 알루미늄을 이용하여 형성된다. 유기 기억 소자의 크기는 수평면에서 2 ㎜ x 2㎜이라는 점이 주의된다.
다음, 유기 기억 소자에 데이터를 기입시키도록 기입 전압이 유기 기억 소자에 인가되고, 유기 기억 소자의 단면이 TEM로 관찰된다. TEM에 대한 샘플이 FIB(Focus Ion Beam) 공정에 의해 0.1 ㎛의 폭이 되도록 준비된다는 점이 주의된다. FIB에 대해, Ga 이온 소스(Ga ion source)가 30 ㎸에서 이용된다.
도 19A는 데이터의 기입 후의 유기 기억 소자의 관찰된 단면에 대응하는 광학 현미경 이미지를 도시하고, 도 19B와 도 20A 및 20B는 도 19A에 대응하는 TEM 단면 이미지들을 도시한다. 그외에도, 도 21A는 데이터의 기입 후의 관찰된 단면에 대응하는 광학 현미경 이미지를 도시하고, 도 22A 및 22B는 도 21에 대응하는 TEM 단면 이미지들을 도시한다. 더욱이, 비교를 위해, 도 23은 기입 전의 유기 기억 소자의 TEM 단면 이미지를 도시하고, 여기서 막 두께는 34 nm이다. 도 19B에서의 배률은 ×30000이고, 도 20A 및 20B에서의 배률을 ×100000이며, 도 22A 및 22B와 도 23에서의 배률은 ×200000이다.
도 23에서 도시된 대로, 기입 전의 유기 화합물 층의 막 두께는 균일하고 여기서 34 nm이다. 도 19B은 도 19 A의 점(i)의 TEM 이미지이다. 도 19A에서 도시된 대로, 많은 돌기물들이 유기 기억 소자 단락 후의 유기 기억 소자의 부분에서 관찰된다. 도 19B는 돌기물들를 포함하는 부분을 관찰한 결과를 도시한다. 도 19B에서의 오른쪽 부분은 도 19A에서의 돌기물들의 중심 부근의 부분에 대응한다. 즉, 단락 후의 유기 기억 소자의 돌기물들이 유기 기억 소자의 유기 화합물 층의 두께에서의 변화에 의해 일어난다고 말해질 수 있다.
더욱이, 도 20A 및 20B는 도 19B에서 배율을 곱한 경우의 유기 기억 소자의 관찰을 도시한다. 도 20A 및 20B는 다른 관찰된 부분들을 도시한다는 점이 주의된다. 유기 화합물 층의 왼쪽 모서리에서의 막 두께는 도 20A에서 90 nm인 반면 유기 화합물 층의 왼쪽 모서리에서의 막 두께는 도 20B에서 15 nm이다. 전술한 대로, 데이터가 기입되는 유기 기억 소자의 유기 화합물 층에서, 두께가 부분적으로 변화되고, 따라서 전극들 사이의 거리가 변한다고 결정된다.
도 20A에 도시된 대로, 전압이 유기 기억 소자에 인가될 때 유기 기억 소자의 유기 화합물 층의 막 두께가 변하기 때문에, 도 19A에서의 데이터 기입 후의 유기 기억 소자에서의 돌기물들이 발생된다고 여겨진다. 도 20A에 도시된 대로, 유기 화합물 층의 막 두께는 돌기물들을 포함하는 부분에서 멀어지면서 더 얇다. 도 22A 및 22B은 돌기물들 사이의 부분의 관찰을 도시한다(도 21에서의 점 (ii)을 참조).
도 22A 및 22B에서 도시된 대로, 제 1 도전층과 제 2 도전층이 서로 접하도록 유기 화합물 층이 이동하기 때문에 기입 전압이 인가된 후 유기 기억 소자가 단락된다고 결정된다. 엄격히 말하자면, 도 22A 및 22B에서의 TEM 단면 이미지로부터, 유기 화합물 층의 막 두께가 제 1 도전층과 제 2 도전층 사이의 경계에서 적어도 5 nm 이하라고 언급될 수 있다.
[실시예 5]
본 실시예에서, 도 27A 내지 27F에 도시된 샘플들 1 내지 6 각각에 대해, 기판 상에 유기 기억 소자가 제조되고, 도 24A 내지 26B는 데이터의 기입이 유기 기억 소자들에 전기적으로 실행될 때의 전류-전압 특성들의 측정 결과를 도시한다. 유기 기억 소자를 단락시키도록 전압이 유기 기억 소자에 인가되는 방식으로, 여기서는 기입이 실행된다는 점이 주의된다.
도 24A 내지 26B 각각에서, 수평축은 전압을 나타내고, 수직축은 전류 밀도 값을 나타내고, 원의 플롯들은 데이터 기입 전의 유기 기억 소자의 전류-전압 특성들의 측정 결과를 도시하고, 사각형 플롯들은 데이터 기입 후의 유기 기억 소자의 전류-전압 특성들의 측정 결과를 도시한다. 그외에도, 수평면에서 샘플들 1 내지 6의 각각의 크기는 2 ㎜ x 2 ㎜이다.
샘플 1은 제 1 도전층, 제 1 유기 화합물 층, 및 제 2 도전층이 순차적으로 적층된 소자이다. 여기서, 도 27A에 도시된 대로, 제 1 도전층, 제 1 유기 화합물 층, 및 제 2 도전층은 각각 실리콘 산화물을 포함하는 ITO, TPD, 및 알루미늄을 이용하여 형성된다. 그외에도, 제 1 유기 화합물 층은 50 nm의 두께를 갖도록 형성된다. 도 24A는 샘플 1의 전류-전압 특성들의 측정 결과를 도시한다.
샘플 2는 제 1 도전층, 제 1 유기 화합물 층, 및 제 2 도전층이 순차적으로 적층된 소자이다. 여기서, 도 27B에 도시된 대로, 제 1 도전층, 제 1 유기 화합물 층, 및 제 2 도전층은 각각 실리콘 산화물을 포함하는 ITO, 2, 3, 5, 6 - 테트라플루오르 - 7, 7, 8, 8 - 테트라시아노퀴노디메탄(2, 3, 5, 6 - tetrafluoro-7, 7, 8, 8 - tetracyanoquinodimethane)(약어: F4-TCNQ)로 도핑된 TPD, 및 알루미늄을 이용하여 형성된다. 그외에도, 제 1 유기 화합물 층은 50 nm의 두께를 갖고 0.01 wt% F4-TCNQ로 도핑 되도록 형성된다. 도 24B는 샘플 2의 전류-전압 특성들의 측정 결과를 도시한다.
샘플 3은 제 1 도전층, 제 1 유기 화합물 층, 제 2 유기 화합물 층, 및 제 2 도전층이 순차적으로 적층된 소자이다. 여기서, 도 27C에 도시된 대로, 제 1 도전층, 제 1 유기 화합물 층, 제 2 유기 화합물 층, 및 제 2 도전층은 각각 실리콘 산화물을 포함하는 ITO, TPD, F4-TCNQ, 및 알루미늄을 이용하여 형성된다. 그외에도, 제 1 유기 화합물 층은 50 nm의 두께를 갖도록 형성되고, 제 2 유기 화합물 층은 1 nm의 두께를 갖도록 형성된다. 도 25A는 샘플 3의 전류-전압 특성들의 측정 결과를 도시한다.
샘플 4는 제 1 도전층, 제 1 유기 화합물 층, 제 2 유기 화합물 층, 및 제 2 도전층이 순차적으로 적층된 소자이다. 여기서, 도 27D에 도시된 대로, 제 1 도전층, 제 1 유기 화합물 층, 제 2 유기 화합물 층, 및 제 2 도전층은 각각 실리콘 산화물을 포함하는 ITO, F4-TCNQ, TPD, 및 알루미늄을 이용하여 형성된다. 그외에도, 제 1 유기 화합물 층은 1 nm의 두께를 갖도록 형성되고, 제 2 유기 화합물 층은 50 nm의 두께를 갖도록 형성된다. 도 25B는 샘플 4의 전류-전압 특성들의 측정 결과를 도시한다.
샘플 5는 제 1 도전층, 제 1 유기 화합물 층, 제 2 유기 화합물 층, 및 제 2 도전층이 순차적으로 적층된 소자이다. 여기서, 도 27E에 도시된 대로, 제 1 도전층, 제 1 유기 화합물 층, 제 2 유기 화합물 층, 및 제 2 도전층은 각각 실리콘 산화물을 포함하는 ITO, F4-TCNQ로 도핑된 TPD, TPD, 및 알루미늄을 이용하여 형성된다. 그외에도, 제 1 유기 화합물 층은 40 nm의 두께를 갖고 0.01 wt% F4-TCNQ로 도핑되도록 형성되고, 제 2 유기 화합물 층은 40 nm의 두께를 갖도록 형성된다. 도 26A는 샘플 5의 전류-전압 특성들의 측정 결과를 도시한다.
샘플 6은 제 1 도전층, 제 1 유기 화합물 층, 제 2 유기 화합물 층, 및 제 2 도전층이 순차적으로 적층된 소자이다. 여기서, 도 27F에 도시된 대로, 제 1 도전층, 제 1 유기 화합물 층, 제 2 유기 화합물 층, 및 제 2 도전층은 각각 실리콘 산화물을 포함하는 ITO, TPD, F4-TCNQ로 도핑된 TPD, 및 알루미늄을 이용하여 형성된다. 그외에도, 제 1 유기 화합물 층은 40 nm의 두께를 갖도록 형성되고, 제 2 유기 화합물 층은 10 nm의 두께를 갖고 0.01 wt% F4-TCNQ로 도핑되도록 형성된다. 도 26B는 샘플 6의 전류-전압 특성들의 측정 결과를 도시한다.
도 24A 내지 26B에 도시된 실험 결과들은 또한 데이터 기입 전의 및 유기 기억 소자의 단락 후의 유기 기억 소자들의 전류-전압 특성들에서의 큰 변화를 도시한다. 이들 샘플들의 유기 기억 소자들은 또한 각각의 유기 기억 소자를 단락하는 전압에서 재현성을 갖고, 오차는 0.1 V 이내이다.
다음, 기입 전후의 샘플들 1 내지 6의 기입 전압들 및 특성들이 도 31에 도시된다.
표 1에서, 기입 전압(V)은 각각의 유기 기억 소자가 단락되었을 때 인가된 전압을 나타낸다. R(1V)은 기입 후에 유기 기억 소자에 1 V를 인가했을 때의 전류 밀도를 기입 전에의 유기 기억 소자에 1 V를 인가한 전류 밀도로 나눔으로써 얻어지는 값이다. 유사하게, R(3V)은 기입 후에 유기 기억 소자에 3 V를 인가했을 때 전류 밀도를 기입 전에 유기 기억 소자에 3 V를 인가했을 때의 전류 밀도로 나눔으로써 얻어지는 값이다. 즉, R(1V) 및 R(3V)은 유기 기억 소자에 대한 기입 전후의 전류 밀도 변화들을 나타낸다. 인가된 전압이 3 V인 경우와 비교하여 인가된 전압이 1 V인 경우, 유기 기억 소자의 전류 밀도에서의 차이는 크다고, 특히 제 4 전력 이상에서 10이라고 결정된다.
[실시예 6]
본 실시예에서, 가요성을 갖는 반도체 장치가 도 28A 및 28B 및 도 29A 내지 29C를 참조하여 기술될 것이다.
도 28A에 도시된 대로, 막 두께가 100 nm인 SiON 막(6102)이 유리 기판(6101) 상에 플라즈마 CVD에 의해 형성된다. 그리고나서, 박리층으로서, 막 두께가 30 nm인 텅스텐 막(6103)이 스퍼터링에 의해 형성된다. 그리고나서, 박리층으로서 텅스텐 막(6103)과 접하여, 막 두께가 200 nm인 SiO2 막(6104)이 스퍼터링에 의해 형성된다. 막 두께가 50 nm인 SiNO 막(6105), 막 두께가 100 nm인 SiON 막(6106), 및 막 두께가 66 nm인 비정질 실리콘 막(도면에 도시되지 않음)이 플라즈마 CVD에 의해 계속적으로 형성된다.
다음, 유리 기판(6101)이 전기로(electric furnace)에서 550℃로 4 시간 동안 가열된다. 가열에 의해, 텅스텐 산화물 층(tungsten oxide layer)(도면에 도시되지 않음)이 텅스텐 박리층으로 기능하는 텅스텐 막(6103)과 SiO2 막(6104) 사이의 인터페이스에서 형성된다. 그외에도, 비정질 실리콘 막이 결정화되고, 따라서 결정질 실리콘 막이 형성된다.
다음, 결정질 반도체 막의 건식 에칭 후, 막 두께가 60 nm인 Ti 막, 막 두께가 40 nm인 TiN 막, 막 두께가 40 nm인 Al 막, 막 두께가 60 nm인 Ti 막, 및 막 두께가 40 nm인 TiN 막이 스퍼터링에 의해 적층되는 방식으로 도전층이 형성된다. 그리고나서, 레지스트 마스크(resist mask)는 포토리소그래피(photolithography)에 의해 형성되고, 배선(6107)을 형성하기 위해 도전층이 보호막으로서 레지스트 마스크를 가지고 에칭된다.
다음, 막 두께가 100 nm인 Ti 막이 스퍼터링에 의해 배선(6107) 및 SiON 막(6106)에 형성된다. 그리고나서, 포토리소그래피에 의해 레지스트 마스크가 형성되고, 제 1 도전층(6108)을 형성하기 위해 Ti 막이 HF을 이용하는 습식 에칭에 의해 보호막으로서 레지스트 마스크를 가지고 에칭된다.
다음, 막 두께 1.5 ㎛의 폴리이미드 층을 형성하기 위해 감광성 수지가 공급되고 베이크된(baked) 후, 제 1 도전층(6108)의 모서리 부분을 커버하는 절연층(6109)이 노광(exposure) 및 현상(develop)에 의해 형성된다. 이때, 제 1 도전층(6108)의 일부가 노광된다. 그리고나서, 여기서는, NPB를 이용하여 두께가 30 nm인 유기 화합물 층(6110)이 증착에 의해 절연층(6109) 및 노광된 제 1 도전층(6108) 상에 형성된다. 그리고나서, 여기서는, 알루미늄을 이용하여 두께가 200 nm인 제 2 도전층(6111)이 증착에 의해 형성된다.
다음, 에폭시 수지(6112)가 공급되고, 그리고나서 110℃로 30 분 동안 베이크된다. 그리고나서, 가요성 막(6113)이 에폭시 수지(6112)의 표면에 부착된다. 그리고나서, 접착 테잎이 유리 기판(6101)에 부착된다. 그리고나서, 가요성 막(6113)이 120 내지 150℃로 가열에 의해 에폭시 수지(6112)에 결합된다. 그리고나서, 유리 기판(6101)이 편평한 표면에 배치되고, 접착성 롤러(adhesive roller)가 압착 본딩(pressure bonding)에 의해 가요성 막(6113)의 표면에 부착되고, 유기 소자를 포함하는 층들이 박리층으로서 기능하는 텅스텐 막(6103)과 SiO2 막(6104) 사이의 인터페이스에서(도 28A에서 화살표(6114)) 박리된다(도 28B 참조).
도 29A 내지 29C는 유리 기판(6101)으로부터 박리되는 유기 기억 소자 사진 및 패턴도를 도시한다.
도 29A는 유기 기억 소자 측에서 취한, 즉, SiO2 막 측을 형성한, 가요성 막(6113) 상에 형성된 유기 기억 소자의 사진이다. 도 29B는 도 29 A의 패턴도이다. 제 2 도전층(6111), 절연막(6109), 제 1 도전층(6108)이 가요성 막(6113) 상에 적층되고, 제 1 도전층(6108)에 접속된 배선(6107)이 형성된다. 절연층(6109) 및 제 2 도전층(6111)의 표면들 상의 유기 화합물 층(6110)은 파선으로 표시된다는 점이 주의된다. 유기 화합물 층(6110)이 채색되어 있지 않고 얇은 막 두께를 갖기 때문에, 도 29A 또는 29C에서는 유기 화합물 층(6110)을 가시적으로 인식할 수는 없다.
도 29C는 가요성 막(6113) 측에서 취한, 도 29A에 도시된 유기 기억 소자의 사진이다.
전술한 대로, 유기 기억 소자가 가요성 막 상에 제공된, 가요성을 갖는 반도체 장치(메모리 장치 또는 메모리)가 제조될 수 있다.
[실시예 7]
본 실시예에서, 도 30은 기입을 실행하기 위해 유기 기억 소자를 절연되도록 유기 기억 소자의 제 1 및 제 2 도전층들에 전압을 인가하는 경우에 대한 유기 기억 소자의 전류-전압 특성들을 측정한 결과를 도시한다.
유기 기억 소자는 제 1 도전층이 유리 기판 상에 스퍼터링에 의해 형성되고, 제 1 도전층의 표면은 표면상의 먼지를 제거하기 위해 폴리비닐알콜-기반의 다공성 바디(polyvinylalcolhol-based porous body)로 세척되고, 제 1 도전층 상에 유기 화합물 층이 두께가 20 nm이 되도록 증착에 의해 형성되고, 및 유기 화합물 층 상에 제 2 도전층이 두께가 200 nm이 되도록 증착에 의해 형성되는 방식으로 형성된다. 제 1 도전층, 유기 화합물 층, 및 제 2 도전층은 각각 티탄, Alq3, 및 알루미늄을 이용하여 형성된다. 그 후, 유기 기억 소자를 실링(sealing)하기 위해 에폭시 수지가 공급되고 가열된다. 이 경우, 수평면에서 유기 기억 소자의 크기가 5 ㎛ x 5 ㎛이 되도록 만들어진다.
도 30에서, 수평축은 전압을 나타내고, 수직축은 전류값을 나타내고, 플롯들(6301)은 데이터 기입 전의 유기 기억 소자의 전류-전압 특성들을 측정한 결과를 도시하고, 플롯들(6302)은 데이터 기입 직후의 유기 기억 소자의 전류-전압 특성들을 측정한 결과를 도시한다. 기입 전압은 이 경우 12 V이고, 기입 전류값은 5 x 10-4 ㎂이다. 그외에도, 기입 직후의 전류값은 5 x 10-12 내지 3 x 10-11 ㎂가 되도록 감소한다. 이러한 결과는 전압을 인가하여 데이터가 기입될 수 있고, 더욱이, 유기 기억 소자의 전류값에서의 변화에 의해 데이터가 판독될 수 있다는 것을 나타낸다.
이러한 응용은 일본 특허청에 2004년 10월 18일에 출원된 일본 특허 출원 번호 No. 2004-303595에 기초하고, 이 내용이 여기에 참조로 통합된다.
본 발명이 전체적으로 첨부된 도면들을 참조하는 방식으로 기술되었더라도, 다양한 변화들 및 변경들이 당업자들에 명백하다는 점이 이해될 것이다. 따라서, 그러한 변화들 및 변경들이 이하 규정된 본 발명의 범위를 벗어나지 않는한, 그러한 변화들 및 변경들은 여기에 포함된 것으로 해석되어야 한다.
본 발명은 데이터가 기입될 수 있고 재기입에 의한 위조가 방지될 수 있는 반도체 장치를 제공하는 것으로, 더욱이, 본 발명은 쉽게 형성되고 기억 소자를 포함하는 저렴한 반도체 장치 및 반도체 장치를 구동하는 방법에 관한 것이다. 보다 자세하게는, 반도체 장치에 쉽게 침착되는 유기 화합물을 이용하는 메모리를 제공함으로써 저렴한 반도체 장치 및 반도체 장치를 구동하는 방법으로 구현되고, 또한, 작은 전력으로 데이터가 기입될 수 있는 기억 소자를 포함하는 반도체 장치로 구현된다.
Claims (35)
- 반도체 장치에 있어서,제 1 방향으로 확장된 비트선;상기 제 1 방향과 다른 제 2 방향으로 확장된 워드선;상기 비트선과 상기 워드선의 교차부에 설치된 메모리 셀; 및상기 메모리 셀에 설치된 기억 소자를 포함하고,상기 기억 소자는 상기 비트선과 상기 워드선 사이에 위치하는 유기 화합물 층을 포함하고,상기 기억 소자는 상기 비트선과 상기 워드선 사이에 전압이 인가될 때 상기 비트선과 상기 워드선 사이의 거리를 변화시키도록 배치되는, 반도체 장치.
- 삭제
- 제 1 항에 있어서,상기 비트선 및 상기 워드선 중 적어도 하나는 투광성을 갖는, 반도체 장치.
- 제 1 항에 있어서,상기 비트선과 상기 워드선 사이의 거리의 상기 변화는 상기 비트선의 일부와 상기 워드선의 일부를 서로 접하게 하는, 반도체 장치.
- 반도체 장치에 있어서,제 1 방향으로 확장된 비트선;상기 제 1 방향과 다른 제 2 방향으로 확장된 워드선; 및상기 비트선과 상기 워드선에 접속된 메모리 셀을 포함하고,상기 메모리 셀은 트랜지스터 및 상기 트랜지스터에 전기적으로 접속된 기억 소자를 포함하고,상기 기억 소자는 한 쌍의 도전층들 사이에 설치된 유기 화합물 층을 갖고,상기 기억 소자는 상기 한 쌍의 도전층들 사이에 전압이 인가될 때 상기 한 쌍의 도전층들 사이의 거리를 변화시키도록 배치되는, 반도체 장치.
- 제 1 항 또는 제 5 항에 있어서,상기 비트선 또는 상기 워드선과 동일한 표면 상에 형성된 안테나를 더 포함하는, 반도체 장치.
- 제 5 항에 있어서,상기 한 쌍의 도전층들 중 적어도 하나는 투광성을 갖는, 반도체 장치.
- 제 5 항에 있어서,상기 트랜지스터는 박막 트랜지스터인, 반도체 장치.
- 제 5 항에 있어서,상기 한 쌍의 도전층들 사이의 거리의 상기 변화는 상기 한 쌍의 도전층들의 일부를 서로 접하게 하는, 반도체 장치.
- 제 1 항 또는 제 5 항에 있어서,상기 기억 소자는 데이터가 상기 기억 소자에 기입될 때 불가역적으로 변화되는 저항을 갖는, 반도체 장치.
- 삭제
- 제 1 항 또는 제 5 항에 있어서,상기 유기 화합물 층은 전자 수송 재료 및 홀 수송 재료 중 하나를 포함하는, 반도체 장치.
- 제 1 항 또는 제 5 항에 있어서,상기 유기 화합물 층은 10-15 S/㎝ 이상 10-3 S/㎝ 이하인 도전률을 갖는, 반도체 장치.
- 제 1 항 또는 제 5 항에 있어서,상기 유기 화합물 층은 5 ~ 60 nm의 막 두께를 갖는, 반도체 장치.
- 제 1 항 또는 제 5 항에 있어서,상기 유기 화합물 층은 광 조사에 의해 변화되는 전기 저항을 갖는 재료를 포함하는, 반도체 장치.
- 제 1 항 또는 제 5 항에 있어서,상기 비트선과 상기 워드선 중 적어도 하나는 티탄을 포함하는, 반도체 장치.
- 제 1 항 또는 제 5 항에 있어서,전원 회로, 클록 발생 회로, 데이터 복조/변조 회로, 및 인터페이스 회로 중 적어도 하나를 더 포함하는, 반도체 장치.
- 제 1 항 또는 제 5 항에 있어서,상기 기억 소자는 유리 기판 위에 설치되는, 반도체 장치.
- 제 1 항 또는 제 5 항에 있어서,상기 기억 소자는 가요성 기판(flexible substrate) 위에 설치되는, 반도체 장치.
- 반도체 장치를 구동하는 방법에 있어서,상기 반도체 장치는:제 1 방향으로 확장된 비트선;상기 제 1 방향과 다른 제 2 방향으로 확장된 워드선;상기 비트선과 상기 워드선의 교차부에 설치된 메모리 셀; 및상기 메모리 셀에 설치된 기억 소자를 포함하고,상기 기억 소자는 상기 비트선과 상기 워드선 사이에 설치된 유기 화합물 층을 포함하고,상기 기억 소자는 상기 비트선과 상기 워드선 사이에 전압이 인가될 때 상기 비트선과 상기 워드선 사이의 거리를 변화시키도록 배치되고,상기 방법은:상기 비트선과 상기 워드선 사이에 상기 전압을 인가하여 상기 기억 소자의 전기 저항을 변화시켜 데이터를 기입하는 단계를 포함하는, 반도체 장치 구동 방법.
- 반도체 장치를 구동하는 방법에 있어서,상기 반도체 장치는:제 1 방향으로 확장된 비트선;상기 제 1 방향과 다른 제 2 방향으로 확장된 워드선; 및상기 비트선 및 상기 워드선에 접속된 메모리 셀을 포함하고,상기 메모리 셀은 트랜지스터 및 상기 트랜지스터에 전기적으로 접속된 기억 소자를 갖고,상기 기억 소자는 한 쌍의 도전층들 사이에 설치된 유기 화합물 층을 포함하고,상기 기억 소자는 상기 비트선과 상기 워드선 사이에 전압이 인가될 때 상기 비트선과 상기 워드선 사이의 거리를 변화시키도록 배치되고,상기 방법은:상기 한 쌍의 도전층들 사이에 상기 전압을 인가하여 상기 기억 소자의 전기 저항을 변화시켜 데이터를 기입하는 단계를 포함하는, 반도체 장치 구동 방법.
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- 복수의 기억 소자들을 포함하는 반도체 장치에 있어서,상기 복수의 기억 소자들은 절연 기판 위에 형성되고 제 1 전극과 제 2 전극 사이에 위치하는 유기 화합물 층을 포함하고,상기 복수의 기억 소자들은 상기 제 1 전극과 상기 제 2 전극 사이에 전압이 인가될 때 상기 제 1 전극과 상기 제 2 전극 사이의 거리를 변화시키도록 배치되는, 반도체 장치.
- 제 23 항에 있어서,상기 절연 기판 위에 형성된 안테나를 더 포함하는, 반도체 장치.
- 제 23 항에 있어서,상기 제 1 전극과 상기 제 2 전극 사이의 거리의 상기 변화는 상기 제 1 전극의 일부와 상기 제 2 전극의 일부가 서로 접하게 하는, 반도체 장치.
- 제 1 항, 제 5 항, 또는 제 23 항 중 어느 한 항에 있어서,상기 전압은 5 ~ 14V의 범위에 있는, 반도체 장치.
- 제 23 항에 있어서,상기 복수의 기억 소자들을 분리하는 절연층을 더 포함하고,상기 유기 화합물 층은 상기 절연층과 겹치는, 반도체 장치.
- 제 23 항에 있어서,복수의 박막 트랜지스터들을 더 포함하고,상기 복수의 기억 소자들 각각은 상기 복수의 박막 트랜지스터들 중 적어도 하나에 전기적으로 접속된, 반도체 장치.
- 제 23 항에 있어서,상기 절연 기판은 가요성인, 반도체 장치.
- 복수의 기억 소자들을 포함하는 반도체 장치를 구동하는 방법에 있어서,상기 복수의 기억 소자들은 절연 기판 위에 형성되고 제 1 전극과 제 2 전극 사이에 위치하는 유기 화합물 층을 포함하고,상기 방법은:상기 제 1 전극과 상기 제 2 전극 사이에 전압을 인가하여 상기 제 1 전극과 상기 제 2 전극 사이의 거리를 변화시키는 단계를 포함하는, 반도체 장치 구동 방법.
- 제 30 항에 있어서,상기 반도체 장치는 상기 복수의 기억 소자들을 분리하는 절연층을 더 포함하고,상기 유기 화합물 층은 상기 절연층과 겹치는, 반도체 장치 구동 방법.
- 제 30 항에 있어서,상기 반도체 장치는 복수의 박막 트랜지스터들을 더 포함하고,상기 복수의 기억 소자들 각각은 상기 복수의 박막 트랜지스터들 중 적어도 하나에 전기적으로 접속된, 반도체 장치 구동 방법.
- 제 30 항에 있어서,상기 제 1 전극과 상기 제 2 전극 사이의 상기 거리를 변화시키는 상기 단계는 상기 제 1 전극의 일부와 상기 제 2 전극의 일부가 서로 접하게 하는, 반도체 장치 구동 방법.
- 제 30 항에 있어서,상기 절연 기판은 가요성인, 반도체 장치 구동 방법.
- 제 30 항에 있어서,상기 전압은 5 ~ 14V의 범위에 있는, 반도체 장치 구동 방법.
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